JP2023508698A - インタフェース回路、データ伝送回路及びメモリ - Google Patents

インタフェース回路、データ伝送回路及びメモリ Download PDF

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Abstract

Figure 2023508698000001
本願の一部の実施例は半導体の技術分野に関し、インタフェース回路、データ伝送回路及びメモリを開示し、インタフェース回路はクロックパッド１０２、データパッド１０１、及び入力バッファ回路１０３を含み、クロックパッド１０２及びデータパッド１０１は第１行に配置され、Ｍ個のデータパッド１０１はクロックパッド１０２の両側に配置され、クロックパッド１０２の両側にＭ個のデータパッド１０１が半分ずつ配置され、Ｍ個の入力バッファ回路１０３は第２行に配置され、データパッド１０１を基準として第１行に垂直する軸線ＡＡ１を形成し、Ｍ個の入力バッファ回路１０３は軸線ＡＡ１の両側に配置され、軸線ＡＡ１の両側にＭ個の入力バッファ回路１０３が半分ずつ配置され、各入力バッファ回路１０３と軸線ＡＡ１との距離は、入力バッファ回路１０３に対応するデータパッド１０１と軸線ＡＡ１との距離よりも小さい。
【選択図】図２

Description

（関連出願の相互参照）
本願は、２０２０年８月２６日に提出された、名称が「インタフェース回路、データ伝送回路及びメモリ」であり、出願の番号が第２０２０１０８７４１８９．２号である中国特許出願を参照し、その全ては参照によって本願に組み込まれる。
本願の実施例はインタフェース回路、データ伝送回路及びメモリに関する。
ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭと略称）は、コンピュータで一般的に使用される半導体メモリデバイスであり、複数の記憶ユニットから構成される。各記憶ユニットは一般的にコンデンサ及びトランジスタを含み、トランジスタは、ゲートがワード線に接続され、ドレインがビット線に接続され、ソースがコンデンサに接続され、ワード線における電圧信号はトランジスタのオン又はオフを制御することができ、それによって、ビット線を介してコンデンサに記憶されているデータ情報を読み出すか、又はビット線を介してデータ情報をコンデンサに書き込んで記憶する。
ＤＲＡＭは、ダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：ＤＤＲと略称）ダイナミックランダムメモリ、ＧＤＤＲ（Ｇｒａｐｈｉｃｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ダイナミックランダムメモリ、低消費電力ダブルデータレート（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：ＬＰＤＤＲと略称）ダイナミックランダムメモリに分けてもよい。ＤＲＡＭの適用分野がますます多くなり、例えばＤＲＡＭがモバイル分野にますます多く適用されるにつれて、ＤＲＡＭの速度、消費電力等の指標に対する使用者の要求はますます高くなってきている。
本願の実施例はインタフェース回路を提供する。前記Ｍ個の入力バッファ回路は、前記データパッドに一対一で対応し、各前記入力バッファ回路が前記クロック信号の駆動によって、対応する前記データパッドから伝送された前記データ信号を受信し、
前記クロックパッド及び前記データパッドは第１行に配置され、前記Ｍ個のデータパッドは前記クロックパッドの両側に配置され、前記クロックパッドの両側に前記Ｍ個のデータパッドが半分ずつ配置され、前記Ｍ個の入力バッファ回路は第２行に配置され、前記クロックパッドを基準として前記第１行に垂直する軸線を形成し、前記Ｍ個の入力バッファ回路は前記軸線の両側に配置され、前記軸線の両側に前記Ｍ個の入力バッファ回路が半分ずつ配置され、前記入力バッファ回路の各々と前記軸線との距離は、前記入力バッファ回路に対応する前記データパッドと前記軸線との距離よりも小さく、前記Ｍは２以上の整数である。
本願の実施例はデータ伝送回路を更に提供する。前記データ伝送回路は、上記インタフェース回路と、Ｍ個の直並列変換回路であって、前記Ｍ個の入力バッファ回路に一対一で対応し、前記入力バッファ回路の各々の出力は対応する前記直並列変換回路の入力として用いられる直並列変換回路と、を含む。
本願の実施例は、上記インタフェース回路を含むメモリを更に提供する。
インタフェース回路の構成図である。 本願の実施例により提供されるインタフェース回路の構成図である。 本願の実施例により提供されるインタフェース回路の別の構成図である。 本願の実施例により提供されるインタフェース回路の更に別の構成図である。 本願の実施例により提供されるインタフェース回路のレイアウト模式図である。 図１により提供されるインタフェース回路に対応するレイアウト模式図である。 本願の実施例により提供される、データパッドがコマンドパッド及びアドレスパッドを含むインタフェース回路の４つの構成図である。 本願の実施例により提供される、データパッドがコマンドパッド及びアドレスパッドを含むインタフェース回路の４つの構成図である。 本願の実施例により提供される、データパッドがコマンドパッド及びアドレスパッドを含むインタフェース回路の４つの構成図である。 本願の実施例により提供されるデータ伝送回路のレイアウト模式図である。 本願の実施例により提供されるメモリが記憶システムに適用される構成図である。
メモリでは、書き込みのデータサンプリング信号（Ｄｑｓ信号又はＷｃｋ信号）はデータを書き込むためのクロックとして用いられ、書き込み操作において、Ｄｑｓ信号又はＷｃｋ信号のエッジ（立ち上がりエッジ及び立ち下がりエッジ）は、データ信号（ＤＱ信号）の中心とタイミング的に合わせる必要がある（タイミングマージンを考慮すると、中心とタイミング的にほぼ合わせてもよい場合がある）。ＤＱ信号の伝送経路はデータ経路として定義され、データ経路の長さは、ＤＱ信号がデバイスのデータポート（例えばレジスタのデータポート）に到達する時間に影響し、Ｄｑｓ信号又はＷｃｋ信号の伝送経路はクロック経路として定義され、クロック経路の長さはＤｑｓ信号又はＷｃｋ信号がデバイスのクロックポート（例えばレジスタのクロックポート）に到達する時間に影響し、ＤＱ信号のデータ経路とＤｑｓ信号又はＷｃｋ信号のクロック経路との差（Ｄｑｓ信号又はＷｃｋ信号のエッジとＤＱ信号の中心との間の時間間隔）をｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱとして定義し、ｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱが小さいほど、データ経路とクロック経路とはより調和することになり、対応する回路のタイミングはより正確になる。
以下において、図１と組み合わせて具体的に分析し、図１はインタフェース回路の構成図である。
図１を参照すると、インタフェース回路は、複数のデータパッド１１と、クロックパッド１３と、複数の入力バッファ回路１４と、を含み、複数のデータパッド１１は、データ信号を伝送するための並行に設置され、複数のデータパッド１１の半分が中央軸線ＡＡ１の一側に分布し、残りの半分が中央軸線ＡＡ１の他側に分布し、クロックパッド１３は中央軸線ＡＡ１に位置し、複数の入力バッファ回路１４はデータパッド１１に対応し、各入力バッファ回路１４から対応するデータパッド１１までのデータ経路が同じ、又は所定の誤差範囲内でほぼ同じであり、実際の回路設計及び製造プロセスでは、経路が同じであることが理想的な状況に過ぎないことを考慮すると、ここで及び以下に記載する経路が同じであるという記載はいずれも、所定の誤差範囲内でほぼ同じであるという意味を含み、ここでの所定の誤差範囲は、異なる経路間の誤差が１％以内又は３％以内であると理解することができるが、これを限定しない。インタフェース回路は、複数の出力バッファ回路（図示せず）と、クロック受信回路１６と、クロック生成回路１７と、を更に含み、前記複数の出力バッファ回路は、データパッド１１に対応し、各出力バッファ回路から対応するデータパッド１１までのタイミング経路が同じであり、クロック受信回路１６は、クロックパッド１３に電気的に接続され、クロック信号を受信してクロック信号をクロック生成回路１７に伝送するために用いられ、クロック生成回路１７が該クロック信号を受信して駆動クロックを生成し、入力バッファ回路１４が該駆動クロック及びデータ信号を受信してデータ信号を伝送する。
図１では、ＤＱ０／ＤＱ１…ＤＱ７でデータパッド１１を示し、Ｄｑｓでクロックパッド１３を示し（以下においてもＤｑｓを例として、Ｗｃｋの適用はＤｑｓと同じ又は類似し、例えば、ＬＰＤＤＲ４ではクロックはＤｑｓと呼ばれ、ＬＰＤＤＲ５ではクロックはＷｃｋと呼ばれる）、ＲＸ０／ＲＸ１…ＲＸ７で入力バッファ回路１４を示し、該入力バッファ回路１４は受信回路でもあり、ＲＸ＿ＣＬＫでクロック受信回路１６を示し、ＣＬＫ ＧＥＮでクロック生成回路１７を示す。
データパッド１１のデータ信号が対応する入力バッファ回路１４に伝送されるデータ経路は第１経路であり、クロックパッド１３のクロック信号が対応する入力バッファ回路１４に伝送されるタイミング経路は第２経路である。図１では、異なる入力バッファ回路１４は同じ第１経路を有するが、入力バッファ回路１４がクロックパッド１３から遠いほど、その第２経路が長くなるため、クロックパッド１３から遠いほど、対応する第１経路と第２経路との差が大きくなり、それにより、対応するｔＤＱＳ２ＤＱは大きくなり、タイミング違反の問題は酷くなり、図１には、クロックパッド１３から最も遠い入力バッファ回路１４に対応するｔＤＱＳ２ＤＱが示されている。
異なるデータパッド１１のデータ信号が対応する入力バッファ回路１４に到達する時刻は近接しているが、図１における入力バッファ回路１４のうちのクロックパッド１３から最も遠いもの及び最も近いものを例として説明すると、クロック信号がクロックパッド１３から最も遠い入力バッファ回路１４（ＤＱ０に対応する入力バッファ回路１４）に到達する時刻は最も遅く、そしてクロック信号がクロックパッド１３に最も近い入力バッファ回路１４（ＤＱ３に対応する入力バッファ回路１４）に到達する時刻は最も早く、それにより、クロックパッド１３に最も近い入力バッファ回路１４は、一番早くデータ信号を受信して伝送するが、クロックパッド１３から最も遠い入力バッファ回路１４は、一番遅くデータ信号を伝送し、２つの入力バッファ回路１４がデータ信号を伝送する時間差は大きい。対応的に、ＤＱ３に対応する入力バッファ回路１４のクロック経路がデータ経路と調和する場合、ＤＱ０に対応する入力バッファ回路１４のクロック経路はデータ経路に調和しにくい。
具体的には、図１を参照すると、各データパッド１１はそれぞれ、対応する第１ポートｄ０／ｄ１……ｄ７を備え、各入力バッファ回路１４はそれぞれ、データパッド１１に対応する第１ポートに接続される第２ポートｒ０／ｒ１…ｒ７を備え、各入力バッファ回路１４はそれぞれ、クロック生成回路１７に接続される第３ポートｖ０／ｖ１…ｖ７を備え、クロック生成回路１７は中央軸線ＡＡ１の一側に位置する各入力バッファ回路１４に接続される第４ポートｃ０を備え、クロック生成回路１７は中央軸線ＡＡ１の他側にある各入力バッファ回路１４に接続される第５ポートｃ１を更に備える。ＲＸ０については、クロック信号のクロック経路がｃ０→ｖ０であり、データ信号のデータ経路がｄ０→ｒ０であり、ＲＸ１については、クロック信号のクロック経路がｃ１→ｖ１であり、データ信号のデータ経路がｄ１→ｒ１であり、順次に類推する。異なる入力バッファ回路１４については、対応するデータ経路が変化しないが、入力バッファ回路１４が中央軸線ＡＡ１に近いほど、そのクロック経路が短くなり、従って、ｔＤＱＳ２ＤＱの差が大きいという問題があることは容易に分かる。
上記分析から分かるように、異なる入力バッファ回路１４に対応するｔＤＱＳ２ＤＱの差は大きく、それに対して、メモリでは、ｔＤＱＳ２ＤＱの値に対して厳しい要求があり、例えば、ｔＤＱＳ２ＤＱの値が８００ｐｓを超えてはならないと要求され、そうでなければ、タイミング違反を引き起こす。
上記問題を解決するために、本願の実施例はインタフェース回路を提供し、各入力バッファ回路を集中的にレイアウトすることで、クロック信号が各入力バッファ回路に伝送されるクロック経路を短縮し、それにより、ｔＤＱＳ２ＤＱを短縮し、それによってタイミング違反の問題を改善する。以下において、図面と組み合わせて本実施例により提供されるインタフェース回路を詳細に説明する。
図２は本願の実施例により提供されるインタフェース回路の構成図である。
図２を参照すると、本実施例では、インタフェース回路は、クロックパッド１０２と、Ｍ個のデータパッド１０１と、Ｍ個の入力バッファ回路１０３と、を含み、クロックパッド１０２は、クロック信号を伝送するためのものであり、Ｍ個のデータパッド１０１は、データ信号を伝送するためのものであり、Ｍ個の入力バッファ回路１０３は、データパッド１０１に一対一で対応し、各入力バッファ回路１０３がクロック信号の駆動によって、入力バッファ回路１０３に対応するデータパッド１０１から伝送されたデータ信号を受信し、
クロックパッド１０２及びデータパッド１０１は第１行に配置され、Ｍ個のデータパッド１０１はクロックパッド１０２の両側に配置され、クロックパッド１０２の両側にＭ個のデータパッド１０１が半分ずつ配置され、Ｍ個の入力バッファ回路１０３は第２行に配置され、クロックパッド１０２を基準として第１行に垂直する軸線ＡＡ１を形成し、Ｍ個の入力バッファ回路１０３は軸線ＡＡ１の両側に配置され、軸線ＡＡ１の両側にＭ個の入力バッファ回路１０３が半分ずつ配置され、各入力バッファ回路１０３と軸線ＡＡ１との距離は、入力バッファ回路１０３に対応するデータパッド１０１と軸線ＡＡ１との距離よりも小さく、前記Ｍは２以上の整数である。Ｍが偶数、例えば８である場合、軸線ＡＡ１の各側に４つのデータパッド１０１が配置される。Ｍが奇数、例えば７である場合、軸線ＡＡ１の一側に３つのデータパッド１０１が配置され、他側に４つのデータパッド１０１が配置される。上記の「半分」は、Ｍが偶数である場合、Ｍ／２と理解されるべきであるが、Ｍが奇数である場合、（Ｍ－１）／２又は（Ｍ＋１）／２と理解されるべきであり、後述する「半分」は同様に解釈される。
Ｍ個のデータパッド及びクロックパッドは第１行に配置され、Ｍ個のデータパッドはそれぞれクロックパッドの両側に配置され、データパッドを基準として第１行に垂直する軸線を形成し、Ｍ個の入力バッファ回路は軸線の両側に配置され、各側にＭ個の入力バッファ回路が半分ずつ配置され、各入力バッファ回路と軸線との距離は、入力バッファ回路に対応するデータパッドと軸線との距離よりも小さい。本願の実施例では、入力バッファ回路に対して集中化処理を行うことで、クロック信号が各入力バッファ回路に伝送されるクロック経路を短縮し、クロック経路とデータ経路との調和度を向上させ、更にｔＤＱＳ２ＤＱ及びタイミング違反の減少に寄与し、また、クロック経路が短縮されるため、更にインタフェース回路の電力損失を低減させる。
以下において、図面と組み合わせて本実施例により提供されるインタフェース回路を詳細に説明する。
本実施例では、インタフェース回路は、ＬＰＤＤＲ４のようなＤＲＡＭに適用されてもよい。
本実施例では、Ｍ個のデータパッド１０１の半分は軸線ＡＡ１の一側に位置し、Ｍ個のデータパッド１０１の残りの半分は軸線ＡＡ１の他側に位置する。データパッド１０１はＤＱ信号を伝送するために用いられ、データ信号はＤＱ信号である。
図２では、８つのデータパッド１０１を例として、各データパッド１０１をＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３、ＤＱ４、ＤＱ５、ＤＱ６、ＤＱ７で示し、対応的に、入力バッファ回路１０３の数も８つあり、各入力バッファ回路１０３をＲＸ０、ＲＸ１、ＲＸ２、ＲＸ３、ＲＸ４、ＲＸ５、ＲＸ６、ＲＸ７で示す。他の実施例では、インタフェース回路の実際の需要に応じて、データパッドの数を合理的に設定できることが理解可能である。
クロックパッド１０２はＤｑｓ信号を伝送するために用いることができ、クロック信号はＤｑｓ信号であり、Ｄｑｓ信号は書き込みクロック信号又は読み出しクロック信号を意味し、図２では、クロックパッド１０２をＤｑｓで示す。
図３は本願の実施例により提供されるインタフェース回路の別の構成図である。図３に示すように、クロックパッド１０２は、差動入力パッドであってもよく、第１クロックパッド１１２及び第２クロックパッド１２２を含み、第１クロックパッド１１２及び第２クロックパッド１２２はそれぞれ、相補的なクロック信号を伝送する。具体的には、図３では、第１クロックパッド１１２をＤｑｓ＿ｔで示し、第１クロックパッド１１２はＤｑｓ＿ｔクロック信号を伝送するために用いられ、第２クロックパッド１２２をＤｑｓ＿ｃで示し、第２クロックパッド１２２はＤｑｓ＿ｃクロック信号を伝送するために用いられる。
本実施例では、第１クロックパッド１１２及び第２クロックパッド１２２は軸線ＡＡ１に対して対称に配置される。第１クロックパッド１１２と軸線ＡＡ１の一側に位置する入力バッファ回路１０３とのクロック経路は第１クロック経路であり、第２クロックパッド１２２と軸線ＡＡ１の他側に位置する入力バッファ回路１０３とのクロック経路は第２クロック経路であり、このように設置することによって、第１クロック経路と第２クロック経路との差の減少に寄与し、それにより、第１クロック経路と第２クロック経路との大きな差によるｔＤＱＳ２ＤＱへの悪影響を低減又は回避する。
説明すべきこととして、他の実施例では、第１クロックパッド及び第２クロックパッドは軸線の同じ側に配置されてもよい。
更に説明すべきこととして、「第１行」については、クロックパッド１０２及びデータパッド１０１がインタフェース回路のパッド全体における第１行に配置されることを意味するのではなく、クロックパッド１０２及びデータパッド１０１が同じ行に配置されることを説明するための記載であり、軸線ＡＡ１の定義及び説明を容易にするためのものに過ぎない。実際のインタフェース回路において、クロックパッド１０２及びデータパッド１０１は、インタフェース回路のパッド全体における任意の行に配置されてもよい。
同様に、「第２行」については、入力バッファ回路１０３がインタフェース回路のパッド全体における第２行に配置されることを意味するのではなく、Ｍ個の入力バッファ回路１０３が同じ行に設置され、且つクロックパッド１０２及びデータパッド１０１と異なる行に配置されることを説明するためのものに過ぎない。実際のインタフェース回路では、Ｍ個の入力バッファ回路１０３は、インタフェース回路のパッド全体における任意の行に配置されてもよく、そして入力バッファ回路１０３とデータパッド１０１との間には一行又は複数行のパッドが更に設置されてもよい。
本実施例では、インタフェース回路は、クロック処理回路を更に含み、クロック処理回路は、クロックパッド１０２及びＭ個の入力バッファ回路１０３のいずれかにも電気的に接続され、クロック信号を受信し、クロック信号を処理した後にＭ個の入力バッファ回路１０３の駆動クロックとするために用いられる。つまり、入力バッファ回路１０３がクロック信号により駆動されることは、実際には、入力バッファ回路１０３がクロック信号を処理して生成された駆動クロックにより駆動されることである。
クロック処理回路は軸線ＡＡ１と重なり、即ち、クロック処理回路は軸線ＡＡ１の所在位置に位置する。このように、駆動クロックが軸線ＡＡ１の両側に位置する入力バッファ回路１０３に伝送されるために必要なクロック経路の差の低減に寄与する。上記クロック処理回路が軸線ＡＡ１の所在位置に位置することは、クロック処理回路が軸線ＡＡ１に対して完全に対称に配置するという意味ではなく、回路の設計及び製造の実状を考慮すると、クロック回路はＡＡ１の所在位置に略位置し、その中心線がＡＡ１から所定の値、例えば１０％又は２０％外れることを許容する。
本実施例では、クロック処理回路はクロック受信回路１１４及びクロック生成回路１１５を含む。クロック受信回路１１４はクロックパッド１０２に電気的に接続され、クロック信号を受信するために用いられ、クロック受信回路１１４の出力はクロック生成回路１１５の入力とされ、クロック生成回路１１５は駆動クロックを生成するために用いられる。クロック生成回路１１５は軸線ＡＡ１に位置する。図２では、クロック受信回路１１４をＲＸ＿ＣＬＫで示し、クロック生成回路１１５をＣＬＫ ＧＥＮで示す。
具体的には、クロック受信回路１１４は、第１クロックパッド１１２に電気的に接続され、Ｄｑｓ＿ｔクロック信号を受信するために用いられる第１クロック受信回路と、第２クロックパッド１２２に電気的に接続され、Ｄｑｓ＿ｃクロック信号を受信するために用いられる第２クロック受信回路と、を含む。第１クロック受信回路及び第２クロック回路は軸線ＡＡ１に対して対称に配置される。
入力バッファ回路１０３については、それはクロック信号の駆動によって、データ信号を受信し、しかもデータ信号を送信し続ける。つまり、データパッド１０１のデータ信号が入力バッファ回路１０３に伝送された時、クロック信号も入力バッファ回路１０３に伝送された場合しか、入力バッファ回路１０３は該データ信号を受信してデータ信号を伝送することがなく、データ信号が入力バッファ回路１０３に伝送されたにもかかわらず、クロック信号が到達していない場合、入力バッファ回路１０３は該データ信号を伝送しない。
本実施例では、各入力バッファ回路１０３と軸線ＡＡ１との距離は、入力バッファ回路１０３に対応するデータパッド１０１と軸線ＡＡ１との距離よりも小さく、即ち、各入力バッファ回路１０３はデータパッド１０１よりも軸線ＡＡ１に近接する。具体的には、軸線ＡＡ１を基準として、Ｍ個の入力バッファ回路１０３のレイアウト密集度はＭ個のデータパッド１０１のレイアウト密集度よりも大きく、各データパッド１０１及びその対応する入力バッファ回路１０３について、データパッド１０１と軸線ＡＡ１との間の距離は入力バッファ回路１０３と軸線ＡＡ１との間の距離よりも大きい。データパッド１０１と軸線ＡＡ１との距離が近いほど、該データパッド１０１に対応する入力バッファ回路１０３と軸線ＡＡ１との距離は近くなる。
具体的には、各入力バッファ回路１０３から該入力バッファ回路１０３に対応するデータパッド１０１までの入力データ経路の長さは第１長さであり、各入力バッファ回路１０３からクロックパッド１０２までのクロック経路の長さは第２長さであり、且つ第１長さと第２長さとは正相関している。即ち、全ての入力バッファ回路１０３について、第１長さが大きいほど、対応する第２長さは大きくなり、第１長さが小さいほど、対応する第２長さは小さくなる。つまり、データパッド１０１が軸線ＡＡ１から遠いほど、それに対応する入力バッファ回路１０３は軸線ＡＡ１から遠くなり、データパッド１０１が軸線ＡＡ１に近いほど、それに対応する入力バッファ回路１０３は軸線ＡＡ１に近くなる。
図１に示される各入力バッファ回路と軸線との距離が対応するデータパッドと軸線との距離に等しいという態様と比較すると、本実施例では、軸線ＡＡ１の同じ側にある各データパッド１０１及び入力バッファ回路１０３について、クロックパッド１０２から最も遠い入力バッファ回路１０３のクロック経路が短縮されるため、クロック信号はクロックパッド１０２から最も遠い入力バッファ回路１０３へより速く伝送することが可能となり、それにより、データ信号が到達したがクロック信号が到達していないことによる信号遅延時間を減少させる。対応的に、各入力バッファ回路１０３のクロック経路が全て短縮されるため、全ての入力バッファ回路１０３の信号遅延時間をそれに応じて減少させることができる。つまり、本実施例は、ｔＤＱＳ２ＤＱを小さくして、タイミング違反を減少させ、且つクロック経路で消費される電力を低減させることができる。
また、各データパッド１０１と入力バッファ回路１０３との間のデータ経路と、各クロックパッド１０２と入力バッファ回路１０３との間のクロック経路との差が小さくなるため、本実施例は、異なる入力バッファ回路１０３のｔＤＱＳ２ＤＱを縮めて、異なる入力バッファ回路１０３のクロック経路とデータ経路との調和度を向上させ、異なる入力バッファ回路１０３によりデータ信号を伝送するタイミング特性を改善することができる。
具体的には、図２を参照すると、各データパッド１０１はそれぞれ対応する第１ポートｄ０／ｄ１……ｄ７を備え、各入力バッファ回路１０３はそれぞれデータパッド１０１に対応する第１ポートに接続される第２ポートｒ０／ｒ１…ｒ７を備え、各入力バッファ回路１０３はそれぞれクロック生成回路１１５に接続される第３ポートｖ０／ｖ１…ｖ７を備え、クロック生成回路１１５は中央軸線ＡＡ１の一側に位置する各入力バッファ回路１４に接続される第４ポートｃ０を備え、クロック生成回路１１５は中央軸線ＡＡ１の他側に位置する各入力バッファ回路１０３に接続される第５ポートｃ１を更に備える。ＲＸ０については、クロック信号のクロック経路がｃ０→ｖ０であり、データ信号のデータ経路がｄ０→ｒ０であり、ＲＸ１については、クロック信号のクロック経路がｃ１→ｖ１であり、データ信号のデータ経路がｄ１→ｒ１であり、順次に類推する。
例を挙げて説明すると、図２では、ＤＱ０と表記されたデータパッド１０１のデータ信号は第１長さの伝送経路を介して対応する入力バッファ回路１０３に伝送されており、図２では、該対応する入力バッファ回路をＲＸ０で表記し、クロック信号は第２長さの伝送経路を介して対応する入力バッファ回路１０３に伝送されており、第１長さは点ｄ０から点ｖ０までの長さを意味し、第２長さは点ｃ０から点ｖ０までの長さを意味する。データ信号がＲＸ０に伝送されると、クロック信号はｔ１時間後にＲＸ０に伝送され、それにより、ＲＸ０はデータ信号を受信してから待ち時間ｔ１以内にデータ信号を伝送できることを確保する。データパッド１０１はデータ信号ＤＱ０を伝送する速度がますます速くなるため、ＤＱ０はハイレベル「１」又はローレベル「０」に維持される時間がますます短くなり、それにより、待ち時間ｔ１がますます短くなるように求められ、第１長さ（データ経路に対応）と第２長さ（クロック経路に対応）とが可能な限り調和するように更に求められる。
図２では、ＤＱ３と表記されたデータパッド１０１のデータ信号は第１長さの伝送経路を介して対応する入力バッファ回路１０３に伝送されており、図２では、該対応する入力バッファ回路１０３をＲＸ３で表記し、クロック信号は第２長さの伝送経路を介して対応する入力バッファ回路１０３に伝送されており、第１長さは点ｄ３から点ｖ３までの長さを意味し、第２長さは点ｃ０から点ｖ３までの長さを意味する。データ信号が入力バッファ回路１０３に伝送されると、クロック信号はｔ２時間後にＲＸ３に伝送され、それにより、ＲＸ３はデータ信号を受信してから待ち時間ｔ２以内にデータ信号を伝送できることを確保する。ＤＱ０及びＤＱ３と表記されたデータパッド１０１について、ＤＱ０に対応する入力バッファ回路１０３の第１長さが第２長さに調和し、ＤＱ３に対応する入力バッファ回路１０３の第１長さも第２長さに調和するため、ｔ１はｔ２に等しく又は略等しい。従って、本実施例は、ＲＸ０及びＲＸ３によりデータ信号を伝送する一致性を向上させることができる。
また、図２を参照すると、明らかに、各入力バッファ回路１０３が有するデータ経路はそれぞれ異なり、各入力バッファ回路１０３が有するクロック経路もそれぞれ異なる。異なる入力バッファ回路１０３については、そのデータ経路が長いほど、そのクロック経路もそれに応じて長くなる。従って、本実施例では、異なる入力バッファ回路１０３によりデータ信号を伝送する時間一致性を向上させることができ、即ち、タイミング特性をより高くする。
図４は本願の実施例により提供されるインタフェース回路の更に別の構成図であり、図４に示すように、インタフェース回路は、マーク信号を伝送するためのマークパッド１０６と、マークパッド１０６に対応するマークバッファ回路１０７であって、クロック信号の駆動によって、マークパッド１０６から伝送されたマーク信号を受信するために用いられるマークバッファ回路１０７と、マーク出力バッファ回路（図示せず）と、を更に含んでもよい。
マーク信号は一般的にｄａｔａ ｍａｓｋ ｉｎｖｅｒｔｅｒと呼ばれ、各データ信号が反転しているか否かを示すために用いられるものであり、マークパッド１０６は一般的にＤＭＩ（ｄａｔａ ｍａｓｋ ｉｎｖｅｒｔｅｒ）パッド、ＤＭパッド又はＤＢＩパッドと呼ばれるものであり、図４では、マークパッド１０６をＤＭＩで示し、マークバッファ回路１０７をＤＭＩ＿ＲＸで示す。
本実施例では、マークパッド１０６は第１行に配置され、且つデータパッド１０１とクロックパッド１０２との間に配置される。マークバッファ回路１０７は第２行に配置され、且つ軸線ＡＡ１のマークパッド１０６と同じ側に配置され、入力バッファ回路１０３と軸線ＡＡ１との間に配置される。
また、マークバッファ回路１０７と軸線ＡＡ１との距離は、マークバッファ回路１０７に対応するマークパッド１０６と軸線ＡＡ１との距離よりも小さい。
図５は本願の実施例により提供されるインタフェース回路のレイアウト模式図であり、図５に示すように、インタフェース回路は、データパッド１０１に一対一で対応するＭ個の出力バッファ回路１０８を更に含んでもよく、各出力バッファ回路１０８がクロック信号の駆動によって、データ信号を対応するデータパッド１０１に送信する。出力バッファ回路１０８は、データパッド１０１に加えて、更にクロックパッドに電気的に接続される。図５では、８つの出力バッファ回路１０８をＴＸ０、ＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４、ＴＸ５、ＴＸ６、ＴＸ７で示す。
具体的には、出力バッファ回路１０８は、クロック受信回路１１４及びクロック生成回路１１５を介してクロックパッド１０２に電気的に接続される。
本実施例では、各出力バッファ回路１０８から出力バッファ回路１０８に対応するデータパッド１０１までの出力データ経路の長さは同じである。具体的には、各出力バッファ回路１０８は対応するデータパッド１０１の直下に位置し、言い換えれば、各出力バッファ回路１０８と軸線ＡＡ１との間の距離は、対応するデータパッド１０１と軸線ＡＡ１との間の距離に等しい。同様に、回路の設計及び製造の実状を考慮すると、上記の長さが同じであること又は距離が等しいことは、略同じ又は略等しいことであってもよく、ある程度の誤差の存在が許容され、以下では同様の説明を繰り返さない。
入力バッファ回路１０３は、マルチプレクサ（ｍｕｘ）及びラッチ（ｌａｔｃｈ）を含んでもよく、マルチプレクサは、データ信号を受信し、データ信号を処理した後にラッチに出力し、ラッチの出力は入力バッファ回路１０３の出力とされる。
インタフェース回路は、グランド又は固定電源への接続に用いられる複数の電源パッド（図示せず）及びグランドパッド（図示せず）を更に含んでもよい。ここで、複数の電源パッド及びグランドパッドは、データパッドと同じ行に位置する。
図５に示すように、インタフェース回路は、Ｍ個の選択可能入力バッファ回路１０９を更に含んでもよく、選択可能入力バッファ回路１０９の数が入力バッファ回路１０３の数と同じであり、入力バッファ回路１０３と並行に設置される。図５では、ＯＰＴＩＯＮで選択可能入力バッファ回路１０９を示す。具体的には、本実施例では、選択可能入力バッファ回路１０９は、中央軸線ＡＡ１から最も遠い４つのデータパッド１０１に対応する入力バッファ回路１０３の両側に配置される。上記選択可能入力バッファ回路１０９は、例えば、選択されていない場合にＤＵＭＭＹの役割を果たすことができ、即ち、仮想入力バッファ回路として動作環境を一致させるために用いられ、場合によっては、構成により選択可能入力バッファ回路１０９を再選択することができる。
図６は図１により提供されるインタフェース回路に対応するレイアウト模式図であり、図６において、出力バッファ回路及びコンデンサがあり、説明すべきこととして、比較及び説明を容易にするために、図６においても出力バッファ回路をＲＸ０、ＲＸ１…ＲＸ７で示し、図６では、他の回路をＯＴＨＥＲＳで示し、ＯＴＨＥＲＳは例えばコンデンサであってもよい。
図５及び図６を組み合わせて参照すると、クロック生成回路を基準として、図５における入力バッファ回路１０３のレイアウト密集度は、図６における入力バッファ回路レイアウト密集度よりも大きい。ＤＱ６を例として、図５に示されるクロック信号がＤＱ６に対応する入力バッファ回路に到達するクロック経路は、図６に示されるクロック信号がＤＱ６に対応する入力バッファ回路に到達するクロック経路よりも短い。
上記の全ては、データパッド１０１がＤＱパッドであり、データ信号がＤＱ信号であることを例とする。他の実施例では、データパッドはコマンドパッド／アドレスパッド又はチップ選択パッドであってもよく、対応するデータ信号はコマンド信号又はアドレス信号であり、該インタフェース回路はＬＰＤＤＲ５に適用されてもよいことが理解可能である。図７から図９はデータパッドがコマンドパッド及びアドレスパッドを含むインタフェース回路の４つの構成図である。
図７に示すように、データパッド１０１は複数のコマンドパッド／アドレスパッド及び１つのチップ選択パッドを含み、コマンドパッド／アドレスパッドをＣＡ０／ＣＡ１／ＣＡ２／ＣＡ３／ＣＡ４／ＣＡ５／ＣＡ６で示し、チップ選択パッドをＣＳで示す。コマンドパッド／アドレスパッドはコマンド信号／アドレス信号を伝送し、チップ選択パッドはチップ選択信号を伝送し、クロックパッド１０２をＣＫで示す。
一例では、図７に示すように、全ての入力バッファ回路１０３は同じ行にある。
別の例では、図８に示すように、一部の入力バッファ回路１０３は同じ行に位置し、残りの入力バッファ回路１０３は別の同じ行に位置する。具体的には、以下のように設定されてもよく、全ての入力バッファ回路１０３の半分は同じ行に位置し、残りの半分は別の同じ行に位置し、どのデータパッド１０１に対応する入力バッファ回路１０３が同じ行に位置するかを任意に選択してもよく、各入力バッファ回路１０３から入力バッファ回路１０３に対応するデータパッド１０１までの入力データ経路の長さは第１長さであり、各入力バッファ回路１０３からクロックパッド１０２までのクロック経路の長さは第２長さであり、第１長さと前記第２長さとは正相関していることを確保する。
図９に示すように、クロックパッドは、第１クロックパッド１１２及び第２クロックパッド１２２を含んでもよく、第１クロックパッド１１２をＣＫ＿ｔで示し、第２クロックパッド１２２をＣＫ＿ｃで示す。
入力バッファ回路１０３の詳細な説明については、前述した詳細な説明を参照してもよく、ここでは説明を省略する。前述した分析のように、図７－図９に示すようなインタフェース回路を採用しても、ｔＤＱＳ２ＤＱを小さくして、タイミング違反を減少させ、且つクロック経路で消費される電力を低減させるという有益な効果を有する。
本願の実施例はデータ伝送回路を更に提供する。前記データ伝送回路は、上記実施例におけるインタフェース回路を含み、Ｍ個の直並列変換回路を更に含み、そしてＭ個の直並列変換回路の数はＭ個の入力バッファ回路に一対一で対応し、各入力バッファ回路の出力は対応する直並列変換回路の入力とされる。図１０は本実施例により提供されるデータ伝送回路の平面レイアウトの模式図である。
図１０を参照すると、入力バッファ回路１０３はマルチプレクサ（ｍｕｘ）及びラッチ（ｌａｔｃｈ）を含んでもよく、マルチプレクサは、データ信号を受信し、データ信号を処理した後にラッチに出力し、ラッチの出力は入力バッファ回路１０３の出力とされる。図１０では、８つの入力バッファ回路１０３に対応するマルチプレクサをＭＵＸ０、ＭＵＸ１、ＭＵＸ２、ＭＵＸ３、ＭＵＸ４、ＭＵＸ５、ＭＵＸ６、ＭＵＸ７で示し、８つの入力バッファ回路１０３に対応するラッチをＩＢ０、ＩＢ１、ＩＢ２、ＩＢ３、ＩＢ４、ＩＢ５、ＩＢ６、ＩＢ７で示す。本実施例では、データ伝送回路は、前述の実施例により提供されるインタフェース回路と、Ｍ個の直並列変換回路（Ｓｅｑｕｅｎｔｉａｌ ｔｏ Ｐａｒａｌｌｅｌ）Ｓ２Ｐを含み、Ｍ個の直並列変換回路Ｓ２Ｐは、Ｍ個の入力バッファ回路１０３に一対一で対応し、各入力バッファ回路１０３の出力が対応する直並列変換回路Ｓ２Ｐの入力とされる。
具体的には、Ｍ個の直並列変換回路Ｓ２Ｐは第３行に配置され、軸線ＡＡ１の同じ側に位置する各入力バッファ回路１０３と入力バッファ回路１０３に対応する直並列変換回路Ｓ２Ｐとの間の伝送経路の長さはそれぞれ異なる。
より具体的には、軸線ＡＡ１の同じ側に位置する各入力バッファ回路１０３に対応するラッチ１２３と対応する直並列変換回路Ｓ２Ｐとの間の伝送経路の長さはそれぞれ異なる。
また、Ｍ個の直並列変換回路Ｓ２ＰはＭ個のデータパッド１０１に一対一で対応し、各直並列変換回路Ｓ２Ｐから該直並列変換回路Ｓ２Ｐに対応するデータパッド１０１までの距離は同じである。各直並列変換回路Ｓ２Ｐは対応するデータパッド１０１の直下に配置されるとしてもよい。
本実施例では、データ伝送回路は、Ｍ個の直並列変換回路に一対一で対応するＭ個の先入れ先出し回路Ｏｕｔｐｕｔ ＦＩＦＯと、Ｍ個の並直列変換回路（Ｐａｒａｌｌｅｌ ｔｏ Ｓｅｑｕｅｎｔｉａｌ）Ｐ２Ｓであって、Ｍ個の先入れ先出し回路（Ｆｉｒｓｔ Ｉｎｐｕｔ Ｆｉｒｓｔ Ｏｕｔｐｕｔ）Ｏｕｔｐｕｔ ＦＩＦＯに一対一で対応し、各先入れ先出し回路Ｏｕｔｐｕｔ ＦＩＦＯの出力が先入れ先出し回路Ｏｕｔｐｕｔ ＦＩＦＯに対応する並直列変換回路Ｐ２Ｓの入力として用いられる並直列変換回路と、Ｍ個の駆動回路であって、Ｍ個の並直列変換回路Ｐ２Ｓに一対一で対応し、各並直列変換回路Ｐ２Ｓの出力が並直列変換回路Ｐ２Ｓに対応する駆動回路の入力として用いられ、そしてＭ個の駆動回路が更にＭ個のデータパッド１０１に一対一で対応する駆動回路と、を更に含む。図１０では、８つのデータパッド１０１に対応する駆動回路をＤＲ０、ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４、ＤＲ５、ＤＲ６、ＤＲ７で示す。本実施例では、並直列変換回路Ｐ２Ｓは、各データパッド１０１の直下に設置され、且つ隣接するラッチの間にあり、ラッチと同じ行に設置される。駆動回路は、各データパッド１０１の直下に設置され、且つデータパッド１０１の所在行とマルチプレクサの所在行との間に位置する。
駆動回路及び対応する並直列変換回路Ｐ２Ｓは出力バッファ回路１０８を構成することが理解可能である。
データ伝送回路は、駆動回路に電気的に接続され、駆動回路２０４と並直列変換回路Ｐ２Ｓとの間に位置する予備駆動回路を更に含んでもよい。本実施例では、予備駆動回路は、隣接するマルチプレクサの間に位置し、マルチプレクサと同じ行に設置されてもよい。
データ伝送回路は、静電気放電回路及びコンデンサ等を更に含んでもよい。
データ伝送回路は、Ｍ個の選択可能入力バッファ回路１０９を更に含み、Ｍ個の選択可能入力バッファ回路１０９の数が入力バッファ回路１０３の数と同じであり、入力バッファ回路１０３と並行に設置される。選択可能入力バッファ回路１０９の詳細な説明については、前の実施例を参照してもよい。
具体的には、選択可能入力バッファ回路１０９は、マルチプレクサと並行に設置される選択可能マルチプレクサと、ラッチと並行に設置される選択可能ラッチと、を含み、図１０では、選択可能マルチプレクサをＭＵＸで示し、選択可能ラッチをＩＢで示す。前述したように、軸線ＡＡ１から最も遠くて信号伝送の役割を果たせないマルチプレクサ及びラッチはそれぞれ、選択可能マルチプレクサ及び選択可能ラッチとして用いられる。
本実施例では、Ｍ個の入力バッファ回路１０３及び／又はＭ個の選択可能入力バッファ回路１０９のうちの２つ、Ｍ個の直並列変換回路Ｓ２Ｐのうちの１つ、Ｍ個の先入れ先出し回路Ｏｕｔｐｕｔ ＦＩＦＯのうちの１つ、Ｍ個の並直列変換回路Ｐ２Ｓのうちの１つ及びＭ個の駆動回路のうちの１つは、共にデータ伝送ユニットＤＱ ｃｅｌｌを構成し、各データ伝送ユニットＤＱ ｃｅｌｌの動作環境が一致する。
動作環境が一致するとは、各データ伝送ユニットＤＱ ｃｅｌｌについて、各並直列変換回路Ｐ２Ｓの両側にラッチ又は選択可能ラッチが分布しているため、各直並列変換回路Ｓ２Ｐの動作環境が一致し、例えば騒音による妨害度が同じであることを意味する。
例えば、ＤＱ５で示されるデータパッドについて、データ伝送ユニットＤＱ ｃｅｌｌは、１つの入力バッファ回路１０３、１つの選択可能入力バッファ回路１０９、１つの先入れ先出し回路Ｏｕｔｐｕｔ ＦＩＦＯ、１つの直並列変換回路Ｓ２Ｐ及び１つの駆動回路を含む。ＤＱ４で示されるデータパッドについて、データ伝送ユニットＤＱ ｃｅｌｌは、１つの入力バッファ回路１０３、１つの選択可能入力バッファ回路１０９、１つの先入れ先出し回路Ｏｕｔｐｕｔ ＦＩＦＯ、１つの直並列変換回路Ｓ２Ｐ及び１つの駆動回路を含む。ＤＱ６で示されるデータパッドについて、データ伝送ユニットＤＱ ｃｅｌｌは、２つ選択可能入力バッファ回路１０９、１つの先入れ先出し回路Ｏｕｔｐｕｔ ＦＩＦＯ、１つの直並列変換回路Ｓ２Ｐ及び１つの駆動回路を含む。
一例では、同じデータ伝送ユニットＤＱ ｃｅｌｌにおける直並列変換回路Ｓ２Ｐと先入れ先出し回路Ｏｕｔｐｕｔ ＦＩＦＯとは並列に設置され、即ち、同じデータ伝送ユニットＤＱ ｃｅｌｌにおける直並列変換回路Ｓ２Ｐと先入れ先出し回路Ｏｕｔｐｕｔ ＦＩＦＯとは同じ列にある。
別の例では、同じデータ伝送ユニットＤＱ ｃｅｌｌにおける直並列変換回路Ｓ２Ｐと先入れ先出し回路Ｏｕｔｐｕｔ ＦＩＦＯとは並行に設置され、即ち、同じデータ伝送ユニットＤＱ ｃｅｌｌにおける直並列変換回路Ｓ２Ｐと先入れ先出し回路Ｏｕｔｐｕｔ ＦＩＦＯとは異なる行にあり、そして先入れ先出し回路Ｏｕｔｐｕｔ ＦＩＦＯは直並列変換回路Ｓ２Ｐと入力バッファ回路１０３との間にある。
また、他の実施例では、異なるデータ伝送ユニット内にある先入れ先出し回路も並行に設置されてもよい。
理解を容易にするために、図１０では、バスＢＵＳ、センスアンプＳＡ及び複数のメモリブロックを示しており、ここで、８つのメモリブロックをＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３、ＢＡＮＫ４、ＢＡＮＫ５、ＢＡＮＫ６、ＢＡＮＫ７で示す。他の実施例では、メモリブロックの数は、必要な性能に応じて合理的に設定されてもよい。
図１０では、破線の矢印は、メモリブロックからデータを読み出す期間中のデータ経路及びクロック経路、即ち、メモリブロックから対応するデータパッド１０１にデータを読み出すプロセスにおけるデータ経路及びクロック経路を示しており、実線の矢印は、メモリブロックにデータを書き込む期間中のデータ経路及びクロック経路、即ち、データパッド１０１から対応するメモリブロックにデータを記憶するプロセスにおけるデータ経路及びクロック経路を示している。説明すべきこととして、前述した図面における実線の矢印も、データ書き込み期間中の対応するデータ経路及びクロック経路を意味し、破線の矢印も、データ読み出し期間中のデータ経路及びクロック経路を意味する。
以下において、図面と組み合わせて本実施例により提供されるデータ伝送回路の動作原理を説明する。
データ書き込み期間中に、データパッドＤＱ６を例として、ＤＱ６はデータ信号をマルチプレクサＭＵＸ６に伝送し、マルチプレクサＭＵＸ６はデータ信号をラッチＩＢ６に伝送し続け、クロック生成回路１１５から供給された信号はクロック経路の長さを経てラッチＩＢ６に伝送され、クロック信号がラッチＩＢ６に到達すると、ラッチＩＢ６はクロック信号の駆動によってデータ信号を直並列変換回路Ｓ２Ｐに伝送し、直並列変換回路Ｓ２Ｐはデータ信号をバスＢＵＳに伝送し、そしてデータ信号はセンスアンプＳＡによって増幅された後に対応するメモリブロックＢＡＮＫ６に記憶される。前述したインタフェース回路に関する分析から分かるように、ＤＱ０／ＤＱ１／ＤＱ２／ＤＱ３／ＤＱ４／ＤＱ５／ＤＱ６／ＤＱ７について、クロック信号が対応するラッチに到達するために通過する必要があるクロック経路の長さが短く且つ各クロック経路の長さの差が小さいため、ＤＱ０／ＤＱ１／ＤＱ２／ＤＱ３／ＤＱ４／ＤＱ５／ＤＱ６／ＤＱ７に対応するラッチはデータ信号を対応する直並列変換回路Ｓ２Ｐに伝送する時間遅延が小さく、それにより、各入力バッファ回路に対応するデータ経路とクロック経路との調和度を向上させ、異なるデータパッド１０１内のデータを対応するメモリブロックに書き込むために必要な時間の差を低減させて、書き込み性能を改善する。
データ読み出し期間中に、継続してデータパッドＤＱ６を例として、例えば、メモリブロックＢＡＮＫ６からのデータ信号はセンスアンプＳＡによって増幅された後にバスＢＵＳに伝送され、データ信号はバスＢＵＳを介して対応する先入れ先出し回路Ｏｕｔｐｕｔ ＦＩＦＯに伝送され、先入れ先出し回路Ｏｕｔｐｕｔ ＦＩＦＯはデータ信号を並直列変換回路Ｐ２Ｓに伝送し、データ信号は並直列変換回路Ｐ２Ｓ、予備駆動回路及び駆動回路ＤＲ６を通過した後にデータパッドＤＱ６に到達する。
本実施例により提供されるデータ伝送回路では、入力バッファ回路を集中化させるレイアウト方式を採用し、クロック信号が各入力バッファ回路に伝送されるために必要なクロック経路の長さを短縮し、クロック経路とデータ経路との調和度を向上させ、それにより、ｔＤＱＳ２ＤＱ及びタイミング違反を減少させる。各入力バッファ回路に対応するクロック経路の長さの差が小さいため、各入力バッファ回路のクロック経路とデータ経路との調和度が高いという需要を同時に満たすことができる。
また、クロック経路の長さが短縮され、クロック信号を伝送する配線の長さもそれに応じて短縮されるため、データ伝送回路の消費電力をある程度低減させることは可能となる。
対応的に、本願の実施例は、上記データ伝送回路を含むメモリを更に提供する。具体的には、メモリの構成図については、図１０を参照してもよい。上記メモリは図１１に示される記憶システムに適用されてもよく、図１１は本願の実施例により提供されるメモリが記憶システムに適用される構成図の一つであり、ここで、Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒはコントローラであり、Ｍｅｍｏｒｙはメモリであり、ＩＯ Ｃｉｒｃｕｉｔはインタフェース回路であり、Ｄａｔａ Ｐａｔｈはデータ経路であり、Ａｒｒａｙはメモリアレイである。ＩＯ Ｃｉｒｃｕｉｔは例えば、本願のインタフェース回路であってもよく、Ｄａｔａ Ｐａｔｈは例えば、本願の伝送回路を含んでもよく、ＤＱ２／ＤＱ３／ＤＱ４／ＤＱ５はデータパッドであり、Ｄｑｓはクロックパッドである。
メモリは、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、ＰＣＲＡＭ、ＮＡＮＤ又はＮＯＲ等であってもよい。例えば、メモリは、ＬＰＤＤＲ４メモリ又はＬＰＤＤＲ５メモリであってもよい。
上記の各実施形態が本願を実現する具体的な実施例であり、実際の応用で、本願の趣旨と範囲を逸脱することなく形式や細部に各種の変化を実施できることが当業者に理解される。当業者であれば、本願の趣旨と範囲を逸脱することなく、各種の変更や修正を実施できるので、本願の保護範囲は請求項によって規定される範囲に準ずるべきである。

Claims (20)

  1. インタフェース回路であって、クロックパッドと、Ｍ個のデータパッドと、Ｍ個の入力バッファ回路と、を含み、
    前記クロックパッドは、クロック信号を伝送するためのものであり、
    前記Ｍ個のデータパッドは、データ信号を伝送するためのものであり、
    前記Ｍ個の入力バッファ回路は、前記データパッドに一対一で対応し、各前記入力バッファ回路が前記クロック信号の駆動によって、対応する前記データパッドから伝送された前記データ信号を受信し、
    前記クロックパッド及び前記データパッドは第１行に配置され、前記Ｍ個のデータパッドは前記クロックパッドの両側に配置され、前記クロックパッドの両側に前記Ｍ個のデータパッドが半分ずつ配置され、前記Ｍ個の入力バッファ回路は第２行に配置され、前記クロックパッドを基準として前記第１行に垂直する軸線を形成し、前記Ｍ個の入力バッファ回路は前記軸線の両側に配置され、前記軸線の両側に前記Ｍ個の入力バッファ回路が半分ずつ配置され、前記入力バッファ回路の各々と前記軸線との距離は、前記入力バッファ回路に対応する前記データパッドと前記軸線との距離よりも小さく、前記Ｍは２以上の整数である、インタフェース回路。
  2. 前記入力バッファ回路の各々から前記入力バッファ回路に対応する前記データパッドまでの入力データ経路の長さは第１長さであり、前記入力バッファ回路の各々から前記クロックパッドまでのクロック経路の長さは第２長さであり、前記第１長さと前記第２長さとは正相関している
    請求項１に記載のインタフェース回路。
  3. 前記クロックパッドは、差動入力パッドであり、第１クロックパッド及び第２クロックパッドを含み、前記第１クロックパッド及び前記第２クロックパッドはそれぞれ、相補的な前記クロック信号を伝送する
    請求項１に記載のインタフェース回路。
  4. 前記第１クロックパッド及び前記第２クロックパッドは前記軸線に対して対称に配置される
    請求項３に記載のインタフェース回路。
  5. クロック処理回路を更に含み、前記クロック処理回路は、前記クロックパッド及び前記Ｍ個の入力バッファ回路のいずれかにも電気的に接続され、前記クロック信号を受信して前記クロック信号を処理した後に前記Ｍ個の入力バッファ回路の駆動クロックとするために用いられる
    請求項１に記載のインタフェース回路。
  6. 前記クロック処理回路はクロック受信回路及びクロック生成回路を含み、前記クロック受信回路は前記クロックパッドに電気的に接続され、前記クロック信号を受信するために用いられ、前記クロック受信回路の出力は前記クロック生成回路の入力とされ、前記クロック生成回路は前記駆動クロックを生成するために用いられる
    請求項５に記載のインタフェース回路。
  7. マーク信号を伝送するためのマークパッドと、
    前記マークパッドに対応するマークバッファ回路と、を更に含み、
    前記マークバッファ回路は、前記クロック信号の駆動によって、前記マークパッドから伝送された前記マーク信号を受信するために用いられる
    請求項１に記載のインタフェース回路。
  8. 前記マークパッドは前記第１行に配置され、且つ前記データパッドと前記クロックパッドとの間に位置し、前記マークバッファ回路は前記第２行に配置され、且つ前記軸線の前記マークパッドと同じ側に位置し、且つ前記入力バッファ回路と前記軸線との間に位置し、前記マークバッファ回路と前記軸線との距離は、前記マークバッファ回路に対応する前記マークパッドと前記軸線との距離よりも短い
    請求項７に記載のインタフェース回路。
  9. 前記データパッドに一対一で対応するＭ個の出力バッファ回路を更に含み、
    各前記出力バッファ回路が前記クロック信号の駆動によって、前記データ信号を対応するデータパッドに送信する
    請求項１に記載のインタフェース回路。
  10. 前記出力バッファ回路の各々から前記出力バッファ回路に対応する前記データパッドまでの出力データ経路の長さは同じである
    請求項９に記載のインタフェース回路。
  11. 前記入力バッファ回路はマルチプレクサ及びラッチを含み、前記マルチプレクサは前記データ信号を受信し、前記データ信号を処理した後に前記ラッチに出力し、前記ラッチの出力は前記入力バッファ回路の出力とされる
    請求項１に記載のインタフェース回路。
  12. データ伝送回路であって、
    請求項１から１１のいずれか一項に記載のインタフェース回路を含み、
    Ｍ個の直並列変換回路を更に含み、前記Ｍ個の直並列変換回路は、前記Ｍ個の入力バッファ回路に一対一で対応し、前記入力バッファ回路の各々の出力は、対応する前記直並列変換回路の入力とされる、データ伝送回路。
  13. 前記Ｍ個の直並列変換回路は第３行に配置され、前記軸線の同じ側に位置する前記入力バッファ回路の各々と前記入力バッファ回路に対応する前記直並列変換回路との間の伝送経路の長さはそれぞれ異なる
    請求項１２に記載のデータ伝送回路。
  14. 前記Ｍ個の直並列変換回路は前記Ｍ個のデータパッドに一対一で対応し、前記直並列変換回路の各々から前記直並列変換回路に対応する前記データパッドまでの距離は同じである
    請求項１２に記載のデータ伝送回路。
  15. 前記Ｍ個の直並列変換回路に一対一で対応するＭ個の先入れ先出し回路と、
    前記Ｍ個の先入れ先出し回路に一対一で対応するＭ個の並直列変換回路であって、各前記先入れ先出し回路の出力は前記先入れ先出し回路に対応する前記並直列変換回路の入力とされる並直列変換回路と、
    前記Ｍ個の並直列変換回路に一対一で対応するＭ個の駆動回路であって、各前記並直列変換回路の出力は前記並直列変換回路に対応する前記駆動回路の入力とされ、前記Ｍ個の駆動回路は更に前記Ｍ個のデータパッドに一対一で対応する駆動回路と、を更に含む
    請求項１２に記載のデータ伝送回路。
  16. Ｍ個の選択可能入力バッファ回路を更に含み、前記Ｍ個の選択可能入力バッファ回路の数が前記入力バッファ回路の数と同じであり、前記入力バッファ回路と並行に設置される
    請求項１５に記載のデータ伝送回路。
  17. 前記Ｍ個の入力バッファ回路及び／又は前記Ｍ個の選択可能入力バッファ回路のうちの２つ、前記Ｍ個の直並列変換回路のうちの１つ、前記Ｍ個の先入れ先出し回路のうちの１つ、前記Ｍ個の並直列変換回路のうちの１つ及び前記Ｍ個の駆動回路のうちの１つは、共にデータ伝送ユニットを構成し、前記データ伝送ユニットの各々の動作環境が一致する
    請求項１６に記載のデータ伝送回路。
  18. 同じ前記データ伝送ユニット内の前記直並列変換回路及び前記先入れ先出し回路は並行又は並列に設置される
    請求項１７に記載のデータ伝送回路。
  19. 異なる前記データ伝送ユニット内にある先入れ先出し回路は並行に設置される
    請求項１７に記載のデータ伝送回路。
  20. 請求項１２から１９のいずれか一項に記載のデータ伝送回路を含む、メモリ。
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