KR20220106787A - 인터페이스 회로, 데이터 전송 회로 및 메모리 - Google Patents

인터페이스 회로, 데이터 전송 회로 및 메모리 Download PDF

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KR20220106787A
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창신 메모리 테크놀로지즈 아이엔씨
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Abstract

반도체 기술 분야에 관한 인터페이스 회로, 데이터 전송 회로 및 메모리로서, 인터페이스 회로는 클록 패드(102), 데이터 패드(101) 및 입력 버퍼 회로(103)를 포함하며, 클록 패드(102)와 데이터 패드(101)는 제1 행에 배치되고, M개의 데이터 패드(101)는 클록 패드(102)의 양측에 배치되되, 일측마다 M개의 데이터 패드(101)의 절반이 배치되며, M개의 입력 버퍼 회로(103)는 제2 행에 배치되고, 데이터 패드(101)를 기준으로, 제1 행에 수직되는 축선(AA1)이 형성되며, M개의 입력 버퍼 회로(103)는 축선(AA1)의 양측에 배치되되, 일측마다 M개의 입력 버퍼 회로(103)의 절반이 배치되고, 각각의 입력 버퍼 회로(103)와 축선(AA1) 사이의 거리는 입력 버퍼 회로(103)에 대응되는 데이터 패드(101)와 축선(AA1) 사이의 거리보다 작다.

Description

인터페이스 회로, 데이터 전송 회로 및 메모리
관련 출원의 상호 참조
본 발명은 2020년 8월 26일에 제출되고, 명칭이 “인터페이스 회로, 데이터 전송 회로 및 메모리”인 제202010874189.2호 중국 특허 출원을 인용하고, 상기 중국 특허 출원의 모든 내용은 참조로서 본 발명에 인용된다.
기술분야
본 발명의 실시예는 인터페이스 회로, 데이터 전송 회로 및 메모리에 관한 것이다.
다이내믹 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM)는 컴퓨터에 흔히 사용되는 반도체 저장 소자로, 많은 중복되는 저장 유닛으로 구성된다. 각각의 저장 유닛은 일반적으로 커패시터 및 트랜지스터를 포함하고, 트랜지스터의 게이트는 워드 라인에 연결되고, 드레인은 비트 라인에 연결되며, 소스는 커패시터에 연결되어, 워드 라인의 전압 신호가 트랜지스터의 온 또는 오프를 제어할 수 있고, 나아가 비트 라인을 통해 커패시터에 저장된 데이터 정보를 판독하거나, 또는 비트 라인을 통해 데이터 정보를 커패시터에 기입하여 저장한다.
DRAM은 더블 데이터 레이트(Double Data Rate, DDR) 다이내믹 랜덤 액세스 메모리, GDDR(Graphics Double Data Rate) 다이내믹 랜덤 액세스 메모리, 저전력 더블 데이터 레이트(Low Power Double Data Rate, LPDDR) 다이내믹 랜덤 액세스 메모리로 나뉠 수 있다. DRAM가 모바일 분야에서 점점 더 많이 응용되는 것과 같이, DRAM가 응용되는 분야가 많아질수록 사용자가 DRAM 속도, 전력 소모 등 지표에 대한 요구도 점차 높아진다.
본 발명의 실시예는 인터페이스 회로를 제공하며, 이는 클록 신호를 전송하기 위한 클록 패드; 데이터 신호를 전송하기 위한 M개의 데이터 패드; 및 상기 데이터 패드와 일대일로 대응되는 M개의 입력 버퍼 회로 - 각 입력 버퍼 회로는 상기 클록 신호의 구동 하에, 상기 입력 버퍼 회로에 대응되는 상기 데이터 패드에 의해 전송되는 상기 데이터 신호를 수신함 - ; 를 포함하고; 상기 클록 패드와 상기 데이터 패드는 제1 행에 배치되고, 상기 M개의 데이터 패드는 상기 클록 패드의 양측에 배치되되, 일측마다 상기 M개의 데이터 패드의 절반이 배치되며, 상기 M개의 입력 버퍼 회로는 제2 행에 배치되고, 상기 클록 패드를 기준으로, 상기 제1 행에 수직되는 축선이 형성되며, 상기 M개의 입력 버퍼 회로는 상기 축선의 양측에 배치되되, 일측마다 상기 M개의 입력 버퍼 회로의 절반이 배치되고, 각각의 상기 입력 버퍼 회로와 상기 축선 사이의 거리는 상기 입력 버퍼 회로에 대응되는 상기 데이터 패드와 상기 축선 사이의 거리보다 작으며, 상기 M은 2보다 크거나 같은 정수이다.
본 발명의 실시예는 데이터 전송 회로를 더 제공하며, 이는 상기 인터페이스 회로; 및 상기 M개의 입력 버퍼 회로와 일대일로 대응되는 M개의 직렬-병렬 전환 회로를 포함하고, 각각의 상기 입력 버퍼 회로의 출력은 대응되는 상기 직렬-병렬 전환 회로의 입력으로 사용된다.
본 발명의 실시예는 상기 인터페이스 회로를 포함하는 메모리를 더 제공한다.
도 1은 인터페이스 회로의 구조 모식도이다.
도 2는 본 발명의 실시예에 의해 제공되는 인터페이스 회로의 구조 모식도이다.
도 3은 본 발명의 실시예에 의해 제공되는 인터페이스 회로의 다른 구조 모식도이다.
도 4는 본 발명의 실시예에 의해 제공되는 인터페이스 회로의 또 다른 구조 모식도이다.
도 5는 본 발명의 실시예에 의해 제공되는 인터페이스 회로의 레이아웃 모식도이다.
도 6은 도 1에 의해 제공되는 인터페이스 회로에 대응되는 레이아웃 모식도이다.
도 7 내지 도 9는 본 발명의 실시예에 의해 제공되는 데이터 패드에 명령어 패드 및 어드레스 패드가 포함되는 인터페이스 회로의 4가지 구조 모식도이다.
도 10은 본 발명의 실시예에 의해 제공되는 데이터 전송 회로의 레이아웃 모식도이다.
도 11은 본 발명의 실시예에 의해 제공되는 메모리가 저장 시스템에 응용되는 구조 모식도이다.
메모리에서, 데이터 작성 샘플링 신호(Dqs 신호 또는 Wck 신호)는 데이터 작성 클록으로 사용되고; 작성 동작 시, Dqs 또는 Wck 신호의 에지(상승 에지 및 하강 에지)는 타이밍에서 데이터 신호(DQ 신호)의 중심과 정렬되어야 한다(타이밍 잔량을 고려하면, 중심 위치에서 거의 정렬되는 것을 허용할 수도 있음). DQ 신호의 전송 경로는 데이터 경로로 정의되고, 데이터 경로의 길이는 DQ 신호의 에지가 소자의 데이터 포트(예컨대, 레지스터의 데이터 포트)에 도착하는 시간에 영향을 미치며, Dqs 또는 Wck 신호의 전송 경로는 클록 경로로 정의되고, 클록 경로의 길이는 Dqs 또는 Wck 신호가 소자의 클록 포트(예컨대, 레지스터의 클록 포트)에 도착하는 시간에 영향을 미치며, DQ 신호의 데이터 경로와 Dqs 또는 Wck 신호의 클록 경로의 차이(Dqs 또는 Wck 신호의 에지 및 DQ 신호의 중심 위치 사이의 시간 간격)를 tDQS2DQ 또는 tWCK2DQ로 정의하고, tDQS2DQ 또는 tWCK2DQ가 작을수록, 데이터 경로와 클록 경로가 더 매칭되며, 상응한 회로 타이밍도 더 좋다.
아래에서는 도 1을 결합하여 구체적으로 분석하기로 하고, 도 1은 인터페이스 회로의 구조 모식도이다.
도 1을 참조하면, 인터페이스 회로는 데이터 신호를 전송하기 위한 다수의 나란히 설치되는 데이터 패드(11), 중심 축선(AA1), 클록 패드(13), 다수의 입력 버퍼 회로(14), 클록 수신 회로(16) 및 클록 생성 회로(17)를 포함한다. 다수의 데이터 패드(11)의 절반은 중심 축선(AA1)의 일측에 분포되며, 다른 절반은 중심 축선(AA1)의 타측에 분포된다. 클록 패드(13)는 중심 축선(AA1)에 위치한다. 다수의 입력 버퍼 회로(14)는 데이터 패드(11)에 대응되고, 각각의 입력 버퍼 회로(14)와 대응되는 데이터 패드(11) 사이의 데이터 경로는 동일하거나 소정의 오차 범위 내에서 거의 동일하며, 실제 회로 설계 및 제조 과정에서, 동일한 경로가 이상적인 상황이라는 것을 고려하면, 아래의 내용 및 여기에서 기재된 상기 경로가 동일하다는 것은, 소정의 오차 범위 내에서 거의 동일하다는 의미를 모두 포함하고, 여기에서의 소정의 오차 범위는 상이한 경로 사이의 오차가 1% 이내 또는 3% 이내인 것으로 이해될 수 있으나 이에 제한되지 않는다. 다수의 출력 버퍼 회로(미도시)는 데이터 패드(11)에 대응되고, 각각의 출력 버퍼 회로와 대응되는 데이터 패드(11) 사이의 타이밍 경로는 동일하다. 클록 수신 회로(16)는 클록 패드(13)에 전기적으로 연결되고, 클록 신호를 수신하여 클록 신호를 클록 생성 회로(17)에 전송하며, 클록 생성 회로(17)는 상기 클록 신호를 수신하여 구동 클록을 생성하고, 입력 버퍼 회로(14)는 상기 구동 클록 및 데이터 신호를 수신하며 데이터 신호를 전송한다.
도 1에서는 DQ0/DQ1...DQ7로 데이터 패드(11)를 표시하고, Dqs로 클록 패드(13)(아래에서는 모두 Dqs를 예로 들고, Wck의 응용 상황은 Dqs와 동일하거나 유사하며, 예컨대, LPDDR4에서는 클록을 Dqs라고 하지만, LPDDR5에서는 클록을 Wck라고 함)를 표시하며, RX0/RX1...RX7로 입력 버퍼 회로(14)를 표시하고, 상기 입력 버퍼 회로(14)도 수신 회로이며, RX_CLK로 클록 수신 회로(16)를 표시하고, CLK GEN로 클록 생성 회로(17)를 표시한다.
데이터 패드(11)의 데이터 신호가 대응되는 입력 버퍼 회로(14)에 전송되는 데이터 경로가 제1 경로이고, 클록 패드(13)의 클록 신호가 대응되는 입력 버퍼 회로(14)에 전송되는 타이밍 경로가 제2 경로이다. 도 1에서, 상이한 입력 버퍼 회로(14)는 동일한 제1 경로를 갖지만, 클록 패드(13)에서 멀리 떨어진 입력 버퍼 회로(14)일수록 더 긴 제2 경로를 가지므로, 클록 패드(13)에서 멀리 떨어질수록, 상응한 제1 경로와 제2 경로 사이의 갭이 더 크며, 이로 인해 대응되는 tDQS2DQ가 더 크고, 타이밍 위반 문제가 더 심각하며, 도 1에는 클록 패드(13)에서 가장 멀리 떨어진 입력 버퍼 회로(14)에 대응되는 tDQS2DQ가 표시되었다.
상이한 데이터 패드(11)의 데이터 신호가 대응되는 입력 버퍼 회로(14)에 도착하는 시간은 근접되고, 도 1의 클록 패드(13)에서 가장 멀리 떨어진 입력 버퍼 회로(14) 및 가장 가까운 입력 버퍼 회로(14)를 예시로 설명하면, 클록 신호가 클록 패드(13)에서 가장 멀리 떨어진 입력 버퍼 회로(14)(DQ0에 대응되는 입력 버퍼 회로(14))에 도착한 시각이 가장 늦고, 클록 신호가 클록 패드(13)에서 가장 가까운 입력 버퍼 회로(14)(DQ3에 대응되는 입력 버퍼 회로(14))에 도착한 시각이 가장 빠르며, 이로 인해 클록 패드(13)에서 가장 가까운 입력 버퍼 회로(14)가 데이터 신호를 가장 먼저 수신하고 전송하며, 클록 패드(13)에서 가장 멀리 떨어진 입력 버퍼 회로(14)는 데이터 신호를 가장 늦게 전송하므로, 두 개의 입력 버퍼 회로(14)에 의해 데이터 신호가 전송되는 시간 갭이 크다. 상응하게, 만약 DQ3에 대응되는 입력 버퍼 회로(14)의 클록 경로와 데이터 경로가 매칭되면, DQ0에 대응되는 입력 버퍼 회로(14)의 클록 경로와 데이터 경로는 쉽게 매칭되지 않는다.
구체적으로, 도 1을 결합하면, 각 데이터 패드(11)에는 대응되는 제1 포트(d0/d1... ...d7)가 각각 구비되고, 각 입력 버퍼 회로(14)에는 대응되는 데이터 패드(11)의 제1 포트에 연결되는 제2 포트(r0/r1...r7)가 각각 구비되며, 각 입력 버퍼 회로(14)에는 클록 생성 회로(17)에 연결되는 제3 포트(v0/v1...v7)가 각각 구비되고, 클록 생성 회로(17)에는 중심 축선(AA1)의 일측에 위치하는 각 입력 버퍼 회로(14)에 연결되는 제4 포트(c0)가 구비되며, 클록 생성 회로(17)에는 또한 중심 축선(AA1)의 타측에 위치하는 각 입력 버퍼 회로(14)에 연결되는 제5 포트(c1)가 구비된다. RX0의 경우, 클록 신호의 클록 경로는 c0→v0이고, 데이터 신호의 데이터 경로는 d0→r0이며; RX1의 경우, 클록 신호의 클록 경로는 c1→v1이고, 데이터 신호의 데이터 경로는 d1→r1이며, 이와 같이 유추할 수 있다. 상이한 입력 버퍼 회로(14)의 경우, 이에 대응되는 데이터 경로는 변하지 않지만, 중심 축선(AA1)에 가까운 입력 버퍼 회로(14)일수록 더 짧은 클록 경로를 가지므로, tDQS2DQ 차이가 큰 문제가 발생되는 것을 어렵지 않게 발견할 수 있다.
상기 분석으로부터, 상이한 입력 버퍼 회로(14)에 대응되는 tDQS2DQ는 차이가 크고, 메모리에서는 tDQS2DQ의 값에 대해 엄격한 요구가 있다는 점을 알 수 있으며, 예를 들어, tDQS2DQ의 값이 800ps보다 크지 않도록 요구하며, 그렇지 않으면 타이밍 위반이 발생된다.
상기 문제점을 해결하기 위해, 본 발명의 실시예는, 각 입력 버퍼 회로를 집중적으로 레이아웃하는 방식을 통해, 클록 신호가 각 입력 버퍼 회로에 전송되는 클록 경로를 단축함으로써, tDQS2DQ를 단축하고, 나아가 타이밍 위반 문제를 개선하는 인터페이스 회로를 제공한다. 이하, 도면을 결합하여 본 실시예에 의해 제공되는 인터페이스 회로를 상세하게 설명하기로 한다.
도 2는 본 발명의 실시예에 의해 제공되는 인터페이스 회로의 구조 모식도이다.
도 2를 참조하면, 본 실시예에서, 인터페이스 회로는, 클록 신호를 전송하기 위한 클록 패드(102); 데이터 신호를 전송하기 위한 M개의 데이터 패드(101); 및 데이터 패드(101)와 일대일로 대응되는 M개의 입력 버퍼 회로(103) - 각 입력 버퍼 회로(103)는 클록 신호의 구동 하에, 입력 버퍼 회로(103)에 대응되는 데이터 패드(101)에 의해 전송되는 데이터 신호를 수신함 - ; 를 포함하고; 여기서, 클록 패드(102)와 데이터 패드(101)는 제1 행에 배치되고, M개의 데이터 패드(101)는 클록 패드(102)의 양측에 배치되되, 일측마다 M개의 데이터 패드(101)의 절반이 배치되며, M개의 입력 버퍼 회로(103)는 제2 행에 배치되고, 클록 패드(102)를 기준으로, 제1 행에 수직되는 축선(AA1)이 형성되며, M개의 입력 버퍼 회로(103)는 축선(AA1)의 양측에 배치되되, 일측마다 M개의 입력 버퍼 회로(103)의 절반이 배치되고, 각각의 입력 버퍼 회로(103)와 축선(AA1) 사이의 거리는 입력 버퍼 회로(103)에 대응되는 데이터 패드(101)와 축선(AA1) 사이의 거리보다 작으며, 상기 M은 2보다 크거나 같은 정수이다. M이 짝수일 때, 예를 들어, M이 8과 같으면, 축선(AA1)의 일측마다 4개의 데이터 패드(101)가 배치되고; M이 홀수일 때, 예를 들어, M이 7과 같으면, 축선(AA1)의 일측에 3개의 데이터 패드(101)가 배치되고, 타측에 4개의 데이터 패드(101)가 배치된다. 전술한 내용에서 "절반"은, M이 짝수일 경우, M/2로 이해되어야 하고, M이 홀수일 경우, (M-1)/2 또는 (M+1)/2로 이해되어야 하며, 아래에서 나타나는 "절반"도 유사한 해석이 적용된다.
M개의 데이터 패드 및 클록 패드는 제1 행에 배치되고, M개의 데이터 패드는 클록 패드의 양측에 각각 배치되며, 데이터 패드를 기준으로, 제1 행에 수직되는 축선이 형성된다. M개의 입력 버퍼 회로는 축선의 양측에 배치되되, 일측마다 M개의 입력 버퍼 회로의 절반이 배치되며, 각각의 입력 버퍼 회로와 축선 사이의 거리는 입력 버퍼 회로에 대응되는 데이터 패드와 축선 사이의 거리보다 작다. 본 발명의 실시예에서는, 입력 버퍼 회로에 대해 집중 처리를 수행함으로써, 클록 신호가 각 입력 버퍼 회로에 전송되는 클록 경로를 단축하고, 클록 경로와 데이터 경로의 매칭도를 향상시켜, tDQS2DQ 및 타이밍 위반을 줄이는데 유리하다. 또한, 클록 경로가 감소되기 때문에, 인터페이스 회로의 전력 소모가 감소된다.
이하, 도면을 결합하여 본 실시예에 의해 제공되는 인터페이스 회로를 상세하게 설명하기로 한다.
본 실시예에서, 인터페이스 회로는 LPDDR4와 같은 DRAM에 응용될 수 있다.
본 실시예에서, M개의 데이터 패드(101)의 절반은 축선(AA1)의 일측에 위치하고, M개의 데이터 패드(101)의 다른 절반은 축선(AA1)의 타측에 위치한다. 데이터 패드(101)는 DQ 신호를 전송하고, 즉 데이터 신호는 DQ 신호이다.
도 2에서는 8개의 데이터 패드(101)를 예로 사용하고, DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7로 각 데이터 패드(101)를 표시한다. 상응하게, 입력 버퍼 회로(103)의 수량도 8개이고, RX0, RX1, RX2, RX3, RX4, RX5, RX6, RX7로 각 입력 버퍼 회로(103)를 표시한다. 이해 가능하게, 다른 실시예에서는 인터페이스 회로의 실제 수요에 따라, 데이터 패드의 수량을 합리적으로 설정할 수 있다.
클록 패드(102)는 Dqs 신호를 전송할 수 있고, 즉 클록 신호는 Dqs 신호이며, Dqs 신호는 클록 작성 신호 또는 클록 판독 신호를 의미하고, 도 2에서는 Dqs로 클록 패드(102)를 표시한다.
도 3은 본 발명의 실시예에 의해 제공되는 인터페이스 회로의 다른 구조 모식도이다. 도 3에 도시된 바와 같이, 클록 패드(102)는 차분 입력 패드일 수 있고, 제1 클록 패드(112) 및 제2 클록 패드(122)를 포함하며, 제1 클록 패드(112)와 제2 클록 패드(122)는 상보적인 클록 신호를 각각 전송한다. 구체적으로, 도 3에서는 Dqs_t로 제1 클록 패드(112)를 표시하고, 제1 클록 패드(112)는 Dqs_t 클록 신호를 전송하며; Dqs_c로 제2 클록 패드(122)를 표시하고, 제2 클록 패드(122)는 Dqs_c 클록 신호를 전송한다.
본 실시예에서, 제1 클록 패드(112)와 제2 클록 패드(122)는 축선(AA1)에 대해 대칭되게 배치된다. 제1 클록 패드(112)와 축선(AA1)의 일측에 위치하는 입력 버퍼 회로(103) 사이의 클록 경로는 제1 클록 경로이고, 제2 클록 패드(122)와 축선(AA1)의 타측에 위치하는 입력 버퍼 회로(103) 사이의 클록 경로는 제2 클록 경로이며, 이렇게 설정하면, 제1 클록 경로와 제2 클록 경로 사이의 갭을 줄여, 제1 클록 경로와 제2 클록 경로 사이의 큰 갭으로 인한 tDQS2DQ에 대한 좋지 않은 영향을 줄이거나 방지하는데 유리하다.
설명해야 할 것은, 다른 실시예에서, 제1 클록 패드와 제2 클록 패드는 축선의 동일 측에 배치될 수도 있다.
더 설명해야 할 것은, "제1 행"은 클록 패드(102) 및 데이터 패드(101)가 인터페이스 회로의 전체 패드 중의 제1 행에 위치함을 의미하는 것이 아니라, 단지 클록 패드(102)와 데이터 패드(101)가 동일한 행에 위치함을 설명하기 위함이고, 정의의 편의를 위해 축선(AA1)을 설명한다. 실제 인터페이스 회로에서, 클록 패드(102) 및 데이터 패드(101)는 인터페이스 회로의 전체 패드 중 어느 하나의 행에 위치할 수 있다.
마찬가지로, "제2 행"은 입력 버퍼 회로(103)가 인터페이스 회로의 전체 패드 중의 제2 행에 위치함을 의미하는 것이 아니라, 단지 M개의 입력 버퍼 회로(103)가 동일한 행에 설치되고, 클록 패드(102) 및 데이터 패드(101)와는 다른 행에 위치함을 설명하기 위함이다. 실제 인터페이스 회로에서, M개의 입력 버퍼 회로(103)는 인터페이스 회로의 전체 패드 중 어느 하나의 행에 위치할 수 있고, 입력 버퍼 회로(103)와 데이터 패드(101) 사이에는 하나 이상의 행의 패드가 설치될 수도 있다.
본 실시예에서, 인터페이스 회로는, 클록 패드(102) 및 M개의 입력 버퍼 회로(103)에 모두 전기적으로 연결되고, 클록 신호를 수신하며, 클록 신호를 처리하여 M개의 입력 버퍼 회로(103)의 구동 클록으로 사용하는 클록 처리 회로를 더 포함할 수 있다. 다시 말해서, 입력 버퍼 회로(103)가 클록 신호에 의해 구동된다는 것은 사실상 입력 버퍼 회로(103)가 클록 신호를 처리하여 생성된 구동 클록에 의해 구동되는 것이다.
클록 처리 회로는 축선(AA1)과 합쳐지고, 즉 클록 처리 회로는 축선(AA1)의 위치에 위치한다. 이 경우, 구동 클록이 축선(AA1)의 양측에 위치하는 입력 버퍼 회로(103)에 전송되는데 필요한 클록 경로의 차이를 줄이는데 유리하다. 상기 클록 처리 회로가 축선(AA1)의 위치에 위치한다는 것은, 클록 처리 회로가 축선(AA1)에 대해 완전히 대칭된다는 것을 의미하지 않고, 회로 설계 및 제조의 실제 상황을 고려하면, 클록 회로는 대략적으로 AA1의 위치에 위치하며, 중심선이 AA1에서 소정의 값만큼 이탈되는 것을 허용하고, 예를 들어, 10% 또는 20% 이탈되는 것을 허용한다.
본 실시예에서, 클록 처리 회로는 클록 수신 회로(114) 및 클록 생성 회로(115)를 포함한다. 클록 수신 회로(114)는 클록 패드(102)에 전기적으로 연결되고, 클록 신호를 수신하며, 클록 수신 회로(114)의 출력은 클록 생성 회로(115)의 입력으로 사용되고, 클록 생성 회로(115)는 구동 클록을 생성한다. 클록 생성 회로(115)는 축선(AA1) 상에 위치한다. 도 2에서는 RX_CLK로 클록 수신 회로(114)를 표시하고, CLK GEN로 클록 수신 회로(115)를 표시한다.
구체적으로, 클록 수신 회로(114)는, Dqs_t 클록 신호를 수신하기 위한, 제1 클록 패드(112)에 전기적으로 연결되는 제1 클록 수신 회로; 및 Dqs_c클록 신호를 수신하기 위한, 제2 클록 패드(122)에 전기적으로 연결되는 제2 클록 수신 회로를 포함한다. 제1 클록 수신 회로와 제2 클록 회로는 축선(AA1)에 대해 대칭되게 배치된다.
입력 버퍼 회로(103)의 경우, 이는 클록 신호의 구동 하에 데이터 신호를 수신하고, 데이터 신호를 계속하여 전송한다. 다시 말해서, 데이터 패드(101)의 데이터 신호가 입력 버퍼 회로(103)에 전송될 때, 클록 신호도 입력 버퍼 회로(103)에 이미 전송된 경우에만, 입력 버퍼 회로(103)가 상기 데이터 신호를 수신하고 데이터 신호를 전송하며; 만약 데이터 신호가 입력 버퍼 회로(103)에 전송되고 클록 신호가 아직 도착하지 않았으면, 입력 버퍼 회로(103)는 상기 데이터 신호를 전송하지 않는다.
본 실시예에서, 각각의 입력 버퍼 회로(103)와 축선(AA1) 사이의 거리는 입력 버퍼 회로(103)에 대응되는 데이터 패드(101)와 축선(AA1) 사이의 거리보다 작으며, 즉 각 입력 버퍼 회로(103)는 데이터 패드(101)보다 축선(AA1)에 더 가깝다. 구체적으로, 축선(AA1)을 기준으로, M개의 입력 버퍼 회로(103)의 레이아웃 밀집도는 M개의 데이터 패드(101)의 레이아웃 밀집도보다 크고; 각 데이터 패드(101) 및 이에 대응되는 입력 버퍼 회로(103)의 경우, 데이터 패드(101)와 축선(AA1) 사이의 거리는 입력 버퍼 회로(103)와 축선(AA1) 사이의 거리보다 크다. 또한, 데이터 패드(101)와 축선(AA1) 사이의 거리가 가까울수록, 상기 데이터 패드(101)에 대응되는 입력 버퍼 회로(103)와 축선(AA1) 사이의 거리가 더 가깝다.
구체적으로, 각각의 입력 버퍼 회로(103)와 상기 입력 버퍼 회로(103)에 대응되는 데이터 패드(101) 사이의 입력 데이터 경로 길이는 제1 길이이고, 각각의 입력 버퍼 회로(103)와 클록 패드(102) 사이의 클록 경로 길이는 제2 길이이며, 제1 길이와 제2 길이는 양의 상관 관계를 갖는다. 즉, 모든 입력 버퍼 회로(103)의 경우, 제1 길이가 클수록 대응되는 제2 길이가 더 크고, 제1 길이가 작을수록 대응되는 제2 길이가 더 작다. 다시 말해서, 축선(AA1)에서 멀리 떨어진 데이터 패드(101)일수록, 이에 대응되는 입력 버퍼 회로(103)는 축선(AA1)에서 더 멀리 떨어지고; 축선(AA1)과 가까운 데이터 패드(101)일수록, 이에 대응되는 입력 버퍼 회로(103)는 축선(AA1)에 더 가깝다.
도 1에 도시된 각 입력 버퍼 회로와 축선 사이의 거리가 대응되는 데이터 패드와 축선 사이의 거리와 같은 수단에 비해, 본 실시예에서, 축선(AA1)의 동일 측에 있는 각 데이터 패드(101) 및 입력 버퍼 회로(103)에 있어서, 클록 패드(102)에서 가장 멀리 떨어진 입력 버퍼 회로(103)의 클록 경로가 감소되어, 클록 신호가 클록 패드(102)에서 가장 멀리 떨어진 입력 버퍼 회로(103)에 더 빨리 전송될 수 있으므로, 데이터 신호가 도착하였지만 클록 신호가 도착하지 않아 발생되는 신호 지연 시간이 감소된다. 상응하게, 각 입력 버퍼 회로(103)의 클록 경로가 모두 감소되므로, 모든 입력 버퍼 회로(103)의 신호 지연 시간을 대응되게 줄일 수 있다. 다시 말해서, 본 실시예는 tDQS2DQ를 감소시키고, 타이밍 위반을 감소시키며, 클록 경로에서 소모되는 전력을 감소시킬 수 있다.
또한, 각 데이터 패드(101)와 입력 버퍼 회로(103) 사이의 데이터 경로와, 각 클록 패드(102)와 입력 버퍼 회로(103) 사이의 클록 경로의 차이값이 감소되므로, 본 실시예는 상이한 입력 버퍼 회로(103)의 tDQS2DQ를 단축함으로써, 상이한 입력 버퍼 회로(103)의 클록 경로 및 데이터 경로의 매칭도를 향상시킬 수 있고, 이로써 상이한 입력 버퍼 회로(103)가 데이터 신호를 전송하는 타이밍 특성을 개선한다.
구체적으로, 도 2를 결합하면, 각 데이터 패드(101)에는 대응되는 제1 포트(d0/d1... ...d7)가 각각 구비되고, 각 입력 버퍼 회로(103)에는 대응되는 데이터 패드(101)의 제1 포트에 연결되는 제2 포트(r0/r1...r7)가 각각 구비되며, 각 입력 버퍼 회로(103)에는 클록 생성 회로(115)에 연결되는 제3 포트(v0/v1...v7)가 각각 구비되고, 클록 생성 회로(115)에는 중심 축선(AA1)의 일측에 위치하는 각 입력 버퍼 회로(14)에 연결되는 제4 포트(c0)가 구비되며, 클록 생성 회로(115)에는 또한 중심 축선(AA1)의 타측에 위치하는 각 입력 버퍼 회로(103)에 연결되는 제5 포트(c1)가 구비된다. RX0의 경우, 클록 신호의 클록 경로는 c0→v0이고, 데이터 신호의 데이터 경로는 d0→r0이며; RX1의 경우, 클록 신호의 클록 경로는 c1→v1이고, 데이터 신호의 데이터 경로는 d1→r1이며, 이와 같이 유추할 수 있다.
예를 들면, 도 2에서 DQ0로 표기된 데이터 패드(101)의 데이터 신호는 제1 길이의 전송 경로를 거쳐 대응되는 입력 버퍼 회로(103)에 전송되고, 도 2에서는 RX0로 상기 대응되는 입력 버퍼 회로를 표기하며, 클록 신호는 제2 길이의 전송 경로를 거쳐 대응되는 입력 버퍼 회로(103)에 전송되고; 제1 길이는 d0 점에서 v0 점까지의 길이를 의미하며, 제2 길이는 c0 점에서 v0 점까지의 길이를 의미한다. 데이터 신호가 RX0에 전송될 때, 클록 신호는 t1 시간을 거쳐 RX0에 전송됨으로써, RX0가 데이터 신호가 수신된 후 t1 시간 내에 데이터 신호를 전송할 수 있도록 보장한다. 데이터 패드(101)가 데이터 신호(DQ0)를 전송하는 속도가 점점 빨라지기 때문에, DQ0이 하이 레벨 "1" 또는 로우 레벨 "0"을 유지하는 시간이 점점 짧아지고, 이로써, 대기 시간 t1이 점점 짧아지도록 요구하며, 나아가 제1 길이(데이터 경로에 대응됨)와 제2 길이(클록 경로에 대응됨)가 가능한 매칭되도록 요구한다.
도 2에서 DQ3으로 표기된 데이터 패드(101)의 데이터 신호는 제1 길이의 전송 경로를 거쳐 대응되는 입력 버퍼 회로(103)에 전송되고, 도 2에서는 RX3으로 상기 대응되는 입력 버퍼 회로(103)를 표기하며, 클록 신호는 제2 길이의 전송 경로를 거쳐 대응되는 입력 버퍼 회로(103)에 전송되고; 제1 길이는 d3 점에서 v3 점까지의 길이를 의미하며, 제2 길이는 c0 점에서 v3점까지의 길이를 의미한다. 데이터 신호가 입력 버퍼 회로(103)에 전송될 때, 클록 신호는 t2 시간을 거쳐 RX3에 전송됨으로써, RX3이 데이터 신호가 수신된 후 t2 시간 내에 데이터 신호를 전송할 수 있도록 보장한다. DQ0 및 DQ3으로 표기된 데이터 패드(101)의 경우, DQ0에 대응되는 입력 버퍼 회로(103)의 제1 길이와 제2 길이가 매칭되고, DQ3에 대응되는 입력 버퍼 회로(103)의 제1 길이와 제2 길이도 매칭되기 때문에, t1과 t2는 같거나 거의 같다. 따라서, 본 실시예는 RX0 및 RX3가 데이터 신호를 전송하는 일치성을 향상시킬 수 있다.
또한, 도 2를 결합하면, 각 입력 버퍼 회로(103)가 상이한 데이터 경로를 갖고, 각 입력 버퍼 회로(103)가 상이한 클록 경로도 갖는다는 점을 어렵지 않게 발견할 수 있다. 상이한 입력 버퍼 회로(103)의 경우, 구비되는 데이터 경로가 길수록, 구비되는 클록 경로도 이에 대응되게 더 길다. 따라서, 본 발명의 실시예는 상이한 입력 버퍼 회로(103)가 데이터 신호를 전송하는 시간적 일치성을 향상시킬 수 있고, 즉 더 나은 타이밍 특성을 구현한다.
도 4는 본 발명의 실시예에 의해 제공되는 인터페이스 회로의 또 다른 구조 모식도이고, 도 4에 도시된 바와 같이, 인터페이스 회로는, 마크 신호를 전송하기 위한 마크 패드(106); 마크 패드(106)에 대응되고, 클록 신호의 구동 하에, 마크 패드(106)에 의해 전송되는 마크 신호를 수신하기 위한 마크 버퍼 회로(107); 및 마크 출력 버퍼 회로(미도시)를 더 포함할 수 있다.
마크 신호는 일반적으로 data mask inverter라고 하고, 이는 각각의 데이터 신호가 반전되었는지 여부를 표시하며, 마크 패드(106)는 일반적으로 DMI(data mask inverter) 패드, DM 패드 또는 DBI 패드라고 하고, 도 4에서는 DMI로 마크 패드(106)를 표시하며, DMI_RX로 마크 버퍼 회로(107)를 표시한다.
본 실시예에서, 마크 패드(106)는 제1 행에 배치되되, 데이터 패드(101)와 클록 패드(102) 사이에 위치한다. 마크 버퍼 회로(107)는 제2 행에 배치되되, 마크 패드(106)와 축선(AA1)의 동일 측에 위치하고, 입력 버퍼 회로(103)와 축선(AA1) 사이에 위치한다.
이 외에, 마크 버퍼 회로(107)와 축선(AA1) 사이의 거리는 마크 버퍼 회로(107)에 대응되는 마크 패드(106)와 축선(AA1) 사이의 거리보다 작다.
도 5는 본 발명의 실시예에 의해 제공되는 인터페이스 회로의 레이아웃 모식도이고, 도 5에 도시된 바와 같이, 인터페이스 회로는, 데이터 패드(101)와 일대일로 대응되고, 클록 신호의 구동 하에, 데이터 신호를 대응되는 데이터 패드(101)에 송신하는 M개의 출력 버퍼 회로(108)를 더 포함할 수 있다. 출력 버퍼 회로(108)는 데이터 패드(101)에 전기적으로 연결되는 것을 제외하고, 클록 패드에도 전기적으로 연결된다. 도 5에서는 TX0, TX1, TX2, TX3, TX4, TX5, TX6, TX7로 8개의 출력 버퍼 회로(108)를 도시하였다.
구체적으로, 출력 버퍼 회로(108)는 클록 수신 회로(114) 및 클록 생성 회로(115)를 거쳐 클록 패드(102)에 전기적으로 연결된다.
본 실시예에서, 각각의 출력 버퍼 회로(108)와 출력 버퍼 회로(108)에 대응되는 데이터 패드(101) 사이의 출력 데이터 경로 길이는 동일하다. 구체적으로, 각 출력 버퍼 회로(108)는 대응되는 데이터 패드(101)의 바로 아래에 위치하고, 또는, 각 출력 버퍼 회로(108)와 축선(AA1) 사이의 거리와, 대응되는 데이터 패드(101)와 축선(AA1) 사이의 거리는 같다. 마찬가지로, 회로 설계 및 제조의 실제 상황을 고려하면, 상기 길이가 동일하거나 거리가 같다는 것은 거의 동일하거나 거의 같다는 것일 수도 있고, 소정의 오차를 허용하며, 유사한 설명은 아래에서 반복하지 않는다.
입력 버퍼 회로(103)는 멀티플렉서(mux) 및 래치(latch)를 포함할 수 있고, 멀티플렉서는 데이터 신호를 수신하고, 데이터 신호를 처리하여 래치에 출력하며, 래치의 출력은 입력 버퍼 회로(103)의 출력으로 사용된다.
인터페이스 회로는 접지 또는 고정 전원을 연결하기 위한 다수의 전원 패드(미도시) 및 접지 패드(미도시)를 더 포함할 수 있다. 여기서, 다수의 전원 패드 및 접지 패드는 데이터 패드와 동일한 행에 위치한다.
도 5에 도시된 바와 같이, 인터페이스 회로는 M개의 선택 가능 입력 버퍼 회로(109)를 더 포함할 수 있고, 선택 가능 입력 버퍼 회로(109)의 수량은 입력 버퍼 회로(103)의 수량과 동일하며, 입력 버퍼 회로(103)와 나란히 설치되고, 도 5에서는 OPTION로 선택 가능 입력 버퍼 회로(109)를 도시하였다. 구체적으로, 본 실시예에서, 선택 가능 입력 버퍼 회로(109)는 중심 축선(AA1)에서 가장 멀리 떨어진 4개의 데이터 패드(101)에 대응되는 입력 버퍼 회로(103)의 양측에 위치한다. 상기 선택 가능 입력 버퍼 회로(109)는 예를 들어, 선택되지 않을 경우 DUMMY의 역할을 할 수 있고, 즉 가상 입력 버퍼 회로로 사용되어, 동작 환경을 매칭하며, 일부 경우에는, 구성을 통해 선택 가능 입력 버퍼 회로(109)를 재선택할 수 있다.
도 6은 도 1에 의해 제공되는 인터페이스 회로에 대응되는 레이아웃 모식도이고, 도 6에서는 출력 버퍼 회로 및 커패시터가 구비되며, 설명해야 할 것은, 비교 설명의 편의를 위해, 도 6에서도 RX0, RX1...RX7로 출력 버퍼 회로를 도시하였고, 도 6에서는 OTHERS로 다른 회로를 도시하며, 예를 들어, OTHERS는 커패시터일 수 있다.
도 5 및 도 6을 결합하여 참조하면, 클록 생성 회로를 기준으로, 도 5의 입력 버퍼 회로(103)의 레이아웃 밀집도는 도 6의 입력 버퍼 회로의 레이아웃 밀집도보다 크다. DQ6을 예로 들면, 도 5에 도시된 클록 신호가 DQ6에 대응되는 입력 버퍼 회로에 도착하는 클록 경로는 도 6에 도시된 클록 신호가 DQ6에 대응되는 입력 버퍼 회로에 도착하는 클록 경로보다 짧다.
위에서는 모두 데이터 패드(101)를 DQ 패드로 사용하고, 데이터 신호를 DQ 신호로 사용하는 것을 예로 들었다. 이해 가능하게, 다른 실시예에서, 데이터 패드는 명령어/어드레스 패드 또는 칩 선택 패드일 수도 있고, 대응되게, 데이터 신호는 명령어 신호 또는 어드레스 신호이며, 상기 인터페이스 회로는 LPDDR5에 응용될 수 있다. 도 7 내지 도 9는 데이터 패드에 명령어 패드 및 어드레스 패드가 포함되는 인터페이스 회로의 4가지 구조 모식도이다.
도 7에 도시된 바와 같이, 데이터 패드(101)는 다수의 명령어/어드레스 패드 및 하나의 칩 선택 패드를 포함하고, CA0/CA1/CA2/CA3/CA4/CA5/CA6로 명령어/어드레스 패드를 표시하며, CS로 칩 선택 패드를 표시한다. 명령어/어드레스 패드는 명령어/어드레스 신호를 전송하고, 칩 선택 패드는 칩 선택 신호를 전송하며, CK로 클록 패드(102)를 표시한다.
하나의 예에서, 도 7에 도시된 바와 같이, 모든 입력 버퍼 회로(103)는 동일한 행에 위치한다.
다른 예에서, 도 8에 도시된 바와 같이, 일부 입력 버퍼 회로(103)는 동일한 행에 위치하고, 나머지 입력 버퍼 회로(103)는 다른 동일한 행에 위치한다. 구체적으로, 하기와 같이 설정할 수 있다. 전체 입력 버퍼 회로(103) 중 절반이 동일한 행에 위치하고, 다른 절반이 다른 동일한 행에 위치하며, 어느 데이터 패드(101)에 대응되는 입력 버퍼 회로(103)가 동일한 행에 위치하도록 임의로 선택할 수 있도록 함으로써, 각각의 입력 버퍼 회로(103)와 입력 버퍼 회로(103)에 대응되는 데이터 패드(101) 사이의 입력 데이터 경로 길이가 제1 길이이고, 각각의 입력 버퍼 회로(103)와 클록 패드(102) 사이의 클록 경로 길이가 제2 길이이며, 제1 길이와 상기 제2 길이가 양의 상관 관계를 갖도록 보장한다.
도 9에 도시된 바와 같이, 클록 패드는 제1 클록 패드(112) 및 제2 클록 패드(122)를 포함할 수 있고, CK_t로 제1 클록 패드(112)를 표시하며, CK_c로 제2 클록 패드(122)를 표시한다.
입력 버퍼 회로(103)에 관한 상세한 설명은 전술한 상세한 설명을 참조할 수 있으며, 여기서 더 이상 반복하지 않는다. 전술한 분석과 같이, 도 7 ~ 도 9에 도시된 인터페이스 회로를 사용하면, 마찬가지로 tDQS2DQ를 감소시키고, 타이밍 위반을 감소시키며, 클록 경로에서 소모되는 전력을 감소시키는 유익한 효과를 갖는다.
본 발명의 실시예는 상기 실시예에 따른 인터페이스 회로를 포함하는 데이터 전송 회로를 더 제공하고, 이는 M개의 직렬-병렬 전환 회로를 더 포함하며, M개의 직렬-병렬 전환 회로의 수량은 M개의 입력 버퍼 회로와 일대일로 대응되고, 각각의 입력 버퍼 회로의 출력은 대응되는 직렬-병렬 전환 회로의 입력으로 사용된다. 도 10은 본 실시예에 의해 제공되는 데이터 전송 회로의 평면 레이아웃 모식도이다.
도 10을 참조하면, 입력 버퍼 회로(103)는 멀티플렉서(mux) 및 래치(latch)를 포함할 수 있고, 멀티플렉서는 데이터 신호를 수신하고, 데이터 신호를 처리하여 래치에 출력하며, 래치의 출력은 입력 버퍼 회로(103)의 출력으로 사용된다. 도 10에서는 MUX0, MUX1, MUX2, MUX3, MUX4, MUX5, MUX6, MUX7로 8개의 입력 버퍼 회로(103)에 대응되는 멀티플렉서를 표시하고, IB0, IB1, IB2, IB3, IB4, IB5, IB6, IB7로 8개의 입력 버퍼 회로(103)에 대응되는 래치를 표시한다. 본 실시예에서, 데이터 전송 회로는, 전술한 실시예에 의해 제공되는 인터페이스 회로; 및 M개의 직렬-병렬 전환 회로(Sequential to Parallel)(S2P)를 포함하고, M개의 직렬-병렬 전환 회로(S2P)와 M개의 입력 버퍼 회로(103)는 일대일로 대응되며, 각각의 입력 버퍼 회로(103)의 출력은 대응되는 직렬-병렬 전환 회로(S2P)의 입력으로 사용된다.
구체적으로, M개의 직렬-병렬 전환 회로(S2P)는 제3 행에 배치되고, 축선(AA1)의 동일 측에 위치하는 각각의 입력 버퍼 회로(103)와 입력 버퍼 회로(103)에 대응되는 직렬-병렬 전환 회로(S2P) 사이의 전송 경로 길이는 서로 다르다.
보다 구체적으로, 축선(AA1)의 동일 측에 위치하는 각각의 입력 버퍼 회로(103)에 대응되는 래치(123)와 대응되는 직렬-병렬 전환 회로(S2P) 사이의 전송 경로 길이는 서로 다르다.
또한, M개의 직렬-병렬 전환 회로(S2P)와 M개의 데이터 패드(101)는 일대일로 대응되고, 각각의 직렬-병렬 전환 회로(S2P)와 상기 직렬-병렬 전환 회로(S2P)에 대응되는 데이터 패드(101) 사이의 거리는 동일하다. 각 직렬-병렬 전환 회로(S2P)가 대응되는 데이터 패드(101)의 바로 아래에 레이아웃되는 것으로 간주할 수 있다.
본 실시예에서, 데이터 전송 회로는, M개의 직렬-병렬 전환 회로와 일대일로 대응되는 M개의 선입 선출 회로(Output FIFO); M개의 선입 선출 회로(First Input First Output)(Output FIFO)와 일대일로 대응되고, 각각의 선입 선출 회로(Output FIFO)의 출력은 선입 선출 회로(Output FIFO)에 대응되는 병렬-직렬 전환 회로(P2S)의 입력으로 사용되는 M개의 병렬-직렬 전환 회로(Parallel to Sequential)(P2S); 및 M개의 병렬-직렬 전환 회로(P2S)와 일대일로 대응되고, 각각의 병렬-직렬 전환 회로(P2S)의 출력은 병렬-직렬 전환 회로(P2S)에 대응되는 구동 회로의 입력으로 사용되는 M개의 구동 회로를 더 포함하고; M개의 구동 회로는 또한 M개의 데이터 패드(101)와 일대일로 대응된다. 도 10에서는 DR0, DR1, DR2, DR3, DR4, DR5, DR6, DR7로 8개의 데이터 패드(101)에 대응되는 구동 회로를 표시하였다. 본 실시예에서, 병렬-직렬 전환 회로(P2S)는 각 데이터 패드(101)의 바로 아래에 설치되되, 인접한 래치 사이에 위치하고, 래치와 동일한 행에 설치된다. 구동 회로는 각 데이터 패드(101)의 바로 아래에 설치되되, 데이터 패드(101)와 멀티플렉서가 위치한 행 사이에 위치한다.
이해 가능하게, 구동 회로와, 대응되는 병렬-직렬 전환 회로(P2S)로 출력 버퍼 회로(108)가 구성된다.
데이터 전송 회로는, 구동 회로에 전기적으로 연결되고, 구동 회로(204)와 병렬-직렬 전환 회로(P2S) 사이에 위치하는 사전 구동 회로를 더 포함할 수 있다. 본 실시예에서, 사전 구동 회로는 인접한 멀티플렉서 사이에 위치하되, 멀티플렉서와 동일한 행에 설치될 수 있다.
데이터 전송 회로는 정전 누설 회로 및 커패시터 등을 더 포함할 수 있다.
데이터 전송 회로는 M개의 선택 가능 입력 버퍼 회로(109)를 더 포함하고, M개의 선택 가능 입력 버퍼 회로(109)의 수량은 입력 버퍼 회로(103)의 수량과 동일하며, 입력 버퍼 회로(103)와 나란히 설치된다. 선택 가능 입력 버퍼 회로(109)에 관한 상세한 설명은 앞선 실시예를 참조할 수 있다.
구체적으로, 선택 가능 입력 버퍼 회로(109)는 선택 가능 멀티플렉서 및 선택 가능 래치를 포함하고, 선택 가능 멀티플렉서와 멀티플렉서는 나란히 설치되며, 선택 가능 래치와 래치는 나란히 설치되고, 도 10에서는 MUX로 선택 가능 멀티플렉서를 표시하고, IB로 선택 가능 래치를 표시한다. 전술한 바와 같이, 축선(AA1)에서 가장 멀리 떨어진, 신호 전송 역할을 못하는 멀티플렉서 및 래치를 선택 가능 멀티플렉서 및 선택 가능 래치로 각각 사용한다.
본 실시예에서, M개의 입력 버퍼 회로(103) 및/또는 M개의 선택 가능 입력 버퍼 회로(109)중 두 개, M개의 직렬-병렬 전환 회로(S2P) 중 하나, M개의 FIFO 회로(Output FIFO) 중 하나, M개의 병렬-직렬 전환 회로(P2S) 중 하나 및 M개의 구동 회로 중 하나가 함께 하나의 데이터 전송 유닛(DQ cell)을 형성하고, 각각의 데이터 전송 유닛(DQ cell)의 동작 환경은 매칭된다.
동작 환경이 매칭된다는 것은, 각 데이터 전송 유닛(DQ cell)의 경우, 각 병렬-직렬 전환 회로(P2S)의 양측에 래치 또는 선택 가능 래치가 모두 분포되므로, 노이즈 간섭을 받는 정도가 일치한 것과 같이, 각각의 직렬-병렬 전환 회로(S2P)의 동작 환경이 일치함을 의미한다.
예를 들어, DQ5로 표시되는 데이터 패드의 경우, 데이터 전송 유닛(DQ cell)은 하나의 입력 버퍼 회로(103), 하나의 선택 가능 입력 버퍼 회로(109), 하나의 FIFO 회로(Output FIFO), 하나의 직렬-병렬 전환 회로(S2P) 및 하나의 구동 회로를 포함한다. DQ4로 표시되는 데이터 패드의 경우, 데이터 전송 유닛(DQ cell)은 하나의 입력 버퍼 회로(103), 하나의 선택 가능 입력 버퍼 회로(109), 하나의 FIFO 회로(Output FIFO), 하나의 직렬-병렬 전환 회로(S2P) 및 하나의 구동 회로를 포함한다. DQ6로 표시되는 데이터 패드의 경우, 데이터 전송 유닛(DQ cell)은 두 개의 선택 가능 입력 버퍼 회로(109), 하나의 FIFO 회로(Output FIFO), 하나의 직렬-병렬 전환 회로(S2P) 및 하나의 구동 회로를 포함한다.
하나의 예에서, 동일한 데이터 전송 유닛(DQ cell) 중의 직렬-병렬 전환 회로(S2P) 및 FIFO 회로(Output FIFO)는 병렬로 설치되고, 즉 동일한 데이터 전송 유닛(DQ cell) 중의 직렬-병렬 전환 회로(S2P) 및 FIFO 회로(Output FIFO)는 동일한 행에 위치한다.
다른 예에서, 동일한 데이터 전송 유닛(DQ cell) 중의 직렬-병렬 전환 회로(S2P) 및 FIFO 회로(Output FIFO)는 나란히 설치되고, 즉 동일한 데이터 전송 유닛(DQ cell) 중의 직렬-병렬 전환 회로(S2P) 및 FIFO 회로(Output FIFO)는 상이한 행에 위치하며, FIFO 회로(Output FIFO)는 직렬-병렬 전환 회로(S2P)와 입력 버퍼 회로(103) 사이에 위치한다.
또한, 다른 실시예에서, 상이한 데이터 전송 유닛에 위치하는 FIFO 회로도 나란히 설치될 수 있다.
이해의 편의를 위해, 도 10에서는 버스(BUS), 감지 증폭기(SA) 및 다수의 저장 블록이 도시되며, 여기서, BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7로 8개의 저장 블록을 도시하였다. 다른 실시예에서, 저장 블록의 수량은 필요한 성능에 따라 합리적으로 설정될 수 있다.
도 10에서, 점선 화살표는 저장 블록에서 데이터를 판독하는 기간의 데이터 경로 및 클록 경로를 도시하고, 즉 저장 블록으로부터 대응되는 데이터 패드(101)로 데이터를 판독하는 과정 중의 데이터 경로 및 클록 경로이다. 실선 화살표는 저장 블록을 향해 데이터를 작성하는 기간의 데이터 경로 및 클록 경로이고, 즉 데이터 패드(101)로부터 대응되는 저장 블록으로 데이터를 저장하는 과정 중의 데이터 경로 및 클록 경로이다. 설명해야 할 것은, 전술한 도면에서의 실선 화살표도 데이터 작성 기간에 대응되는 데이터 경로 및 클록 경로를 가리키고, 점선 화살표도 데이터 판독 기간에 대응되는 데이터 경로 및 클록 경로를 가리킨다.
이하, 도면을 결합하여 본 실시예에 의해 제공되는 데이터 전송 회로의 작업 원리를 설명하기로 한다.
데이터 작성 기간: DQ6 데이터 패드를 예로 들면, DQ6은 데이터 신호를 멀티플렉서(MUX6)에 전송하고, 멀티플렉서(MUX6)는 데이터 신호를 래치(IB6)에 계속하여 전송한다. 클록 생성 회로(115)에 의해 제공되는 신호는 클록 경로 길이를 거친 후 래치(IB6)에 전송된다. 클록 신호가 래치(IB6)에 도착한 후, 클록 신호의 구동 하에, 래치(IB6)는 데이터 신호를 직렬-병렬 전환 회로(S2P)에 전송한다. 직렬-병렬 전환 회로(S2P)는 데이터 신호를 버스(BUS)에 전송하고, 데이터 신호는 감지 증폭기(SA)를 거쳐 증폭된 후, 대응되는 저장 블록(BANK6)에 저장된다. 전술한 인터페이스 회로의 관련 분석과 같이, DQ0/DQ1/DQ2/DQ3/DQ4/DQ5/DQ6/DQ7의 경우, 클록 신호가 대응되는 래치에 도착하기 위해 거쳐야 하는 클록 경로 길이가 짧고 각 클록 경로 길이의 차이가 작으므로, DQ0/DQ1/DQ2/DQ3/DQ4/DQ5/DQ6/DQ7에 대응되는 래치가 데이터 신호를 대응되는 직렬-병렬 전환 회로(S2P)에 전송하는 시간 지연이 작고, 이로써 각 입력 버퍼 회로에 대응되는 데이터 경로 및 클록 경로의 매칭도를 향상시키며, 상이한 데이터 패드(101) 중의 데이터를 대응되는 저장 블록에 작성하는데 필요한 시간의 차이값을 감소시켜, 작성 성능을 개선함을 알 수 있다.
데이터 판독 기간: 계속하여 DQ6 데이터 패드를 예로 들면, 예를 들어, 저장 블록(BANK6) 중의 데이터 신호는 감지 증폭기(SA)를 거쳐 증폭된 후, 버스(BUS)에 전송된다. 데이터 신호는 버스(BUS)를 거쳐 대응되는 FIFO 회로(Output FIFO)에 전송된다. FIFO 회로(Output FIFO)는 데이터 신호를 병렬-직렬 전환 회로(P2S)에 전송하고, 데이터 신호는 병렬-직렬 전환 회로(P2S), 사전 구동 회로 및 구동 회로(DR6)를 거친 후, DQ6 데이터 패드에 도착한다.
본 실시예에 의해 제공되는 데이터 전송 회로에서, 입력 버퍼 회로를 집중적으로 레이아웃 방식을 사용하여, 클록 신호가 각 입력 버퍼 회로에 전송되는데 필요한 클록 경로 길이를 단축시키고, 클록 경로와 데이터 경로의 매칭도를 향상시킴으로써, tDQS2DQ 및 타이밍 위반을 감소시킨다. 각 입력 버퍼 회로에 대응되는 클록 경로 길이의 차이가 작으므로, 각 입력 버퍼 회로의 클록 경로와 데이터 경로의 높은 매칭도의 수요를 동시에 만족할 수 있다.
또한, 클록 경로 길이가 단축되기 때문에, 클록 신호를 전송하는 배선의 길이가 대응되게 단축되므로, 데이터 전송 회로의 전력 소모를 어느 정도 줄일 수 있다.
상응하게, 본 발명의 실시예는 상기 데이터 전송 회로를 포함하는 메모리를 더 제공한다. 구체적으로, 메모리에 관한 구조 모식도는 도 10을 참조할 수 있다. 상기 메모리는 도 11에 도시된 저장 시스템에 응용될 수 있고, 도 11은 본 발명의 실시예에 의해 제공되는 메모리가 저장 시스템에 응용되는 구조 모식도이며, 여기서, Memory Controller는 컨트롤러이고, Memory는 메모리이며, IO Circuit는 인터페이스 회로이고, Data Path는 데이터 경로이며, Array는 저장 행렬이다. IO Circuit는 예를 들어, 본 발명에 따른 인터페이스 회로일 수 있고, Data Path는 예를 들어 본 발명에 따른 전송 회로를 포함할 수 있으며, DQ2/DQ3/DQ4/DQ5는 데이터 패드이고, Dqs는 클록 패드이다.
메모리는 DRAM, SRAM, MRAM, FeRAM, PCRAM, NAND 또는 NOR 등 메모리일 수 있다. 예를 들어, 메모리는 LPDDR4 메모리 또는 LPDDR5 메모리일 수 있다.
본 기술분야의 통상의 기술자라면, 상기 각 실시형태는 본 발명을 구현하는 구체적인 실시예이고, 실제 응용에서, 본 발명의 사상 및 범위를 벗어나지 않으면서, 형태 및 세부사항에 대해 다양한 변경을 수행할 수 있음을 이해할 수 있다. 본 기술분야의 통상의 기술자라면, 본 발명의 사상 및 범위 내에서 변경 및 수정을 각각 수행할 수 있으므로, 본 발명의 보호범위는 특허청구범위에 한정된 범위에 따라야 한다.

Claims (20)

  1. 인터페이스 회로로서,
    클록 신호를 전송하기 위한 클록 패드;
    데이터 신호를 전송하기 위한 M개의 데이터 패드; 및
    상기 데이터 패드와 일대일로 대응되는 M개의 입력 버퍼 회로 - 각 입력 버퍼 회로는 상기 클록 신호의 구동 하에, 상기 입력 버퍼 회로에 대응되는 상기 데이터 패드에 의해 전송되는 상기 데이터 신호를 수신함 - ; 를 포함하고;
    상기 클록 패드와 상기 데이터 패드는 제1 행에 배치되고, 상기 M개의 데이터 패드는 상기 클록 패드의 양측에 배치되되, 일측마다 상기 M개의 데이터 패드의 절반이 배치되며, 상기 M개의 입력 버퍼 회로는 제2 행에 배치되고, 상기 클록 패드를 기준으로, 상기 제1 행에 수직되는 축선이 형성되며, 상기 M개의 입력 버퍼 회로는 상기 축선의 양측에 배치되되, 일측마다 상기 M개의 입력 버퍼 회로의 절반이 배치되고, 각각의 상기 입력 버퍼 회로와 상기 축선 사이의 거리는 상기 입력 버퍼 회로에 대응되는 상기 데이터 패드와 상기 축선 사이의 거리보다 작으며, 상기 M은 2보다 크거나 같은 정수인 인터페이스 회로.
  2. 제1항에 있어서,
    각각의 상기 입력 버퍼 회로와 상기 입력 버퍼 회로에 대응되는 상기 데이터 패드 사이의 입력 데이터 경로 길이는 제1 길이이고, 각각의 상기 입력 버퍼 회로와 상기 클록 패드 사이의 클록 경로 길이는 제2 길이이며, 상기 제1 길이와 상기 제2 길이는 양의 상관 관계를 가지는 인터페이스 회로.
  3. 제1항에 있어서,
    상기 클록 패드는 차분 입력 패드이고, 제1 클록 패드 및 제2 클록 패드를 포함하며, 상기 제1 클록 패드와 상기 제2 클록 패드는 상보적인 상기 클록 신호를 각각 전송하는 인터페이스 회로.
  4. 제3항에 있어서,
    상기 제1 클록 패드와 상기 제2 클록 패드는 상기 축선에 대해 대칭되게 배치되는 인터페이스 회로.
  5. 제1항에 있어서,
    상기 클록 패드 및 상기 M개의 입력 버퍼 회로에 모두 전기적으로 연결되고, 상기 클록 신호를 수신하며, 상기 클록 신호를 처리하여 상기 M개의 입력 버퍼 회로의 구동 클록으로 사용하는 클록 처리 회로를 더 포함하는 인터페이스 회로.
  6. 제5항에 있어서,
    상기 클록 처리 회로는 클록 수신 회로 및 클록 생성 회로를 포함하고, 상기 클록 수신 회로는 상기 클록 패드에 전기적으로 연결되며, 상기 클록 신호를 수신하고, 상기 클록 수신 회로의 출력은 상기 클록 생성 회로의 입력으로 사용되며, 상기 클록 생성 회로는 상기 구동 클록을 생성하는 인터페이스 회로.
  7. 제1항에 있어서,
    마크 신호를 전송하기 위한 마크 패드; 및
    상기 마크 패드에 대응되고, 상기 클록 신호의 구동 하에, 상기 마크 패드에 의해 전송되는 상기 마크 신호를 수신하기 위한 마크 버퍼 회로를 더 포함하는 인터페이스 회로.
  8. 제7항에 있어서,
    상기 마크 패드는 상기 제1 행에 배치되되, 상기 데이터 패드와 상기 클록 패드 사이에 위치하고; 상기 마크 버퍼 회로는 상기 제2 행에 배치되되, 상기 마크 패드와 상기 축선의 동일 측에 위치하고, 상기 입력 버퍼 회로와 상기 축선 사이에 위치하며; 상기 마크 버퍼 회로와 상기 축선 사이의 거리는 상기 마크 버퍼 회로에 대응되는 상기 마크 패드와 상기 축선 사이의 거리보다 작은 인터페이스 회로.
  9. 제1항에 있어서,
    상기 데이터 패드와 일대일로 대응되고, 상기 클록 신호의 구동 하에, 상기 데이터 신호를 대응되는 데이터 패드에 송신하는 M개의 출력 버퍼 회로를 더 포함하는 인터페이스 회로.
  10. 제9항에 있어서,
    각각의 상기 출력 버퍼 회로와 상기 출력 버퍼 회로에 대응되는 상기 데이터 패드 사이의 출력 데이터 경로 길이는 동일한 인터페이스 회로.
  11. 제1항에 있어서,
    상기 입력 버퍼 회로는 멀티플렉서 및 래치를 포함하고, 상기 멀티플렉서는 상기 데이터 신호를 수신하며, 상기 데이터 신호를 처리하여 상기 래치에 출력하며, 상기 래치의 출력은 상기 입력 버퍼 회로의 출력으로 사용되는 인터페이스 회로.
  12. 제1항 내지 제11항 중 어느 한 항에 따른 인터페이스 회로를 포함하는 데이터 전송 회로로서,
    상기 M개의 입력 버퍼 회로와 일대일로 대응되는 M개의 직렬-병렬 전환 회로를 더 포함하고, 각각의 상기 입력 버퍼 회로의 출력은 대응되는 상기 직렬-병렬 전환 회로의 입력으로 사용되는 데이터 전송 회로.
  13. 제12항에 있어서,
    상기 M개의 직렬-병렬 전환 회로는 제3 행에 배치되고, 상기 축선의 동일 측에 위치하는 각각의 상기 입력 버퍼 회로와 상기 입력 버퍼 회로에 대응되는 상기 직렬-병렬 전환 회로 사이의 전송 경로 길이는 서로 다른 데이터 전송 회로.
  14. 제12항에 있어서,
    상기 M개의 직렬-병렬 전환 회로와 상기 M개의 데이터 패드는 일대일로 대응되고, 각각의 상기 직렬-병렬 전환 회로와 상기 직렬-병렬 전환 회로에 대응되는 상기 데이터 패드 사이의 거리는 동일한 데이터 전송 회로.
  15. 제12항에 있어서,
    상기 M개의 직렬-병렬 전환 회로와 일대일로 대응되는 M개의 선입 선출(FIFO) 회로;
    상기 M개의 FIFO 회로와 일대일로 대응되는 M개의 병렬-직렬 전환 회로 - 각각의 상기 FIFO 회로의 출력은 상기 FIFO 회로에 대응되는 상기 병렬-직렬 전환 회로의 입력으로 사용됨 - ; 및
    상기 M개의 병렬-직렬 전환 회로와 일대일로 대응되는 M개의 구동 회로 - 각각의 상기 병렬-직렬 전환 회로의 출력은 상기 병렬-직렬 전환 회로에 대응되는 상기 구동 회로의 입력으로 사용되며, 상기 M개의 구동 회로는 또한 상기 M개의 데이터 패드와 일대일로 대응됨 -; 를 더 포함하는 데이터 전송 회로.
  16. 제15항에 있어서,
    M개의 선택 가능 입력 버퍼 회로를 더 포함하고, 상기 M개의 선택 가능 입력 버퍼 회로의 수량은 상기 입력 버퍼 회로의 수량과 동일하며, 상기 입력 버퍼 회로와 나란히 설치되는 데이터 전송 회로.
  17. 제16항에 있어서,
    상기 M개의 입력 버퍼 회로 중 두 개 또는 상기 M개의 선택 가능 입력 버퍼 회로 중 두 개 또는 상기 M개의 입력 버퍼 회로 및 상기 M개의 선택 가능 입력 버퍼 회로 중 두 개와, 상기 M개의 직렬-병렬 전환 회로 중 하나, 상기 M개의 FIFO 회로 중 하나, 상기 M개의 병렬-직렬 전환 회로 중 하나 및 상기 M개의 구동 회로 중 하나가 함께 하나의 데이터 전송 유닛을 형성하고, 각각의 상기 데이터 전송 유닛의 동작 환경은 매칭되는 데이터 전송 회로.
  18. 제17항에 있어서,
    동일한 상기 데이터 전송 유닛 중의 상기 직렬-병렬 전환 회로 및 상기 FIFO 회로는 나란히 또는 병렬로 설치되는 데이터 전송 회로.
  19. 제17항에 있어서,
    상이한 상기 데이터 전송 유닛에 위치하는 FIFO 회로는 나란히 설치되는 데이터 전송 회로.
  20. 제12항 내지 제19항 중 어느 한 항에 따른 데이터 전송 회로를 포함하는 메모리.
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