CN111968687B - 写入到交叉点非易失性存储器 - Google Patents

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Abstract

本申请案涉及写入到交叉点非易失性存储器。描述针对非易失性存储器阵列的用于在目标存储器单元的重复存取操作期间防止对非目标存储器单元的干扰的方法、系统及装置。多个存储器单元可与共同导电线电子通信，且每一存储器单元可具有电非线性选择组件。在对目标存储器单元的存取操作(例如，读取或写入操作)之后，可通过将放电电压施加到所述共同导电线将非目标存储器单元放电。所述放电电压可(例如)具有与所述存取电压相反的极性。在其它实例中，可在存取尝试之间建立延迟以便将所述非目标存储器单元放电。

Description

写入到交叉点非易失性存储器
分案申请的相关信息
本案是分案申请。本分案的母案是申请日为2017年6月2日、申请号为201780040056.1、发明名称为“写入到交叉点非易失性存储器”的发明专利申请案。
交叉参考
本专利申请案主张2017年6月2日申请的标题为“写入到交叉点非易失性存储器(Writing to Cross-Point Non-Volatile Memory)”的第PCT/US2017/035762号PCT申请案的优先权，所述申请案主张由王(Wang)等人在2016年6月29日申请的标题为“写入到交叉点非易失性存储器(Writing to Cross-Point Non-Volatile Memory)”的第15/197,416号美国专利申请案的优先权，所述申请案中每一者转让给其受让人，且所述申请案中的每一者以其全文引用方式明确并入本文中。
技术领域
技术领域涉及写入到交叉点非易失性存储器。
背景技术
以下大体上涉及存储器装置，且更具体来说，涉及操作非易失性存储器阵列。
存储器装置广泛地用于在各种电子装置(例如计算机、无线通信装置、相机、数字显示器及类似物)中存储信息。信息通过编程存储器装置的不同状态来存储。举例来说，二进制装置具有两种状态，通常由逻辑“1”或逻辑“0”标示。在其它系统中，可存储两种以上状态。为存取经存储信息，电子装置的组件可读取或感测存储器装置中的经存储状态。为存储信息，电子装置的组件可写入或编程存储器装置中的状态。
存在多种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、只读存储器(ROM)、快闪存储器、相变存储器(PCM)及其它存储器。存储器装置可为易失性或非易失性的。即使在不存在外部电源的情况下，非易失性存储器，例如，FeRAM，也可在延长的时间周期内维持其经存储逻辑状态。易失性存储器装置，例如，DRAM，可随着时间的推移丢失其经存储状态，除非其通过外部电源周期性地刷新。改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持、减少电力消耗或降低制造成本以及其它度量。
在一些存储器架构中，多个存储器单元可与共同导电线电子通信。读取或写入存储器单元中的一者可影响其它非目标存储器单元。举例来说，重复地供能给共同导电线以读取或写入存储器单元中的一者可干扰或损坏非目标存储器单元中的经存储逻辑值。这可降低存储器阵列的性能或甚至危害存储器阵列的操作。
发明内容
描述了一种方法。在一些实例中，所述方法可包含：将第一电压施加到第一导电线，所述第一导电线与铁电存储器单元电子通信，所述铁电存储器单元与选择组件电子通信，其中所述第一电压在存取操作期间施加；将第二电压施加到第二导电线，所述第二导电线与所述选择组件电子通信，其中所述第二电压在所述存取操作期间施加，且其中在所述存取操作期间跨越所述铁电存储器单元及所述选择组件的电压包括所述第一电压与所述第二电压之间的差；及在所述存取操作之后的放电操作期间将第三电压施加到所述第一导电线，其中所述第三电压的振幅是至少部分基于所述选择组件的阈值电压。
描述了一种方法。在一些实例中，所述方法可包含：在存取操作期间将存取电压施加到与选择组件电子通信的铁电存储器单元，其中所述存取电压的振幅大于所述选择组件的阈值电压；及在所述存取操作之后将第一放电电压施加到所述铁电存储器单元，其中所述第一放电电压的极性与所述存取电压的极性相反，且其中所述第一放电电压的振幅小于所述选择组件的所述阈值电压。
描述了一种方法。在一些实例中，所述方法可包含：对包括多个铁电存储器单元的存储器阵列的第一铁电存储器单元执行第一存取操作；至少部分基于执行所述第一存取操作启动计时器；及至少部分基于所述计时器超过阈值对所述存储阵列的第二铁电存储器单元执行第二存取操作，其中所述阈值是至少部分基于所述第一铁电存储器单元的放电速率。
描述了一种方法。在一些实例中，所述方法可包含：在存取操作期间将存取电压施加到与选择组件电子通信的铁电存储器单元，其中所述存取电压的振幅大于所述选择组件的阈值电压；至少部分基于施加所述存取电压使计数器递增；及至少部分基于所述计数器超过阈值将放电电压施加到所述铁电存储器单元，其中所述放电电压的极性与所述存取电压的极性相反，且其中所述放电电压的振幅小于所述选择组件的所述阈值电压。
描述了一种设备。在一些实例中，所述设备可包含：铁电存储器单元及选择组件，其与第一导电线及第二导电线电子通信且定位于第一导电线与第二导电线之间；及控制器，其与所述第一导电线及所述第二导电线电子通信。在一些实例中，所述控制器可操作以：在存取操作期间将第一电压施加到所述第一导电线；在所述存取操作期间将第二电压施加到所述第二导电线，其中在所述存取操作期间跨越所述铁电存储器单元及所述选择组件的电压包括所述第一电压与所述第二电压之间的差值；及在所述存取操作之后的放电操作期间将第三电压施加到所述第一导电线，其中所述第三电压的振幅是至少部分基于所述选择组件的阈值电压。
描述了一种设备。在一些实例中，所述设备可包含：用于将第一电压施加到第一导电线的构件，所述第一导电线与铁电存储器单元电子通信，所述铁电存储器单元与选择组件电子通信，其中所述第一电压在存取操作期间施加；用于将第二电压施加到第二导电线的构件，所述第二导电线与所述选择组件电子通信，其中所述第二电压在所述存取操作期间施加，且其中在所述存取操作期间跨越所述铁电存储器单元及所述选择组件的电压包括所述第一电压与所述第二电压之间的差值；及用于在所述存取操作之后的放电操作期间将第三电压施加到所述第一导电线的构件，其中所述第三电压的振幅是至少部分基于所述选择组件的阈值电压。
附图说明
本文的揭示内容涉及且包含以下图：
图1说明根据本发明的各种实施例的支持将非目标存储器单元放电的实例存储器阵列；
图2说明根据本发明的各种实施例的支持将非目标存储器单元放电的实例存储器阵列及电压绘图；
图3说明根据本发明的各种实施例的支持将非目标存储器单元放电的铁电存储器单元的实例滞后绘图；
图4说明根据本发明的各种实施例的非目标存储器单元的实例充电及放电；
图5A到5D说明根据本发明的各种实施例的支持将非目标存储器单元放电的实例放电电压的绘图；
图6说明根据本发明的各种实施例的包含支持将非目标存储器单元放电的存储器阵列的系统；
图7说明根据本发明的各种实施例的支持将非目标存储器单元放电的存储器阵列；
图8说明根据本发明的各种实施例的包含支持将非目标存储器单元放电的存储器阵列的系统；及
图9A到12是说明根据本发明的各种实施例的用于将非目标存储器单元放电的一种方法或多种方法的流程图。
具体实施方式
在存储器单元的存取操作(例如，读取或写入操作)之后，可在后一存取操作之前将非目标存储器单元放电。多个存储器单元可与共同导电线电子通信。所述导电线可经供能(例如，施加电压)以便执行目标存储器单元的存取操作；然而，连接到导电线的其它非目标存储器单元可作为响应而经历电荷积聚。如果导电线重复被供能，那么电荷积聚可增加到其干扰或损坏非目标存储器单元的经存储逻辑值的程度。即，在一些情况中，电荷积聚导致足够大的电压以修改非目标存储器单元的经存储状态。为补偿此效果，非目标存储器单元可使用数种技术进行放电，包含延迟后一存取尝试或通过将具有与存取电压相反的极性的放电电压施加到导电线。
通过实例，一些存储器架构可具有连接到共同导电线的多个存储器单元。存储器单元可存在于两个此类共同导电线的相交点处，且每一存储器单元可通过激活其两条相应导电线来存取。此存储器阵列可称为交叉点阵列或交叉点架构。存储器单元可包含两端子选择组件，其中选择组件可与两条导电线之间的存储器单元集成。
在这些类型的架构中，重复地存取同一导电线可干扰与那条导电线电子通信的一或多个存储器单元。存储器单元可在其两条导电线都经供能时被存取。此存储器单元可为目标存储器单元。然而，将电压施加到导电线可影响连接到那条导电线的其它单元，即，存取操作的非目标单元。举例来说，电荷可积聚于非目标存储器单元内，从而产生非零电压。随着时间的推移，非目标存储器单元可放电，然而，目标存储器单元的重复存取尝试可增加电荷。此充电可在存储器单元内产生电压，其可足以干扰(即，更改)非目标存储器单元的经存储逻辑状态。
如本文揭示，呈现防止由于共同导电线的重复供能而干扰非目标存储器单元的方法。存储器单元可各自与选择组件电子通信，这可抑制跨越非目标存储器单元的偏压。在存取操作之后，可将后一电压脉冲(在本文称为放电电压)施加到在存取操作期间使用的一或两条导电线。放电电压可具有与在存取操作期间施加到相应导电线的极性相反的极性。此放电电压可减少非目标存储器单元内存储的电荷，这可实现重复存取尝试同时防止存储器单元干扰。因为与选择组件耦合的此技术防止单元干扰，所以其可排除对非目标存储器单元的刷新或回写操作的需要。
在另一实施例中，可在存取尝试之间建立延迟以便将非目标单元放电。举例来说，后续存取操作可被禁止(即，可能不被允许)直到计时器期满。在一些情况中，计时器可被重写，且放电电压可在存取操作之后施加。
上文介绍的特征及技术在下文在存储器阵列的上下文中进一步描述。接着，描述在存取目标存储器单元之后将非目标存储器单元放电的特定实例。本发明的这些及其它特征通过与读取或写入非易失性存储器单元有关的设备图、系统图及流程图进一步说明且参考所述设备图、系统图及流程图进一步描述。
图1说明根据本发明的各种实施例的实例存储器阵列100。存储器阵列100也可称为电子存储器设备。存储器阵列100包含可编程以存储不同状态的存储器单元105。每一存储器单元105可经编程以存储标示为逻辑0及逻辑1的两种状态。在一些情况中，存储器单元105经配置以存储两种以上逻辑状态。存储器单元105可存储表示电容器中的可编程状态的电荷；例如，带电电容器及不带电电容器可分别表示两种逻辑状态。DRAM架构可通常使用此设计，且运用的电容器可包含具有线性或顺电电极化性质的电介质材料作为绝缘体。通过对比，铁电存储器单元可包含具有作为绝缘材料的铁电体的电容器。铁电电容器的不同电荷电平可表示不同逻辑状态。铁电材料具有非线性极化性质；下文论述铁电存储器单元105的一些细节及优点。
存储器阵列100可为三维(3D)存储器阵列，其中二维(2D)存储器阵列形成于彼此顶部上。与2D阵列相比较，这可增加可形成于单个裸片或衬底上的存储器单元的数目，这又可降低存储器阵列的生产成本或增加存储器阵列的性能或两者。根据图1中描绘的实例，存储器阵列100包含两层存储器单元105且可因此被认为是三维存储器阵列；然而，层的数目不限于两个。每一层可经对准或经定位使得存储器单元105可跨越每一层与彼此近似对准，从而形成存储器单元堆叠145。
存储器单元105的每一行连接到存取线110，且存储器单元105的每一列连接到位线115。存取线110也可称为字线110，且位线115也可称为数字线115。在不失理解或操作的情况下，对字线及位线或其类似物的参考是可互换的。字线110及位线115可基本上垂直于彼此以创建阵列。如图1中展示，存储器单元堆叠145中的两个存储器单元105可共享共同导电线，例如数字线115。即，数字线115可与上存储器单元105的底部电极及下存储器单元105的顶部电极电子通信。其它配置可为可能的，例如，第三层可与下层共享字线110。一般来说，一个存储器单元105可经定位在两个导电线(例如字线110及位线115)的相交点处。此相交点可称为存储器单元的地址。目标存储器单元105可为定位在经供能字线110与位线115的相交点处的存储器单元105；即，字线110及位线115可经供能以便读取或写入其相交点处的存储器单元105。与相同字线110或位线115电子通信(例如，连接到相同字线110或位线115)的其它存储器单元105可称为非目标存储器单元105。
如上文论述，电极可耦合到存储器单元105及字线110或位线115。术语电极可指代电导体，且在一些情况中，可用作到存储器单元105的电接点。电极可包含迹线、导线、导电线或提供存储器阵列100的元件或组件之间的导电路径的类似物。
可通过激活或选择字线110及位线115对存储器单元105执行例如读取及写入的操作，所述激活可包含将电压或电流施加到相应线。字线110及位线115可由导电材料组成，例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti)等)、金属合金、碳、导电掺杂半导体或其它导电材料、合金或化合物。存取目标存储器单元105可影响非目标存储器单元105。举例来说，非零电压可跨越非目标存储器单元105的一或多个电极产生。通过重复地供能给同一字线110或位线115，效果可复合使得其可损坏非目标存储器单元105的经存储逻辑值。本文揭示的方法可防止非目标存储器单元105的此损坏。举例来说，可在存取操作之后将放电脉冲施加到字线110或位线115，其中放电电压具有与存取电压的极性相反的极性。在其它情况中，可在后一存取操作之前建立延迟以允许非目标存储器单元105从前一存取操作放电。
存取存储器单元105可通过行解码器120及列解码器130控制。举例来说，行解码器120可从存储器控制器140接收行地址且基于接收到的行地址激活适当字线110。类似地，列解码器130从存储器控制器140接收列地址且激活适当位线115。因此，通过激活字线110及位线115，可存取存储器单元105。
一旦存取，就可由感测组件125读取或感测存储器单元105以确定存储器单元105的经存储状态。举例来说，在存取存储器单元105之后，存储器单元105的铁电电容器可放电到其对应数字线115上。将铁电电容器放电可起因于偏置铁电电容器或将电压施加到铁电电容器。放电可导致数字线115的电压的变化，感测组件125可将所述电压与参考电压(未展示)进行比较以便确定存储器单元105的经存储状态。举例来说，如果数字线115具有比参考电压更高的电压，那么感测组件125可确定存储器单元105中的经存储状态是逻辑1，且反之亦然。感测组件125可包含各种晶体管或放大器以便检测及放大信号中的差异，这可称为锁存。接着，检测到的存储器单元105的逻辑状态可通过列解码器130作为输入/输出135而输出。在一些情况中，感测组件125可为列解码器130或行解码器120的一部分。或者，感测组件125可连接到列解码器130或行解码器120或与列解码器130或行解码器120电子通信。
存储器单元105可通过类似地激活相关字线110及位线115来设置或写入，即，逻辑值可被存储于存储器单元105中。列解码器130或行解码器120可接受待写入到存储器单元105的数据，例如，输入/输出135。铁电存储器单元105可通过跨越铁电电容器施加电压而写入。然而，读取或写入目标存储器单元105可损坏非目标存储器单元105的逻辑状态。在下文更详细论述此过程。
一些存储器架构，包含DRAM，可随着时间的推移丢失其经存储状态，除非其由外部电源周期性地刷新。举例来说，充电电容器可随着时间的推移通过泄漏电流放电，从而导致经存储信息丢失。这些所谓的易失性存储器装置的刷新率可相对较高，例如，针对DRAM阵列每秒十几次刷新操作，这可导致显著电力消耗。随着存储器阵列越来越大，增加的电力消耗可抑制存储器阵列的部署或操作(例如，电力供应器、热产生、材料限制等)，尤其对于依赖于有限电源(例如电池)的移动装置来说。如下文论述，铁电存储器单元105可具有可导致相对于其它存储器架构改进的性能的有益性质。
存储器控制器140可通过各种组件(例如，行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(读取、写入、重写、刷新、放电等)。在一些情况中，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共同定位。存储器控制器140可生成行地址信号及列地址信号以便激活所要字线110及位线115。存储器控制器140还可生成及控制在存储器阵列100的操作期间使用的各种电压电势或电流。举例来说，其可在存取一或多个存储器单元105之后将放电电压施加到字线110或位线115。一般来说，本文论述的所施加电压或电流的振幅、形状或持续时间可调整或改变且可对于在操作存储器阵列100中论述的各种操作来说是不同的。此外，可同时存取存储器阵列100内的一个、多个或所有存储器单元105；举例来说，可在其中将所有存储器单元105或存储器单元105的群组设置为单个逻辑状态的复位操作期间同时存取存储器阵列100的多个或所有单元。
图2说明根据本发明的各种实施例的支持读取及写入非易失性存储器单元及将非目标存储器单元放电的实例存储器阵列200及实例电压绘图201。存储器阵列200可为参考图1的存储器阵列100的实例。存储器阵列200包含存储器单元105-a、存储器单元105-b、字线110-a及位线115-a，其可为参考图1所描述的存储器单元105、字线110及位线115的实例。存储器单元105-a包含电极205、电极205-a及存储器元件220，其可为铁电材料。存储器单元105-b包含电极205-b。存储器单元105-a的电极205-a及存储器单元105-b的电极205-b可称为中间电极205-a及205-b。存储器阵列200还包含底部电极210及选择组件215。在一些情况中，3D存储器阵列可通过将多个存储器阵列200堆叠在彼此之上而形成。在一些实例中，两个堆叠式阵列具有共同导电线，使得每一层可共享字线110或位线115，如参考图1描述。存储器单元105-a可为目标存储器单元。存取存储器单元105-a可损坏非目标存储器单元105-b的逻辑状态，这是因为存储器单元105-a与105-b通过字线110-a电子通信。
存储器阵列200可称为交叉点架构。其也可称为柱结构。举例来说，如图2中展示，柱可接触第一导电线(字线110-a)及第二导电线(位线115-a)，其中所述柱包括第一电极(底部电极210)、选择组件215及铁电存储器单元105-a，其中铁电存储器单元105-a包含第二电极(电极205-a)、铁电存储器元件220及第三电极(电极205)。在一些情况中，电极205-a可称为中间电极。
此柱架构相较于其它存储器架构可以较低的生产成本提供相对较高密度的数据存储。举例来说，交叉点架构相较于其它架构可具有面积减小的存储器单元，且因此，具有增加的存储器单元密度。举例来说，相较于具有6F2存储器单元面积的其它架构(例如具有三端子选择的架构)，所述架构可具有4F2存储器单元面积，其中F是最小特征大小。举例来说，DRAM可使用晶体管(其是三端子装置)作为每一存储器单元的选择组件且可具有比柱架构更大的存储器单元面积。
在一些情况中，重复存取目标存储器单元105-a(例如，读取或写入存储器单元105-a)可干扰非目标存储器单元(例如存储器单元105-b)中的经存储逻辑状态。为防止此干扰，可在存取存储器单元105-a之后施加各种放电电压，或足够的时间可在再次执行后一存取操作之前流逝。
电压绘图201描绘在目标存储器单元105的存取操作期间依据时间施加的电压。在存取存储器单元(例如存储器单元105-a)前，字线110-a及数字线115-a两者都可维持在抑制电压240下，即，维持在防止存储器单元105-a放电的电压下。例如，字线110-a及数字线115-a两者都可维持在等于虚拟接地的抑制电压240下。为存取存储器单元105-a，字线110-a及数字线115-a两者都可通过将电压施加到其来供能。即，位线存取电压225可与字线存取电压230同时施加。因为它们具有相反极性，所以施加到字线110-a及数字线115-a的电压可为加性的，且施加到目标存储器单元105-a的所得电压是单元存取电压235。即，在绘图201中，位线存取电压225具有正极性且字线存取电压230具有负极性，且跨越存储器单元105-a的净和是单元存取电压235。
在一些实例中，抑制电压240可为中间电压，例如，中间偏置电压。即，代替相对于虚拟接地施加正位线存取电压225及负字线存取电压230，可相对于中间电压施加位线存取电压225及负字线存取电压230。例如，存储器阵列可使用仅正电压源操作，且中间电压的量值在正电压源的量值与虚拟接地之间。在一些实例中，位线存取电压225及字线存取电压230两者都在存储器单元105-a的存取操作之前维持在中间电压下。且在存取操作期间，位线存取电压225可增加(例如，到正供应轨)而字线存取电压230可同时减小(例如，到虚拟接地)，从而生成跨越存储器单元105-a的净电压。
在一些情况中，选择组件215可串联连接于存储器单元105与导电线之间，例如，连接于存储器单元105-a与字线110-a或位线115-a中的至少一者之间。举例来说，如图2中描绘，选择组件215可定位于电极205-a与底部电极210之间；因此，选择组件215串联定位于存储器单元105-a与字线110-a之间。其它配置是可能的。举例来说，选择组件可串联定位于存储器单元105-a与位线115-a之间。选择组件可协助选择特定存储器单元105-a或可帮助防止杂散电流流过邻近经选择存储器单元105-a的非选择存储器单元105-a。其也可减小跨越非目标存储器单元(例如存储器单元105-b)的偏压。举例来说，选择组件215可具有阈值电压使得电流在满足或超过所述阈值电压时流过选择组件215。选择组件215可为电非线性组件(例如，非欧姆组件)，例如金属-绝缘体-金属(MIM)结、双向阈值开关(OTS)或金属-半导体-金属(MSM)开关以及其它类型的两端子选择装置(例如二极管)。在一些情况中，选择组件215为硫属化物膜，例如，硒(Se)、砷(As)及锗(Ge)的合金。
选择组件215可通过中间电极205-a与存储器元件220分离。因而，中间电极205-a可电浮动-即，电荷可由于中间电极205-a可能不直接连接到电接地或能够电接地的组件而积累。因而，电荷可积累于中间电极205-a或其与选择组件215或存储器元件220的界面中。举例来说，电荷可归因于在存储器单元105-a的存取操作期间施加字线存取电压230而积聚于非目标存储器单元105-b的中间电极205-b中。因此，非零电压可产生。重复地供能给字线110-a可继续增加电压，其可干扰非目标存储器单元105-a的逻辑状态。如下文描述，可在存取存储器单元105-a之后施加放电电压到字线110-a、数字线115-a或两者，其中放电电压具有与相应位线存取电压225或字线存取电压230相反的极性。
存储器阵列200可通过材料形成及移除的各种组合制成。举例来说，可沉积对应于字线110-a、底部电极210、选择组件215、电极205-a、存储器元件220及电极205的材料层。接着，可选择性地移除材料以创建所要特征，例如图2中描绘的柱结构。举例来说，可使用光刻界定特征以图案化光致抗蚀剂及接着可通过例如蚀刻的技术移除材料。接着，位线115-a可例如通过沉积材料层及选择性地蚀刻以形成图2中描绘的线结构而形成。在一些情况中，可形成或沉积电绝缘区域或层。电绝缘区域可包含氧化物或氮化物材料，例如氧化硅、氮化硅或其它电绝缘材料。
各种技术可用于形成存储器阵列200的材料或组件。这些技术可包含(例如)化学气相沉积(CVD)、有机金属化学气相沉积(MOCVD)、物理气相沉积(PVD)、溅镀沉积、原子层沉积(ALD)或分子束外延(MBE)以及其它薄膜生长技术。材料可使用数种技术移除，其可包含例如化学蚀刻(也称为“湿式蚀刻”)、等离子蚀刻(也称为“干式蚀刻”)或化学机械平坦化。
图3使用滞后曲线300-a及300-b说明根据本发明的各种实施例的支持将非目标存储器单元放电的存储器单元的非线性电性质的实例。滞后曲线300-a及300-b描绘依据电压差V存储于铁电电容器(例如，图2的存储器单元105-a)上的电荷Q。滞后曲线300-a及300-b分别说明目标及非目标存储器单元的实例铁电存储器单元写入过程。举例来说，目标及非目标存储器单元105可与彼此电子通信且两者都可具有选择组件，例如图2中所展示。非目标存储器单元105的经存储逻辑值可不归因于对目标存储器单元105的重复存取而受干扰，如滞后曲线300-b中展示。在一些情况中，共同导电线可与多个存储器单元105电子通信，且目标存储器单元105可为用于一或多个存取操作的不同目标存储器单元105，其中导电线经供能用于每一存取操作。
铁电材料通过自发电极化而特性化，即，在不存在电场时，其维持非零电极化。实例铁电材料包含钛酸钡(BaTiO3)、钛酸铅(PBTiO3)、锆钛酸铅(PZT)及锶铋钽酸盐(SBT)。本文描述的铁电电容器(例如，关于图2的电极205、铁电存储器元件220及电极205-a)可包含这些或其它铁电材料。铁电电容器内的电极化在铁电材料的表面处导致净电荷且通过电容器端子吸引相反电荷。因此，电荷被存储在铁电材料及电容器端子的界面处。因为可在不存在外部施加的电场的情况下在相当长时间内(甚至是无限期地)维持电极化，所以与例如DRAM阵列中运用的电容器相比电荷泄漏可显著减少。此可减少如上文所描述针对一些DRAM架构执行刷新操作的需要。
可从电容器的单个端子的视角理解滞后曲线300。通过实例，如果铁电材料具有负极化，那么正电荷积累在端子处。同样地，如果铁电材料具有正极化，那么负电荷积累在端子处。另外，应理解，滞后曲线300中的电压表示跨越电容器的电压差且是方向性的。举例来说，正电压可通过将正电压施加到讨论中的端子(例如，图2中的位线115-a)及将负电压施加到第二端子(例如，图2中的字线110-a)实现，且对施加负电压来说反之亦然。类似地，两个正电压、两个负电压或正及负电压的任何组合可施加到适当导电线以生成滞后曲线300中展示的电压差。
如滞后曲线300-a中描绘，铁电材料可以零电压差维持正或负极化，从而导致两种可能充电状态：电荷状态305及电荷状态310。根据图3的实例，电荷状态305表示逻辑0，且电荷状态310表示逻辑1。在一些实例中，在不失理解或操作的情况下，相应电荷状态的逻辑值可反转。
逻辑0或1可通过控制铁电材料的电极化，且因此，通过施加电压控制电容器端子上的电荷，写入到存储器单元。举例来说，跨越电容器施加净正电压315导致电荷积累直到达到电荷状态305-a。在一些实例中，净正电压315可通过将正电压施加到位线及将负电压施加到字线或通过将等于净电压的电压施加到位线及将字线的电压驱动到虚拟接地获得，如参考图2论述。一旦移除电压315，电荷状态305-a遵循路径320直到其达到零电压下的电荷状态305。类似地，电荷状态310通过施加净负电压325而写入，这导致电荷状态310-a。在移除负电压325之后，电荷状态310-a遵循路径330直到其达到零电压下的电荷状态310。电荷状态305及310也可称为剩余极化(Pr)值，即，移除外部偏压(例如，电压)后保持的极化(或电荷)。矫顽电压是电荷(或极化)在其处为零的电压。
为读取或感测铁电电容器的经存储状态，可跨越电容器施加电压。作为响应，经存储电荷Q变化且变化程度取决于初始电荷状态，即，最后经存储电荷(Q)取决于最初是存储电荷状态305-b还是310-b。
在一些情况中，回写操作可在读取操作之后，其中原始经存储逻辑值被写入到存储器单元105。即，读取操作可破坏目标存储器单元105的原始经存储逻辑值。举例来说，读取过程可使用正电压，例如，电压315可经施加到存储器单元105，尽管也可使用其它电压。如果原始存储了逻辑1，那么读取电压可导致遵循滞后曲线300-a的电荷状态310直到其达到例如电荷状态305-a，尽管取决于准确感测方案，其它位置也是可能的。在移除了读取电压之后，电荷状态可能不返回到其原始状态电荷状态310，而是，其可遵循不同路径，例如，路径320，且稳定在电荷状态305处。换句话来说，逻辑1的读取操作可导致将逻辑0写入到存储器单元。因此，可执行回写操作以将原始经存储逻辑值返回到存储器单元。举例来说，负电压(例如电压325)可经施加以回写原始逻辑1值。
在读取逻辑0之后可不执行回写操作。举例来说，读取电压可将电荷状态305带到电荷状态305-a，且在移除读取电压之后，电荷状态可返回到电荷状态305。即，其可返回到原始经存储逻辑值。
滞后曲线300-b描绘非目标存储器单元105响应于对与非目标存储器单元105电子通信的目标存储器单元105的存取操作的实例极化。非目标存储器单元105可具有例如参考图2所论述的选择组件215。曲线335(虚线)复制实例滞后曲线300-a以作比较。曲线340及345(实线)说明非目标存储器单元105在目标存储器单元105的存取操作期间的实例响应。曲线340可为经存储电荷状态305-b(例如，逻辑0)的实例响应，且曲线345可为经存储电荷状态310-b(例如，逻辑1)的实例响应。
如果选择组件215不与非目标存储器单元105相关联，那么曲线340及345可沿曲线335显著延伸更远。换句话来说，目标存储器单元105的存取操作可对不具有选择组件215的非目标存储器单元105的电荷状态具有更大影响。一些或甚至单个存取操作可更改或甚至损坏经存储逻辑状态，这使用以恢复非目标存储器单元105的损坏逻辑状态的后一回写操作成为必需。相反地，在具有选择组件215的情况下，非目标存储器单元105的电荷状态可从由曲线340及345所展示的经存储电荷状态305-b及310-b稍微偏离。因为小偏离，电荷状态可返回到其原始或近似原始电荷状态305-b或310-b。
图4说明根据本发明的各种实施例的响应于对于与非目标存储器单元105电子通信的目标存储器单元105的存取操作将非目标存储器单元105充电及放电的实例绘图。绘图400、401及402说明实例存取及放电电压。图4包含存取电压405、405-a及405-b；电压410、410-a及410-b；及放电电压415。存取电压405可经施加到与多个存储器单元105电子通信的导电线以存取目标存储器单元105。电压410可表示跨越非目标存储器单元105的铁电电容器的电压。举例来说，电压410可为存储器单元105的中间电极中的电荷积累的结果，如参考图2论述。在存取电压405之后，可将放电电压415施加到相同导电线，其可将非目标存储器单元105的中间电极放电并防止其逻辑状态损坏。
存取电压405可为目标存储器单元105的存取操作期间的两个经施加存取电压中的一者，其中第二电压经施加到与目标存储器单元105电子通信的第二共同线。绘图400、401及402同样也可表示第二导电线及其非目标存储器单元105。
绘图400说明非目标存储器单元105响应于多次施加到共同导电线的存取电压405的实例电压410。如绘图400中展示，存取电压405可导致电压410的增加。当存取电压405为零时，电压410减小。如果存取电压405在电压410已返回到零电压之前再次施加，那么电压410可继续增加。随着存取电压405的额外施加，电压410可增加超过存取电压405的电压。即，电压410可大于在读取或写入操作期间使用的电压，这可损坏非目标存储器单元105。
绘图401说明响应于存取电压405-a的非目标存储器单元105的实例电压410-a。存取操作之间，即，电压405-a的施加之间，流逝的时间大于绘图400中的时间。归因于增加的时间间隔，电压410-a可在电压405-a施加之后减小到零。举例来说，非目标存储器单元105中由于电压405-a的施加而积累的电荷可消散，且因此，电压410-a可减小。这可防止电压410-a增加到导致非目标存储器单元105的经存储逻辑状态损坏的量值。
在一些情况中，可在存取操作之间使用计时器。举例来说，存储器阵列100可含有多个存储器单元105，且电压405-a可经施加以对存储器阵列100的第一铁电存储器单元105(例如，目标存储器单元)执行第一存取操作。计时器可在执行第一存取操作之后或响应于执行第一存取操作启动，且基于计时器超过阈值，可对存储器阵列的至少第二铁电存储器单元105执行第二存取操作。在一些情况中，阈值是基于第一铁电存储器单元105的放电速率，例如，其中间电极的放电速率。放电速率可为基于在存取操作期间施加的偏压。
在一些实例中，存储器阵列100可为存储器库、一行存储器单元、一列存储器单元或行及列的任何组合。第一及第二存储器单元可与彼此电子通信，且在一些情况中，可为相同存储器单元。
在一些实例中，第二铁电存储器单元105(非目标存储器单元)的电荷可为基于对第一铁电存储器单元105(目标存储器单元)的第一存取操作，且计时器阈值可为基于将第二铁电存储器单元105放电的时间。
在一些实例中，计时器可为递增计时器，且第二存取操作可基于递增计时器超过阈值而执行。或者，计时器可为递减计时器且第二存取操作可基于计时器的期满(即，达到零)而执行。在一些实例中，计时器可基于执行第二存取操作复位，即，其可在第二存取操作之后复位且再次启动。
在一些情况中，第三铁电存储器单元105可在计时器超过阈值之前进行存取。举例来说，第三铁电存储器单元105可不与第一铁电存储器单元105电子通信，且因此，不受第一存取操作影响。第三存储器单元105可在例如与第一或第二存储器单元105不同的存储器阵列的行或列中。
绘图402说明非目标存储器单元105响应于存取电压405-b及放电电压415的实例电压410-b。举例来说，放电电压415可在存取电压405-b之后施加以将非目标存储器单元105的中间电极放电以防止干扰其逻辑状态。放电电压415可实现对目标存储器单元105的重复存取操作而不会干扰与目标存储器单元105电子通信的非目标存储器单元105。
在施加了存取电压405-b之后，电压410-b开始减小，如参考绘图401论述。然而，施加放电电压415可有源地将非目标存储器单元105放电使得电压410-b更快速减小。此可使能比绘图401中的无源放电更快速地执行后一存取操作(例如，再次施加电压405-b)。换句话来说，放电电压415可允许连续存取目标存储器单元105而不会损坏非目标存储器单元105的经存储逻辑值。如所展示，放电电压415具有与存取电压405-b相反的极性，但可具有与存取电压405-b不同的电压振幅或持续时间。
存取电压405-b可在存取操作期间施加到铁电存储器单元105。总存取电压(例如，结合施加到与铁电存储器单元105电子通信的第二导电线的第二存取电压405-b)的振幅可大于选择组件215的阈值电压。放电电压415可在存取操作之后施加到铁电存储器单元105，其中放电电压415的极性与存取电压405-b的极性相反。放电电压415的振幅可小于选择组件215的阈值电压。即，在放电操作期间施加到存储器单元的电压可小于选择组件215的阈值电压。在一些实例中，第一放电电压的振幅可小于或等于存取电压的振幅的一半。在其它实例中，第一放电电压的振幅可大于存取电压的一半，但可具有比存取电压更短的持续时间。在一些情况中，选择组件215可为金属-半导体开关、金属-半导体-金属开关、硫属化物材料或类似电非线性装置或组件。
图5A、5B、5C及5D说明根据本发明的各种实施例的支持将非目标存储器单元放电的实例放电电压的绘图。电压绘图500到511说明防止损坏非目标存储器单元的逻辑状态的放电操作之前的存储器单元的实例存取操作(例如，读取或写入)。每一电压绘图500到511描绘依据时间针对位线115及字线110施加的电压以及施加到定位在相应位线115与字线110的相交点处的存储器单元105的所得净电压。字线110、位线115及存储器单元105可为参考图1及2所论述的存储器阵列的部分。电压绘图500到511包含位线存取电压520、字线存取电压525及单元存取电压515，其分别可为参考图2所论述的位线存取电压225、字线存取电压230及单元存取电压235的实例。将位线存取电压520施加到位线115及将字线存取电压525施加到字线110可导致单元存取电压515。电压绘图500到511可包含位线放电电压535、字线放电电压540及单元放电电压530。在一些情况中，图5C及5D的电压绘图506到511，所述电压绘图包含单元回写电压545、位线回写电压550及字线回写电压555，其中逻辑状态在读取操作之后被回写到存储器单元，如上文论述。
在一个实例中，存储器阵列的存储器单元可与选择组件215电子通信，其中选择组件可为电非线性组件。第一电压可经施加到与铁电存储器单元电子通信的第一导电线，其中第一电压在存取操作期间施加，且第二电压可经施加到与选择组件电子通信的第二导电线，其中第二电压具有与第一电压相反的极性且在存取操作期间施加。在一些情况中，第一及第二电压可具有相同振幅，但其它振幅也为可能的。举例来说，位线存取电压520可经施加到位线115，且字线存取电压525可经施加到字线110。位线存取电压520及字线存取电压525可同时施加且可导致单元存取电压515。即，所得单元存取电压515可为在存取操作期间跨越铁电存储器单元105及选择组件215的电压，且可为位线存取电压520与字线存取电压525之间的差。
放电电压可在目标存储器单元的存取操作之后施加到位线115或字线110或两者。这可将非目标存储器单元105放电且防止损坏其经存储数据。举例来说，第三电压可在存取操作之后的放电操作期间施加到第一导电线，其中第三电压可具有与第一电压相反的极性及基于选择组件215的阈值电压的振幅。举例来说，位线放电电压535可在存取操作之后施加到位线。在一些实例中，第三电压的振幅可小于或等于第一电压的振幅。在其它情况中，所述振幅可例如在更短时间周期内施加时更大。在一些情况中，第一电压可在第一时间周期内施加且第三电压可在小于或等于第一时间周期的第二时间周期内施加。如所展示，位线放电电压535具有与位线存取电压520相反的极性。在放电操作期间，跨越铁电存储器单元105及选择组件215的电压可等于第三电压，所述第三电压可小于选择组件215的阈值电压。
第四电压可在放电操作期间施加到第二导电线，其中第四电压具有与第二电压相反的极性及可为基于选择组件215的阈值电压的振幅。即，字线放电电压540可经施加到字线110，其中字线放电电压540具有与字线存取电压525相反的极性。在一些情况中，字线放电电压540可在位线放电电压535之后施加，然而，它们的施加可反转。在一些情况中，第四电压的振幅可等于第三电压的振幅，然而，在一些情况中，它们可不同。
电压振幅及时序的各种组合可用于放电操作，其在电压绘图500到511中说明且在下文更详细论述。非目标存储器单元105的放电可为基于放电电压的振幅及总时间周期。在一些情况中，在存取操作期间跨越铁电存储器单元105及选择组件215的电压(例如，单元存取电压515)可大于选择组件215的阈值电压。在放电操作期间，跨越铁电存储器单元105及选择组件215的电压(例如，单元放电电压530)可小于选择组件的阈值电压。在一些情况中，放电电压可在间隔时间处施加到每一导电线，如在电压绘图500中展示。在其它情况中，位线放电电压535及字线放电电压540可同时施加但其电压振幅可较低使得单元放电电压530小于选择组件215的阈值电压(例如，如电压绘图501中展示)。换句话来说，单元放电电压530可为位线放电电压535与字线放电电压540之间的差且可小于阈值电压。本文论述的不同电压振幅可为电压调节器的输出，例如，如下文在图6中描述。
图5A到5D表示特定存取及放电操作的实例。图5A说明逻辑0读取或写入操作之后的放电操作的实例电压绘图500到502。举例来说，如参考图3论述，逻辑0可通过将正电压施加到存储器单元施加。此外，当读取存储器单元时，可施加正电压。如果最初存储了逻辑0，那么可能无需回写操作，如参考图3论述。
在逻辑0读取或写入操作中的每一情况中，将正单元存取电压施加到存储器单元。举例来说，单元存取电压515、515-a及515-b为正，且每一者是相应位线存取电压520、520-a、520-b与字线存取电压525、525-a、525-b的和。位线存取电压520、520-a及520-b具有正极性，且字线存取电压525、525-a及525-b具有负极性。在不失理解或操作的情况下，所有极性可反转。尽管用大约相等振幅说明，但位线存取电压520、520-a及520-b及字线存取电压525、525-a及525-b可具有不同振幅。
电压绘图500说明逻辑0读取或写入操作之后的第一实例放电操作。在存取操作之后，可施加位线放电电压535，其中位线放电电压535可具有大约等于位线存取电压520的电压振幅但具有相反极性。在位线放电电压535之后，可施加字线放电电压540，其中字线放电电压540可具有大约等于字线存取电压525的电压振幅但具有相反极性。在一些情况中，存取电压及放电电压的相应振幅可不同。尽管用大约相等振幅展示，但位线放电电压535及字线放电电压540可具有不同振幅。此外，电压的持续时间可与彼此不同。在一些实例中，放电电压的顺序可反转，字线放电电压540可在位线放电电压535之前施加。
电压绘图501说明存取操作之后的放电电压的同时施加。此可例如减小放电操作的总时间周期。举例来说，位线放电电压535-a可具有小于位线存取电压520-a的电压振幅且可具有与位线存取电压520-a相反的极性。字线放电电压540-a可具有小于字线存取电压525-a的电压振幅且具有与字线存取电压525-a相反的极性。因为大约同时施加放电电压，所以单元放电电压530-a是位线放电电压535-a与字线放电电压540-a的和，其中单元放电电压530-a小于选择组件215的阈值。尽管用大约相等振幅展示，但位线放电电压535-a及字线放电电压540-a可具有不同振幅。其持续时间也可与位线存取电压520-a及字线存取电压525-a不同。
在一些情况中，可使用更短的放电脉冲，如电压绘图502中展示。在存取操作之后，可施加位线放电电压535-b，其中位线放电电压535-b可具有大约等于位线存取电压520-b的电压振幅但具有相反极性。在一些情况中，振幅可不同。可在小于位线存取电压520-b的时间周期内施加位线放电电压535-b。大约紧跟着位线放电电压535-b，可施加字线放电电压540-b，其中字线放电电压540-b可具有大约等于字线存取电压525-b的电压振幅但具有相反极性。在一些情况中，振幅可不同。单元放电电压530-b可为位线放电电压535-b与字线放电电压540-b的和。尽管用大约相等振幅展示，位线放电电压535-b及字线放电电压540-b可具有不同振幅。在一些实例中，放电电压的顺序可反转，字线放电电压540-b可在位线放电电压535-b之前施加。
图5B说明逻辑1写入操作之后的放电操作的实例电压绘图503到505。举例来说，如参考图3论述，逻辑1可通过将负电压施加到存储器单元而写入。如电压绘图503到505中展示，每一逻辑1写入操作将负单元存取电压施加到存储器单元。
举例来说，单元存取电压515-c、515-d及515-e是负的，且每一者是相应位线存取电压520-c、520-d、520-e与字线存取电压525-c、525-d、525-e的和。位线存取电压520-c、520-d、520-e具有负极性，且字线存取电压525-c、525-d、525-e具有正极性。在不失去理解或操作的情况下，所有极性可反转。尽管用大约相等振幅说明，但位线存取电压520-c、520-d、520-e及字线存取电压525-c、525-d、525-c可具有不同振幅。
电压绘图503说明逻辑1写入操作之后的第一实例放电操作。在存取操作之后，可施加位线放电电压535-c，其中位线放电电压535-c可具有大约等于位线存取电压520-c的电压振幅但具有相反极性。在一些情况中，振幅可不同。在位线放电电压535-c之后，可施加字线放电电压540-c，其中字线放电电压540-c可具有大约等于字线存取电压525-c的电压振幅但具有相反极性。在一些情况中，振幅可不同。因而，尽管用大约相等振幅展示，但位线放电电压535-c及字线放电电压540-c可具有不同振幅。在一些实例中，放电电压的顺序可翻转—字线放电电压540-c可在位线放电电压535-c之前施加。此外，电压的相对持续时间可与彼此不同。
电压绘图504说明逻辑1写入操作之后的第二实例放电操作。在存取操作之后，位线放电电压535-d及字线放电电压540-d两者可同时施加。举例来说，位线放电电压535-d可具有小于位线存取电压520-d的电压振幅及与位线存取电压520-d相反的极性。字线放电电压540-d可具有小于字线存取电压525-d的电压振幅及与字线存取电压525-d相反的极性。因为放电电压大约同时施加，所以单元放电电压530-d是位线放电电压535-d与字线放电电压540-d的和。尽管用大约相等振幅展示，但位线放电电压535-d及字线放电电压540-d可具有不同振幅。此外，存取电压及放电电压的持续时间可与彼此不同。
电压绘图505说明逻辑1写入操作之后具有更短放电电压的第三实例放电操作。在存取操作之后，可施加位线放电电压535-e，其中位线放电电压535-e可具有大约等于位线存取电压520-e的电压振幅但具有不同极性。其它振幅可为可能的。位线放电电压535-e可在小于位线存取电压520-e的时间周期内施加。大约紧跟着位线放电电压535-e，可施加字线放电电压540-e，其中字线放电电压540-e可具有大约等于字线存取电压525-e的电压振幅但具有相反极性。在一些情况中，振幅可不同。因此，单元放电电压530-e可为位线放电电压535-e与字线放电电压540-e的和。尽管用大约相等振幅展示，但位线放电电压535-e及字线放电电压540-e可具有不同振幅。在一些实例中，放电电压的顺序可翻转—字线放电电压540-e可在位线放电电压535-e之前施加。
图5C及5D说明逻辑1读取操作之后的放电操作的实例电压绘图506到511。如参考图3论述，在逻辑1读取之后，可执行回写操作以将逻辑1值恢复回到存储器单元。
电压绘图506说明可能的回写操作。正电压可在感测操作期间施加到存储器单元，例如，单元存取电压515-f。如果最初存储了逻辑1，那么可能需要将其恢复到存储器单元。因此，可将单元回写电压545施加到存储器单元以写入逻辑1。举例来说，单元回写电压545可为负的，如电压绘图506中展示。在一些情况中，在不失理解或操作的情况下，所有电压极性可反转。
在每一电压绘图506到511中，正单元存取电压在回写电压之前施加到存储器单元。举例来说，单元存取电压515-f、515-g、515-h、515-i、515-j及515-k为正，且每一者为相应位线存取电压520-f、520-g、520-h、520-i、520-j、520-k与字线存取电压525-f、525-g、525-h、525-i、525-j、525-k的和。位线存取电压520-f、520-g、520-h、520-i、520-j及520-k具有正极性，且字线存取电压525-f、525-g、525-h、525-i、525-j及525-k具有负极性。单元回写电压545、545-a、545-b、545-c、545-d及545-e为负，且每一者为相应位线回写电压550、550-a、550-b、550-c、550-d、550-e与字线回写电压555、555-a、555-b、555-c、555-d、555-e的和。位线回写电压550、550-a、550-b、550-c、550-d及550-e具有负极性，且字线回写电压555、555-a、555-b、555-c、555-d及555-e具有正极性。在不失理解或操作的情况下，所有极性可反转。尽管用大约相等振幅说明，但位线存取电压520-f、520-g、520-h、520-i、520-j及520-k及字线存取电压525-f、525-g、525-h、525-i、525-j及525-k可具有不同振幅。此外，位线回写电压550、550-a、550-b、550-c、550-d及550-e及字线回写电压555、555-a、555-b、555-c、555-d及555-e同样也可具有不同振幅。此外，电压的相对持续时间可与彼此不同。
参考电压绘图506，因为单元回写电压545与单元存取电压515-f相反，所以回写操作可有效地将非目标存储器单元放电。举例来说，位线回写电压550具有与位线存取电压520-f相反的极性，且字线回写电压555具有与字线存取电压525-f相反的极性。因为回写操作编程存储器单元中的逻辑值，所以位线回写电压550及字线回写电压555同时施加。尽管用大约相等振幅展示，但位线回写电压550及字线回写电压555可具有不同振幅。
然而，在一些情况中，放电操作可在回写操作之后，如电压绘图507到511中展示。电压绘图507说明回写操作之后的实例放电操作。举例来说，在回写操作之后，可施加字线放电电压540-g，其中其具有与字线回写电压555-a相反的极性。因此，单元放电电压530-g可等于字线放电电压540-g。尽管用大约相等振幅说明，但字线回写电压555-a及字线放电电压540-g可具有不同振幅。
在其它情况中，可将位线放电，且不将数字线放电。举例来说，在回写操作之后，可将电压施加到位线，其中其电压具有与位线回写电压550-a相反的极性。因此，单元放电电压530-g将具有与电压绘图507中展示的相反的极性。
在其它情况中，可施加两个放电电压。电压绘图508说明回写操作之后的此放电操作。可同时将放电电压施加到每一导电线。举例来说，可施加位线放电电压535-h，其中其极性与位线回写电压550-b相反且其振幅小于位线回写电压550-b。可同时施加字线放电电压540-g，其中其极性与字线回写电压555-b相反且其振幅小于字线回写电压555-b。因此，单元放电电压530-h可为位线放电电压535-h与字线放电电压540-h的和。尽管用大约相等振幅说明，但位线放电电压535-h及字线放电电压540-h可具有不同振幅。
电压绘图509说明回写操作之后的另一实例放电操作。可大约紧接着另一放电电压将放电电压施加到每一导电线。举例来说，可施加位线放电电压535-i，其中其极性与位线回写电压550-c相反。在位线放电电压535-i之后，可施加字线放电电压540-i，其中其极性与字线回写电压555-c相反。因此，单元放电电压530-i可为位线放电电压535-i及字线放电电压540-i的结果。尽管用大约相等振幅说明，但位线放电电压535-i及字线放电电压540-i可具有不同振幅。在一些情况中，位线放电电压535-i的施加与字线放电电压540-i的施加可反转。
图5D的电压绘图510说明在回写操作之后的其中两个放电电压施加到单个导电线的实例放电操作。举例来说，可施加位线放电电压535-j及位线放电电压535-k。位线放电电压535-j的极性可与位线回写电压550-d相反。接着，可施加位线放电电压535-k，其中其极性与位线放电电压535-j相反。因此，单元放电电压530-j可起因于位线放电电压535-j及535-k。尽管用大约相等振幅说明，但位线放电电压535-j及位线放电电压535-k可具有不同振幅。
可将类似操作应用到字线，如电压绘图511中说明。在回写操作之后，可将两个放电电压施加到字线110。举例来说，可施加字线放电电压540-j及字线放电电压540-k。字线放电电压540-j的极性可与字线回写电压555-e相反。接着，可施加字线放电电压540-k，其中其极性与字线放电电压540-j相反。因此，单元放电电压530-k可归因于字线放电电压540-j及540-k。尽管用大约相等振幅说明，但字线放电电压540-j及字线放电电压540-k可具有不同振幅。
尽管将参考图5A到5D所描述的放电电压530到540大体上论述为相对于虚拟接地以正或负极性施加，但在一些实例中，可相对于中间电压施加放电电压530到540。即，位线及字线可在存取存储器单元前维持在中间电压下(例如，在正供应轨与虚拟接地之间)。且在存取操作期间，可在相反方向上驱动施加到位线及字线的电压(例如，可将位线电压驱动到比中间电压更高的电压，而可将字线电压驱动到小于中间电压的电压使得所得的跨越存储器单元的净电压等于供应轨的电压)。例如，如参考图5A论述，可通过将放电电压驱动到虚拟接地将位线放电电压535施加到位线，而可通过增加中间电压(例如，增加到电压供应轨)将后续字线放电电压540施加到字线。因此，存储器阵列可仅以正电压源操作，而跨越存储器单元施加的净放电电压530的量值可保持与图5A到5D的先前论述中相同。
图6说明根据本发明的各种实施例的支持将非目标存储器单元放电的系统。系统600包含存储器阵列100-a，其可为参考图1及2的存储器阵列100或200的实例。系统600包含存储器控制器140-a，其可为参考图1的存储器控制器140的实例。系统600包含计数器605、计时器610及电压调节器615。在一些情况中，系统600可包含计数器605或计时器610中的仅一者。在一些实例中，存储器控制器140-a、计数器605、计时器610、电压调节器615及存储器阵列100-a中的一或多者可共同定位在一起。在一些实例中，存储器阵列100-a可为存储器库，其可包含存储器阵列的多个行或列。
存储器阵列100-a可包含铁电存储器单元105。在一些情况中，存储器单元105可具有参考图2所论述的柱结构。选择组件215可与每一存储器单元105电子通信且可经定位在第一导电线与第二导电线之间。存储器控制器140-a可与第一导电线及第二导电线电子通信，其中存储器控制器140-a可将存取及放电电压施加到导电线，如参考图5A到5D描述。举例来说，在存取操作期间，存储器控制器140-a可将第一电压施加到第一导电线及将第二电压施加到第二导电线。第二电压可具有与第一电压相反的极性，其中在存取操作期间跨越铁电存储器单元105及选择组件215的电压可为第一电压与第二电压之间的差。存储器控制器140-a还可在存取操作之后的放电操作期间将第三电压施加到第一导电线，其中第三电压具有与第一电压相反的极性且可具有至少部分基于选择组件215的阈值电压的振幅。举例来说，第三电压可小于选择组件215的阈值电压。
在一些实例中，存储器控制器140-a可在放电操作期间将第四电压施加到第二导电线，其中第四电压具有与第二电压相反的极性且可具有至少部分基于选择组件的阈值电压的振幅。举例来说，第三电压可小于选择组件215的阈值电压。
在其它实例中，可在某个数目的存取操作之后应用放电操作。举例来说，可在存取操作期间将存取电压施加到铁电存储器单元105，其中存取电压的振幅大于选择组件215的阈值电压，且计数器可基于施加存取电压而递增。可基于计数器超过阈值将放电电压施加到铁电存储器单元105，其中放电电压的极性与存取电压的极性相反，且其中放电电压的振幅可小于选择组件215的阈值电压。在一些情况中，阈值包括铁电存储器单元的存取尝试速率。
在一些情况中，存储器阵列100-a可包含多个存储器单元105，其可包含铁电存储器单元105，且将放电电压施加到铁电存储器单元105可包含将放电电压施加到存储器阵列100-a的多个存储器单元105。在一些情况中，可将放电电压施加到存储器阵列100-a的多个存储器单元105的子集。
在其它情况中，铁电存储器单元105及选择组件215可与第一导电线及第二导电线电子通信，其中将存取电压施加到铁电存储器单元包括将第一电压施加到第一导电线及将第二电压施加到第二导电线，其中存取电压包括第一电压与第二电压之间的电压差。将放电电压施加到铁电存储器单元可包含将第三电压施加到第一导电线，其中第三电压具有与第一电压相反的极性，且其中跨越铁电存储器单元105及选择组件215的电压包括第三电压。在一些实例中，将放电电压施加到铁电存储器单元包含在将第三电压施加到第一导电线之后将第四电压施加到第二导电线，其中第四电压具有与第二电压相反的极性，且其中跨越铁电存储器单元105及选择组件215的电压包括第四电压。在其它实例中，将放电电压施加到铁电存储器单元包含与第三电压同时将第四电压施加到第二导电线，其中第四电压具有与第二电压相反的极性，且其中跨越铁电存储器单元及选择组件的电压包括第四电压与第三电压之间的差。存储器控制器140-a可施加存取电压及放电电压中的一些或全部。
如上文描述，可在某个数目的存取操作之后应用放电操作。举例来说，存储器控制器140-a可基于在存取操作期间施加第一电压或第二电压使计数器605递增。如果计数器605超过阈值，存储器控制器140-a就可在放电操作期间将第三电压是施加到第一导电线。存储器控制器140-a可基于施加第三电压复位计数器，例如，其可在放电操作之后复位计数器。
在其它实例中，可在计时器期满之后应用放电操作。举例来说，存储器控制器140-a可基于在第一存储器单元105的存取操作期间施加第一电压或第二电压启动计时器610。在计时器610期满之前，存储器控制器140-a不可存取与第一存储器单元105电子通信的任何存储器单元105。在其它情况中，存储器控制器140-a可在计时器610期满之前执行存取操作。在此类情况中，存储器控制器140-a可将放电电压施加到一或多个导电线。
在一些实例中，在存取操作及放电操作期间施加的电压可不同，例如，如参考图5A到5D论述。电压调节器615可提供不同电压。举例来说，第三电压(例如，放电电压)的振幅可为基于电压调节器615的输出，且存储器控制器140-a可在放电操作期间将第三电压施加到第一或第二导电线，其中第三电压的振幅小于第一电压的振幅。
图7展示根据本发明的各种实施例的支持将非目标存储器单元放电的存储器阵列100-b的框图700。存储器阵列100-b可称为电子存储器设备且可包含存储器控制器140-b及存储器单元105-c，其可为参考图1、2及6描述的存储器控制器140及存储器单元105的实例。存储器控制器140-b包含计数器605-a及计时器610-a，其可为参考图6的计数器605及计时器610的实例。存储器控制器140-b还包含偏置组件710及时序组件715且可操作存储器阵列100-b，如图1、2、4、5A到5D及6中描述。存储器控制器140-b可与字线110-b、位线115-b及感测组件125-a电子通信，其可为参考图1、2、3及5A到5D描述的字线110、位线115及感测组件125的实例。存储器阵列100-b还可包含锁存器725。存储器阵列100-b的组件可与彼此电子通信且可执行参考图1、2、3、4、5A到5D及6描述的功能。在一些情况中，感测组件125-a及锁存器725可为存储器控制器140-b的组件。
存储器控制器140-b可经配置以通过将电压或电流施加到字线110-b或位线115-b激活那些节点。举例来说，偏置组件710可经配置以施加电压以操作存储器单元105-c读取或写入存储器单元105-c，如上文描述。偏置组件710也可将回写或放电电压施加到字线110-b及数字线115-b，如上文描述。在一些情况中，存储器控制器140-b可包含行解码器或列解码器或两者，如参考图1描述。这可使存储器控制器140-b能够存取一或多个存储器单元105-c及将与字线110-b或位线115-b电子通信的一或多个非目标存储器单元105放电。偏置组件710可包含各种电压调节器以生成不同电压振幅。偏置组件710还可提供电压以操作感测组件125-a。
在一些情况中，存储器控制器140-b可使用时序组件715执行其操作。举例来说，时序组件715可控制各种字线或位线选择的时序，包含用于切换及电压施加的时序，以执行存储器功能，例如读取、写入、回写及放电，如本文论述。在一些情况中，时序组件715可控制偏置组件710的操作。
感测组件125-a可包含电压或电流感测放大器以确定存储器单元105-c中的经存储逻辑状态。一旦确定逻辑状态，接着，感测组件125-a就可将输出存储于锁存器725中，其中可根据使用存储器阵列100-b的电子装置的操作使用所述输出。基于感测组件125-a的输出，存储器控制器140-b可确定是否需要回写操作。
在一些实例中，存储器阵列100-b可包含用于将第一电压施加到第一导电线(例如，字线110-b)的构件，所述第一导电线与铁电存储器单元(例如，存储器单元105-c)电子通信，所述铁电存储器单元与选择组件电子通信，其中第一电压可在存取操作期间施加。存储器阵列100-b还可包含将第二电压施加到第二导电线(例如，位线115-b)的构件，所述第二导电线与选择组件电子通信，其中第二电压在存取操作期间施加，且其中在存取操作期间跨越铁电存储器单元(例如，存储器单元105-c)及选择组件的电压包括第一电压与第二电压之间的差。
存储器阵列100-b还可包含用于在存取操作之后的放电操作期间将第三电压施加到第一导电线的构件，其中第三电压可具有可至少部分基于选择组件的阈值电压的振幅。存储器阵列100-b还可包含用于在放电操作期间将第四电压施加到第二导电线的构件，其中第四电压具有与第二电压相反的极性，且其中第四电压的振幅是至少部分基于选择组件的阈值电压。存储器阵列100-b还可包含用于至少部分基于在存取操作期间施加第一电压或第二电压使计数器(例如，计数器605-a)递增的构件。存储器阵列100-b还可包含用于在放电操作期间将第三电压施加到第一导电线的构件，其中第三电压的振幅小于第一电压的振幅，且其中第三电压的振幅是至少部分基于电压调节器的输出。
在一些实例中，存储器阵列100-b可包含用于在存取操作期间将存取电压施加到与选择组件电子通信的铁电存储器单元的构件，其中存取电压的振幅大于选择组件的阈值电压。存储器阵列100-b还可包含用于在存取操作之后将第一放电电压施加到铁电存储器单元的构件，其中第一放电电压的极性与存取电压的极性相反，且其中第一放电电压的振幅小于选择组件的阈值电压。
在一些实例中，存储器阵列100-b可包含用于对包括多个铁电存储器单元的存储器阵列的第一铁电存储器单元执行第一存取操作的构件。存储器阵列100-b包含用于至少部分基于执行第一存取操作启动计时器的构件。存储器阵列100-b还可包含用于至少部分基于计时器超过阈值对存储器阵列的第二铁电存储器单元执行第二存取操作的构件，其中阈值是至少部分基于第一铁电存储器单元的放电速率。
在一些实例中，存储器阵列100-b可包含用于在存取操作期间将存取电压施加到与选择组件电子通信的铁电存储器单元的构件，其中存取电压的振幅大于选择组件的阈值电压。存储器阵列100-b还可包含用于至少部分基于施加存取电压使计数器递增的构件。存储器阵列100-b还可包含用于至少部分基于计数器超过阈值将放电电压施加到铁电存储器单元的构件，其中放电电压的极性与存取电压的极性相反，且其中放电电压的振幅小于选择组件的阈值电压。
图8展示根据本发明的各种实施例的支持将非目标存储器单元放电的系统800的图。系统800可包含装置805，其可为或包含连接或以物理方式支撑各种组件的印刷电路板。装置805可包含存储器阵列100-c，其可为图1、6及7中描述的存储器阵列100的实例。存储器阵列100-c可含有存储器控制器140-c及存储器单元105-d，其可为参考图1、6及7描述的存储器控制器140及参考图1、2、4、5A到5D、6及7描述的存储器单元105的实例。装置805还可包含处理器810、BIOS组件815、外围组件820及输入/输出控制组件825。装置805的组件可通过总线830与另一者电子通信。
处理器810可经配置以通过存储器控制器140-c操作存储器阵列100-c。在一些情况中，处理器810执行参考图1、6及7描述的存储器控制器140的功能。在其它情况中，存储器控制器140-c可经集成到处理器810中。处理器810可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型组件的组合，且处理器810可执行本文描述的各种功能，包含在存储器单元存取操作之后将放电电压施加到一或多个导电线。处理器810可例如经配置以执行存储器阵列100-c中存储的计算机可读指令以导致装置805执行各种功能或任务。
BIOS组件815可为软件组件，其包含操作为固件的基本输入/输出系统(BIOS)，其可初始化及运行系统800的各种硬件组件。BIOS组件815还可管理处理器810与各种组件(例如，外围组件820、输入/输出控制组件825等)之间的数据流。BIOS组件815可包含只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中存储的程序或软件。
外围组件820可为任何输入或输出装置或经集成到装置805中的用于此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡槽，例如外围组件互连(PCI)或加速图形端口(AGP)槽。
输入/输出控制组件825可管理处理器810与外围组件820、输入装置835或输出装置840之间的数据通信。输入/输出控制组件825也可管理未集成到装置805中的外围设备。在一些情况中，输入/输出控制组件825可表示到外部外围设备的物理连接或端口。
输入835可表示装置805外将输入提供到装置805或其组件的装置或信号。此可包含用户接口或与其它装置的接口或其它装置之间的接口。在一些情况中，输入835可为经由外围组件820与装置805介接的外围设备或可由输入/输出控制组件825管理。
输出840可表示装置805外经配置以从装置805或其组件中的任何者接收输出的装置或信号。输出840的实例可包含发送到显示器、音频扬声器、打印装置、另一处理器或印刷电路板等的数据或信号。在一些情况中，输出840可为经由外围组件820与装置805介接的外围设备或可输入/输出控制组件825管理。
存储器控制器140-c、装置805及存储器阵列100-c的组件可由经设计以实施其功能的电路组成。此可包含各种电路元件，例如，导电线、晶体管、电容器、电感器、电阻器、放大器或经配置以实施本文描述的功能的其它有源或非有源元件。
图9A展示说明根据本发明的各种实施例的将非目标存储器单元放电的方法900-a的流程图。方法900-a的操作可由存储器阵列100实施，如参考图1到8描述。举例来说，方法900-a的操作可由存储器控制器140执行，如参考图1、6、7及8描述。在一些实例中，存储器控制器140可执行一组代码以控制存储器阵列100的功能元件执行下文描述的功能。另外或替代地，存储器控制器140可使用专用硬件执行下文描述的功能。
在框905处，方法可包含将第一电压施加到与铁电存储器单元电子通信的第一导电线，其中第一电压在存取操作期间施加，如参考图1到6描述。在一些情况中，铁电存储器单元可与可为电非线性组件的选择组件电子通信。在某些实例中，框905的操作可由存储器控制器140执行，如参考图1、6、7及8描述。
在框910处，方法可包含将第二电压施加到与选择组件电子通信的第二导电线，其中第二电压具有与第一电压相反的极性且在存取操作期间施加，且其中在存取操作期间跨越铁电存储器单元及选择组件的电压包括第一电压与第二电压之间的差，如参考图1到6描述。在存取操作期间跨越铁电存储器单元及选择组件的电压可大于选择组件的阈值电压。在一些实例中，第二电压等于第一电压的振幅。在某些实例中，框910的操作可由存储器控制器140执行，如参考图1、6、7及8描述。
在框915处，方法可包含在存取操作之后的放电操作期间将第三电压施加到第一导电线，其中第三电压具有与第一电压相反的极性及基于选择组件的阈值电压的振幅，如参考图1到6描述。在一些实例中，在放电操作期间跨越铁电存储器单元及选择组件的电压包括第三电压且可小于选择组件的阈值电压。在一些实例中，第三电压的振幅小于或等于第一电压的振幅。在一些情况中，第三电压可在小于或等于施加第一电压的时间周期的时间周期内施加。在一些实例中，第二电压等于第一电压的振幅。在一些情况中，第一电压、第二电压及第三电压相对于虚拟接地施加，其可用作抑制电压以防止存储器阵列的铁电存储器单元放电。在某些实例中，框915的操作可由存储器控制器140执行，如参考图1、6、7及8描述。
方法还可包含在放电操作期间将第四电压施加到第二导电线，其中第四电压具有与第二电压相反的极性及基于选择组件的阈值电压的振幅。在一些情况中，第四电压可在第三电压之后施加。在其它情况中，第四电压可与第三电压同时施加，其中在放电操作期间跨越铁电存储器单元及选择组件的电压是第三电压与第四电压之间的差。在一些实例中，第四电压的振幅可小于或等于第二电压的振幅。在一些例子中，第四电压的振幅可等于第三电压的振幅。
图9B展示说明根据本发明的各种实施例的将非目标存储器单元放电的方法900-b的流程图。方法900-a的操作可由存储器阵列100实施，如参考图1到8描述。举例来说，方法900-b的操作可由存储器控制器140执行，如参考图1、6、7及8描述。在一些实例中，存储器控制器140可执行一组代码以控制存储器阵列100的功能元件执行下文描述的功能。另外或替代地，存储器控制器140可使用专用硬件执行下文描述的功能。
在框920处，方法可包含将第一电压施加到与铁电存储器单元电子通信的第一导电线，其中第一电压在存取操作期间施加且大于相对电压，如参考图1到6描述。在一些情况中，铁电存储器单元可与可为电非线性组件的选择组件电子通信。在某些实例中，框920的操作可由存储器控制器140执行，如参考图1、6、7及8描述。
在框925处，方法可包含将第二电压施加到与选择组件电子通信的第二导电线，其中第二电压在存取操作期间施加且小于相对电压，且其中在存取操作期间跨越铁电存储器单元及选择组件的电压包括第一电压与第二电压之间的差，如参考图1到6描述。在存取操作期间跨越铁电存储器单元及选择组件的电压可大于选择组件的阈值电压。在一些实例中，第二电压等于第一电压的振幅。在某些实例中，框925的操作可由存储器控制器140执行，如参考图1、6、7及8描述。
在框930处，方法可包含在存取操作之后的放电操作期间将第三电压施加到第一导电线，其中第三电压小于相对电压且具有基于选择组件的阈值电压的振幅，如参考图1到6描述。在一些实例中，在放电操作期间跨越铁电存储器单元及选择组件的电压包括第三电压且可小于选择组件的阈值电压。在一些实例中，第三电压的振幅小于或等于第一电压的振幅。在一些情况中，第三电压可在小于或等于施加第一电压的时间周期的时间周期内施加。在一些情况中，相对电压为中间偏置电压且用作用于防止存储器阵列的铁电存储器单元放电的抑制电压。在某些实例中，框930的操作可由存储器控制器140执行，如参考图1、6、7及8描述。
方法还可包含在放电操作期间将第四电压施加到第二导电线，其中第四电压具有与第二电压相反的极性及基于选择组件的阈值电压的振幅。在一些情况中，第四电压可在第三电压之后施加。在其它情况中，第四电压可与第三电压同时施加，其中在放电操作期间跨越铁电存储器单元及选择组件的电压是第三电压与第四电压之间的差。在一些实例中，第四电压的振幅可小于或等于第二电压的振幅。在一些例子中，第四电压的振幅可等于第三电压的振幅。
图10展示说明根据本发明的各种实施例的将非目标存储器单元放电的方法1000的流程图。方法1000的操作可由存储器阵列100实施，如参考图1到8描述。举例来说，方法1000的操作可由存储器控制器140执行，如参考图1、6、7及8描述。在一些实例中，存储器控制器140可执行一组代码以控制存储器阵列100的功能元件执行下文描述的功能。另外或替代地，存储器控制器140可使用专用硬件执行下文描述的功能。
在框1005处，方法可包含在存取操作期间将存取电压施加到铁电存储器单元，其中存取电压的振幅大于与存储器单元电子通信的选择组件的阈值电压，如参考图1到6描述。存取操作可包含读取铁电存储器单元或写入铁电存储器单元。在一些情况中，选择组件可为金属-半导体开关、金属-半导体-金属开关或硫属化物材料。在某些实例中，框1005的操作可由存储器控制器140执行，如参考图1、6、7及8描述。
在框1010处，方法可包含在存取操作之后将第一放电电压施加到铁电存储器单元，其中第一放电电压的极性与存取电压的极性相反，且其中第一放电电压的振幅小于选择组件的阈值电压，如参考图1到6描述。在一些情况中，第一放电电压可小于存取电压的振幅。举例来说，第一放电电压的振幅可小于或等于存取电压的振幅的一半。在某些实例中，框1010的操作可由存储器控制器140执行，如参考图1、6、7及8描述。
方法可包含在第一放电电压之后将第二放电电压施加到铁电存储器单元，其中第二放电电压的极性与存取电压的极性相反，且其中第二放电电压的振幅小于选择组件的阈值电压。
图11展示说明根据本发明的各种实施例的将非目标存储器单元放电的方法1100的流程图。方法1100的操作可由存储器阵列100实施，如参考图1到8描述。举例来说，方法1100的操作可由存储器控制器140执行，如参考图1、6、7及8描述。在一些实例中，存储器控制器140可执行一组代码以控制存储器阵列100的功能元件执行下文描述的功能。另外或替代地，存储器控制器140可使用专用硬件执行下文描述的功能。在方法的一些实例中，存储器阵列可为存储器库。
在框1105处，方法可包含对存储器阵列的第一铁电存储器单元执行第一存取操作，如参考图1到6描述。在某些实例中，框1105的操作可由存储器控制器140执行，如参考图1、6、7及8描述。
在框1110处，方法可包含至少部分基于执行第一存取操作启动计时器，如参考图6及7描述。在某些实例中，框1110的操作可由存储器控制器140执行(如参考图1、6、7及8描述)或由计时器610执行(如参考图6描述)。
在框1115处，方法可包含至少部分基于计时器超过阈值对存储器阵列的第二铁电存储器单元执行第二存取操作，其中阈值是至少部分基于第一铁电存储器单元的放电速率，如参考图4及6描述。在某些实例中，框1115的操作可由存储器控制器140执行，如参考图1、6、7及8描述。
方法可进一步包含至少部分基于执行第二存取操作复位计时器。在一些情况中，存储器阵列的第一铁电存储器单元与第二铁电存储器单元电子通信，其中第二铁电存储器单元的电荷可为基于对第一铁电存储器单元的第一存取操作，且阈值可为基于将第二铁电存储器单元放电的时间。在一些实例中，方法可包含在计时器超过阈值之前存取第三铁电存储器单元，其中第三铁电存储器单元与第一铁电存储器单元隔离(例如，不与第一铁电存储器单元电子通信)。
在一些实例中，计时器可为递增计时器。在其它实例中，计时器可为递减计时器，且第二存取操作可基于计时器的期满而执行。
图12展示说明根据本发明的各种实施例的将非目标存储器单元放电的方法1200的流程图。方法1200的操作可由存储器阵列100实施，如参考图1到8描述。举例来说，方法1200的操作可由存储器控制器140执行，如参考图1、6、7及8描述。在一些实例中，存储器控制器140可执行一组代码以控制存储器阵列100的功能元件执行下文描述的功能。另外或替代地，存储器控制器140可使用专用硬件执行下文描述的功能。在一些情况中，存储器阵列可为存储器库。在一些实例中，铁电存储器单元可与选择组件电子通信。
在框1205处，方法可包含在存取操作期间将存取电压施加到铁电存储器单元，其中存取电压的振幅大于选择组件的阈值电压，如参考图1到6描述。在某些实例中，框1205的操作可由存储器控制器140执行，如参考图1、6、7及8描述。
在框1210处，方法可包含至少部分基于施加存取电压使计数器递增，如参考图6描述。在某些实例中，框1210的操作可由存储器控制器140执行(如参考图1、6、7及8描述)或由计数器605执行(参考图6及7)。
在框1215处，方法可包含至少部分基于计数器超过阈值将放电电压施加到铁电存储器单元，其中放电电压的极性与存取电压的极性相反，且其中放电电压的振幅小于选择组件的阈值电压，如参考图1到6描述。在一些实例中，阈值包括铁电存储器单元的存取尝试速率。在某些实例中，框1215的操作可由存储器控制器140执行，如参考图1、6、7及8描述。
在一些实例中，存储器阵列包含多个存储器单元，多个存储器单元包括铁电存储器单元，其中将放电电压施加到铁电存储器单元可包含将放电电压施加到存储器阵列的多个存储器单元。在一些情况中，放电电压可经施加到存储器阵列的多个存储器单元的子集。
在一些实例中，铁电存储器单元及选择组件可与第一导电线及第二导电线电子通信，其中将存取电压施加到铁电存储器单元包括将第一电压施加到第一导电线及将第二电压施加到第二导电线，其中存取电压包括第一电压与第二电压之间的电压差。将放电电压施加到铁电存储器单元可包含将第三电压施加到第一导电线，其中第三电压具有与第一电压相反的极性，且其中跨越铁电存储器单元及选择组件的电压是第三电压。
在一些情况中，将放电电压施加到铁电存储器单元包括在将第三电压施加到第一导电线之后将第四电压施加到第二导电线，其中第四电压具有与第二电压相反的极性，且其中跨越铁电存储器单元及选择组件的电压是第四电压。在其它情况中，将放电电压施加到铁电存储器单元包含与第三电压同时将第四电压施加到第二导电线，其中第四电压具有与第二电压相反的极性，且跨越铁电存储器单元及选择组件的电压是第四电压与第三电压之间的差。
因此，方法900、1000、1100及1200可提供将非目标存储器单元放电以防止其逻辑值在目标存储器单元的存取操作期间损坏。方法900到1200可因此为操作包括与选择组件电子通信的铁电存储器单元的存储器阵列的方法或可为操作多个铁电存储器单元的方法。应注意，方法900、1000、1100及1200描述可能实施方案，且操作及步骤可经重新布置或以其它方式经修改使得其它实施方案是可能的。在一些实例中，可组合来自方法900、1000、1100及1200的两者或两者以上的方面。
本文的描述提供实例，且不限制权利要求书中陈述的范围、适应性或实例。可在论述的元件的功能及布置方面作出改变而不会背离本发明的范围。各种实例可视情况省略、代替或添加各种程序或组件。此外，关于一些实例描述的特征可在其它实例中组合。
本文结合所附图式陈述的描述描述实例配置且不表示可实施或在权利要求书的范围内的所有实例。如本文使用，术语“实例”、“示范性”及“实施例”意味着“用作实例、例子或说明”而非“优选”或“比其它实例有利”。详细描述出于提供所描述技术的理解的目的包含特定细节。然而，可在没有特定细节的情况下实施这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以便避免使所描述实例的概念模糊不清。
在附图中，类似组件或特征可具有相同参考标记。此外，相同类型的各种组件可通过参考标记之后的破折号及在类似组件之中作区分的第二标记区别。当在说明书中使用第一参考标记时，描述可适用于具有相同第一参考标记的类似组件中的任一者，不论第二参考标记为何。
如本文使用，术语“基本上”意味着经修饰特性(例如，基本上由术语修饰的动词或形容词)无需为绝对的但足够靠近以便实现所述特性的优点。
如本文使用，术语“电极”可指代电导体，且在一些情况中，可用作到存储器阵列的存储器单元或另一组件的电接点。电极可包含迹线、导线、导电线、导电层或提供存储器阵列100的元件或组件之间的导电路径的类似物。
如本文使用，术语“光刻”可指代使用光致抗蚀剂材料图案化及使用电磁辐射暴露此类材料的工艺。举例来说，光致抗蚀剂材料可通过例如将光致抗蚀剂旋涂在基底材料上而形成在基底材料上。可通过将光致抗蚀剂暴露到辐射在光致抗蚀剂中创建图案。图案可由例如空间地勾划辐射暴露光致抗蚀剂的地方的光掩模界定。接着，可通过化学处理移除暴露的光致抗蚀剂区域，从而留下所要图案。在一些情况中，暴露的区域可保持且未暴露的区域可移除。
本文描述的信息及信号可使用多种不同科技及技术中的任何者表示。举例来说，贯穿上文描述可引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或其任何组合表示。一些图可将信号说明为单个信号；然而，所属领域的一般技术人员应理解，信号可表示信号总线，其中总线可具有多种位宽度。
术语“电子通信”指代支持组件之间的电子流的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。电子通信的组件可有源交换电子或信号(例如，在供能电路中)或可能不有源交换电子或信号(例如，在未供能电路中)，但一旦电路被供能就可经配置及可操作以交换电子或信号。通过实例，经由开关(例如，晶体管)物理地连接的两个组件电子通信，无论开关的状态为何(即，断开或闭合)。
本文论述的装置，包含存储器阵列100，可形成在半导体衬底上，例如硅(Si)、锗、硅锗合金、砷化镓(GaAs)、氮化镓(GaN)等。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)或另一衬底上的半导体材料的外延层。衬底或衬底的子区域的导电性可通过使用包含(但不限于)磷、硼或砷的各种化学物种进行掺杂来控制。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法执行。含有存储器阵列或电路的衬底的一部分或一块可称为裸片。
硫属化物材料可为包含元素S、Se及Te中的至少一者的材料或合金。本文论述的相变材料可为硫属化物材料。硫属化物材料可包含S、Se、Te、Ge、As、Al、Sb、Au、铟(In)、镓(Ga)、锡(Sn)、铋(Bi)、钯(Pd)、钴(Co)、氧(O)、银(Ag)、镍(Ni)、铂(Pt)的合金。实例硫属化物材料及合金可包含(但不限于)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、或Ge-Te-Sn-Pt。如本文使用，带连字符号的化学组成表示法指示包含于特定化合物或合金中的元素，且希望表示包含所指示元素的所有化学计量。举例来说，Ge-Te可包含GexTey，其中x及y可为任何正整数。
结合本文的揭示内容描述的各种说明框、组件及模块可用通用处理器、DSP、ASIC及FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文描述的功能的其任何组合实施或执行。通用处理器可为微处理器，但在替代实施例中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可经实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。
本文描述的功能可经实施于硬件、由处理器执行的软件、固件或其任何组合中。如果实施于由处理器执行的软件中，那么功能可作为一或多个指令或代码存储在计算机可读媒体上或通过计算机可读媒体传输。其它实例及实施方案在本发明及所附权利要求书的范围内。举例来说，由于软件的性质，上文描述的功能可使用由处理器执行的软件、硬件、固件、硬接线或这些事物中的任何者的组合来实施。实施功能的特征也可物理地定位在各个位置处，包含经分布使得功能的部分被实施在不同物理位置处。而且，如本文使用，包含在权利要求书中使用，如项目列表(例如，前面标有例如“……中的至少一者”或“……中的一或多者”的短语的项目的列表)中使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。
计算机可读媒体包含非暂时性计算机存储媒体及包含促成将计算机程序从一个地方传送到另一地方的任何媒体的通信媒体两者。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。通过实例且非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置或可用于载送或存储呈指令或数据结构形式的所要程序代码方式且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。
而且，任何连接被适当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外、无线电及微波)从网站、服务器或其它远程源传输软件，那么在媒体的定义中包含同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外、无线电及微波)。如本文使用，磁盘及光片盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中光盘通常以磁性方式重现数据，而光盘用激光以光学方式重现数据。上述事物的组合也包含在计算机可读媒体的范围内。
提供本文的描述以使所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将容易地明白对本发明的各种修改，且本文定义的一般原理可应用到其它变体而不会背离本发明的范围。因此，本发明不限于本文描述的实例及设计，但将使与本文揭示的原理及新颖特征一致的最广范围一致。

Claims (18)

1.一种半导体设备，其包括：
铁电存储器单元；
第一导电线，其与所述铁电存储器单元电子通信；
第二导电线，其与所述铁电存储器单元电子通信；
偏置组件，其经配置以经由所述第一导电线和所述第二导电线将存取电压施加到所述铁电存储器单元；及
计数器，其与所述第一导电线、所述第二导电线和所述偏置组件电子通信，所述计数器经配置以至少部分地基于所述偏置组件将所述存取电压施加到所述铁电存储器单元而递增一值，其中所述偏置组件经配置以至少部分地基于所述计数器的值超过阈值而将放电电压施加到所述铁电存储器单元。
2.根据权利要求1所述的半导体设备，其进一步包括：
存储器控制器，其中所述存储器控制器包括所述计数器。
3.根据权利要求1所述的半导体设备，其进一步包括：
与所述第一导电线和所述第二导电线接触的柱，其中所述柱包括第一电极、选择组件和所述铁电存储器单元，其中所述铁电存储器单元包括第二电极、铁电存储器元件和第三电极。
4.根据权利要求1所述的半导体设备，其进一步包括：
与所述偏置组件电子通信的电压调节器。
5.根据权利要求1所述的半导体设备，其进一步包括计时器，所述计时器经配置以至少部分地基于所述偏置组件将所述存取电压施加到所述铁电存储器单元而启动。
6.根据权利要求5所述的半导体设备，其中所述计时器包括递增计时器或递减计时器。
7.一种用于半导体设备的方法，其包括：
在存取操作期间跨越存储器单元施加存取电压；
至少部分地基于施加所述存取电压而触发计数器或计时器；及
至少部分地基于所述计数器的值或所述计时器的值超过阈值而将放电电压施加到与所述存储器单元电子通信的导电线。
8.根据权利要求7所述的方法，其中触发所述计数器包括递增所述计数器的值。
9.根据权利要求7所述的方法，其中触发所述计时器包括启动所述计时器，且其中所述阈值至少部分地基于所述存储器单元的放电速率。
10.根据权利要求7所述的方法，其中所述阈值至少部分地基于所述存储器单元的放电速率或基于所述存储器单元的存取尝试的速率。
11.一种半导体设备，其包括：
存储器单元；
偏置组件，其与所述存储器单元耦合且经配置以跨越所述存储器单元施加电压；及
计数器或计时器；
其中所述计数器或所述计时器与所述偏置组件耦合，且所述计数器或所述计时器经配置以检测通过所述偏置组件的跨越所述存储器单元的电压的施加，其中所述偏置组件经配置以至少部分地基于所述计数器或所述计时器的值超过阈值而将放电电压施加到所述存储器单元。
12.根据权利要求11所述的半导体设备，其中所述计数器经配置以至少部分地基于检测跨越所述存储器单元的所述电压的所述施加而递增所述计数器的值。
13.根据权利要求11所述的半导体设备，其中所述计时器经配置以至少部分地基于检测跨越所述存储器单元的所述电压的所述施加而激活所述计时器。
14.根据权利要求13所述的半导体设备，其中所述偏置组件经配置以至少部分地基于所述计时器的状态而跨越所述存储器单元施加另一电压。
15.根据权利要求11所述的半导体设备，其进一步包括：
第一导电线，其与所述存储器单元耦合，其中所述偏置组件经配置以使用所述第一导电线来跨越所述存储器单元施加所述电压。
16.根据权利要求15所述的半导体设备，其进一步包括：
第二导电线；
选择组件，其与所述存储器单元和所述第二导电线耦合，所述选择组件经配置以将所述存储器单元与所述第二导电线电子隔离。
17.一种半导体设备，其包括：
存储器单元；
偏置组件，其与所述存储器单元耦合；
计数器，其与所述偏置组件耦合；及
控制器，其与所述存储器单元耦合且可操作以致使所述半导体设备：
在存取操作期间跨越所述存储器单元施加第一电压；及
在放电操作期间且在所述存取操作完成之后跨越所述存储器单元施加第二电压；
至少部分地基于所述第一电压跨越所述存储器单元被施加来更新所述计数器的值；及
至少部分地基于所述计数器的所述值超过阈值而通过所述偏置组件将放电电压施加到所述存储器单元。
18.根据权利要求17所述的半导体设备，其进一步包括：
与所述存储器单元耦合的第一导电线；及
与所述存储器单元耦合的第二导电线，其中所述控制器可操作以致使所述半导体设备：
将第三电压施加到所述第一导电线且将第四电压施加到所述第二导电线，其中跨越所述存储器单元施加所述第一电压包括将所述第三电压施加到所述第一导电线和将所述第四电压施加到所述第二导电线。
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