JP2636050B2 - 半導体記憶装置 - Google Patents
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Description
【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術・・第８図〜第10図 発明が解決しようとする課題 課題を解決するための手段・・第１図〜第３図 作用 実施例・・第４図〜第７図 発明の効果 ［概要］ 制御端をワード線に接続し、一方の電荷入出力端ビッ
ト線に接続した電荷入出力制御用のnMOSトランジスタ
と、一端を電荷入出力制御用のnMOSトランジスタの他方
の電荷入出力端に接続し、他端に所定の電圧が印加され
る電荷蓄積用のキャパシタとからなるメモリセルと、昇
圧用のキャパシタと、該昇圧用のキャパシタの一端をプ
リチャージ電圧VPにプリチャージするプリチャージ手段
とを備え、一端をプリチャージ手段によりプリチャージ
電圧VPにプリチャージされた昇圧用のキャパシタの他端
に電源電圧VCCを印加して昇圧用のキャパシタの一端に
現れた昇圧電圧を前記ワード線に供給する半導体記憶装
置に関し、 ワード線に対して昇圧電圧として［電源電圧＋電荷入
出力制御用のnMOSトランジスタのスレッショルド電圧］
を供給し、メモリセルの動作特性の均一性を確保すると
ともに、電荷入出力制御用のnMOSトランジスタのゲート
に必要以上の昇圧電圧を印加しないようにし、その劣化
を防止し、その信頼性の向上を図ることを目的とし、 プリチャージ電圧VPが （但し、Vthは電荷入出力制御用のnMOSトランジスタの
スレッショルド電圧、CWLはワード線の寄生容量、CKUは
昇圧用のキャパシタの容量である。）となるようにプリ
チャージ手段を制御する昇圧制御回路を設けて構成す
る。
ト線に接続した電荷入出力制御用のnMOSトランジスタ
と、一端を電荷入出力制御用のnMOSトランジスタの他方
の電荷入出力端に接続し、他端に所定の電圧が印加され
る電荷蓄積用のキャパシタとからなるメモリセルと、昇
圧用のキャパシタと、該昇圧用のキャパシタの一端をプ
リチャージ電圧VPにプリチャージするプリチャージ手段
とを備え、一端をプリチャージ手段によりプリチャージ
電圧VPにプリチャージされた昇圧用のキャパシタの他端
に電源電圧VCCを印加して昇圧用のキャパシタの一端に
現れた昇圧電圧を前記ワード線に供給する半導体記憶装
置に関し、 ワード線に対して昇圧電圧として［電源電圧＋電荷入
出力制御用のnMOSトランジスタのスレッショルド電圧］
を供給し、メモリセルの動作特性の均一性を確保すると
ともに、電荷入出力制御用のnMOSトランジスタのゲート
に必要以上の昇圧電圧を印加しないようにし、その劣化
を防止し、その信頼性の向上を図ることを目的とし、 プリチャージ電圧VPが （但し、Vthは電荷入出力制御用のnMOSトランジスタの
スレッショルド電圧、CWLはワード線の寄生容量、CKUは
昇圧用のキャパシタの容量である。）となるようにプリ
チャージ手段を制御する昇圧制御回路を設けて構成す
る。
［産業上の利用分野］ 本発明は、ワード線に対して昇圧電圧として［電源電
圧＋一定値］を供給する半導体記憶装置に関する。
圧＋一定値］を供給する半導体記憶装置に関する。
例えば、DRAMにおいては、メモリセルは、電荷蓄積用
のキャパシタと、電荷入出力制御用のnMOSトランジスタ
（以下、nMOSという）とで構成される。かかるDRAMにお
いては、データ書込み時、電荷蓄積用のキャパシタに電
荷を蓄積させる場合、ビット線には電源電圧VCC［Ｖ］
が供給されるが、ワード線には電源電圧VCC［Ｖ］より
も高電圧に昇圧された、いわゆる昇圧電圧が供給され
る。この理由は以下の通りである。
のキャパシタと、電荷入出力制御用のnMOSトランジスタ
（以下、nMOSという）とで構成される。かかるDRAMにお
いては、データ書込み時、電荷蓄積用のキャパシタに電
荷を蓄積させる場合、ビット線には電源電圧VCC［Ｖ］
が供給されるが、ワード線には電源電圧VCC［Ｖ］より
も高電圧に昇圧された、いわゆる昇圧電圧が供給され
る。この理由は以下の通りである。
仮に、ワード線にもビット線と同様に電源電圧V
CC［Ｖ］を供給すると、電荷蓄積用のキャパシタには、
電源電圧VCCを供給することができず、供給できる電圧
はVCC−Vth［Ｖ］（但し、Vth＝電荷入出力制御用のnMO
Sのスレッショルド電圧）となってしまい、この分、電
荷蓄積用のキャパシタに蓄積できる電荷量が少なくなっ
てしまう。このため、リフレッシュ動作のサイクルを短
い間隔で行わなければならない等の不都合が生じてしま
う。他方、電荷蓄積用のキャパシタの面積を大きくする
ことで、蓄積できる電荷量を増加させることができる
が、このようにすると、高集積化を図ることができなく
なるという不都合が生じてしまう。
CC［Ｖ］を供給すると、電荷蓄積用のキャパシタには、
電源電圧VCCを供給することができず、供給できる電圧
はVCC−Vth［Ｖ］（但し、Vth＝電荷入出力制御用のnMO
Sのスレッショルド電圧）となってしまい、この分、電
荷蓄積用のキャパシタに蓄積できる電荷量が少なくなっ
てしまう。このため、リフレッシュ動作のサイクルを短
い間隔で行わなければならない等の不都合が生じてしま
う。他方、電荷蓄積用のキャパシタの面積を大きくする
ことで、蓄積できる電荷量を増加させることができる
が、このようにすると、高集積化を図ることができなく
なるという不都合が生じてしまう。
そこで、DRAMにおいては、上述のように昇圧電圧をワ
ード線い供給することによりキャパシタに電源電圧VCC
を供給し、蓄積できる電荷量の増加を図っている。
ード線い供給することによりキャパシタに電源電圧VCC
を供給し、蓄積できる電荷量の増加を図っている。
［従来の技術］ 従来、この種、DRAMとして第８図にその要部を示すよ
うなものが提案されている。
うなものが提案されている。
図中、１は昇圧用のキャパシタ、２はプリチャージ手
段であって、キャパシタ１は、nMOSのソース及びドレイ
ンをショートして構成されており、プリチャージ手段２
は、キャパシタ１をその一端1A側から電源電圧VCCにプ
リチャージできるように構成されている。なお、キャパ
シタ１の一端1Aはトランスファゲート（図示せず）、ワ
ードデコーダ３を介してワード線WLに接続されている。
段であって、キャパシタ１は、nMOSのソース及びドレイ
ンをショートして構成されており、プリチャージ手段２
は、キャパシタ１をその一端1A側から電源電圧VCCにプ
リチャージできるように構成されている。なお、キャパ
シタ１の一端1Aはトランスファゲート（図示せず）、ワ
ードデコーダ３を介してワード線WLに接続されている。
また、４はメモリセルであって、電荷入出力制御用の
nMOS5及び電荷蓄積用のキャパシタ６を設けて構成され
ている。ここに、nMOS5は、そのゲートをワード線WLに
接続され、そのソースをビット線BLに接続され、そのド
レインをキャパシタ６の一端に接続されており、キャパ
シタ６は、その他端を接地されている。
nMOS5及び電荷蓄積用のキャパシタ６を設けて構成され
ている。ここに、nMOS5は、そのゲートをワード線WLに
接続され、そのソースをビット線BLに接続され、そのド
レインをキャパシタ６の一端に接続されており、キャパ
シタ６は、その他端を接地されている。
かかるDRAMにおいては、昇圧用のキャパシタ１の他端
1Bを０［Ｖ］にした状態において、その一端1Aが電源電
圧VCCにプリチャージされ、その後、キャパシタ１の他
端1Bが電源電圧VCC［Ｖ］に押し上げられ、その一端1A
の電圧が昇圧され、この昇圧された電圧がトランスファ
ゲート、ワードデコーダ３を介して選択されたワード線
WLに供給される。
1Bを０［Ｖ］にした状態において、その一端1Aが電源電
圧VCCにプリチャージされ、その後、キャパシタ１の他
端1Bが電源電圧VCC［Ｖ］に押し上げられ、その一端1A
の電圧が昇圧され、この昇圧された電圧がトランスファ
ゲート、ワードデコーダ３を介して選択されたワード線
WLに供給される。
ここに、ワード線WLの昇圧電圧VWLは、次のようにし
て求めることができる。
て求めることができる。
まず、第９図Ａに示すように、キャパシタ１の他端1B
の電圧を０［Ｖ］とした状態で昇圧用のキャパシタ１の
一端1Aを電源電圧VCC［Ｖ］にプリチャージした場合、
キャパシタ１に蓄積される電荷量QKUは、 QKU＝CKUVCC となる。
の電圧を０［Ｖ］とした状態で昇圧用のキャパシタ１の
一端1Aを電源電圧VCC［Ｖ］にプリチャージした場合、
キャパシタ１に蓄積される電荷量QKUは、 QKU＝CKUVCC となる。
この電荷量QKUは、第９図Ｂに示すように、その後、
キャパシタ１の他端1Bの電圧を電源電圧VCC［Ｖ］に押
し上げて、キャパシタ１の一端1Bの電圧を昇圧し、この
昇圧した電圧をワード線WLに供給する場合に、キャパシ
タ１とワード線WLの寄生容量CWLに分配される。
キャパシタ１の他端1Bの電圧を電源電圧VCC［Ｖ］に押
し上げて、キャパシタ１の一端1Bの電圧を昇圧し、この
昇圧した電圧をワード線WLに供給する場合に、キャパシ
タ１とワード線WLの寄生容量CWLに分配される。
この場合、キャパシタ１に分配される電荷量を
QKU′、ワード線WLの寄生容量CWLに分配される電荷量を
QWLとすれば、 QKU＝QKU′＋QWL となる。ここに、QKU′及びQWLは、 QKU′＝CKU（VWL−VCC） QWL＝CWLVWL となるから、QKU＝QKU′＋QWLは、 CKUVCC＝CKU（VWL−VCC）＋CWLVWL と書き換えることができ、これをVWLについて整理する
と、 となる。ここに、CKU＞CWLであるから、 となる。そこで、式（１）を図示すると、第10図に実線
で示すようになる。
QKU′、ワード線WLの寄生容量CWLに分配される電荷量を
QWLとすれば、 QKU＝QKU′＋QWL となる。ここに、QKU′及びQWLは、 QKU′＝CKU（VWL−VCC） QWL＝CWLVWL となるから、QKU＝QKU′＋QWLは、 CKUVCC＝CKU（VWL−VCC）＋CWLVWL と書き換えることができ、これをVWLについて整理する
と、 となる。ここに、CKU＞CWLであるから、 となる。そこで、式（１）を図示すると、第10図に実線
で示すようになる。
［発明が解決しようとする課題］ ところで、かかるDRAMにおいては、ワード線WLを最
低、VCC＋Vth［Ｖ］に昇圧できれば、即ち、nMOS5のゲ
ートにVCC＋Vth［Ｖ］を供給できれば、キャパシタ６に
電源電圧VCCを供給できるのであって、ワード線WLをVCC
＋Vth［Ｖ］以上に昇圧する必要はなく、むしろ、VCC＋
Vth［Ｖ］以上に昇圧する場合には、nMOS5のゲートに必
要以上に大きな電圧を印加することになり、nMOS5の劣
化を招いてしまう。
低、VCC＋Vth［Ｖ］に昇圧できれば、即ち、nMOS5のゲ
ートにVCC＋Vth［Ｖ］を供給できれば、キャパシタ６に
電源電圧VCCを供給できるのであって、ワード線WLをVCC
＋Vth［Ｖ］以上に昇圧する必要はなく、むしろ、VCC＋
Vth［Ｖ］以上に昇圧する場合には、nMOS5のゲートに必
要以上に大きな電圧を印加することになり、nMOS5の劣
化を招いてしまう。
ここに、かかる第８図従来例のDRAMにおいては、VWL
とVCCとは、 の関係にあるので、第10図に示すように、電源電圧VCC
の許容範囲のうち、低い側の許容電圧、例えば4.5
［Ｖ］において、ワード線WLに供給する電圧をVCC＋Vth
［Ｖ］に設定すると、高い側の許容電圧、例えば5.5
［Ｖ］においては、ワード線WLの電圧はVCC＋Vth［Ｖ］
を越えてしまい、必要以上の電圧がnMOS5のゲートに印
加されることになってしまう。このため、従来のDRAMに
おいては、nMOS5の劣化が早く、これが信頼性を低下さ
せる原因となっていた。
とVCCとは、 の関係にあるので、第10図に示すように、電源電圧VCC
の許容範囲のうち、低い側の許容電圧、例えば4.5
［Ｖ］において、ワード線WLに供給する電圧をVCC＋Vth
［Ｖ］に設定すると、高い側の許容電圧、例えば5.5
［Ｖ］においては、ワード線WLの電圧はVCC＋Vth［Ｖ］
を越えてしまい、必要以上の電圧がnMOS5のゲートに印
加されることになってしまう。このため、従来のDRAMに
おいては、nMOS5の劣化が早く、これが信頼性を低下さ
せる原因となっていた。
本発明は、かかる点に艦み、ワード線に対して昇圧電
圧として［電源電圧＋電荷入出力制御用のnMOSのスレッ
ショルド電圧］を供給し、メモリセルの動作特性の均一
性を確保するとともに、電荷入出力制御用のnMOSのゲー
トに必要以上の昇圧電圧を印加しないようにし、その劣
化を防止し、その信頼性の向上を図ることができるよう
にした半導体記憶装置を提供することを目的とする。
圧として［電源電圧＋電荷入出力制御用のnMOSのスレッ
ショルド電圧］を供給し、メモリセルの動作特性の均一
性を確保するとともに、電荷入出力制御用のnMOSのゲー
トに必要以上の昇圧電圧を印加しないようにし、その劣
化を防止し、その信頼性の向上を図ることができるよう
にした半導体記憶装置を提供することを目的とする。
［課題を解決するための手段］ 本発明の半導体記憶装置は、第１図にその原理説明図
を示すように、制御端をワード線WLに接続し、一方の電
荷入出力端をビット線BLに接続した電荷入出力制御用の
nMOS5と、一端を電荷入出力制御用のnMOS5の他方の電荷
入出力端に接続し、他端に所定の電圧が印加される電荷
蓄積用のキャパシタ６とからなるメモリセル４と、昇圧
用のキャパシタ１と、この昇圧用のキャパシタ１の一端
1Aをプリチャージ電圧VPにプリチャージするプリチャー
ジ手段11とを備え、一端1Aをプリチャージ手段11により
プリチャージ電圧VPにプリチャージされた昇圧用のキャ
パシタ１の他端1Bに電源電圧VCCを印加して昇圧用のキ
ャパシタ１の一端1Aに現れた昇圧電圧をワード線WLに供
給する半導体記憶装置において、プリチャージ電圧VPが （但し、Vth電荷入出力制御用のnMOS5のスレッショルド
電圧、CWLはワード線WLの寄生容量、CKUは昇圧用のキャ
パシタ１の容量である。）となるようにプリチャージ手
段11を制御する昇圧制御回路13を設けるというものであ
る。
を示すように、制御端をワード線WLに接続し、一方の電
荷入出力端をビット線BLに接続した電荷入出力制御用の
nMOS5と、一端を電荷入出力制御用のnMOS5の他方の電荷
入出力端に接続し、他端に所定の電圧が印加される電荷
蓄積用のキャパシタ６とからなるメモリセル４と、昇圧
用のキャパシタ１と、この昇圧用のキャパシタ１の一端
1Aをプリチャージ電圧VPにプリチャージするプリチャー
ジ手段11とを備え、一端1Aをプリチャージ手段11により
プリチャージ電圧VPにプリチャージされた昇圧用のキャ
パシタ１の他端1Bに電源電圧VCCを印加して昇圧用のキ
ャパシタ１の一端1Aに現れた昇圧電圧をワード線WLに供
給する半導体記憶装置において、プリチャージ電圧VPが （但し、Vth電荷入出力制御用のnMOS5のスレッショルド
電圧、CWLはワード線WLの寄生容量、CKUは昇圧用のキャ
パシタ１の容量である。）となるようにプリチャージ手
段11を制御する昇圧制御回路13を設けるというものであ
る。
［作用］ 本発明においては、ワード線WLの昇圧電圧VWLは、次
のようにして求めることができる。
のようにして求めることができる。
まず、第２図Ａに示すように、キャパシタ１の他端1B
の電圧を０［Ｖ］とした状態で昇圧用のキャパシタ１の
一端1Aを電圧VP［Ｖ］にプリチャージした場合、キャパ
シタ１に蓄積される電荷量QKUは、 QKU＝CKUVP となる。
の電圧を０［Ｖ］とした状態で昇圧用のキャパシタ１の
一端1Aを電圧VP［Ｖ］にプリチャージした場合、キャパ
シタ１に蓄積される電荷量QKUは、 QKU＝CKUVP となる。
この電荷量QKUは、第２図Ｂに示すように、その後、
キャパシタ１の他端1Bの電圧を電源電圧VCC［Ｖ］に押
し上げて、キャパシタ１の一端1Aの電圧を昇圧し、この
昇圧した電圧をワード線WLに供給する場合に、キャパシ
タ１とワード線WLの寄生容量CWLに分配される。
キャパシタ１の他端1Bの電圧を電源電圧VCC［Ｖ］に押
し上げて、キャパシタ１の一端1Aの電圧を昇圧し、この
昇圧した電圧をワード線WLに供給する場合に、キャパシ
タ１とワード線WLの寄生容量CWLに分配される。
この場合、キャパシタ１に分配される電荷量を
QKU′、ワード線WLの寄生容量CWLに分配される電荷量を
QWLとすれば、 QKU＝QKU′＋QWL となる。ここに、QKU′及びQWLは、 QKU′＝CKU（VWL−VCC） QWL＝CWLVWL となるから、QKU＝QKU′＋QWLは、 CKUVP＝CKU（VWL−VCC）＋CWLVWL と書き換えることができ、これをVWLについて整理する
と、 となる。ここに、 であるから、VWLは となる。なお、この関係を図示したものが第３図であ
る。
QKU′、ワード線WLの寄生容量CWLに分配される電荷量を
QWLとすれば、 QKU＝QKU′＋QWL となる。ここに、QKU′及びQWLは、 QKU′＝CKU（VWL−VCC） QWL＝CWLVWL となるから、QKU＝QKU′＋QWLは、 CKUVP＝CKU（VWL−VCC）＋CWLVWL と書き換えることができ、これをVWLについて整理する
と、 となる。ここに、 であるから、VWLは となる。なお、この関係を図示したものが第３図であ
る。
このように、本発明によれば、電源電圧VCCの変動に
関係なく、ワード線WLの昇圧電圧VWLをVCC＋Vth［Ｖ］
とできるので、電荷入出力制御用のnMOS5のゲートにVCC
＋Vth［Ｖ］以上の電圧を印加することがない。
関係なく、ワード線WLの昇圧電圧VWLをVCC＋Vth［Ｖ］
とできるので、電荷入出力制御用のnMOS5のゲートにVCC
＋Vth［Ｖ］以上の電圧を印加することがない。
［実施例］ 以下、第４図〜第７図を参照して、本発明の一実施例
につき説明する。
につき説明する。
一実施例の構成と動作 第４図は本発明の一実施例の要部を示す回路図であ
る。
る。
図中、14は昇圧制御回路をなす基準電圧発生回路、15
はワード線ドライブ回路であり、ワードデコーダ３、メ
モリセル４については、第８図従来例と同様に構成され
ている。
はワード線ドライブ回路であり、ワードデコーダ３、メ
モリセル４については、第８図従来例と同様に構成され
ている。
（１）基準電圧発生回路14の構成 基準電圧発生回路14は、VP発生部16及び（VP＋Vth）
発生部17から構成されている。
発生部17から構成されている。
VP発生部16は、抵抗器18とnMOS19、20、21、22を設
け、nMOS19、20、21、22を順方向にダイオード接続し、
nMOS19のゲートとドレインとの接続中点（以下、ノード
N1という）を抵抗器18を介して電源線23に接続するとと
もに、nMOS22のソースを接地し、ノードN1に電圧VPを得
ることができるように構成されている。
け、nMOS19、20、21、22を順方向にダイオード接続し、
nMOS19のゲートとドレインとの接続中点（以下、ノード
N1という）を抵抗器18を介して電源線23に接続するとと
もに、nMOS22のソースを接地し、ノードN1に電圧VPを得
ることができるように構成されている。
ここで、VP発生部16は、式 で示される電圧VPを発生するものであり、式の右辺にか
かる定数値をnMOS19〜22のオン電圧（各nMOSのしきい値
がVthnの場合、4Vthn）で実現し、傾き（CWL＋CKU）でV
CCに比例する上記式の左辺の値を抵抗18と、上記オンし
たnMOS19〜22との抵抗分割された値で実現するものであ
る。なお、VP発生部16の動作は、第５図に示す通りであ
り、VCCがnMOS19〜22のオン電圧以下の場合は、ノードN
1の値はVCCであり、VCCがnMOS19〜22のオン電圧よりも
大きくなると、抵抗18と、オンしたnMOS19〜22との抵抗
分割された値、つまり、上記式のVPがノードN1に現れる
のである。
かる定数値をnMOS19〜22のオン電圧（各nMOSのしきい値
がVthnの場合、4Vthn）で実現し、傾き（CWL＋CKU）でV
CCに比例する上記式の左辺の値を抵抗18と、上記オンし
たnMOS19〜22との抵抗分割された値で実現するものであ
る。なお、VP発生部16の動作は、第５図に示す通りであ
り、VCCがnMOS19〜22のオン電圧以下の場合は、ノードN
1の値はVCCであり、VCCがnMOS19〜22のオン電圧よりも
大きくなると、抵抗18と、オンしたnMOS19〜22との抵抗
分割された値、つまり、上記式のVPがノードN1に現れる
のである。
また（VP＋Vth）発生部17は、nMOS24、25、50及びキ
ャパシタ26、27を設けて構成されている。なお、キャパ
シタ26は昇圧用のキャパシタ、キャパシタ27は電圧安定
化用のキャパシタである。
ャパシタ26、27を設けて構成されている。なお、キャパ
シタ26は昇圧用のキャパシタ、キャパシタ27は電圧安定
化用のキャパシタである。
ここに、nMOS24は、ゲートとドレインとを接続され、
その接続中点をノードN1に接続され、そのソースをキャ
パシタ26の一端に接続されている（以下、nMOS24のソー
スと、キャパシタ26の一端との接続中点をノードN2とい
う）。
その接続中点をノードN1に接続され、そのソースをキャ
パシタ26の一端に接続されている（以下、nMOS24のソー
スと、キャパシタ26の一端との接続中点をノードN2とい
う）。
また、nMOS25は、そのソースがノードN1に接続されて
いるとともに、ゲートとドレインが共通に接続され、そ
の接続中点（以下、ノードN3という）をnMOS50のソース
に接続している。
いるとともに、ゲートとドレインが共通に接続され、そ
の接続中点（以下、ノードN3という）をnMOS50のソース
に接続している。
nMOS50は、ゲートとドレインを共通に接続され、その
接続中点がノードN2に接続されている。
接続中点がノードN2に接続されている。
なお、キャパシタ26の他端には、第６図Ａに示すよう
に、その振幅を3Vth［Ｖ］よりも大きいVth′［Ｖ］と
する、比較的周期の大きい、例えば、数十μＳの周期を
有する駆動電圧φ１が印加される。
に、その振幅を3Vth［Ｖ］よりも大きいVth′［Ｖ］と
する、比較的周期の大きい、例えば、数十μＳの周期を
有する駆動電圧φ１が印加される。
（２）基準電圧発生回路14の動作 基準電圧発生回路14においては、ノードN1にVP［Ｖ］
が発生するので、ノードN2には、VP−Vth［Ｖ］が供給
されるが、キャパシタ26の他端には、駆動電圧φ１が供
給されるので、ノードN2の電圧は、VP−Vth−Vth′に押
し上げられる。
が発生するので、ノードN2には、VP−Vth［Ｖ］が供給
されるが、キャパシタ26の他端には、駆動電圧φ１が供
給されるので、ノードN2の電圧は、VP−Vth−Vth′に押
し上げられる。
しかしながら、ノードN2はノードN3に接続されてお
り、また、nMOS25はダイオード接続され、そのソースに
はVPが供給されているので、第６図Ｂに破線で示すよう
にノードN3の電圧がVP＋Vth［Ｖ］以上になろうとする
と、nMOS25がオン状態となり、この結果、ノードN3の電
圧はVP＋Vthに維持される。一方、φ１がゼロに向かっ
て減少を始めると、nMOS25がオフ状態になるとともに、
nMOS50はノードN3からみて逆方向接続のダイオードとし
て作用するので、ノードN3の電位はnMOS50のゲート容量
程度しか減少せず、また、その減少分も、電圧安定化用
のキャパシタ27が補償しているため、ノードN3の電圧
は、VP＋Vthに維持される。
り、また、nMOS25はダイオード接続され、そのソースに
はVPが供給されているので、第６図Ｂに破線で示すよう
にノードN3の電圧がVP＋Vth［Ｖ］以上になろうとする
と、nMOS25がオン状態となり、この結果、ノードN3の電
圧はVP＋Vthに維持される。一方、φ１がゼロに向かっ
て減少を始めると、nMOS25がオフ状態になるとともに、
nMOS50はノードN3からみて逆方向接続のダイオードとし
て作用するので、ノードN3の電位はnMOS50のゲート容量
程度しか減少せず、また、その減少分も、電圧安定化用
のキャパシタ27が補償しているため、ノードN3の電圧
は、VP＋Vthに維持される。
このように、かかる基準電圧発生回路14においては、
ノードN3に基準電圧VP＋Vth［Ｖ］を得ることができ
る。
ノードN3に基準電圧VP＋Vth［Ｖ］を得ることができ
る。
（３）ワード線ドライブ回路15の構成 ワード線ドライブ回路15は、昇圧回路をなす昇圧電圧
発生部28と、昇圧電圧伝送ゲート部29とを設けて構成さ
れている。
発生部28と、昇圧電圧伝送ゲート部29とを設けて構成さ
れている。
昇圧電圧発生部28は、プリチャージ手段をなすnMOS30
及び昇圧用のキャパシタ１から構成されている。ここ
に、nMOS30は、そのドレインを電源電圧VCCが供給され
る電源線31に接続され、そのゲートをノードN3に接続さ
れ、そのソースをキャパシタ１の一端1Aに接続されてい
る。この昇圧電圧発生部28はキャパシタ１の他端1Bに第
７図Ｂに示すような駆動電圧φ２を供給し、nMOS30のソ
ースとキャパシタ１の一端1Aとの接続中点（以下、ノー
ドN4という）に昇圧電圧を得ようとするものである。
及び昇圧用のキャパシタ１から構成されている。ここ
に、nMOS30は、そのドレインを電源電圧VCCが供給され
る電源線31に接続され、そのゲートをノードN3に接続さ
れ、そのソースをキャパシタ１の一端1Aに接続されてい
る。この昇圧電圧発生部28はキャパシタ１の他端1Bに第
７図Ｂに示すような駆動電圧φ２を供給し、nMOS30のソ
ースとキャパシタ１の一端1Aとの接続中点（以下、ノー
ドN4という）に昇圧電圧を得ようとするものである。
また、昇圧電圧伝送ゲート部29は、nMOS32、33、34、
35、36、37、38、ｐチャネルMOSトランジスタ（以下、p
MOSという）39及びキャパシタ40を設けて構成されてい
る。
35、36、37、38、ｐチャネルMOSトランジスタ（以下、p
MOSという）39及びキャパシタ40を設けて構成されてい
る。
ここに、nMOS32は、そのゲートを電源線41に接続さ
れ、そのソースをnMOS33のゲートに接続されている。な
お、このnMOS32のドレインには、第７図Ｃに示すような
制御信号φ３が供給される。
れ、そのソースをnMOS33のゲートに接続されている。な
お、このnMOS32のドレインには、第７図Ｃに示すような
制御信号φ３が供給される。
また、pMOS39はそのソースを電源線42に接続され、そ
のドレインをnMOS33のドレインに接続されている。ま
た、nMOS33は、そのソースをnMOS34のドレインに接続さ
れ、nMOS34は、そのソースを接地されている。また、nM
OS33のソースとnMOS34のドレインとの接続中点（以下、
ノードN5という）はキャパシタ40の一端40A及びnMOS3
5、37のゲートに接続されている。なお、pMOS39のゲー
ト及びnMOS3のゲートには第７図Ｄに示すような制御信
号φ４が供給される。
のドレインをnMOS33のドレインに接続されている。ま
た、nMOS33は、そのソースをnMOS34のドレインに接続さ
れ、nMOS34は、そのソースを接地されている。また、nM
OS33のソースとnMOS34のドレインとの接続中点（以下、
ノードN5という）はキャパシタ40の一端40A及びnMOS3
5、37のゲートに接続されている。なお、pMOS39のゲー
ト及びnMOS3のゲートには第７図Ｄに示すような制御信
号φ４が供給される。
また、nMOS35は、そのドレインをノードN4に接続さ
れ、そのソースをnMOS36のドレインに接続されており、
nMOS36は、そのソースを接地されている。また、nMOS3
のソースとnMOS36のドレインとの接続中点はキャパシタ
40の他端40Bに接続されている。なお、nMOS36のゲート
には、第７図Ｅに示すような制御信号φ５が供給され
る。
れ、そのソースをnMOS36のドレインに接続されており、
nMOS36は、そのソースを接地されている。また、nMOS3
のソースとnMOS36のドレインとの接続中点はキャパシタ
40の他端40Bに接続されている。なお、nMOS36のゲート
には、第７図Ｅに示すような制御信号φ５が供給され
る。
また、nMOS37は、そのドレインをノードN4に接続さ
れ、そのソースをnMOS38のドレインに接続されており、
nMOS38は、そのソースを接地されている。また、nMOS37
のソースと、nMOS38のドレインとの接続中点（以下、ノ
ードN6という）は、ワードデコーダ３を介してワード線
WLに接続されている。なお、nMOS38のゲートには、第７
図Ｆに示すような制御信号φ６が供給される。
れ、そのソースをnMOS38のドレインに接続されており、
nMOS38は、そのソースを接地されている。また、nMOS37
のソースと、nMOS38のドレインとの接続中点（以下、ノ
ードN6という）は、ワードデコーダ３を介してワード線
WLに接続されている。なお、nMOS38のゲートには、第７
図Ｆに示すような制御信号φ６が供給される。
（４）ワード線ドライブ回路15の動作 nMOS30は、そのドレインにVCC［Ｖ］、そのゲートにV
P＋Vth［Ｖ］が供給されている。
P＋Vth［Ｖ］が供給されている。
そこで、まず、第７図において、Ｔ＝t1では駆動電圧
φ２は０［Ｖ］にあるので、キャパシタ１の他端1Bは０
［Ｖ］にされている。
φ２は０［Ｖ］にあるので、キャパシタ１の他端1Bは０
［Ｖ］にされている。
また、このとき、制御信号φ３はVCC［Ｖ］にあるか
ら、nMOS33のゲートにはVCC−Vthが供給され、このnMOS
33はオン状態にされている。しかしながら、制御信号φ
４はVCC［Ｖ］にあるから、pMOS39はオフ状態、nMOS34
はオン状態となっており、この結果、ノードN5は０
［Ｖ］とされており、nMOS35及び37はオフ状態にされて
いる。
ら、nMOS33のゲートにはVCC−Vthが供給され、このnMOS
33はオン状態にされている。しかしながら、制御信号φ
４はVCC［Ｖ］にあるから、pMOS39はオフ状態、nMOS34
はオン状態となっており、この結果、ノードN5は０
［Ｖ］とされており、nMOS35及び37はオフ状態にされて
いる。
したがって、Ｔ＝t1では、キャパシタ１は、VP［Ｖ］
に充電され、ノードN4の電圧はVP［Ｖ］とされている。
に充電され、ノードN4の電圧はVP［Ｖ］とされている。
また、このとき、制御信号φ５はVCC［Ｖ］にあるか
ら、nMOS36のゲートにはVCC［Ｖ］が供給されて、nMOS3
6はオン状態にされている。したがって、キャパシタ40
の他端40Bの電圧は０［Ｖ］となり、キャパシタ40は何
ら充電されていない状態にある。
ら、nMOS36のゲートにはVCC［Ｖ］が供給されて、nMOS3
6はオン状態にされている。したがって、キャパシタ40
の他端40Bの電圧は０［Ｖ］となり、キャパシタ40は何
ら充電されていない状態にある。
また、このとき、制御信号φ６はVCC［Ｖ］にあるか
ら、nMOS38のゲートにはVCC［Ｖ］が供給されて、nMOS3
8はオン状態にされており、ノードN6は０［Ｖ］とされ
ている。
ら、nMOS38のゲートにはVCC［Ｖ］が供給されて、nMOS3
8はオン状態にされており、ノードN6は０［Ｖ］とされ
ている。
次に、Ｔ＝t2で、▲▼RASがローレベル“L"に
なると、所定時間遅延して、Ｔ＝t3で、制御信号φ４が
０［Ｖ］となり、pMOS39がオン状態、nMOS34がオフ状態
に反転する。この結果、nMOS33のドレインはVCC［Ｖ］
になる。このとき、nMOS33のゲート電圧は、ドレイン・
ゲート間の寄生容量によってVCC［Ｖ］以上に昇圧さ
れ、ノードN5の電圧はVCC［Ｖ］に向かって上昇を開始
し、nMOS35、37がオン状態に反転する。
なると、所定時間遅延して、Ｔ＝t3で、制御信号φ４が
０［Ｖ］となり、pMOS39がオン状態、nMOS34がオフ状態
に反転する。この結果、nMOS33のドレインはVCC［Ｖ］
になる。このとき、nMOS33のゲート電圧は、ドレイン・
ゲート間の寄生容量によってVCC［Ｖ］以上に昇圧さ
れ、ノードN5の電圧はVCC［Ｖ］に向かって上昇を開始
し、nMOS35、37がオン状態に反転する。
また、Ｔ＝t3では、制御信号φ６が０［Ｖ］になるの
で、この結果、nMOS38がオフ状態に反転し、ノードN6の
電圧は上昇し始める。
で、この結果、nMOS38がオフ状態に反転し、ノードN6の
電圧は上昇し始める。
その後、Ｔ＝t4になると、制御信号φ３は０［Ｖ］に
なり、nMOS33のゲート電圧が０［Ｖ］になるので、nMOS
33はオフ状態に反転する。
なり、nMOS33のゲート電圧が０［Ｖ］になるので、nMOS
33はオフ状態に反転する。
また、Ｔ＝t4で、ノードN5の電圧は、VCC［Ｖ］にま
で上昇しており、キャパシタ40は、VCC［Ｖ］に充電さ
れている。
で上昇しており、キャパシタ40は、VCC［Ｖ］に充電さ
れている。
また、Ｔ＝t5になると、制御信号φ５が０［Ｖ］にな
り、nMOS36がオフ状態となる。この結果、nMOS35を介し
てキャパシタ40の他端40Bの電圧が上昇するので、キャ
パシタ40の一端40Aの電圧、即ち、ノードN5の電圧はVCC
［Ｖ］以上に上昇する。この場合、ノードN5の電圧は最
終的には、即ちＴ＝t6では、VP＋VCC［Ｖ］に上昇し、
この電圧がnMOS37のゲートに印加される。この結果、ノ
ードN4とノードN6とは同電位で接続される。
り、nMOS36がオフ状態となる。この結果、nMOS35を介し
てキャパシタ40の他端40Bの電圧が上昇するので、キャ
パシタ40の一端40Aの電圧、即ち、ノードN5の電圧はVCC
［Ｖ］以上に上昇する。この場合、ノードN5の電圧は最
終的には、即ちＴ＝t6では、VP＋VCC［Ｖ］に上昇し、
この電圧がnMOS37のゲートに印加される。この結果、ノ
ードN4とノードN6とは同電位で接続される。
（５）ワードデコーダ３の構成と動作 ワードデコーダ３は、従来周知のように構成されてお
り、行アドレス信号に応答して、対応するワード線WLを
選択できるようにされている。また、ノードN6とワード
線WLも同電位で接続できるように構成されている。
り、行アドレス信号に応答して、対応するワード線WLを
選択できるようにされている。また、ノードN6とワード
線WLも同電位で接続できるように構成されている。
一実施例の効果 本実施例においては、ワード線WLの昇圧時、ノード
N4、ノードN6及びワード線WLは接続され、ノードN4、ノ
ードN6及びワード線WLの電位は等しくなる。即ち、キャ
パシタ１の他端1Bを０［Ｖ］にした状態において、一端
1Aの電圧をVP［Ｖ］にプリチャージした後、他端1BをV
CC［Ｖ］に押し上げた場合、ワード線WLの電圧VWLは、
「作用」の項で説明したように、VWL＝VCC＋Vth［Ｖ］
に昇圧される。
N4、ノードN6及びワード線WLは接続され、ノードN4、ノ
ードN6及びワード線WLの電位は等しくなる。即ち、キャ
パシタ１の他端1Bを０［Ｖ］にした状態において、一端
1Aの電圧をVP［Ｖ］にプリチャージした後、他端1BをV
CC［Ｖ］に押し上げた場合、ワード線WLの電圧VWLは、
「作用」の項で説明したように、VWL＝VCC＋Vth［Ｖ］
に昇圧される。
したがって、本実施例によれば、メモリセル４の動作
特性の均一性を確保するとともに、nMOS5のゲートに必
要以上の昇圧電圧を印加しないようにし、かかるnMOS5
の劣化を防止し、その信頼性の向上を図ることができ
る。
特性の均一性を確保するとともに、nMOS5のゲートに必
要以上の昇圧電圧を印加しないようにし、かかるnMOS5
の劣化を防止し、その信頼性の向上を図ることができ
る。
［発明の効果］ 本発明によれば、選択したワード線に対して昇圧電圧
として［電源電圧＋メモリセルを構成する電荷入出力制
御用のnMOSのスレッショルド電圧］を供給することがで
きるので、メモリセルの動作特性の均一性を確保すると
ともに、電荷入出力制御用のnMOSのゲートに必要以上の
昇圧電圧を印加しないようにし、かかるnMOSの劣化を防
止し、その信頼性の向上を図ることができる。
として［電源電圧＋メモリセルを構成する電荷入出力制
御用のnMOSのスレッショルド電圧］を供給することがで
きるので、メモリセルの動作特性の均一性を確保すると
ともに、電荷入出力制御用のnMOSのゲートに必要以上の
昇圧電圧を印加しないようにし、かかるnMOSの劣化を防
止し、その信頼性の向上を図ることができる。
第１図及び第２図はそれぞれ本発明の原理説明図、 第３図は本発明におけるワード線WLの昇圧電圧VWLと電
源電圧VCCとの関係を示す図、 第４図は本発明の一実施例の要部を示す回路図、 第５図は本発明の一実施例（第４図例）が備える基準電
圧発生回路を構成するVP発生部の動作を説明するための
図、 第６図は本発明の一実施例（第４図例）における基準電
圧発生回路の動作を説明するためのタイムチャート、 第７図は本発明の一実施例（第４図例）におけるワード
線ドライブ回路の動作を説明するためのタイムチャー
ト、 第８図は従来のDRAMの要部を示す回路図、 第９図は第８図従来例の動作を説明するための原理説明
図、 第10図は第８図従来例におけるワード線WLの昇圧電圧V
WLと電源電圧VCCとの関係を示す図である。 １……昇圧用のキャパシタ ４……メモリセル ５……電荷入出力制御用のnMOS ６……電荷蓄積用のキャパシタ
源電圧VCCとの関係を示す図、 第４図は本発明の一実施例の要部を示す回路図、 第５図は本発明の一実施例（第４図例）が備える基準電
圧発生回路を構成するVP発生部の動作を説明するための
図、 第６図は本発明の一実施例（第４図例）における基準電
圧発生回路の動作を説明するためのタイムチャート、 第７図は本発明の一実施例（第４図例）におけるワード
線ドライブ回路の動作を説明するためのタイムチャー
ト、 第８図は従来のDRAMの要部を示す回路図、 第９図は第８図従来例の動作を説明するための原理説明
図、 第10図は第８図従来例におけるワード線WLの昇圧電圧V
WLと電源電圧VCCとの関係を示す図である。 １……昇圧用のキャパシタ ４……メモリセル ５……電荷入出力制御用のnMOS ６……電荷蓄積用のキャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０２Ｍ 3/07
Claims (1)
- 【請求項１】制御端をワード線に接続し、一方の電荷入
出力端をビット線に接続した電荷入出力制御用のnMOSト
ランジスタと、一端を前記電荷入出力制御用のnMOSトラ
ンジスタの他方の電荷入出力端に接続し、他端に所定の
電圧が印加される電荷蓄積用のキャパシタとからなるメ
モリセルと、昇圧用のキャパシタと、該昇圧用のキャパ
シタの一端をプリチャージ電圧VPにプリチャージするプ
リチャージ手段とを備え、一端を前記プリチャージ手段
によりプリチャージ電圧VPにプリチャージされた前記昇
圧用のキャパシタの他端に電源電圧VCCを印加して前記
昇圧用のキャパシタの一端に現れた昇圧電圧を前記ワー
ド線に供給する半導体記憶装置において、 前記プリチャージ電圧VPが ［但し、Vthは前記電荷入出力制御用のnMOSトランジス
タのスレッショルド電圧、CWLは前記ワード線の寄生容
量、CKUは前記昇圧用のキャパシタの容量である。］と
なるように前記プリチャージ手段を制御する昇圧制御回
路を設けていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230895A JP2636050B2 (ja) | 1989-09-06 | 1989-09-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230895A JP2636050B2 (ja) | 1989-09-06 | 1989-09-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0393091A JPH0393091A (ja) | 1991-04-18 |
| JP2636050B2 true JP2636050B2 (ja) | 1997-07-30 |
Family
ID=16914981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1230895A Expired - Lifetime JP2636050B2 (ja) | 1989-09-06 | 1989-09-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2636050B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011034658A (ja) * | 2009-08-06 | 2011-02-17 | Fujitsu Semiconductor Ltd | 半導体記憶装置、ワード線の昇圧方法、及びシステム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5891595A (ja) * | 1982-11-15 | 1983-05-31 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
| JPS63153791A (ja) * | 1986-12-17 | 1988-06-27 | Mitsubishi Electric Corp | ワ−ド線駆動信号発生回路 |
| JP2801654B2 (ja) * | 1989-06-30 | 1998-09-21 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
-
1989
- 1989-09-06 JP JP1230895A patent/JP2636050B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0393091A (ja) | 1991-04-18 |
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