JPH08129884A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08129884A JPH08129884A JP7078398A JP7839895A JPH08129884A JP H08129884 A JPH08129884 A JP H08129884A JP 7078398 A JP7078398 A JP 7078398A JP 7839895 A JP7839895 A JP 7839895A JP H08129884 A JPH08129884 A JP H08129884A
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- type mos
- mos transistor
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Abstract
(57)【要約】
【構成】本発明の半導体記憶装置の電位発生回路は、入
力端子に制御信号が与えられる充電回路と、第１の端子
が前記充電回路の出力端子に接続されたキャパシタと、
第１の端子とバックゲートとが前記キャパシタの第２の
端子に接続され、ゲートが前記充電回路の入力端子に接
続された第１のＰ型ＭＯＳトランジスタと、第１の端子
が前記第１のＰ型ＭＯＳトランジスタの第２の端子に接
続され、第２の端子が前記正電源電位よりも低い基準電
位に接続され、ゲートが前記充電回路の出力端子に接続
された第１のＮ型ＭＯＳトランジスタと、第１の端子と
バックゲートとが前記キャパシタの第２の端子に接続さ
れ、第２の端子が前記正電源電位に接続され、ゲートが
前記第１のＰ型ＭＯＳトランジスタの第２の端子と前記
第１のＮ型ＭＯＳトランジスタの第１の端子とに接続さ
れた第２のＰ型ＭＯＳトランジスタ、とを具備する。 【効果】本発明を用いることにより、ワード線の選択が
高速で、かつ、ゲート酸化膜の長期的信頼性を損なわな
いワード線駆動回路方式の半導体記憶装置を提供でき
る。
力端子に制御信号が与えられる充電回路と、第１の端子
が前記充電回路の出力端子に接続されたキャパシタと、
第１の端子とバックゲートとが前記キャパシタの第２の
端子に接続され、ゲートが前記充電回路の入力端子に接
続された第１のＰ型ＭＯＳトランジスタと、第１の端子
が前記第１のＰ型ＭＯＳトランジスタの第２の端子に接
続され、第２の端子が前記正電源電位よりも低い基準電
位に接続され、ゲートが前記充電回路の出力端子に接続
された第１のＮ型ＭＯＳトランジスタと、第１の端子と
バックゲートとが前記キャパシタの第２の端子に接続さ
れ、第２の端子が前記正電源電位に接続され、ゲートが
前記第１のＰ型ＭＯＳトランジスタの第２の端子と前記
第１のＮ型ＭＯＳトランジスタの第１の端子とに接続さ
れた第２のＰ型ＭＯＳトランジスタ、とを具備する。 【効果】本発明を用いることにより、ワード線の選択が
高速で、かつ、ゲート酸化膜の長期的信頼性を損なわな
いワード線駆動回路方式の半導体記憶装置を提供でき
る。
Description
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。
し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。
【０００１】
【従来の技術】ＤＲＡＭにおいては、他の半導体記憶装
置と同様に、データの記憶場所がローアドレスとカラム
アドレスとを用いて表現される。しかし、通常は、ロー
アドレスもカラムアドレスも同一のピンを用いてチップ
へ入力される。このため、アドレスピンに入力されてい
るアドレスをどちらのアドレスであるか区別するため／
ＲＡＳ（ローアドレスストローブ）あるいは／ＣＡＳ
（カラムアドレスストローブ）という信号が用いられ
る。なお、信号名の最初に記号／が付されている場合に
は、その信号がロウアクティブ（Ｌｏｗ Ａｃｔｉｖ
ｅ）であることを示す。
置と同様に、データの記憶場所がローアドレスとカラム
アドレスとを用いて表現される。しかし、通常は、ロー
アドレスもカラムアドレスも同一のピンを用いてチップ
へ入力される。このため、アドレスピンに入力されてい
るアドレスをどちらのアドレスであるか区別するため／
ＲＡＳ（ローアドレスストローブ）あるいは／ＣＡＳ
（カラムアドレスストローブ）という信号が用いられ
る。なお、信号名の最初に記号／が付されている場合に
は、その信号がロウアクティブ（Ｌｏｗ Ａｃｔｉｖ
ｅ）であることを示す。
【０００２】近年、ＤＲＡＭの動作の高速化が進むにつ
れて、この／ＲＡＳが立ち下がってから、ワード線の電
位が立ち上がりメモリセルが選択されるまでの時間をい
かに短くするかが、アクセスタイムの高速化のキーポイ
ントとなっている。ここで、従来のＤＲＡＭにおけるメ
モリセル，ローデコーダ，ワード線駆動回路の簡略図を
図８，図１０に、その動作波形を図９，図１１に示す。
れて、この／ＲＡＳが立ち下がってから、ワード線の電
位が立ち上がりメモリセルが選択されるまでの時間をい
かに短くするかが、アクセスタイムの高速化のキーポイ
ントとなっている。ここで、従来のＤＲＡＭにおけるメ
モリセル，ローデコーダ，ワード線駆動回路の簡略図を
図８，図１０に、その動作波形を図９，図１１に示す。
【０００３】まず、図８には、メモリセル100 ，ワード
線駆動回路101 ，ＮＡＮＡＤ回路102 ，ワード線ＷＬ10
3 ，ビット線ＢＬ104 が示されている。ワード線駆動回
路101 へは、別に設けられた昇圧回路（図示せず）から
電位ＶWDRVが伝えられる。メモリセル100 はＮ型ＭＯＳ
（Ｎチャンネル Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）キャパシタ106 とトランスファーゲ
ートであるＮ型ＭＯＳトランジスタ107 とからなってい
る。また、ワード線駆動回路101 は、ＮＡＮＤ回路102
の出力を反転するインバータ108 と、ゲートが正電源電
位Ｖccに接続され、ソース・ドレインのうち一方がこの
インバータ108 の出力に接続されるＮ型ＭＯＳトランジ
スタ109 と、ゲートがこのＮ型ＭＯＳトランジスタ109
に接続され、ソース・ドレインのうち一方が昇圧回路に
接続されるＮ型ＭＯＳトランジスタ110 と、ゲートがＮ
ＡＮＤ回路102 の出力に接続され、ソース・ドレインの
うち一方が接地電位Ｖssに接続されるＮ型ＭＯＳトラン
ジスタ111 とからなっている。このワード線駆動回路10
1 においては、Ｎ型ＭＯＳトランジスタ110 がワード線
駆動トランジスタとして動作する。同図の回路において
は、ワード線駆動トランジスタ110 ，メモリセル100 の
両者がＮ型ＭＯＳ素子を含んでいる。
線駆動回路101 ，ＮＡＮＡＤ回路102 ，ワード線ＷＬ10
3 ，ビット線ＢＬ104 が示されている。ワード線駆動回
路101 へは、別に設けられた昇圧回路（図示せず）から
電位ＶWDRVが伝えられる。メモリセル100 はＮ型ＭＯＳ
（Ｎチャンネル Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）キャパシタ106 とトランスファーゲ
ートであるＮ型ＭＯＳトランジスタ107 とからなってい
る。また、ワード線駆動回路101 は、ＮＡＮＤ回路102
の出力を反転するインバータ108 と、ゲートが正電源電
位Ｖccに接続され、ソース・ドレインのうち一方がこの
インバータ108 の出力に接続されるＮ型ＭＯＳトランジ
スタ109 と、ゲートがこのＮ型ＭＯＳトランジスタ109
に接続され、ソース・ドレインのうち一方が昇圧回路に
接続されるＮ型ＭＯＳトランジスタ110 と、ゲートがＮ
ＡＮＤ回路102 の出力に接続され、ソース・ドレインの
うち一方が接地電位Ｖssに接続されるＮ型ＭＯＳトラン
ジスタ111 とからなっている。このワード線駆動回路10
1 においては、Ｎ型ＭＯＳトランジスタ110 がワード線
駆動トランジスタとして動作する。同図の回路において
は、ワード線駆動トランジスタ110 ，メモリセル100 の
両者がＮ型ＭＯＳ素子を含んでいる。
【０００４】次に、図８および図９を用いて上記の回路
の動作を説明する。チップ外部より入力されるローアド
レスストローブ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｖ
ｅ）信号／ＲＡＳ114 が立ち下がるすなわちロウレベル
（以下、゛Ｌ″と記述する）になると、この時点でアド
レスピンに入力されていたアドレスはローアドレス115
であると認識される。そして、このローアドレス115 に
対応したロー（行）がセルアレイから選択される。この
とき、ワード線駆動トランジスタであるＮ型ＭＯＳトラ
ンジスタ110 のゲート電位VG116 は、Ｎ型ＭＯＳトラン
ジスタ109 のしきい値電圧をＶTH1 ，正電源電位をＶcc
とするとき、Ｖcc−ＶTH1 （以下、゛Ｈ- ″と記述す
る）となる。この後、ワード線駆動トランジスタである
Ｎ型ＭＯＳトランジスタ110 のソース・ドレインのうち
Ｎ型ＭＯＳトランジスタ111 に接続されていない方の電
位WDRV117 をＶcc＋ＶTH2 （ＶTH2 はトランスファーゲ
ートであるＭＯＳトランジスタのしきい値電圧）以上に
上昇させる。このＶWDRV117を上昇させる際に、ワード
線駆動トランジスタであるＮ型ＭＯＳトランジスタ110
のゲート電位ＶG116は、ソース−ゲート間の容量のカッ
プリングによって高電圧に引き上げられ、この結果ワー
ド線ＷＬ103 にＶcc＋ＶTH2 以上の電位（以下、゛
Ｈ+ ″と記述する）が伝達される。ワード線ＷＬに正電
源電位Ｖccよりも高い電位である゛Ｈ+ ″を伝達するの
は、メモリセルのキャパシタに加わる電圧を確実にＶcc
にするためである。
の動作を説明する。チップ外部より入力されるローアド
レスストローブ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｖ
ｅ）信号／ＲＡＳ114 が立ち下がるすなわちロウレベル
（以下、゛Ｌ″と記述する）になると、この時点でアド
レスピンに入力されていたアドレスはローアドレス115
であると認識される。そして、このローアドレス115 に
対応したロー（行）がセルアレイから選択される。この
とき、ワード線駆動トランジスタであるＮ型ＭＯＳトラ
ンジスタ110 のゲート電位VG116 は、Ｎ型ＭＯＳトラン
ジスタ109 のしきい値電圧をＶTH1 ，正電源電位をＶcc
とするとき、Ｖcc−ＶTH1 （以下、゛Ｈ- ″と記述す
る）となる。この後、ワード線駆動トランジスタである
Ｎ型ＭＯＳトランジスタ110 のソース・ドレインのうち
Ｎ型ＭＯＳトランジスタ111 に接続されていない方の電
位WDRV117 をＶcc＋ＶTH2 （ＶTH2 はトランスファーゲ
ートであるＭＯＳトランジスタのしきい値電圧）以上に
上昇させる。このＶWDRV117を上昇させる際に、ワード
線駆動トランジスタであるＮ型ＭＯＳトランジスタ110
のゲート電位ＶG116は、ソース−ゲート間の容量のカッ
プリングによって高電圧に引き上げられ、この結果ワー
ド線ＷＬ103 にＶcc＋ＶTH2 以上の電位（以下、゛
Ｈ+ ″と記述する）が伝達される。ワード線ＷＬに正電
源電位Ｖccよりも高い電位である゛Ｈ+ ″を伝達するの
は、メモリセルのキャパシタに加わる電圧を確実にＶcc
にするためである。
【０００５】ところで、図８の回路方式には、以下のよ
うな問題点がある。第１に、ワード線駆動トランジスタ
110 のゲート電位ＶG116が゛Ｈ- ″になる前にワード線
駆動トランジスタであるＮ型ＭＯＳトランジスタ110 の
ソース・ドレインのうちＮ型ＭＯＳトランジスタ111 に
接続されていない方の電位ＶWDRV117が上がり始める
と、ワード線ＷＬ103 の電位を゛Ｈ+ ″に引き上げられ
ない可能性がある。このため、／ＲＡＳ114 が立ち下が
ってからＶWDRV117 が上がり始めるまでに十分に間をあ
ける必要があり、高速化に適さない。
うな問題点がある。第１に、ワード線駆動トランジスタ
110 のゲート電位ＶG116が゛Ｈ- ″になる前にワード線
駆動トランジスタであるＮ型ＭＯＳトランジスタ110 の
ソース・ドレインのうちＮ型ＭＯＳトランジスタ111 に
接続されていない方の電位ＶWDRV117が上がり始める
と、ワード線ＷＬ103 の電位を゛Ｈ+ ″に引き上げられ
ない可能性がある。このため、／ＲＡＳ114 が立ち下が
ってからＶWDRV117 が上がり始めるまでに十分に間をあ
ける必要があり、高速化に適さない。
【０００６】第２に、ＶWDRV117 が上昇する際に、ワー
ド線駆動トランジスタ110 のゲート電位ＶG116は、ソー
ス−ゲート間の寄生容量のカップリングによって引き上
げられているので、ソースとゲートとの電位差が小さ
く、ワード線ＷＬ103 の電位が上がり始めてから゛
Ｈ+ ″に達するまでに時間がかかる。上記のような問題
点を克服するため、ワード線駆動トランジスタをＰ型Ｍ
ＯＳトランジスタで構成した回路方式がある。この回路
を図１０に示す。同図にはメモリセル120 ，ワード線駆
動回路121 ，ＮＡＮＤ回路122 ，ワード線ＷＬ123 ，ビ
ット線ＢＬ124 ，ワード線専用電位発生回路125 が示さ
れている。メモリセル120 はＮ型ＭＯＳキャパシタ126
とＮ型ＭＯＳトランジスタ127 からなっている。また、
ワード線駆動回路121 は、ソースがワード線専用電位発
生回路125 に接続されたＰ型ＭＯＳトランジスタ129 ，
130 と、ドレインがＰ型ＭＯＳトランジスタ129 のゲー
トとＰ型ＭＯＳトランジスタ130 のドレインとに接続さ
れ、ソースが接地電位Ｖssに接続され、ゲートがＮＡＮ
Ｄ回路122 の出力に接続されたＮ型ＭＯＳトランジスタ
132 と、ソース・ドレインのうち一方がＮＡＮＤ回路12
2 の出力に接続され、他方がＰ型ＭＯＳトランジスタ13
0 のゲートとＰ型ＭＯＳトランジスタ129 のドレインと
に接続され、ゲートが正電源電位Ｖccに接続されたＮ型
ＭＯＳトランジスタ133 とからなっている。同図の回路
において、ワード線専用電位発生回路125 は、高電圧に
固定されたワード線専用電位ＶＷＬ145 を常にワード線
駆動回路121 に伝える。なお、ここではＰ型ＭＯＳトラ
ンジスタ129 とＰ型ＭＯＳトランジスタ130 とをワード
線駆動トランジスタとし、ＶＷＬは、メモリセル120 の
トランスファーゲートのしきい値電圧ＶTH2 とするとき
Ｖcc＋ＶTH2 以上の電位すなわち゛Ｈ+ ″に等しいとす
る。
ド線駆動トランジスタ110 のゲート電位ＶG116は、ソー
ス−ゲート間の寄生容量のカップリングによって引き上
げられているので、ソースとゲートとの電位差が小さ
く、ワード線ＷＬ103 の電位が上がり始めてから゛
Ｈ+ ″に達するまでに時間がかかる。上記のような問題
点を克服するため、ワード線駆動トランジスタをＰ型Ｍ
ＯＳトランジスタで構成した回路方式がある。この回路
を図１０に示す。同図にはメモリセル120 ，ワード線駆
動回路121 ，ＮＡＮＤ回路122 ，ワード線ＷＬ123 ，ビ
ット線ＢＬ124 ，ワード線専用電位発生回路125 が示さ
れている。メモリセル120 はＮ型ＭＯＳキャパシタ126
とＮ型ＭＯＳトランジスタ127 からなっている。また、
ワード線駆動回路121 は、ソースがワード線専用電位発
生回路125 に接続されたＰ型ＭＯＳトランジスタ129 ，
130 と、ドレインがＰ型ＭＯＳトランジスタ129 のゲー
トとＰ型ＭＯＳトランジスタ130 のドレインとに接続さ
れ、ソースが接地電位Ｖssに接続され、ゲートがＮＡＮ
Ｄ回路122 の出力に接続されたＮ型ＭＯＳトランジスタ
132 と、ソース・ドレインのうち一方がＮＡＮＤ回路12
2 の出力に接続され、他方がＰ型ＭＯＳトランジスタ13
0 のゲートとＰ型ＭＯＳトランジスタ129 のドレインと
に接続され、ゲートが正電源電位Ｖccに接続されたＮ型
ＭＯＳトランジスタ133 とからなっている。同図の回路
において、ワード線専用電位発生回路125 は、高電圧に
固定されたワード線専用電位ＶＷＬ145 を常にワード線
駆動回路121 に伝える。なお、ここではＰ型ＭＯＳトラ
ンジスタ129 とＰ型ＭＯＳトランジスタ130 とをワード
線駆動トランジスタとし、ＶＷＬは、メモリセル120 の
トランスファーゲートのしきい値電圧ＶTH2 とするとき
Ｖcc＋ＶTH2 以上の電位すなわち゛Ｈ+ ″に等しいとす
る。
【０００７】この回路の特徴は、昇圧することによって
ワード線専用の高電位ＶＷＬ145 を発生するワード線専
用電位発生回路125 が設けられていることである。以
下、図１０と図11とを用いてその動作を説明する。
ワード線専用の高電位ＶＷＬ145 を発生するワード線専
用電位発生回路125 が設けられていることである。以
下、図１０と図11とを用いてその動作を説明する。
【０００８】／ＲＡＳ144 が立ち下がりローアドレスAd
d145が認識され、ＮＡＮＤ回路122の出力が゛Ｌ″にな
ると同時に、ワード線駆動トランジスタであるＰ型ＭＯ
Ｓトランジスタ130 のゲート電位ＶG146も゛Ｌ″にな
り、このＰ型ＭＯＳトランジスタ130 がオン状態にな
る。すると、このＰ型ＭＯＳトランジスタ130 には、ワ
ード線電位発生回路125 から、常に高電圧のワード線専
用電位ＶＷＬ147 が与えられているのでワード線ＷＬ12
3 の電位がＶＷＬまで上がる。このように、図１０の回
路では、ローアドレスが認識されるだけでワード線ＷＬ
123 を十分な電圧レベルに引き上げることができるた
め、図８の回路を用いた場合よりも高速な動作が期待で
きる。しかしながら、この回路方式には以下に示すよう
な問題点がある。
d145が認識され、ＮＡＮＤ回路122の出力が゛Ｌ″にな
ると同時に、ワード線駆動トランジスタであるＰ型ＭＯ
Ｓトランジスタ130 のゲート電位ＶG146も゛Ｌ″にな
り、このＰ型ＭＯＳトランジスタ130 がオン状態にな
る。すると、このＰ型ＭＯＳトランジスタ130 には、ワ
ード線電位発生回路125 から、常に高電圧のワード線専
用電位ＶＷＬ147 が与えられているのでワード線ＷＬ12
3 の電位がＶＷＬまで上がる。このように、図１０の回
路では、ローアドレスが認識されるだけでワード線ＷＬ
123 を十分な電圧レベルに引き上げることができるた
め、図８の回路を用いた場合よりも高速な動作が期待で
きる。しかしながら、この回路方式には以下に示すよう
な問題点がある。
【０００９】一般的に、ＭＯＳ素子のソース−ゲート間
あるいはドレイン−ゲート間に４乃至６MV/cm 以上の高
電界が印加されると、ゲート酸化膜の劣化が激しく、Ｍ
ＯＳ素子の長期的信頼性を著しく低下させることが知ら
れている。一方、現在では、ＭＯＳ素子微細化が進むに
連れて、ゲート酸化膜も薄膜化される傾向にある。この
ため、ゲート酸化膜の長期的信頼性を確保する目的で、
ＬＳＩ（大規模集積回路）の電源電圧そのものを下げよ
うとする試みがなされている。ところで、前途のよう
に、この回路の特徴は、ワード線へ与える専用電位ＶＷ
Ｌ147 の発生回路により、常にワード線駆動トランジス
タのソースにＶＷＬ（゛Ｈ+ ″）という高電圧を供給し
ていることである。このため、当然の如く、図８の回路
を用いた場合に比べてゲート酸化膜の劣化が激しく、素
子の長期的信頼性の確保が難しくなる。
あるいはドレイン−ゲート間に４乃至６MV/cm 以上の高
電界が印加されると、ゲート酸化膜の劣化が激しく、Ｍ
ＯＳ素子の長期的信頼性を著しく低下させることが知ら
れている。一方、現在では、ＭＯＳ素子微細化が進むに
連れて、ゲート酸化膜も薄膜化される傾向にある。この
ため、ゲート酸化膜の長期的信頼性を確保する目的で、
ＬＳＩ（大規模集積回路）の電源電圧そのものを下げよ
うとする試みがなされている。ところで、前途のよう
に、この回路の特徴は、ワード線へ与える専用電位ＶＷ
Ｌ147 の発生回路により、常にワード線駆動トランジス
タのソースにＶＷＬ（゛Ｈ+ ″）という高電圧を供給し
ていることである。このため、当然の如く、図８の回路
を用いた場合に比べてゲート酸化膜の劣化が激しく、素
子の長期的信頼性の確保が難しくなる。
【００１０】
【発明が解決しようとする課題】本発明は、上記のよう
な従来技術の問題点に鑑み成されたもので、その目的
は、ワード線の選択が高速で、かつ、ゲート酸化膜の長
期的信頼性を損なわないワード線駆動回路方式の半導体
記憶装置を提供することにある。
な従来技術の問題点に鑑み成されたもので、その目的
は、ワード線の選択が高速で、かつ、ゲート酸化膜の長
期的信頼性を損なわないワード線駆動回路方式の半導体
記憶装置を提供することにある。
【００１１】
【問題を解決するための手段】上記目的は、電位発生回
路を備えた半導体記憶装置において、前記電位発生回路
は、入力端子に制御信号が与えられる充電回路と、第１
の端子が前記充電回路の出力端子に接続されたキャパシ
タと、第１の端子とバックゲートとが前記キャパシタの
第２の端子に接続され、ゲートが前記充電回路の入力端
子に接続された第１のＰ型ＭＯＳトランジスタと、第１
の端子が前記第１のＰ型ＭＯＳトランジスタの第２の端
子に接続され、第２の端子が前記正電源電位よりも低い
基準電位に接続され、ゲートが前記充電回路の出力端子
に接続された第１のＮ型ＭＯＳトランジスタと、第１の
端子とバックゲートとが前記キャパシタの第２の端子に
接続され、第２の端子が前記正電源電位に接続され、ゲ
ートが前記第１のＰ型ＭＯＳトランジスタの第２の端子
と前記第１のＮ型ＭＯＳトランジスタの第１の端子とに
接続された第２のＰ型ＭＯＳトランジスタ、とを有し、
前記キャパシタの第２の電極を出力とすること、を特徴
とする半導体記憶装置により達成される。
路を備えた半導体記憶装置において、前記電位発生回路
は、入力端子に制御信号が与えられる充電回路と、第１
の端子が前記充電回路の出力端子に接続されたキャパシ
タと、第１の端子とバックゲートとが前記キャパシタの
第２の端子に接続され、ゲートが前記充電回路の入力端
子に接続された第１のＰ型ＭＯＳトランジスタと、第１
の端子が前記第１のＰ型ＭＯＳトランジスタの第２の端
子に接続され、第２の端子が前記正電源電位よりも低い
基準電位に接続され、ゲートが前記充電回路の出力端子
に接続された第１のＮ型ＭＯＳトランジスタと、第１の
端子とバックゲートとが前記キャパシタの第２の端子に
接続され、第２の端子が前記正電源電位に接続され、ゲ
ートが前記第１のＰ型ＭＯＳトランジスタの第２の端子
と前記第１のＮ型ＭＯＳトランジスタの第１の端子とに
接続された第２のＰ型ＭＯＳトランジスタ、とを有し、
前記キャパシタの第２の電極を出力とすること、を特徴
とする半導体記憶装置により達成される。
【００１２】
【作用】上記の半導体装置においては、ワード線へ電位
を伝達するワード線駆動回路のＭＯＳトランジスタのソ
ース−ドレイン間、あるいはソース−ゲート間の電位差
を、メモリセル群が選択されていないときにはメモリセ
ル群が選択されているときよりも小さくすることによ
り、ゲート酸化膜の劣化を阻止することが可能となる。
また、メモリセル群が選択されていないとき、ワード線
電位制御手段がワード線駆動回路へ与えるワード線駆動
制御信号の電位は、正電源電位に保たれるので、ワード
線選択の高速性を損なうことがない。
を伝達するワード線駆動回路のＭＯＳトランジスタのソ
ース−ドレイン間、あるいはソース−ゲート間の電位差
を、メモリセル群が選択されていないときにはメモリセ
ル群が選択されているときよりも小さくすることによ
り、ゲート酸化膜の劣化を阻止することが可能となる。
また、メモリセル群が選択されていないとき、ワード線
電位制御手段がワード線駆動回路へ与えるワード線駆動
制御信号の電位は、正電源電位に保たれるので、ワード
線選択の高速性を損なうことがない。
【００１３】
【実施例】以下、図面を参照して、本発明に係る半導体
記憶装置について説明する。
記憶装置について説明する。
【００１４】まず、第１の実施例について、図１乃至図
３を参照して説明する。図１には、メモリセル10，ワー
ド線駆動回路11，ＮＡＮＤ回路12，ワード線ＷＬ13，ビ
ット線ＢＬ14，ワード線電位制御手段15が示されてい
る。メモリセル10はＮ型ＭＯＳキャパシタ16とトランス
ファーゲートであるＮ型ＭＯＳトランジスタ17とからな
っている。また、ワード線駆動回路11は、ソースがワー
ド線電位制御手段15に接続されたＰ型ＭＯＳトランジス
タ19，20と、ドレインがＰ型ＭＯＳトランジスタ19のゲ
ートとＰ型ＭＯＳトランジスタ20のドレインとに接続さ
れ、ソースが接地電位Ｖssに接続され、ゲートがＮＡＮ
Ｄ回路12の出力に接続されたＮ型ＭＯＳトランジスタ22
と、ソース・ドレインのうち一方がＮＡＮＤ回路12の出
力に接続され、他方がＰ型ＭＯＳトランジスタ20のゲー
トとＰ型ＭＯＳトランジスタ19のドレインとに接続さ
れ、ゲートが正電源電位Ｖccに接続されたＮ型ＭＯＳト
ランジスタ23とからなっている。なお、上記のＰ型ＭＯ
Ｓトランジスタ19，20をワード線駆動トランジスタと呼
ぶことにする。ＮＡＮＤ回路12には、ローアドレスが入
力されているが、（ＮＡＮＤ回路12は、アドレスをデー
コードするものであり、）チップのアドレスピンに入力
されるローアドレスそのものではない。
３を参照して説明する。図１には、メモリセル10，ワー
ド線駆動回路11，ＮＡＮＤ回路12，ワード線ＷＬ13，ビ
ット線ＢＬ14，ワード線電位制御手段15が示されてい
る。メモリセル10はＮ型ＭＯＳキャパシタ16とトランス
ファーゲートであるＮ型ＭＯＳトランジスタ17とからな
っている。また、ワード線駆動回路11は、ソースがワー
ド線電位制御手段15に接続されたＰ型ＭＯＳトランジス
タ19，20と、ドレインがＰ型ＭＯＳトランジスタ19のゲ
ートとＰ型ＭＯＳトランジスタ20のドレインとに接続さ
れ、ソースが接地電位Ｖssに接続され、ゲートがＮＡＮ
Ｄ回路12の出力に接続されたＮ型ＭＯＳトランジスタ22
と、ソース・ドレインのうち一方がＮＡＮＤ回路12の出
力に接続され、他方がＰ型ＭＯＳトランジスタ20のゲー
トとＰ型ＭＯＳトランジスタ19のドレインとに接続さ
れ、ゲートが正電源電位Ｖccに接続されたＮ型ＭＯＳト
ランジスタ23とからなっている。なお、上記のＰ型ＭＯ
Ｓトランジスタ19，20をワード線駆動トランジスタと呼
ぶことにする。ＮＡＮＤ回路12には、ローアドレスが入
力されているが、（ＮＡＮＤ回路12は、アドレスをデー
コードするものであり、）チップのアドレスピンに入力
されるローアドレスそのものではない。
【００１５】ワード線電位制御手段15は、ワード線駆動
トランジスタであるＰ型ＭＯＳトランジスタ19，20のソ
ース電位ＶWDRV18を制御するために設けられている。こ
のワード線電位制御手段15は、ワード線ＷＬ13が選択さ
れたときのみワード線駆動トランジスタのソースに、正
電源電位Ｖccより高い電位を与える。ワード線電位制御
手段15は、／ＲＡＳ24を反転するインバータ25、このイ
ンバータ25の出力に接続されたキャパシタ26，ソース・
ドレインのうち一方と基板とがキャパシタ26に接続さ
れ、ゲートが／ＲＡＳ24に接続されたＰ型ＭＯＳトラン
ジスタ27，ソース・ドレインのうち一方が接地電位Ｖss
に接続され、ゲートが入力／ＲＡＳ24に接続されたＮ型
ＭＯＳトランジスタ28，ゲートがＰ型ＭＯＳトランジス
タ27とＮ型ＭＯＳトランジスタ28とに接続され、ソース
・ドレインのうち一方と基板とがキャパシタ26に接続さ
れ、他方が正電源電位Ｖccに接続されたＰ型ＭＯＳトラ
ンジスタ29とからなっている。
トランジスタであるＰ型ＭＯＳトランジスタ19，20のソ
ース電位ＶWDRV18を制御するために設けられている。こ
のワード線電位制御手段15は、ワード線ＷＬ13が選択さ
れたときのみワード線駆動トランジスタのソースに、正
電源電位Ｖccより高い電位を与える。ワード線電位制御
手段15は、／ＲＡＳ24を反転するインバータ25、このイ
ンバータ25の出力に接続されたキャパシタ26，ソース・
ドレインのうち一方と基板とがキャパシタ26に接続さ
れ、ゲートが／ＲＡＳ24に接続されたＰ型ＭＯＳトラン
ジスタ27，ソース・ドレインのうち一方が接地電位Ｖss
に接続され、ゲートが入力／ＲＡＳ24に接続されたＮ型
ＭＯＳトランジスタ28，ゲートがＰ型ＭＯＳトランジス
タ27とＮ型ＭＯＳトランジスタ28とに接続され、ソース
・ドレインのうち一方と基板とがキャパシタ26に接続さ
れ、他方が正電源電位Ｖccに接続されたＰ型ＭＯＳトラ
ンジスタ29とからなっている。
【００１６】次に、図１および図２を用いて上記の回路
の動作を説明する。なお、メモリセル10のトランスファ
ーゲートのしきい値電圧をＶTH2 とするとき、Ｖcc＋Ｖ
TH2以上の電位を゛Ｈ+ ″と記述することにする。
の動作を説明する。なお、メモリセル10のトランスファ
ーゲートのしきい値電圧をＶTH2 とするとき、Ｖcc＋Ｖ
TH2以上の電位を゛Ｈ+ ″と記述することにする。
【００１７】／ＲＡＳ24がハイレベル（正電源電位Ｖcc
に相当する電位であり、以下、゛Ｈ″と記述する）のと
き、すなわちメモリがアクセスされていないときには、
ワード線駆動トランジスタ19，20のソース電位ＶWDRV18
は、゛Ｈ″すなわち正電源電位Ｖccに保たれる。あるメ
モリセルにアクセスするために／ＲＡＳ24が゛Ｌ″にな
ると、ワード線電位制御手段15にはキャパシタ26が挿入
されているので、ワード線駆動トランジスタ19，20のソ
ース電位ＶWDRV18が゛Ｈ+ ″にまで昇圧される。次に認
識されたローアドレスＡｄｄ30がローデコーダに送ら
れ、ローデコーダの中でそのローアドレスＡｄｄ30に対
応したＮＡＮＤ回路12の出力が゛Ｌ″になると同時に、
ワード線駆動トランジスタであるＰ型ＭＯＳトランジス
タ20のゲート電位ＶG31 も゛Ｌ″になる。この結果、Ｐ
型ＭＯＳトランジスタ20がオン状態に、Ｐ型ＭＯＳトラ
ンジスタ19がオフ状態になり、ワード線ＷＬ13の電位が
゛Ｈ+ ″に上昇する。書き込み動作あるいは読み出し動
作が終了すると、Ｐ型ＭＯＳトランジスタ19がオン状態
に、Ｐ型ＭＯＳトランジスタ20がオフ状態になり、ワー
ド線ＷＬ13の電位が゛Ｌ″に戻され、この後Ｐ型ＭＯＳ
トランジスタ19，20のソース電位すなわちＶWDRV18が゛
Ｈ″に戻される。また、ビット線ＢＬ14のプリチャージ
電位が、１／２Ｖccでかつ、ＶTH2 ＜Ｖccとなっている
ＤＲＡＭやＶssプリチャージのＤＲＡＭでは、図３に示
すように、遅延させた／ＲＡＳを利用してローアドレス
30が決定してから（ローアドレス30がローデコーダに送
られてから）ワード線駆動トランジスタであるＰ型ＭＯ
Ｓトランジスタ19，20のソース電位ＶWDRV18を゛Ｈ+ ″
にまで昇圧することも可能である。なぜならば、このよ
うな場合には、ローアドレス30が決定してワード線ＷＬ
13の電位がＶccすなわち゛Ｈ″まで上がれば、メモリセ
ルに蓄積された電荷をビット線に伝達して読み出すこと
は可能であり、メモリセルにＶccの電位をリストアする
ときのみワード線駆動トランジスタであるＰ型ＭＯＳト
ランジスタ19，20のソース電位ＶWDRVを゛Ｈ+ ″にまで
昇圧すれば良いからである。なお、この場合には、イン
バータ25へ遅延回路（図示せず）等を介して／ＲＡＳ24
を入力してもよい。
に相当する電位であり、以下、゛Ｈ″と記述する）のと
き、すなわちメモリがアクセスされていないときには、
ワード線駆動トランジスタ19，20のソース電位ＶWDRV18
は、゛Ｈ″すなわち正電源電位Ｖccに保たれる。あるメ
モリセルにアクセスするために／ＲＡＳ24が゛Ｌ″にな
ると、ワード線電位制御手段15にはキャパシタ26が挿入
されているので、ワード線駆動トランジスタ19，20のソ
ース電位ＶWDRV18が゛Ｈ+ ″にまで昇圧される。次に認
識されたローアドレスＡｄｄ30がローデコーダに送ら
れ、ローデコーダの中でそのローアドレスＡｄｄ30に対
応したＮＡＮＤ回路12の出力が゛Ｌ″になると同時に、
ワード線駆動トランジスタであるＰ型ＭＯＳトランジス
タ20のゲート電位ＶG31 も゛Ｌ″になる。この結果、Ｐ
型ＭＯＳトランジスタ20がオン状態に、Ｐ型ＭＯＳトラ
ンジスタ19がオフ状態になり、ワード線ＷＬ13の電位が
゛Ｈ+ ″に上昇する。書き込み動作あるいは読み出し動
作が終了すると、Ｐ型ＭＯＳトランジスタ19がオン状態
に、Ｐ型ＭＯＳトランジスタ20がオフ状態になり、ワー
ド線ＷＬ13の電位が゛Ｌ″に戻され、この後Ｐ型ＭＯＳ
トランジスタ19，20のソース電位すなわちＶWDRV18が゛
Ｈ″に戻される。また、ビット線ＢＬ14のプリチャージ
電位が、１／２Ｖccでかつ、ＶTH2 ＜Ｖccとなっている
ＤＲＡＭやＶssプリチャージのＤＲＡＭでは、図３に示
すように、遅延させた／ＲＡＳを利用してローアドレス
30が決定してから（ローアドレス30がローデコーダに送
られてから）ワード線駆動トランジスタであるＰ型ＭＯ
Ｓトランジスタ19，20のソース電位ＶWDRV18を゛Ｈ+ ″
にまで昇圧することも可能である。なぜならば、このよ
うな場合には、ローアドレス30が決定してワード線ＷＬ
13の電位がＶccすなわち゛Ｈ″まで上がれば、メモリセ
ルに蓄積された電荷をビット線に伝達して読み出すこと
は可能であり、メモリセルにＶccの電位をリストアする
ときのみワード線駆動トランジスタであるＰ型ＭＯＳト
ランジスタ19，20のソース電位ＶWDRVを゛Ｈ+ ″にまで
昇圧すれば良いからである。なお、この場合には、イン
バータ25へ遅延回路（図示せず）等を介して／ＲＡＳ24
を入力してもよい。
【００１８】このように、図１に示した回路では、ワー
ド線電位制御手段15を設けていることにより、メモリセ
ルがアクセスされたときのみワード線駆動トランジスタ
に゛Ｈ+ ″という高電圧を印加しているので、ワード線
駆動トランジスタのゲート酸化膜の劣化を阻止すること
ができる。なお、メモリセルが選択されていないとき
に、ワード線駆動トランジスタのソース電位ＶWDRVを、
必ずしも正電源電位Ｖccにしておく必要はなく、Ｖcc以
下で、かつトランスファーゲートのトランジスタのしき
い値電圧以上にしておけば、セルへのアクセスが必要な
ときにワード線の電位を瞬時に引き上げることができ
る。
ド線電位制御手段15を設けていることにより、メモリセ
ルがアクセスされたときのみワード線駆動トランジスタ
に゛Ｈ+ ″という高電圧を印加しているので、ワード線
駆動トランジスタのゲート酸化膜の劣化を阻止すること
ができる。なお、メモリセルが選択されていないとき
に、ワード線駆動トランジスタのソース電位ＶWDRVを、
必ずしも正電源電位Ｖccにしておく必要はなく、Ｖcc以
下で、かつトランスファーゲートのトランジスタのしき
い値電圧以上にしておけば、セルへのアクセスが必要な
ときにワード線の電位を瞬時に引き上げることができ
る。
【００１９】また、本実施例においては、ワード線駆動
トランジスタをＰ型ＭＯＳトランジスタで、メモリセル
をＮ型ＭＯＳ素子で実現したが、ワード線駆動トランジ
スタをＮ型ＭＯＳトランジスタで、メモリセルをＰ型Ｍ
ＯＳ素子で実現してもよい。この場合には、メモリセル
が選択されていないときに、ワード線駆動トランジスタ
のソース電位を、接地電位Ｖssにしておけばよい。な
お、この場合もメモリセルが選択されていないときに、
ワード線駆動トランジスタのソース電位ＶWDRVを、必ず
しも接地電位Ｖssにしておく必要はなく、Ｖss以上でか
つトランスファーゲートのトランジスタのしきい値電圧
以下にしておけば、セルへのアクセスが必要なときにワ
ード線の電位を瞬時に引き上げることができる。
トランジスタをＰ型ＭＯＳトランジスタで、メモリセル
をＮ型ＭＯＳ素子で実現したが、ワード線駆動トランジ
スタをＮ型ＭＯＳトランジスタで、メモリセルをＰ型Ｍ
ＯＳ素子で実現してもよい。この場合には、メモリセル
が選択されていないときに、ワード線駆動トランジスタ
のソース電位を、接地電位Ｖssにしておけばよい。な
お、この場合もメモリセルが選択されていないときに、
ワード線駆動トランジスタのソース電位ＶWDRVを、必ず
しも接地電位Ｖssにしておく必要はなく、Ｖss以上でか
つトランスファーゲートのトランジスタのしきい値電圧
以下にしておけば、セルへのアクセスが必要なときにワ
ード線の電位を瞬時に引き上げることができる。
【００２０】ところで、ＤＲＡＭの高集積化が進めば進
むほど動作時の消費電流を抑えることが困難になってき
ており、最近では、セルアレイを複数のブロックに分割
し、動作時には一部分のみを活性化させてビット線の充
放電電流を抑える方式が用いられるようになっている。
そこで、この方式を用いたメモリセルに本発明を適用し
た場合について第２の実施例として、図４乃至図６を参
照して説明する。
むほど動作時の消費電流を抑えることが困難になってき
ており、最近では、セルアレイを複数のブロックに分割
し、動作時には一部分のみを活性化させてビット線の充
放電電流を抑える方式が用いられるようになっている。
そこで、この方式を用いたメモリセルに本発明を適用し
た場合について第２の実施例として、図４乃至図６を参
照して説明する。
【００２１】図４には、メモリセル40，ワード線駆動回
路41，ＮＡＮＤ回路42，42，ワード線ＷＬ43，ビット線
ＢＬ44，ワード線電位制御手段45が示されている。メモ
リセル40はＮ型ＭＯＳキャパシタ46とトランスファーゲ
ートであるＮ型ＭＯＳトランジスタ47とからなってい
る。また、ワード線駆動回路41は、ソースにワード線電
位制御手段45の出力が接続されたＰ型ＭＯＳトランジス
タ49，50と、ドレインがＰ型ＭＯＳトランジスタ49のゲ
ートとＰ型ＭＯＳトランジスタ50のドレインとに接続さ
れ、ソースが接地電位Ｖssに接続され、ゲートがＮＡＮ
Ｄ回路42の出力に接続されたＮ型ＭＯＳトランジスタ52
と、ソース・ドレインのうち一方がＮ型ＭＯＳトランジ
スタ52のゲートに接続され、他方がＰ型ＭＯＳトランジ
スタ50のゲートとＰ型ＭＯＳトランジスタ49のドレイン
とに接続され、ゲートが正電源電位Vcc に接続されたＮ
型ＭＯＳトランジスタ53からなっている。なお、上記の
Ｐ型ＭＯＳトランジスタ49，50をワード線駆動トランジ
スタと呼ぶことにする。また、メモリセル40のトランス
ファーゲートのしきい値電圧をＶTH2 とするとき、Vcc
＋ＶTH2 以上の電位を゛Ｈ+ ″と記述することにする。
同図の回路は、動作時に活性化されるセルアレイに属す
るワード線駆動トランジスタのみに対し、そのソース電
位を゛Ｈ+ ″にまで上昇させる回路である。ワード線電
位制御手段45は、ブロック活性化手段45' と、／ＲＡＳ
54を反転するインバータ55，このインバータ55の出力に
接続されたキャパシタ56，ソース・ドレインのうち一方
と基板とがキャパシタ56に接続され、ゲートが／ＲＡＳ
54に接続されたＰ型ＭＯＳトランジスタ57，ソース・ド
レインのうち一方が接地電位Ｖssに接続され、ゲートが
／ＲＡＳ54に接続されたＮ型ＭＯＳトランジスタ58，ゲ
ートがＰ型ＭＯＳトランジスタ57とＮ型ＭＯＳトランジ
スタ58とに接続され、ソース・ドレインのうち一方と基
板とがキャパシタ56に接続され、他方が正電源電位Ｖｃ
ｃに接続されたＰＭＯＳトランジスタ59とからなってい
る。ワード線電位制御手段45の中に設けられたブロック
活性化手段45' は、アクセスすべきセルが属するブロッ
クのみを活性化する働きを持つ。
路41，ＮＡＮＤ回路42，42，ワード線ＷＬ43，ビット線
ＢＬ44，ワード線電位制御手段45が示されている。メモ
リセル40はＮ型ＭＯＳキャパシタ46とトランスファーゲ
ートであるＮ型ＭＯＳトランジスタ47とからなってい
る。また、ワード線駆動回路41は、ソースにワード線電
位制御手段45の出力が接続されたＰ型ＭＯＳトランジス
タ49，50と、ドレインがＰ型ＭＯＳトランジスタ49のゲ
ートとＰ型ＭＯＳトランジスタ50のドレインとに接続さ
れ、ソースが接地電位Ｖssに接続され、ゲートがＮＡＮ
Ｄ回路42の出力に接続されたＮ型ＭＯＳトランジスタ52
と、ソース・ドレインのうち一方がＮ型ＭＯＳトランジ
スタ52のゲートに接続され、他方がＰ型ＭＯＳトランジ
スタ50のゲートとＰ型ＭＯＳトランジスタ49のドレイン
とに接続され、ゲートが正電源電位Vcc に接続されたＮ
型ＭＯＳトランジスタ53からなっている。なお、上記の
Ｐ型ＭＯＳトランジスタ49，50をワード線駆動トランジ
スタと呼ぶことにする。また、メモリセル40のトランス
ファーゲートのしきい値電圧をＶTH2 とするとき、Vcc
＋ＶTH2 以上の電位を゛Ｈ+ ″と記述することにする。
同図の回路は、動作時に活性化されるセルアレイに属す
るワード線駆動トランジスタのみに対し、そのソース電
位を゛Ｈ+ ″にまで上昇させる回路である。ワード線電
位制御手段45は、ブロック活性化手段45' と、／ＲＡＳ
54を反転するインバータ55，このインバータ55の出力に
接続されたキャパシタ56，ソース・ドレインのうち一方
と基板とがキャパシタ56に接続され、ゲートが／ＲＡＳ
54に接続されたＰ型ＭＯＳトランジスタ57，ソース・ド
レインのうち一方が接地電位Ｖssに接続され、ゲートが
／ＲＡＳ54に接続されたＮ型ＭＯＳトランジスタ58，ゲ
ートがＰ型ＭＯＳトランジスタ57とＮ型ＭＯＳトランジ
スタ58とに接続され、ソース・ドレインのうち一方と基
板とがキャパシタ56に接続され、他方が正電源電位Ｖｃ
ｃに接続されたＰＭＯＳトランジスタ59とからなってい
る。ワード線電位制御手段45の中に設けられたブロック
活性化手段45' は、アクセスすべきセルが属するブロッ
クのみを活性化する働きを持つ。
【００２２】このブロック活性化手段45' は、ソースが
ＰＭＯＳトランジスタ59に接続されたＰ型ＭＯＳトラン
ジスタ60，61と、ドレインがＰ型ＭＯＳトランジスタ60
のゲートとＰ型ＭＯＳトランジスタ61のドレインとに接
続され、ソースが接地電位Ｖssに固定され、ゲートがＮ
ＡＮＤ回路42' の出力に接続されたＮ型ＭＯＳトランジ
スタ62と、ソース・ドレインのうち一方がＮ型ＭＯＳト
ランジスタ62のゲートに接続され、他方がＰ型ＭＯＳト
ランジスタ61のゲートとＰ型ＭＯＳトランジスタ60のド
レインとに接続され、ゲートが正電源電位Ｖccに接続さ
れたＮ型ＭＯＳトランジスタ63と、ゲートがＰ型ＭＯＳ
トランジスタ60のゲートとＰ型ＭＯＳトランジスタ61の
ドレインとＮ型ＭＯＳトランジスタ62のドレインとに接
続され、基板とソース・ドレインのうちの一方とがＰＭ
ＯＳトランジスタ59に接続され、他方がワード線駆動回
路41に接続されるＰ型ＭＯＳトランジスタ64と、ゲート
がＰ型ＭＯＳトランジスタ60のドレインとＰ型ＭＯＳト
ランジスタ61のゲートとＮ型ＭＯＳトランジスタ63とに
接続され、基板とソース・ドレインのうち一方とがワー
ド線駆動回路41に接続され、他方が正電源電位Ｖccに接
続されるＰ型ＭＯＳトランジスタ65とからなる。なお、
ＮＡＮＤ回路42' の出力は、インバータ66を介してＮＡ
ＮＤ回路42へ入力されている。
ＰＭＯＳトランジスタ59に接続されたＰ型ＭＯＳトラン
ジスタ60，61と、ドレインがＰ型ＭＯＳトランジスタ60
のゲートとＰ型ＭＯＳトランジスタ61のドレインとに接
続され、ソースが接地電位Ｖssに固定され、ゲートがＮ
ＡＮＤ回路42' の出力に接続されたＮ型ＭＯＳトランジ
スタ62と、ソース・ドレインのうち一方がＮ型ＭＯＳト
ランジスタ62のゲートに接続され、他方がＰ型ＭＯＳト
ランジスタ61のゲートとＰ型ＭＯＳトランジスタ60のド
レインとに接続され、ゲートが正電源電位Ｖccに接続さ
れたＮ型ＭＯＳトランジスタ63と、ゲートがＰ型ＭＯＳ
トランジスタ60のゲートとＰ型ＭＯＳトランジスタ61の
ドレインとＮ型ＭＯＳトランジスタ62のドレインとに接
続され、基板とソース・ドレインのうちの一方とがＰＭ
ＯＳトランジスタ59に接続され、他方がワード線駆動回
路41に接続されるＰ型ＭＯＳトランジスタ64と、ゲート
がＰ型ＭＯＳトランジスタ60のドレインとＰ型ＭＯＳト
ランジスタ61のゲートとＮ型ＭＯＳトランジスタ63とに
接続され、基板とソース・ドレインのうち一方とがワー
ド線駆動回路41に接続され、他方が正電源電位Ｖccに接
続されるＰ型ＭＯＳトランジスタ65とからなる。なお、
ＮＡＮＤ回路42' の出力は、インバータ66を介してＮＡ
ＮＤ回路42へ入力されている。
【００２３】次に、図４と図５とを用いて上記の回路の
動作を説明する。なお、以下においては、Ｐ型ＭＯＳト
ランジスタ49，50のソース電位をＶWDRV-n70，ブロック
活性化手段45' のＰ型ＭＯＳトランジスタ60，61のソー
ス電位をＶWDRV71とする。
動作を説明する。なお、以下においては、Ｐ型ＭＯＳト
ランジスタ49，50のソース電位をＶWDRV-n70，ブロック
活性化手段45' のＰ型ＭＯＳトランジスタ60，61のソー
ス電位をＶWDRV71とする。
【００２４】／ＲＡＳ54が゛Ｈ″のとき、すなわちメモ
リがアクセスされていないときは、Ｐ型ＭＯＳトランジ
スタ60，61のソース電位ＶWDRV71は、゛Ｈ″すなわち電
源電位Ｖccに保たれ、この結果ワード線駆動トランジス
タであるＰ型ＭＯＳトランジスタ49，50のソース電位Ｖ
WDRV-n70も゛Ｈ″に保たれる。メモリがアクセスされ、
／ＲＡＳ54が゛Ｌ″になると、ワード線電位制御手段45
にはキャパシタ56が挿入されているためにＶWDRV71は゛
Ｈ+ ″にまで昇圧される（ここでは、認識されたローア
ドレスがローデコーダに送られ、ローデコーダの中でそ
のローアドレスに対応したＮＡＮＤ回路の出力が、゛
Ｌ″になる前にＶWDRV71は゛Ｈ+ ″にまで昇圧され
る。）次にローデコーダのＮＡＮＤ回路42' にローアド
レスＡｄｄ80が送られると、セルアレイ中の全ブロック
の中でそのローアドレスＡｄｄ80に対応したブロックの
ワード線駆動回路41にのみ゛Ｈ+ ″が伝えられる。つま
り、ローアドレスＡｄｄ80に対応したブロックのみが活
性化され、活性化されていないブロックのワード線駆動
トランジスタには゛Ｈ+ ″という高電圧が与えられず、
ゲート酸化膜の劣化を阻止する。そして、ローアドレス
Ａｄｄ80に対応したブロックでは、ＮＡＮＤ回路42の出
力が゛Ｌ″になり、ワード線駆動トランジスタであるＰ
型ＭＯＳトランジスタ50のゲート電位ＶGn81が゛Ｌ″に
なる。この結果、Ｐ型ＭＯＳトランジスタ50がオン状態
に、Ｐ型ＭＯＳトランジスタ49がオフ状態になり、ワー
ド線ＷＬ43の電位が゛Ｈ+ ″に引き上げられる。書き込
み動作あるいは読み出し動作が終了すると、Ｐ型ＭＯＳ
トランジスタ49がオン状態、Ｐ型ＭＯＳトランジスタ50
がオフ状態になり、ワード線ＷＬ43の電位が゛Ｌ″に戻
され、この後、Ｐ型ＭＯＳトランジスタ49，50のソース
電位すなわちＶWDRV-n70が゛Ｈ″に戻される。
リがアクセスされていないときは、Ｐ型ＭＯＳトランジ
スタ60，61のソース電位ＶWDRV71は、゛Ｈ″すなわち電
源電位Ｖccに保たれ、この結果ワード線駆動トランジス
タであるＰ型ＭＯＳトランジスタ49，50のソース電位Ｖ
WDRV-n70も゛Ｈ″に保たれる。メモリがアクセスされ、
／ＲＡＳ54が゛Ｌ″になると、ワード線電位制御手段45
にはキャパシタ56が挿入されているためにＶWDRV71は゛
Ｈ+ ″にまで昇圧される（ここでは、認識されたローア
ドレスがローデコーダに送られ、ローデコーダの中でそ
のローアドレスに対応したＮＡＮＤ回路の出力が、゛
Ｌ″になる前にＶWDRV71は゛Ｈ+ ″にまで昇圧され
る。）次にローデコーダのＮＡＮＤ回路42' にローアド
レスＡｄｄ80が送られると、セルアレイ中の全ブロック
の中でそのローアドレスＡｄｄ80に対応したブロックの
ワード線駆動回路41にのみ゛Ｈ+ ″が伝えられる。つま
り、ローアドレスＡｄｄ80に対応したブロックのみが活
性化され、活性化されていないブロックのワード線駆動
トランジスタには゛Ｈ+ ″という高電圧が与えられず、
ゲート酸化膜の劣化を阻止する。そして、ローアドレス
Ａｄｄ80に対応したブロックでは、ＮＡＮＤ回路42の出
力が゛Ｌ″になり、ワード線駆動トランジスタであるＰ
型ＭＯＳトランジスタ50のゲート電位ＶGn81が゛Ｌ″に
なる。この結果、Ｐ型ＭＯＳトランジスタ50がオン状態
に、Ｐ型ＭＯＳトランジスタ49がオフ状態になり、ワー
ド線ＷＬ43の電位が゛Ｈ+ ″に引き上げられる。書き込
み動作あるいは読み出し動作が終了すると、Ｐ型ＭＯＳ
トランジスタ49がオン状態、Ｐ型ＭＯＳトランジスタ50
がオフ状態になり、ワード線ＷＬ43の電位が゛Ｌ″に戻
され、この後、Ｐ型ＭＯＳトランジスタ49，50のソース
電位すなわちＶWDRV-n70が゛Ｈ″に戻される。
【００２５】また、ビット線ＢＬ44のプリチャージ電位
が、１／２Ｖccでかつ、ＶTH2 ＜ＶccとなっているＤＲ
ＡＭや、ＶssプリチャージのＤＲＡＭでは、図６に示す
ように、ローアドレス80を決定した後ワード線駆動トラ
ンジスタであるＰ型ＭＯＳトランジスタ49，50のソース
電位ＶWDRV-n70を゛Ｈ+ ″にまで昇圧することも可能で
ある。
が、１／２Ｖccでかつ、ＶTH2 ＜ＶccとなっているＤＲ
ＡＭや、ＶssプリチャージのＤＲＡＭでは、図６に示す
ように、ローアドレス80を決定した後ワード線駆動トラ
ンジスタであるＰ型ＭＯＳトランジスタ49，50のソース
電位ＶWDRV-n70を゛Ｈ+ ″にまで昇圧することも可能で
ある。
【００２６】このように、図４に示した回路では、ブロ
ック活性化手段45' を介してワード線駆動トランジスタ
に゛Ｈ+ ″を伝えている。このため、活性化されたブロ
ック以外のワード線トランジスタには、゛Ｈ+ ″という
電圧が印加されないため、より効果的にゲート酸化膜の
劣化を阻止することができる。なお、メモリセルが選択
されていないときに、ワード線駆動トランジスタのソー
ス電位ＶWDRV-nあるいは、ブロック活性化手段のＰ型Ｍ
ＯＳトランジスタ60，61のソース電位ＶWDRVを、必ずし
も正電源電位Ｖccにしておく必要はなく、Ｖcc以下で、
かつトランスファーゲートのトランジスタのしきい値電
圧以上にしておけば、セルへのアクセスが必要なときに
ワード線の電位を瞬時に引き上げることができる。
ック活性化手段45' を介してワード線駆動トランジスタ
に゛Ｈ+ ″を伝えている。このため、活性化されたブロ
ック以外のワード線トランジスタには、゛Ｈ+ ″という
電圧が印加されないため、より効果的にゲート酸化膜の
劣化を阻止することができる。なお、メモリセルが選択
されていないときに、ワード線駆動トランジスタのソー
ス電位ＶWDRV-nあるいは、ブロック活性化手段のＰ型Ｍ
ＯＳトランジスタ60，61のソース電位ＶWDRVを、必ずし
も正電源電位Ｖccにしておく必要はなく、Ｖcc以下で、
かつトランスファーゲートのトランジスタのしきい値電
圧以上にしておけば、セルへのアクセスが必要なときに
ワード線の電位を瞬時に引き上げることができる。
【００２７】また、本実施例においては、ワード線トラ
ンジスタをＰ型ＭＯＳトランジスタで、メモリセルをＮ
型ＭＯＳ素子で実現したが、ワード線駆動トランジスタ
をＮ型ＭＯＳトランジスタで、メモリセルをＰ型ＭＯＳ
素子で実現してもよい。この場合には、メモリセルが選
択されていないときに、ワード線駆動トランジスタのソ
ース電位を接地電位Ｖssにしておけばよい。なお、この
場合もメモリセルが選択されていないときに、ワード線
駆動トランジスタのソース電位ＶWDRV-nを、必ずしも接
地電位Ｖssにしておく必要はなく、Ｖss以上で、かつト
ランスファーゲートのトランジスタのしきい値電圧以下
にしておけば、セルへのアクセスが必要なときにワード
線の電位を瞬時に引き上げることができる。さらに、本
発明の実施例としては、上記の２つの回路に限られるも
のではなく、例えば、第３の実施例として、図７に示す
ように、Ｄ（Ｄｅｐｌｅｔｉｏｎ）タイプのＮ型ＭＯＳ
トランジスタ49' ，59' ，65' を用いたものも考えられ
る。なお、同図において、図４に示した回路と同一箇所
については同一番号を付した。
ンジスタをＰ型ＭＯＳトランジスタで、メモリセルをＮ
型ＭＯＳ素子で実現したが、ワード線駆動トランジスタ
をＮ型ＭＯＳトランジスタで、メモリセルをＰ型ＭＯＳ
素子で実現してもよい。この場合には、メモリセルが選
択されていないときに、ワード線駆動トランジスタのソ
ース電位を接地電位Ｖssにしておけばよい。なお、この
場合もメモリセルが選択されていないときに、ワード線
駆動トランジスタのソース電位ＶWDRV-nを、必ずしも接
地電位Ｖssにしておく必要はなく、Ｖss以上で、かつト
ランスファーゲートのトランジスタのしきい値電圧以下
にしておけば、セルへのアクセスが必要なときにワード
線の電位を瞬時に引き上げることができる。さらに、本
発明の実施例としては、上記の２つの回路に限られるも
のではなく、例えば、第３の実施例として、図７に示す
ように、Ｄ（Ｄｅｐｌｅｔｉｏｎ）タイプのＮ型ＭＯＳ
トランジスタ49' ，59' ，65' を用いたものも考えられ
る。なお、同図において、図４に示した回路と同一箇所
については同一番号を付した。
【００２８】
【発明の効果】以上、説明したように、本発明の半導体
記憶装置によれば、ワード線の選択が高速で、かつ、ゲ
ート酸化膜の長期的信頼性を損なわないワード線駆動回
路方式の半導体記憶装置を提供することが可能となる。
記憶装置によれば、ワード線の選択が高速で、かつ、ゲ
ート酸化膜の長期的信頼性を損なわないワード線駆動回
路方式の半導体記憶装置を提供することが可能となる。
【図１】本発明の第１の実施例の方式を示す回路図。
【図２】図１にした方式の動作波形を示す図。
【図３】図１にした方式の動作波形を示す図。
【図４】本発明の第２の実施例の方式を示す回路図。
【図５】図４に示した方式の動作波形を示す図。
【図６】図４に示した方式の動作波形を示す図。
【図７】本発明の第３の実施例の方式を示す回路図。
【図８】従来の技術による方式を示す回路図。
【図９】図８に示した方式の動作波形を示す図。
【図１０】従来の技術による方式を示す回路図。
【図１１】図１０に示した方式の動作波形を示す図。
１０ メモリセル １１ ワード線駆動回路 １２ ＮＡＮＤ回路 １３ ワード線 １４ ビット線 １５ ワード線電位制御回路 １６ Ｎ型ＭＯＳキャパシタ １７ Ｎ型ＭＯＳトランジスタ １８ 第１の電位 １９ Ｐ型ＭＯＳトランジスタ ２０ Ｐ型ＭＯＳトランジスタ ２２ Ｎ型ＭＯＳトランジスタ ２３ Ｐ型ＭＯＳトランジスタ ２４ ／ＲＡＳ ２５ インバータ ２６ キャパシタ ２７ Ｐ型ＭＯＳトランジスタ ２８ Ｎ型ＭＯＳトランジスタ ２９ Ｐ型ＭＯＳトランジスタ
Claims (1)
- 【請求項１】 電位発生回路を備えた半導体記憶装置に
おいて、前記電位発生回路は、 入力端子に制御信号が与えられる充電回路と、 第１の端子が前記充電回路の出力端子に接続されたキャ
パシタと、 第１の端子とバックゲートとが前記キャパシタの第２の
端子に接続され、ゲートが前記充電回路の入力端子に接
続された第１のＰ型ＭＯＳトランジスタと、 第１の端子が前記第１のＰ型ＭＯＳトランジスタの第２
の端子に接続され、第２の端子が前記正電源電位よりも
低い基準電位に接続され、ゲートが前記充電回路の出力
端子に接続された第１のＮ型ＭＯＳトランジスタと、 第１の端子とバックゲートとが前記キャパシタの第２の
端子に接続され、第２の端子が前記正電源電位に接続さ
れ、ゲートが前記第１のＰ型ＭＯＳトランジスタの第２
の端子と前記第１のＮ型ＭＯＳトランジスタの第１の端
子とに接続された第２のＰ型ＭＯＳトランジスタ、とを
有し、 前記キャパシタの第２の電極を出力とすること、を特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7078398A JP2653643B2 (ja) | 1995-03-10 | 1995-03-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7078398A JP2653643B2 (ja) | 1995-03-10 | 1995-03-10 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2239893A Division JPH07111826B2 (ja) | 1990-09-12 | 1990-09-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08129884A true JPH08129884A (ja) | 1996-05-21 |
| JP2653643B2 JP2653643B2 (ja) | 1997-09-17 |
Family
ID=13660923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7078398A Expired - Fee Related JP2653643B2 (ja) | 1995-03-10 | 1995-03-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2653643B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115319A (en) * | 1997-02-14 | 2000-09-05 | Hitachi, Ltd. | Dynamic RAM having word line voltage intermittently boosted in synchronism with an external clock signal |
-
1995
- 1995-03-10 JP JP7078398A patent/JP2653643B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115319A (en) * | 1997-02-14 | 2000-09-05 | Hitachi, Ltd. | Dynamic RAM having word line voltage intermittently boosted in synchronism with an external clock signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2653643B2 (ja) | 1997-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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