JPH09204791A - 半導体記憶装置およびそのアドレス登録方法 - Google Patents
半導体記憶装置およびそのアドレス登録方法Info
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- JPH09204791A JPH09204791A JP1000196A JP1000196A JPH09204791A JP H09204791 A JPH09204791 A JP H09204791A JP 1000196 A JP1000196 A JP 1000196A JP 1000196 A JP1000196 A JP 1000196A JP H09204791 A JPH09204791 A JP H09204791A
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Abstract
(57)【要約】 （修正有）
【課題】 不揮発性メモリにおいてレイアウト面積を低
減し工程数の増加なしに不良アドレスを登録し欠陥メモ
リセルの置換が可能な半導体記憶装置およびその不良ア
ドレス登録方法を提供する。 【解決手段】 メモリセル１１１のキャパシタＣｓと、
不良アドレス検知部分回路１０１のキャパシタＣ１，Ｃ
２とが同一工程で形成され、電源端子１０３によりＶｃ
ｃ×２が、１／２Ｖｃｃ端子１０５によりＶｃｃ×２＋
δが与えられると、キャパシタＣ１，Ｃ２に電荷がチャ
ージされ、キャパシタＣ２に紫外光が照射されると電極
ＣＰＣ１，ＣＰＣ２に電荷−Ｑが取残され、フローティ
ング状態となる。
減し工程数の増加なしに不良アドレスを登録し欠陥メモ
リセルの置換が可能な半導体記憶装置およびその不良ア
ドレス登録方法を提供する。 【解決手段】 メモリセル１１１のキャパシタＣｓと、
不良アドレス検知部分回路１０１のキャパシタＣ１，Ｃ
２とが同一工程で形成され、電源端子１０３によりＶｃ
ｃ×２が、１／２Ｖｃｃ端子１０５によりＶｃｃ×２＋
δが与えられると、キャパシタＣ１，Ｃ２に電荷がチャ
ージされ、キャパシタＣ２に紫外光が照射されると電極
ＣＰＣ１，ＣＰＣ２に電荷−Ｑが取残され、フローティ
ング状態となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびそのアドレス登録方法に関し、特に、メモリセルの
欠陥を置換するための冗長構成を有する半導体記憶装置
およびそのアドレス登録方法に関する。
よびそのアドレス登録方法に関し、特に、メモリセルの
欠陥を置換するための冗長構成を有する半導体記憶装置
およびそのアドレス登録方法に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭなどの半導体記憶装置
は、複数のワード線と、複数のビット線と、それらの各
交点に設けられた複数のメモリセルとを備えている。そ
して、外部アドレスにより選択されたワード線およびビ
ット線の交点にあるメモリセルにおいて、データが読み
書きされる。
は、複数のワード線と、複数のビット線と、それらの各
交点に設けられた複数のメモリセルとを備えている。そ
して、外部アドレスにより選択されたワード線およびビ
ット線の交点にあるメモリセルにおいて、データが読み
書きされる。
【０００３】冗長構成を有する半導体記憶装置では、メ
モリセルに欠陥がある場合、その欠陥メモリセルのアド
レスをアドレス回路に登録し、そのアドレスが選択され
ると、冗長構成内の欠陥メモリセル救済用の予備のメモ
リセルによって欠陥メモリセルが置換されるようになっ
ている。
モリセルに欠陥がある場合、その欠陥メモリセルのアド
レスをアドレス回路に登録し、そのアドレスが選択され
ると、冗長構成内の欠陥メモリセル救済用の予備のメモ
リセルによって欠陥メモリセルが置換されるようになっ
ている。
【０００４】図７は、特公平５−７８１８７号公報に開
示されている従来の半導体記憶装置（ＤＲＡＭ）の不良
アドレス登録回路５００およびその周辺回路を示す回路
図である。
示されている従来の半導体記憶装置（ＤＲＡＭ）の不良
アドレス登録回路５００およびその周辺回路を示す回路
図である。
【０００５】図７を参照して、ＤＲＡＭ内のビット線Ｂ
Ｌに接続されたメモリセルに欠陥があるものとする。予
備のビット線ＳＢＬは、図示しない予備のメモリセルに
接続されている。
Ｌに接続されたメモリセルに欠陥があるものとする。予
備のビット線ＳＢＬは、図示しない予備のメモリセルに
接続されている。
【０００６】ビット線ＢＬは絶縁ゲート電界効果トラン
ジスタ（以下、ＦＥＴと称す）Ｑ1のソース電極に接続
され、予備のビット線ＳＢＬはＦＥＴＱ2 のソース電極
に接続されている（図７中のＦＥＴはすべてＮチャネル
エンハンスメント型とする）。ＦＥＴＱ1 ，Ｑ2 のドレ
イン電極はともに入出力線Ｉ／Ｏに接続されている。Ｆ
ＥＴＱ1 のゲート電極はノードＮ2 に接続され、ノード
Ｎ2 はヒューズＦNBの一方電極に接続され、ヒューズＦ
NBの他方電極はＦＥＴＱ3 のソース電極に接続されてい
る。ＦＥＴＱ2 のゲート電極はノードＳ2 に接続され、
ノードＳ2 はＦＥＴＱ4 のソース電極に接続されてい
る。ＦＥＴＱ3 のゲート電極はＦＥＴＱ5のドレイン電
極に接続され、ＦＥＴＱ5 ，Ｑ6 のゲート電極は電源電
圧Ｖｃｃが与えられている。
ジスタ（以下、ＦＥＴと称す）Ｑ1のソース電極に接続
され、予備のビット線ＳＢＬはＦＥＴＱ2 のソース電極
に接続されている（図７中のＦＥＴはすべてＮチャネル
エンハンスメント型とする）。ＦＥＴＱ1 ，Ｑ2 のドレ
イン電極はともに入出力線Ｉ／Ｏに接続されている。Ｆ
ＥＴＱ1 のゲート電極はノードＮ2 に接続され、ノード
Ｎ2 はヒューズＦNBの一方電極に接続され、ヒューズＦ
NBの他方電極はＦＥＴＱ3 のソース電極に接続されてい
る。ＦＥＴＱ2 のゲート電極はノードＳ2 に接続され、
ノードＳ2 はＦＥＴＱ4 のソース電極に接続されてい
る。ＦＥＴＱ3 のゲート電極はＦＥＴＱ5のドレイン電
極に接続され、ＦＥＴＱ5 ，Ｑ6 のゲート電極は電源電
圧Ｖｃｃが与えられている。
【０００７】ＦＥＴＱ3 ，Ｑ4 のドレイン電極には信号
φ2 が入力されている。ＦＥＴＱ5のソース電極はノー
ドＮ1 に接続され、ノードＮ1 にはＦＥＴＱ7 のソース
電極およびＦＥＴＱN0〜ＱNnのドレイン電極が接続され
ている。ＦＥＴＱ6 のソース電極はノードＳ1 に接続さ
れ、ノードＳ1 にはＦＥＴＱ2 のソース電極およびヒュ
ーズＦS0〜ＦS2n の一方電極が接続されている。ヒュー
ズＦS0〜ＦS2n の他方電極はそれぞれＦＥＴＱS0〜Ｑ
S2n のうち対応するＦＥＴのドレイン電極に接続され、
ＦＥＴＱS0〜ＱS2n のゲート電極にはそれぞれ図示しな
いアドレスバッファの出力信号の１ビット（以下、アド
レスと称す）Ａ0 ，／Ａ0 （／は相補であることを示す
バーを表わす），…，Ａn ，／Ａn が入力され、ソース
電極は共通に接地電位Ｖｓｓに接続されている。ＦＥＴ
ＱN0〜ＱNnのゲート電極にはアドレスＡx （Ｘ＝０，
１，…，ｎ）またはアドレスＡx と相補的なアドレス／
Ａx のうちのいずれか一方が入力される。
φ2 が入力されている。ＦＥＴＱ5のソース電極はノー
ドＮ1 に接続され、ノードＮ1 にはＦＥＴＱ7 のソース
電極およびＦＥＴＱN0〜ＱNnのドレイン電極が接続され
ている。ＦＥＴＱ6 のソース電極はノードＳ1 に接続さ
れ、ノードＳ1 にはＦＥＴＱ2 のソース電極およびヒュ
ーズＦS0〜ＦS2n の一方電極が接続されている。ヒュー
ズＦS0〜ＦS2n の他方電極はそれぞれＦＥＴＱS0〜Ｑ
S2n のうち対応するＦＥＴのドレイン電極に接続され、
ＦＥＴＱS0〜ＱS2n のゲート電極にはそれぞれ図示しな
いアドレスバッファの出力信号の１ビット（以下、アド
レスと称す）Ａ0 ，／Ａ0 （／は相補であることを示す
バーを表わす），…，Ａn ，／Ａn が入力され、ソース
電極は共通に接地電位Ｖｓｓに接続されている。ＦＥＴ
ＱN0〜ＱNnのゲート電極にはアドレスＡx （Ｘ＝０，
１，…，ｎ）またはアドレスＡx と相補的なアドレス／
Ａx のうちのいずれか一方が入力される。
【０００８】不良アドレス登録回路５００は、アドレス
信号Ａx およびそれと相補なアドレス信号／Ａx に対応
する２ｎ個の不良アドレス部分回路５０１とＶｃｃ電源
に接続されたＦＥＴＱ８とを備えている。図７では、ア
ドレス信号ＡO に対応する不良アドレス検知回路５０１
が代表として示されている。
信号Ａx およびそれと相補なアドレス信号／Ａx に対応
する２ｎ個の不良アドレス部分回路５０１とＶｃｃ電源
に接続されたＦＥＴＱ８とを備えている。図７では、ア
ドレス信号ＡO に対応する不良アドレス検知回路５０１
が代表として示されている。
【０００９】図５中には、アドレスＡ0 ，Ａ1 ，…，Ａ
n が入力された場合を示している。ＦＥＴＱN0〜ＱNnの
ソース電極は共通に接地電位Ｖｓｓに接続されている。
ＦＥＴＱ7 ，Ｑ8 のゲート電極には信号φ1 が入力さ
れ、ドレイン電極は電源電圧Ｖｃｃが与えられている。
n が入力された場合を示している。ＦＥＴＱN0〜ＱNnの
ソース電極は共通に接地電位Ｖｓｓに接続されている。
ＦＥＴＱ7 ，Ｑ8 のゲート電極には信号φ1 が入力さ
れ、ドレイン電極は電源電圧Ｖｃｃが与えられている。
【００１０】図８は、図７の不良アドレス登録回路５０
０およびその周辺回路の動作を説明するための電圧波形
図である。
０およびその周辺回路の動作を説明するための電圧波形
図である。
【００１１】図７の回路の動作を図８の電圧波形図を用
いて説明する。図８は、欠陥メモリセルを予備のメモリ
セルで置換する前の電圧波形を示している。
いて説明する。図８は、欠陥メモリセルを予備のメモリ
セルで置換する前の電圧波形を示している。
【００１２】図８において、時刻ｔ0 ，ｔ1 では信号φ
1 は“論理ハイレベル（以下、Ｈと略す）”であり、ノ
ードＮ1 は“Ｈ”にプリチャージされている。時刻ｔ2
でアドレス／Ａ0 ，／Ａ1 ，…，／Ａn が“Ｈ”にな
る。このとき、アドレスＡ0 ，Ａ1 ，…，Ａn は“論理
ローレベル（以下、Ｌと略す）”のままであり、ノード
Ｎ1 は“Ｈ”に保持される。したがって、ＦＥＴＱ5 は
オンする。
1 は“論理ハイレベル（以下、Ｈと略す）”であり、ノ
ードＮ1 は“Ｈ”にプリチャージされている。時刻ｔ2
でアドレス／Ａ0 ，／Ａ1 ，…，／Ａn が“Ｈ”にな
る。このとき、アドレスＡ0 ，Ａ1 ，…，Ａn は“論理
ローレベル（以下、Ｌと略す）”のままであり、ノード
Ｎ1 は“Ｈ”に保持される。したがって、ＦＥＴＱ5 は
オンする。
【００１３】時刻ｔ3 で信号φ2 が“Ｈ”になると、セ
ルフプートストラップ効果により信号φ2 の電位がその
ままノードＮ2 に伝わりＦＥＴＱ1 がオンして、ビット
線ＢＬが選択され入出力線Ｉ／Ｏと接続される。一方、
時刻ｔ2 でアドレス／Ａ0 ，／Ａ1 ，…，／Ａn は
“Ｈ”になったとき、ＦＥＴＱS1，ＱS3，…，ＱS2n-1
がオンしてノードＳ1 は放電され、予備のビット線ＳＢ
Ｌは選択されない。
ルフプートストラップ効果により信号φ2 の電位がその
ままノードＮ2 に伝わりＦＥＴＱ1 がオンして、ビット
線ＢＬが選択され入出力線Ｉ／Ｏと接続される。一方、
時刻ｔ2 でアドレス／Ａ0 ，／Ａ1 ，…，／Ａn は
“Ｈ”になったとき、ＦＥＴＱS1，ＱS3，…，ＱS2n-1
がオンしてノードＳ1 は放電され、予備のビット線ＳＢ
Ｌは選択されない。
【００１４】ビット線ＢＬに接続されたメモリセルに欠
陥がある場合には、ビット線ＢＬが予備のビット線ＳＢ
Ｌで置換される。このためには、ＦＥＴＱS1〜ＱS2n の
ゲート電極の接続がＦＥＴＱN1〜ＱNnのゲート電極の接
続と同一になるように、ヒューズが切断される。
陥がある場合には、ビット線ＢＬが予備のビット線ＳＢ
Ｌで置換される。このためには、ＦＥＴＱS1〜ＱS2n の
ゲート電極の接続がＦＥＴＱN1〜ＱNnのゲート電極の接
続と同一になるように、ヒューズが切断される。
【００１５】第７図の場合には、ヒューズＦS1，ＦS3，
…，ＦS2n が切断され、さらに、ヒューズＦNBが切断さ
れる。切断後は、時刻ｔ2 においてノードＮ1 ，Ｓ1 は
ともに“Ｈ”であれば、時刻ｔ3 で信号φ2 が“Ｈ”に
なると、ノードＳ2 は“Ｈ”になって予備のビット線Ｓ
ＢＬが選択される。ヒューズＦNBが切断されているため
ノードＮ2 は“Ｈ”にならず、ビット線ＢＬは選択され
ない。
…，ＦS2n が切断され、さらに、ヒューズＦNBが切断さ
れる。切断後は、時刻ｔ2 においてノードＮ1 ，Ｓ1 は
ともに“Ｈ”であれば、時刻ｔ3 で信号φ2 が“Ｈ”に
なると、ノードＳ2 は“Ｈ”になって予備のビット線Ｓ
ＢＬが選択される。ヒューズＦNBが切断されているため
ノードＮ2 は“Ｈ”にならず、ビット線ＢＬは選択され
ない。
【００１６】従来の不良アドレス登録回路に含まれてい
るヒューズは、ポリシリコン（ｐ−Ｓｉ）などの材質で
形成されている。これらのヒューズがレーザ光を用いて
溶断されることによって、不良アドレスが登録される。
るヒューズは、ポリシリコン（ｐ−Ｓｉ）などの材質で
形成されている。これらのヒューズがレーザ光を用いて
溶断されることによって、不良アドレスが登録される。
【００１７】揮発性メモリであるＤＲＡＭとは異なり、
電気的な書込が可能な不揮発性メモリ（以下、ＥＰＲＯ
Ｍと称す）においては、ヒューズの代わりにフローティ
ングゲートを有する不揮発性メモリセルが不良アドレス
の登録に用いられている。
電気的な書込が可能な不揮発性メモリ（以下、ＥＰＲＯ
Ｍと称す）においては、ヒューズの代わりにフローティ
ングゲートを有する不揮発性メモリセルが不良アドレス
の登録に用いられている。
【００１８】
【発明が解決しようとする課題】しかしながら、図７お
よび８に示したように、ヒューズを用いて不良アドレス
の登録が行なわれる場合、ヒューズが溶断されたとき、
溶断されたヒューズ上部にすり鉢状の穴があき、ヒュー
ズ上部近傍における配線に損傷が及ぶことがある。これ
を防ぐために、ヒューズ周辺部にはトランジスタ等の回
路素子や配線を避けて配置する必要があり、ヒューズを
構成するのに広いレイアウト面積を占有してしまうとい
う問題点があった。
よび８に示したように、ヒューズを用いて不良アドレス
の登録が行なわれる場合、ヒューズが溶断されたとき、
溶断されたヒューズ上部にすり鉢状の穴があき、ヒュー
ズ上部近傍における配線に損傷が及ぶことがある。これ
を防ぐために、ヒューズ周辺部にはトランジスタ等の回
路素子や配線を避けて配置する必要があり、ヒューズを
構成するのに広いレイアウト面積を占有してしまうとい
う問題点があった。
【００１９】一方、ＥＰＲＯＭなどのように、ヒューズ
を用いずフローティングゲートを有する不揮発性メモリ
セルを不良アドレスの登録に用いる方法をＤＲＡＭなど
の不揮発性メモリで使用するには、不揮発性メモリセル
（フローティングゲート）を形成するための工程が必要
となり、製造工程数が増加するという問題点があった。
を用いずフローティングゲートを有する不揮発性メモリ
セルを不良アドレスの登録に用いる方法をＤＲＡＭなど
の不揮発性メモリで使用するには、不揮発性メモリセル
（フローティングゲート）を形成するための工程が必要
となり、製造工程数が増加するという問題点があった。
【００２０】本発明は、以上のような問題点を解決する
ためになされたもので、ＤＲＡＭなどの揮発性メモリに
おいて、レイアウト面積が低減され、かつ製造工程数の
増加のない不良アドレスを登録し欠陥メモリセルを予備
のメモリセルと置換することが可能な半導体記憶装置お
よびその不良アドレス登録方法を提供する。
ためになされたもので、ＤＲＡＭなどの揮発性メモリに
おいて、レイアウト面積が低減され、かつ製造工程数の
増加のない不良アドレスを登録し欠陥メモリセルを予備
のメモリセルと置換することが可能な半導体記憶装置お
よびその不良アドレス登録方法を提供する。
【００２１】
【課題を解決するための手段】請求項１の半導体記憶装
置は、各々が、セルプレート電極と、ストレージノード
電極と、セルプレート電極とストレージノード電極との
間に形成された誘電層とを有するキャパシタを含む複数
のメモリセルと、各々が、外部アドレスの１つのビット
またはそれと相補的なビットに対応して設けられ、複数
のメモリセルのうちの欠陥のメモリセルを示す不良アド
レスが登録可能であって、外部アドレスが不良アドレス
と一致するか否かを検知する複数のアドレス検知手段
と、を設けたものであり、複数のアドレス検知手段の各
々は、セルプレート電極と同一層で形成されたフローテ
ィング電極と、ストレージノード電極と同一層で形成さ
れた固定電極と、複数のメモリセルのキャパシタの誘電
層と同一層で形成されフローティング電極と固定電極と
の間に形成された誘電層とを有するキャパシタを含む。
置は、各々が、セルプレート電極と、ストレージノード
電極と、セルプレート電極とストレージノード電極との
間に形成された誘電層とを有するキャパシタを含む複数
のメモリセルと、各々が、外部アドレスの１つのビット
またはそれと相補的なビットに対応して設けられ、複数
のメモリセルのうちの欠陥のメモリセルを示す不良アド
レスが登録可能であって、外部アドレスが不良アドレス
と一致するか否かを検知する複数のアドレス検知手段
と、を設けたものであり、複数のアドレス検知手段の各
々は、セルプレート電極と同一層で形成されたフローテ
ィング電極と、ストレージノード電極と同一層で形成さ
れた固定電極と、複数のメモリセルのキャパシタの誘電
層と同一層で形成されフローティング電極と固定電極と
の間に形成された誘電層とを有するキャパシタを含む。
【００２２】請求項２の半導体記憶装置は、各々が、セ
ルプレート電極と、ストレージノード電極と、セルプレ
ート電極とストレージノード電極との間に形成された誘
電層とを有するキャパシタを含む複数のメモリセルと、
各々が、外部アドレスの１つのビットまたはそれと相補
的なビットに対応して設けられ、複数のメモリセルのう
ちの欠陥のメモリセルを示す不良アドレスが登録可能で
あって、外部アドレスが不良アドレスと一致するか否か
を検知する複数のアドレス検知手段と、中間電位発生手
段と、第１の端子と、第２の端子とを設けたものであ
り、第１の端子に接続された一方電極を有する第１のキ
ャパシタと、第１のキャパシタの他方電極に接続された
一方電極を有する第２のキャパシタと、第２のキャパシ
タの他方電極に接続された第１のセンスノードと第２の
センスノードとを有するセンスアンプと、センスアンプ
の第２のセンスノードに接続された一方電極と第１の端
子に接続された他方電極とを有する第３のキャパシタ
と、接地されたソース／ドレイン電極とアドレスの対応
する１ビットを受けるゲート電極とを有する第１のＭＯ
Ｓトランジスタと、第１のＭＯＳトランジスタのもう１
つのソース／ドレイン電極に接続されたソース／ドレイ
ン電極とセンスアンプの第２のセンスノードに接続され
たゲート電極とを有する第２のＭＯＳトランジスタとを
含み、複数のアドレス検知手段の第２のＭＯＳトランジ
スタのもう１つのソース／ドレイン電極は共通に接続さ
れている。
ルプレート電極と、ストレージノード電極と、セルプレ
ート電極とストレージノード電極との間に形成された誘
電層とを有するキャパシタを含む複数のメモリセルと、
各々が、外部アドレスの１つのビットまたはそれと相補
的なビットに対応して設けられ、複数のメモリセルのう
ちの欠陥のメモリセルを示す不良アドレスが登録可能で
あって、外部アドレスが不良アドレスと一致するか否か
を検知する複数のアドレス検知手段と、中間電位発生手
段と、第１の端子と、第２の端子とを設けたものであ
り、第１の端子に接続された一方電極を有する第１のキ
ャパシタと、第１のキャパシタの他方電極に接続された
一方電極を有する第２のキャパシタと、第２のキャパシ
タの他方電極に接続された第１のセンスノードと第２の
センスノードとを有するセンスアンプと、センスアンプ
の第２のセンスノードに接続された一方電極と第１の端
子に接続された他方電極とを有する第３のキャパシタ
と、接地されたソース／ドレイン電極とアドレスの対応
する１ビットを受けるゲート電極とを有する第１のＭＯ
Ｓトランジスタと、第１のＭＯＳトランジスタのもう１
つのソース／ドレイン電極に接続されたソース／ドレイ
ン電極とセンスアンプの第２のセンスノードに接続され
たゲート電極とを有する第２のＭＯＳトランジスタとを
含み、複数のアドレス検知手段の第２のＭＯＳトランジ
スタのもう１つのソース／ドレイン電極は共通に接続さ
れている。
【００２３】請求項３に係る半導体記憶装置は、各々
が、セルプレート電極と、ストレージノード電極と、セ
ルプレート電極とストレージノード電極との間に形成さ
れた誘電層とを有するキャパシタを含む複数のメモリセ
ルと、各々が、外部アドレスの１つのビットまたはそれ
と相補的なビットに対応して設けられ、複数のメモリセ
ルのうちの欠陥のメモリセルを示す不良アドレスが登録
可能であって、外部アドレスが不良アドレスと一致する
か否かを検知する複数のアドレス検知手段と、登録用端
子とを設けたものであり、複数のアドレス検知手段の各
々は、セルプレート電極と同一層で形成されたフローテ
ィング電極と、ストレージノード電極と同一層で形成さ
れた固定電極と、複数のメモリセルのキャパシタの誘電
層と同一層で形成されフローティング電極と固定電極と
の間に形成された誘電層とを有するキャパシタと、フロ
ーティング電極に接続されたゲート電極を有する第１の
ＭＯＳトランジスタと、接地されたソース／ドレイン電
極と第１のＭＯＳトランジスタのソース／ドレイン電極
に接続されたドレイン電極と外部アドレスの対応する１
ビットを受けるゲート電極とを有する第２のＭＯＳトラ
ンジスタとを含み、複数の不良アドレス検知手段のキャ
パシタの固定電極の各々は、対応する登録用端子に接続
されており、複数の不良アドレス検知手段の第１のＭＯ
Ｓトランジスタのもう１つのソース／ドレイン電極は共
通に接続されている。
が、セルプレート電極と、ストレージノード電極と、セ
ルプレート電極とストレージノード電極との間に形成さ
れた誘電層とを有するキャパシタを含む複数のメモリセ
ルと、各々が、外部アドレスの１つのビットまたはそれ
と相補的なビットに対応して設けられ、複数のメモリセ
ルのうちの欠陥のメモリセルを示す不良アドレスが登録
可能であって、外部アドレスが不良アドレスと一致する
か否かを検知する複数のアドレス検知手段と、登録用端
子とを設けたものであり、複数のアドレス検知手段の各
々は、セルプレート電極と同一層で形成されたフローテ
ィング電極と、ストレージノード電極と同一層で形成さ
れた固定電極と、複数のメモリセルのキャパシタの誘電
層と同一層で形成されフローティング電極と固定電極と
の間に形成された誘電層とを有するキャパシタと、フロ
ーティング電極に接続されたゲート電極を有する第１の
ＭＯＳトランジスタと、接地されたソース／ドレイン電
極と第１のＭＯＳトランジスタのソース／ドレイン電極
に接続されたドレイン電極と外部アドレスの対応する１
ビットを受けるゲート電極とを有する第２のＭＯＳトラ
ンジスタとを含み、複数の不良アドレス検知手段のキャ
パシタの固定電極の各々は、対応する登録用端子に接続
されており、複数の不良アドレス検知手段の第１のＭＯ
Ｓトランジスタのもう１つのソース／ドレイン電極は共
通に接続されている。
【００２４】請求項４に係る半導体記憶装置の不良アド
レス登録方法は、各々が、セルプレート電極と、ストレ
ージノード電極と、セルプレート電極とストレージノー
ド電極との間に形成された誘電層とを有するキャパシタ
を含む複数のメモリセルと、各々が、外部アドレスの１
つのビットまたはそれと相補的なビットに対応して設け
られ、複数のメモリセルのうちの欠陥のメモリセルを示
す不良アドレスが登録可能であって、外部アドレスが不
良アドレスと一致するか否かを検知する複数の不良アド
レス検知手段と、第１の端子、第２の端子とを設け、複
数の不良アドレス検知手段の各々は、外部電源に接続さ
れた一方電極を有する第１のキャパシタと、第１のキャ
パシタの他方電極に接続された一方電極を有する第２の
キャパシタと、第２のキャパシタの他方電極に接続され
た第１のセンスノードと第２のセンスノードとを有する
センスアンプと、センスアンプの第２のセンスノードに
接続された一方電極と第１の端子に接続された他方電極
とを有する第３のキャパシタと、接地されたソース／ド
レイン電極とアドレスの対応する１ビットを受けるゲー
ト電極とを有する第１のＭＯＳトランジスタと、第１の
ＭＯＳトランジスタのもう１つのソース／ドレイン電極
に接続されたソース／ドレイン電極とセンスアンプの第
２のセンスノードに接続されたゲート電極とを有する第
２のＭＯＳトランジスタとを含み、複数の不良アドレス
検知手段の第２のＭＯＳトランジスタのもう１つのソー
ス／ドレイン電極は共通に接続されている半導体記憶装
置の不良アドレス登録方法であって、第１のキャパシタ
の固定電極に所定の電圧を印加するステップと、第２の
キャパシタの固定電極に所定の電圧より高い電圧を印加
するステップと、紫外光を第２のキャパシタに照射する
ステップとを設けたものである。
レス登録方法は、各々が、セルプレート電極と、ストレ
ージノード電極と、セルプレート電極とストレージノー
ド電極との間に形成された誘電層とを有するキャパシタ
を含む複数のメモリセルと、各々が、外部アドレスの１
つのビットまたはそれと相補的なビットに対応して設け
られ、複数のメモリセルのうちの欠陥のメモリセルを示
す不良アドレスが登録可能であって、外部アドレスが不
良アドレスと一致するか否かを検知する複数の不良アド
レス検知手段と、第１の端子、第２の端子とを設け、複
数の不良アドレス検知手段の各々は、外部電源に接続さ
れた一方電極を有する第１のキャパシタと、第１のキャ
パシタの他方電極に接続された一方電極を有する第２の
キャパシタと、第２のキャパシタの他方電極に接続され
た第１のセンスノードと第２のセンスノードとを有する
センスアンプと、センスアンプの第２のセンスノードに
接続された一方電極と第１の端子に接続された他方電極
とを有する第３のキャパシタと、接地されたソース／ド
レイン電極とアドレスの対応する１ビットを受けるゲー
ト電極とを有する第１のＭＯＳトランジスタと、第１の
ＭＯＳトランジスタのもう１つのソース／ドレイン電極
に接続されたソース／ドレイン電極とセンスアンプの第
２のセンスノードに接続されたゲート電極とを有する第
２のＭＯＳトランジスタとを含み、複数の不良アドレス
検知手段の第２のＭＯＳトランジスタのもう１つのソー
ス／ドレイン電極は共通に接続されている半導体記憶装
置の不良アドレス登録方法であって、第１のキャパシタ
の固定電極に所定の電圧を印加するステップと、第２の
キャパシタの固定電極に所定の電圧より高い電圧を印加
するステップと、紫外光を第２のキャパシタに照射する
ステップとを設けたものである。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。
を参照しながら説明する。
【００２６】（１） 実施の形態１ 図１は、本発明の半導体記憶装置の実施形態１の不良ア
ドレス登録回路１００の構成を示すブロック図である。
ドレス登録回路１００の構成を示すブロック図である。
【００２７】図１を参照して、不良アドレス登録回路１
００は、外部アドレスの１ビットＡ X （Ｘ＝０，１，
…，ｎ）、または、それと相補なアドレスのビット／Ａ
X （Ｘ＝０，１，…，ｎ）に対応して設けられた２（ｎ
＋１）個の不良アドレス検知回路１０１と、電源（Ｖｃ
ｃ）端子１０３と、（１／２）Ｖｃｃ端子１０５とを備
えている。
００は、外部アドレスの１ビットＡ X （Ｘ＝０，１，
…，ｎ）、または、それと相補なアドレスのビット／Ａ
X （Ｘ＝０，１，…，ｎ）に対応して設けられた２（ｎ
＋１）個の不良アドレス検知回路１０１と、電源（Ｖｃ
ｃ）端子１０３と、（１／２）Ｖｃｃ端子１０５とを備
えている。
【００２８】電源（Ｖｃｃ）端子１０３および（１／
２）Ｖｃｃ端子１０５は、２（ｎ＋１）個の不良アドレ
ス検知回路１０１に共通に接続されている。
２）Ｖｃｃ端子１０５は、２（ｎ＋１）個の不良アドレ
ス検知回路１０１に共通に接続されている。
【００２９】また、不良アドレス検知回路１０１の各々
は、ノードＮｄ１で共通に接続されている。
は、ノードＮｄ１で共通に接続されている。
【００３０】不良アドレス検知回路１０１と電源（Ｖｃ
ｃ）端子１０３とにより構成された回路を基本構成回路
１０２とし、図１には、代表として、外部アドレスＡX
に対応する基本構成回路１０２を番号で示す。
ｃ）端子１０３とにより構成された回路を基本構成回路
１０２とし、図１には、代表として、外部アドレスＡX
に対応する基本構成回路１０２を番号で示す。
【００３１】図１の不良アドレス登録回路１００は、図
７に示した従来の不良アドレス登録回路５００に相当
し、図１の不良アドレス検知回路１０１は、図７に示し
た従来の不良アドレス検知回路５０１に相当する。
７に示した従来の不良アドレス登録回路５００に相当
し、図１の不良アドレス検知回路１０１は、図７に示し
た従来の不良アドレス検知回路５０１に相当する。
【００３２】図２は、図１の基本構成回路１０２と、Ｄ
ＲＡＭのメモリセル１１１と、それらの周辺回路とを示
す回路図である。
ＲＡＭのメモリセル１１１と、それらの周辺回路とを示
す回路図である。
【００３３】図２を参照して、ＤＲＡＭに設けられた基
本構成回路１０２は、不良アドレスの１ビットが登録さ
れ、入力された外部アドレスの対応する１ビットと一致
するか否かを検知する不良アドレス検知回路１０１と、
電源電圧Ｖｃｃが供給される電源（Ｖｃｃ）端子１０３
とを含む。周辺回路には、（１／２）Ｖｃｃ端子１０５
と、（１／２）Ｖｃｃ電位発生回路１０７と、センスア
ンプ１０９と、センスアンプ１０９を駆動するセンスア
ンプ駆動回路１１３と、メモリセル１１１に接続された
ワード線ＷＬと、センスアンプ１０９に接続されたビッ
ト線対の一方のビット線ＢＬと、他方のビット線／ＢＬ
とが含まれている。
本構成回路１０２は、不良アドレスの１ビットが登録さ
れ、入力された外部アドレスの対応する１ビットと一致
するか否かを検知する不良アドレス検知回路１０１と、
電源電圧Ｖｃｃが供給される電源（Ｖｃｃ）端子１０３
とを含む。周辺回路には、（１／２）Ｖｃｃ端子１０５
と、（１／２）Ｖｃｃ電位発生回路１０７と、センスア
ンプ１０９と、センスアンプ１０９を駆動するセンスア
ンプ駆動回路１１３と、メモリセル１１１に接続された
ワード線ＷＬと、センスアンプ１０９に接続されたビッ
ト線対の一方のビット線ＢＬと、他方のビット線／ＢＬ
とが含まれている。
【００３４】不良アドレス検知回路１０１は、キャパシ
タＣ１，Ｃ２，Ｃ３と、センスアンプ１２１と、Ｐチャ
ネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ
と略す）Ｑｘ１と、ＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタと略す）Ｑｘ６とを含む。セ
ンスアンプ１２１は、ＰＭＯＳトランジスタＱｘ２，Ｑ
ｘ３と、ＮＭＯＳトランジスタＱｘ４，Ｑｘ５とを含
む。
タＣ１，Ｃ２，Ｃ３と、センスアンプ１２１と、Ｐチャ
ネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ
と略す）Ｑｘ１と、ＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタと略す）Ｑｘ６とを含む。セ
ンスアンプ１２１は、ＰＭＯＳトランジスタＱｘ２，Ｑ
ｘ３と、ＮＭＯＳトランジスタＱｘ４，Ｑｘ５とを含
む。
【００３５】メモリセル１１１は、キャパシタＣｓと、
ＮＭＯＳトランジスタＱｓとを含む。
ＮＭＯＳトランジスタＱｓとを含む。
【００３６】不良アドレス検知回路１０１において、キ
ャパシタＣ１のフローティング電極ＣＰＣ１はキャパシ
タＣ２のフローティング電極ＣＰＣ２に接続されてい
る。キャパシタＣ２の固定電極ＳＮＣ２は、センスアン
プ１２１のセンスノードＮｓｎに接続されている。キャ
パシタＣ３の一方電極はセンスアンプ１２１のセンスノ
ードＮｇに接続され、他方電極は（１／２）Ｖｃｃ電位
発生回路１０７に接続されている。ＰＭＯＳトランジス
タＱｘ６のゲート電極はセンスノードＮｇに接続され、
ドレイン電極はＮＭＯＳトランジスタＱｘ１のドレイン
電極に接続されている。ＮＭＯＳトランジスタのゲート
電極は外部アドレスの１ビットＡX または／ＡX を受
け、ソース電極は接地されている。
ャパシタＣ１のフローティング電極ＣＰＣ１はキャパシ
タＣ２のフローティング電極ＣＰＣ２に接続されてい
る。キャパシタＣ２の固定電極ＳＮＣ２は、センスアン
プ１２１のセンスノードＮｓｎに接続されている。キャ
パシタＣ３の一方電極はセンスアンプ１２１のセンスノ
ードＮｇに接続され、他方電極は（１／２）Ｖｃｃ電位
発生回路１０７に接続されている。ＰＭＯＳトランジス
タＱｘ６のゲート電極はセンスノードＮｇに接続され、
ドレイン電極はＮＭＯＳトランジスタＱｘ１のドレイン
電極に接続されている。ＮＭＯＳトランジスタのゲート
電極は外部アドレスの１ビットＡX または／ＡX を受
け、ソース電極は接地されている。
【００３７】外部アドレスの各ビットに対応する不良ア
ドレス検知回路１０１の各々のＰＭＯＳトランジスタの
ソース電極はノードＮｄ１で共通に接続され、不良アド
レス登録回路１００を構成している。
ドレス検知回路１０１の各々のＰＭＯＳトランジスタの
ソース電極はノードＮｄ１で共通に接続され、不良アド
レス登録回路１００を構成している。
【００３８】センスアンプ１２１において、ＰＭＯＳト
ランジスタＱｘ２およびＰＭＯＳトランジスタＱｘ３の
ソース電極は電源電位入力やノードＮ１に接続されてい
る。ＰＭＯＳトランジスタＱｘ２のドレイン電極はＮＭ
ＯＳトランジスタＱｘ４のドレイン電極に接続されてい
る。ＰＭＯＳトランジスタＱｘ２およびＮＭＯＳトラン
ジスタＱｘ４のゲート電極とＰＭＯＳトランジスタＱｘ
３およびＮＭＯＳトランジスタＱｘ５のドレイン電極と
はセンスノードＮｇに接続されている。ＰＭＯＳトラン
ジスタＱｘ３およびＮＭＯＳトランジスタＱｘ５のゲー
ト電極とＰＭＯＳトランジスタＱｘ２およびＮＭＯＳト
ランジスタＱｘ４のドレイン電極とはセンスノードＮｓ
ｎに接続されている。ＮＭＯＳトランジスタＱｘ４，Ｑ
ｓ５のソース電極は接地されている。
ランジスタＱｘ２およびＰＭＯＳトランジスタＱｘ３の
ソース電極は電源電位入力やノードＮ１に接続されてい
る。ＰＭＯＳトランジスタＱｘ２のドレイン電極はＮＭ
ＯＳトランジスタＱｘ４のドレイン電極に接続されてい
る。ＰＭＯＳトランジスタＱｘ２およびＮＭＯＳトラン
ジスタＱｘ４のゲート電極とＰＭＯＳトランジスタＱｘ
３およびＮＭＯＳトランジスタＱｘ５のドレイン電極と
はセンスノードＮｇに接続されている。ＰＭＯＳトラン
ジスタＱｘ３およびＮＭＯＳトランジスタＱｘ５のゲー
ト電極とＰＭＯＳトランジスタＱｘ２およびＮＭＯＳト
ランジスタＱｘ４のドレイン電極とはセンスノードＮｓ
ｎに接続されている。ＮＭＯＳトランジスタＱｘ４，Ｑ
ｓ５のソース電極は接地されている。
【００３９】電源（Ｖｃｃ）端子１０３は、不良アドレ
ス検知回路１０１のキャパシタＣ１の固定電極ＳＮＣ１
と、センスアンプ１２１の電源電位入力ノードＮｄ２と
に接続されている。
ス検知回路１０１のキャパシタＣ１の固定電極ＳＮＣ１
と、センスアンプ１２１の電源電位入力ノードＮｄ２と
に接続されている。
【００４０】メモリセル１１１において、キャパシタＣ
ｓのストレージノード電極ＳＮＣｓはＮＭＯＳトランジ
スタＱｓのソース電極に接続されている。ＮＭＯＳトラ
ンジスタＱｓのゲート電極はワード線ＷＬに接続され、
ドレイン電極はビット線／ＢＬに接続されている。
ｓのストレージノード電極ＳＮＣｓはＮＭＯＳトランジ
スタＱｓのソース電極に接続されている。ＮＭＯＳトラ
ンジスタＱｓのゲート電極はワード線ＷＬに接続され、
ドレイン電極はビット線／ＢＬに接続されている。
【００４１】（１／２）Ｖｃｃ電位発生回路１０７は、
不良アドレス検知回路１０１のキャパシタＣ３の他方端
子と、メモリセル１１１のキャパシタＣｓのセルプレー
ト電極ＣＰｓと、（１／２）Ｖｃｃ端子１０５と、ＤＲ
ＡＭ内のその他の回路１１５とに接続されている。セン
スアンプ１０９の駆動ノードＮｄ３および駆動ノードＮ
ｄ４はセンスアンプ駆動回路１１３に接続され、センス
ノードＮｄ５はビット線ＢＬに、センスノードＮｄ６は
ビット線／ＢＬに接続されている。
不良アドレス検知回路１０１のキャパシタＣ３の他方端
子と、メモリセル１１１のキャパシタＣｓのセルプレー
ト電極ＣＰｓと、（１／２）Ｖｃｃ端子１０５と、ＤＲ
ＡＭ内のその他の回路１１５とに接続されている。セン
スアンプ１０９の駆動ノードＮｄ３および駆動ノードＮ
ｄ４はセンスアンプ駆動回路１１３に接続され、センス
ノードＮｄ５はビット線ＢＬに、センスノードＮｄ６は
ビット線／ＢＬに接続されている。
【００４２】電源（Ｖｃｃ）端子１０３は、一般的なＤ
ＲＡＭに備わっているもので、外部から不良アドレス検
知回路１０１、（１／２）Ｖｃｃ電位発生回路１０７、
およびＤＲＡＭ内のその他の回路１１５に電源電位（Ｖ
ｃｃ）を供給する。
ＲＡＭに備わっているもので、外部から不良アドレス検
知回路１０１、（１／２）Ｖｃｃ電位発生回路１０７、
およびＤＲＡＭ内のその他の回路１１５に電源電位（Ｖ
ｃｃ）を供給する。
【００４３】（１／２）Ｖｃｃ電位発生回路１０７は、
電源電位（Ｖｃｃ）の１／２電位を発生するための回路
であって、ＤＲＡＭ内のその他の回路１１５に接続さ
れ、（１／２）Ｖｃｃ電位を供給するとともに、メモリ
セル１１１を構成するコンデンサＣｓのセルプレート電
極ＣＰＣｓを（１／２）Ｖｃｃ電位にするために主に用
いられ、一般的なＤＲＡＭに備わっているものである。
電源電位（Ｖｃｃ）の１／２電位を発生するための回路
であって、ＤＲＡＭ内のその他の回路１１５に接続さ
れ、（１／２）Ｖｃｃ電位を供給するとともに、メモリ
セル１１１を構成するコンデンサＣｓのセルプレート電
極ＣＰＣｓを（１／２）Ｖｃｃ電位にするために主に用
いられ、一般的なＤＲＡＭに備わっているものである。
【００４４】図３は、図２のメモリセル１１１に含まれ
ているキャパシタＣｓと不良アドレス検知回路１０１に
含まれているキャパシタＣ１，Ｃ２との構造を示す断面
図であり、（ａ）はメモリセル１１１の断面図であり、
（ｂ）は不良アドレス検知回路１０１のキャパシタＣ
１，Ｃ２の部分の断面図である。
ているキャパシタＣｓと不良アドレス検知回路１０１に
含まれているキャパシタＣ１，Ｃ２との構造を示す断面
図であり、（ａ）はメモリセル１１１の断面図であり、
（ｂ）は不良アドレス検知回路１０１のキャパシタＣ
１，Ｃ２の部分の断面図である。
【００４５】図３（ａ）を参照して、メモリセル１１１
において、半導体基板２０１上にＮＭＯＳトランジスタ
Ｑｓのソース／ドレイン電極であるｎウェル２０３，２
０５が形成されている。半導体基板２０１とｎウェル２
０３，２０５との上に絶縁層２０７が形成される。絶縁
層２０７上に導電層２０９が形成され、これがビット線
／ＢＬとなる。また、絶縁層２０７内部において、ｎウ
ェル２０３とｎウェル２０５との間の上部にＮＭＯＳト
ランジスタＱｓのゲート電極２１１（ワード線ＷＬを構
成する）が形成されている。導電層２０９上には絶縁層
２０７と同じ絶縁体からなる絶縁層２０７′が形成され
ている。ここで、エッチングにより絶縁層２０７′，２
０７にｎウェル２０５に達するコンタクトホールが形成
され、コンタクトホール上に導電層２１３が形成され
る。導電層２１３は、エッチングによりコンタクトホー
ルとその近傍を残して削られ、これがキャパシタＣｓの
ストレージノード電極ＳＮＣｓとなっている。導電層２
０７′と導電層２１３（ストレージノード電極ＳＮＣ
ｓ）との上には、１００Å程度の厚さを有する誘電層２
１５が形成され、エッチングによりストレージノード電
極ＳＮＣｓを被覆する部分を残して削られている。導電
層２０７′と誘電層２１５との上には導電層２１７が形
成され、これがキャパシタＣｓのセルプレート電極ＣＰ
Ｃｓとなっている。
において、半導体基板２０１上にＮＭＯＳトランジスタ
Ｑｓのソース／ドレイン電極であるｎウェル２０３，２
０５が形成されている。半導体基板２０１とｎウェル２
０３，２０５との上に絶縁層２０７が形成される。絶縁
層２０７上に導電層２０９が形成され、これがビット線
／ＢＬとなる。また、絶縁層２０７内部において、ｎウ
ェル２０３とｎウェル２０５との間の上部にＮＭＯＳト
ランジスタＱｓのゲート電極２１１（ワード線ＷＬを構
成する）が形成されている。導電層２０９上には絶縁層
２０７と同じ絶縁体からなる絶縁層２０７′が形成され
ている。ここで、エッチングにより絶縁層２０７′，２
０７にｎウェル２０５に達するコンタクトホールが形成
され、コンタクトホール上に導電層２１３が形成され
る。導電層２１３は、エッチングによりコンタクトホー
ルとその近傍を残して削られ、これがキャパシタＣｓの
ストレージノード電極ＳＮＣｓとなっている。導電層２
０７′と導電層２１３（ストレージノード電極ＳＮＣ
ｓ）との上には、１００Å程度の厚さを有する誘電層２
１５が形成され、エッチングによりストレージノード電
極ＳＮＣｓを被覆する部分を残して削られている。導電
層２０７′と誘電層２１５との上には導電層２１７が形
成され、これがキャパシタＣｓのセルプレート電極ＣＰ
Ｃｓとなっている。
【００４６】次に、図３（ｂ）を参照して、半導体基板
２０１上にｎウェル２１９，２２１が形成されている。
半導体基板２０１とｎウェル２１９，２２１との上にメ
モリセル１１１と同一の工程で絶縁層２０７が形成され
ている。エッチングにより絶縁層２０７にｎウェル２１
９，２２１に達するコンタクトホールがそれぞれ形成さ
れ、その上にメモリセル１１１のストレージノード電極
ＳＮＣｓと同一の工程で導電層２１３が形成される。エ
ッチングによりｎウェル２１９上に形成されたコンタク
トホールとその近傍およびｎウェル２２１上に形成され
たコンタクトホールとその近傍を残して導電層２１３は
削られ、それぞれキャパシタＣ１の固定電極ＳＮＣ１お
よびキャパシタＣ２の固定電極ＳＮＣ２となっている。
メモリセル１１１のキャパシタＣｓの誘電層２１５と同
じ厚さを有することを利用して、絶縁層２０７と導電層
２１３（固定電極ＳＮＣ１，ＳＮＣ２）との上に、メモ
リセル１１１のキャパシタＣｓの導電層２１５と同一の
工程で誘電層２１５が形成され、エッチングにより固定
電極ＳＮＣ１，ＳＮＣ２を被覆する部分を残して削られ
ている。そして、絶縁層２０７と誘電層２１５との上
に、メモリセル１１１のセルプレート電極ＣＰＣｓと同
一の工程で導電層２１７が形成され、エッチングにより
誘電層２１５を被覆する部分を残して削られる。これ
が、キャパシタＣ１，Ｃ２のフローティング電極ＣＰＣ
１，ＣＰＣ２となっている。
２０１上にｎウェル２１９，２２１が形成されている。
半導体基板２０１とｎウェル２１９，２２１との上にメ
モリセル１１１と同一の工程で絶縁層２０７が形成され
ている。エッチングにより絶縁層２０７にｎウェル２１
９，２２１に達するコンタクトホールがそれぞれ形成さ
れ、その上にメモリセル１１１のストレージノード電極
ＳＮＣｓと同一の工程で導電層２１３が形成される。エ
ッチングによりｎウェル２１９上に形成されたコンタク
トホールとその近傍およびｎウェル２２１上に形成され
たコンタクトホールとその近傍を残して導電層２１３は
削られ、それぞれキャパシタＣ１の固定電極ＳＮＣ１お
よびキャパシタＣ２の固定電極ＳＮＣ２となっている。
メモリセル１１１のキャパシタＣｓの誘電層２１５と同
じ厚さを有することを利用して、絶縁層２０７と導電層
２１３（固定電極ＳＮＣ１，ＳＮＣ２）との上に、メモ
リセル１１１のキャパシタＣｓの導電層２１５と同一の
工程で誘電層２１５が形成され、エッチングにより固定
電極ＳＮＣ１，ＳＮＣ２を被覆する部分を残して削られ
ている。そして、絶縁層２０７と誘電層２１５との上
に、メモリセル１１１のセルプレート電極ＣＰＣｓと同
一の工程で導電層２１７が形成され、エッチングにより
誘電層２１５を被覆する部分を残して削られる。これ
が、キャパシタＣ１，Ｃ２のフローティング電極ＣＰＣ
１，ＣＰＣ２となっている。
【００４７】このようにして、メモリセル１１１のキャ
パシタＣｓのストレージノード電極ＳＮＣｓと不良アド
レス検知回路１０１のキャパシタＣ１，Ｃ２の固定電極
ＳＮＣ１，ＳＮＣ２とが同一工程で形成され、メモリセ
ル１１１のキャパシタＣｓのセルプレート電極ＣＰＣｓ
と、不良アドレス検知回路１０１のキャパシタＣ１，Ｃ
２のフローティング電極ＣＰＣ１，ＣＰＣ２とが同一工
程で形成され、キャパシタＣｓのストレージノード電極
ＳＮＣｓとセルプレート電極ＣＰＣｓとの間の誘電層
と、キャパシタＣ１，Ｃ２の電極間の誘電層とが同一工
程で形成されるので、メモリセル１１１を形成する過程
で、必要な回路を形成することができ、製造工程の追加
が不要である。
パシタＣｓのストレージノード電極ＳＮＣｓと不良アド
レス検知回路１０１のキャパシタＣ１，Ｃ２の固定電極
ＳＮＣ１，ＳＮＣ２とが同一工程で形成され、メモリセ
ル１１１のキャパシタＣｓのセルプレート電極ＣＰＣｓ
と、不良アドレス検知回路１０１のキャパシタＣ１，Ｃ
２のフローティング電極ＣＰＣ１，ＣＰＣ２とが同一工
程で形成され、キャパシタＣｓのストレージノード電極
ＳＮＣｓとセルプレート電極ＣＰＣｓとの間の誘電層
と、キャパシタＣ１，Ｃ２の電極間の誘電層とが同一工
程で形成されるので、メモリセル１１１を形成する過程
で、必要な回路を形成することができ、製造工程の追加
が不要である。
【００４８】次に、この不良アドレス検知回路１０１に
おける従来のヒューズ切断に相当する工程と通常動作時
の動作について説明する。
おける従来のヒューズ切断に相当する工程と通常動作時
の動作について説明する。
【００４９】 従来のヒューズ切断に相当する工程 不良アドレス検知回路１０１を、従来の不良アドレス検
知回路においてヒューズが切断された状態と同じ状態に
する場合、下記の工程を行なう。
知回路においてヒューズが切断された状態と同じ状態に
する場合、下記の工程を行なう。
【００５０】工程１：電源（Ｖｃｃ）端子１０３から電
源電位Ｖｃｃが供給されていない状態で、デバイス（Ｄ
ＲＡＭ）に紫外光が照射される。これにより、デバイス
の製造工程で、キャパシタＣ１のフローティング電極Ｃ
ＰＣ１およびキャパシタＣ２のフローティング電極ＣＰ
Ｃ２に蓄積されていた電子は放電される（初期化）。
源電位Ｖｃｃが供給されていない状態で、デバイス（Ｄ
ＲＡＭ）に紫外光が照射される。これにより、デバイス
の製造工程で、キャパシタＣ１のフローティング電極Ｃ
ＰＣ１およびキャパシタＣ２のフローティング電極ＣＰ
Ｃ２に蓄積されていた電子は放電される（初期化）。
【００５１】工程２：電源（Ｖｃｃ）端子１０３から与
えられる電位がＶｃｃ×２に上げらる。
えられる電位がＶｃｃ×２に上げらる。
【００５２】工程３：かつ、（１／２）Ｖｃｃ端子１０
５から電源（Ｖｃｃ）端子１０３の電位よりも８高い電
位Ｖｃｃ×２＋δが与えられる。
５から電源（Ｖｃｃ）端子１０３の電位よりも８高い電
位Ｖｃｃ×２＋δが与えられる。
【００５３】これにより、ＰＭＯＳトランジスタＱｘ３
とＮＭＯＳトランジスタＱｘ４とがオンし、ＰＭＯＳト
ランジスタＱｘ２とＮＭＯＳトランジスタＱｘ５とがオ
フする。そして、キャパシタＣ１の固定電極ＳＮＣ１お
よびキャパシタＣ２のフローティング電極ＣＰＣ２には
＋Ｑの電荷がチャージされ、キャパシタＣ１のフローテ
ィング電極ＣＰＣ１およびキャパシタＣ２の固定電極Ｓ
ＮＣ２には−Ｑの電荷がチャージされる。ここで、電荷
Ｑは、Ｑ＝Ｖｃｃ×（キャパシタＣ１の容量）である。
とＮＭＯＳトランジスタＱｘ４とがオンし、ＰＭＯＳト
ランジスタＱｘ２とＮＭＯＳトランジスタＱｘ５とがオ
フする。そして、キャパシタＣ１の固定電極ＳＮＣ１お
よびキャパシタＣ２のフローティング電極ＣＰＣ２には
＋Ｑの電荷がチャージされ、キャパシタＣ１のフローテ
ィング電極ＣＰＣ１およびキャパシタＣ２の固定電極Ｓ
ＮＣ２には−Ｑの電荷がチャージされる。ここで、電荷
Ｑは、Ｑ＝Ｖｃｃ×（キャパシタＣ１の容量）である。
【００５４】工程４：ＮＭＯＳトランジスタＱｘ４がオ
ンしているこの状態で、キャパシタＣ２だけに紫外光が
照射される。すると、キャパシタＣ２のフローティング
電極ＣＰＣ２の電荷＋Ｑおよび固定電極ＳＮＣ２の電荷
−Ｑがディスチャージされる。紫外光の照射が停止され
ると、キャパシタＣ１のフローティング電極ＣＰＣ１お
よびキャパシタＣ２のフローティング電極ＣＰＣ２に電
荷−Ｑが取残される。これがフローティングノードとし
て働く。
ンしているこの状態で、キャパシタＣ２だけに紫外光が
照射される。すると、キャパシタＣ２のフローティング
電極ＣＰＣ２の電荷＋Ｑおよび固定電極ＳＮＣ２の電荷
−Ｑがディスチャージされる。紫外光の照射が停止され
ると、キャパシタＣ１のフローティング電極ＣＰＣ１お
よびキャパシタＣ２のフローティング電極ＣＰＣ２に電
荷−Ｑが取残される。これがフローティングノードとし
て働く。
【００５５】ヒューズ切断が行なわれていないのに相当
する状態にする場合は、工程１〜３のみが行なわれ、工
程４は行なわれない。
する状態にする場合は、工程１〜３のみが行なわれ、工
程４は行なわれない。
【００５６】たとえば、図１の不良アドレス登録回路１
００において、不良アドレスＡ0 ，Ａ1 ，…，ＡX ，
…，Ａｎが登録される場合には、／Ａ0 ，／Ａ1 ，…，
／ＡX，…，／Ａｎを受ける不良アドレス検知回路１０
１のキャパシタＣ２にのみ、選択的に紫外光が照射され
る。
００において、不良アドレスＡ0 ，Ａ1 ，…，ＡX ，
…，Ａｎが登録される場合には、／Ａ0 ，／Ａ1 ，…，
／ＡX，…，／Ａｎを受ける不良アドレス検知回路１０
１のキャパシタＣ２にのみ、選択的に紫外光が照射され
る。
【００５７】 デバイスの通常動作時の回路動作 デバイスが通常動作を行なっているとき、電源（Ｖｃ
ｃ）端子１０３からは電源電位Ｖｃｃが与えられる。ま
た、（１／２）Ｖｃｃ端子１０５は開放されている。
ｃ）端子１０３からは電源電位Ｖｃｃが与えられる。ま
た、（１／２）Ｖｃｃ端子１０５は開放されている。
【００５８】キャパシタＣ１のフローティング電極ＣＰ
Ｃ１およびキャパシタＣ２のフローティング電極ＣＰＣ
２にチャージされている電荷がゼロのとき（ヒューズ切
断が行なわれていない場合に相当する）、（１／２）Ｖ
ｃｃ電位発生回路１０７の電源が立上がる過程におい
て、キャパシタＣ３を介して（１／２）Ｖｃｃ電位発生
回路１０７に接続されているセンスノードＮｇの電位
は、カップリングにより（１／２）Ｖｃｃとなる。ま
た、電源（Ｖｃｃ）端子１０３の電源が立上がる過程に
おいて、直列に接続されたキャパシタＣ１，Ｃ２を介し
て電源（Ｖｃｃ）端子１０３に接続されているセンスノ
ードＮｓｎの電位は、カップリングによりＶｃｃとな
る。
Ｃ１およびキャパシタＣ２のフローティング電極ＣＰＣ
２にチャージされている電荷がゼロのとき（ヒューズ切
断が行なわれていない場合に相当する）、（１／２）Ｖ
ｃｃ電位発生回路１０７の電源が立上がる過程におい
て、キャパシタＣ３を介して（１／２）Ｖｃｃ電位発生
回路１０７に接続されているセンスノードＮｇの電位
は、カップリングにより（１／２）Ｖｃｃとなる。ま
た、電源（Ｖｃｃ）端子１０３の電源が立上がる過程に
おいて、直列に接続されたキャパシタＣ１，Ｃ２を介し
て電源（Ｖｃｃ）端子１０３に接続されているセンスノ
ードＮｓｎの電位は、カップリングによりＶｃｃとな
る。
【００５９】これにより、ＰＭＯＳトランジスタＱｘ２
とＮＭＯＳトランジスタＱｘ５とがオンし、ＰＭＯＳト
ランジスタＱｘ３とＮＭＯＳトランジスタＱｘ４とがオ
フする。よって、電源（Ｖｃｃ）端子１０３の電位が完
全に立上がりＶｃｃになると、センスノードＮｇの電位
は接地電位になり、ＰＭＯＳトランジスタＱｘ６はオン
して、従来におけるヒューズ切断が行なわれていない場
合に相当する状態となる。
とＮＭＯＳトランジスタＱｘ５とがオンし、ＰＭＯＳト
ランジスタＱｘ３とＮＭＯＳトランジスタＱｘ４とがオ
フする。よって、電源（Ｖｃｃ）端子１０３の電位が完
全に立上がりＶｃｃになると、センスノードＮｇの電位
は接地電位になり、ＰＭＯＳトランジスタＱｘ６はオン
して、従来におけるヒューズ切断が行なわれていない場
合に相当する状態となる。
【００６０】一方、キャパシタＣ１のフローティング電
極ＣＰＣ１およびキャパシタＣ２のフローティング電極
ＣＰＣ２に電荷−Ｑがチャージされているとき（従来の
不良アドレス検知回路におけるヒューズ切断が行なわれ
ている場合に相当する）、センスノードＮｓｎは電源
（Ｖｃｃ）端子１０３から与えられる電源電位よりＶｃ
ｃ低い電位に保持される。そのため、電源（Ｖｃｃ）端
子１０３の電源が立上がる過程において、ＰＭＯＳトラ
ンジスタＱｘ３とＮＭＯＳトランジスタＱｘ４とがオン
し、ＰＭＯＳトランジスタＱｘ２とＮＭＯＳトランジス
タＱｘ５とがオフする。よって、センスノードＮｇの電
位はＶｃｃとなり、ＰＭＯＳトランジスタＱｘ６はオフ
して、従来におけるヒューズ切断が行なわれている場合
に相当する状態となる。
極ＣＰＣ１およびキャパシタＣ２のフローティング電極
ＣＰＣ２に電荷−Ｑがチャージされているとき（従来の
不良アドレス検知回路におけるヒューズ切断が行なわれ
ている場合に相当する）、センスノードＮｓｎは電源
（Ｖｃｃ）端子１０３から与えられる電源電位よりＶｃ
ｃ低い電位に保持される。そのため、電源（Ｖｃｃ）端
子１０３の電源が立上がる過程において、ＰＭＯＳトラ
ンジスタＱｘ３とＮＭＯＳトランジスタＱｘ４とがオン
し、ＰＭＯＳトランジスタＱｘ２とＮＭＯＳトランジス
タＱｘ５とがオフする。よって、センスノードＮｇの電
位はＶｃｃとなり、ＰＭＯＳトランジスタＱｘ６はオフ
して、従来におけるヒューズ切断が行なわれている場合
に相当する状態となる。
【００６１】以上のように、本発明の実施の形態１の半
導体記憶装置の不良アドレス検知回路は、紫外光照射を
利用することによって、ヒューズの切断なしに、不良ア
ドレスが登録されるため、ヒューズの溶断により、配線
や回路素子などが損傷を受けることがなく、ヒューズ部
分に必要であった広いレイアウト面積が不要となる。
導体記憶装置の不良アドレス検知回路は、紫外光照射を
利用することによって、ヒューズの切断なしに、不良ア
ドレスが登録されるため、ヒューズの溶断により、配線
や回路素子などが損傷を受けることがなく、ヒューズ部
分に必要であった広いレイアウト面積が不要となる。
【００６２】また、ＤＲＡＭのメモリセルに含まれてい
るキャパシタと同一の層で不良アドレス検知回路に含ま
れているキャパシタが形成され、製造工程の追加なしに
フローティングなノードを有する不揮発性メモリを構成
することが可能となる。
るキャパシタと同一の層で不良アドレス検知回路に含ま
れているキャパシタが形成され、製造工程の追加なしに
フローティングなノードを有する不揮発性メモリを構成
することが可能となる。
【００６３】したがって、ＤＲＡＭなどの揮発性メモリ
において、レイアウト面積が低減され、かつ、製造工程
数の増加のない不良アドレスを登録し欠陥メモリセルを
予備のメモリセルとの置換することが可能な半導体記憶
装置およびその不良アドレス登録方法を提供することが
可能となる。
において、レイアウト面積が低減され、かつ、製造工程
数の増加のない不良アドレスを登録し欠陥メモリセルを
予備のメモリセルとの置換することが可能な半導体記憶
装置およびその不良アドレス登録方法を提供することが
可能となる。
【００６４】（２） 実施の形態２ 図４は、本発明の半導体記憶装置の実施の形態２の不良
アドレス登録回路３００の構成を示すブロック図であ
る。
アドレス登録回路３００の構成を示すブロック図であ
る。
【００６５】図４を参照して、不良アドレス登録回路３
００は、外部アドレスの１ビットＡ X （Ｘ＝０，１，
…，ｎ）、または、それと相補なアドレスのビット／Ａ
X （Ｘ＝０，１，…，ｎ）に対応して設けられた２（ｎ
＋１）個の不良アドレス検知回路３０１と、登録用端子
３０３とを備えている。
００は、外部アドレスの１ビットＡ X （Ｘ＝０，１，
…，ｎ）、または、それと相補なアドレスのビット／Ａ
X （Ｘ＝０，１，…，ｎ）に対応して設けられた２（ｎ
＋１）個の不良アドレス検知回路３０１と、登録用端子
３０３とを備えている。
【００６６】登録用端子３０３は、２（ｎ＋１）個の不
良アドレス検知回路３０１に共通に接続されている。
良アドレス検知回路３０１に共通に接続されている。
【００６７】また、不良アドレス検知回路の各々は、ノ
ードＮｄ１で共通に接続されている。
ードＮｄ１で共通に接続されている。
【００６８】不良アドレス検知回路３０１と登録用端子
３０３とにより構成された回路を基本構成回路３０２と
し、図４には、代表として、外部アドレスＡX に対応す
る基本構成回路３０２を番号で示す。
３０３とにより構成された回路を基本構成回路３０２と
し、図４には、代表として、外部アドレスＡX に対応す
る基本構成回路３０２を番号で示す。
【００６９】図４の不良アドレス登録回路３００は、図
７に示した従来の不良アドレス登録回路５００に相当
し、図４の不良アドレス検知回路３０１は、図７に示し
た従来の不良アドレス検知回路５０１に相当する。
７に示した従来の不良アドレス登録回路５００に相当
し、図４の不良アドレス検知回路３０１は、図７に示し
た従来の不良アドレス検知回路５０１に相当する。
【００７０】図５は、図４の基本構成回路３０２を示す
回路図である。基本構成回路３０２は、不良アドレス検
知回路３０１と、登録用端子３０３とを備えている。
回路図である。基本構成回路３０２は、不良アドレス検
知回路３０１と、登録用端子３０３とを備えている。
【００７１】不良アドレス検知回路３０１は、キャパシ
タＣ４と、ＰＭＯＳトランジスタＱｘ７と、ＮＭＯＳト
ランジスタＱｘ１とを備えている。
タＣ４と、ＰＭＯＳトランジスタＱｘ７と、ＮＭＯＳト
ランジスタＱｘ１とを備えている。
【００７２】不良アドレス検知回路３０１において、キ
ャパシタＣ４のフローティング電極ＣＰＣ４は、ＰＭＯ
ＳトランジスタＱｘ７のゲート電極に接続されている。
ＰＭＯＳトランジスタＱｘ７のドレイン電極はＮＭＯＳ
トランジスタＱｘ１のドレイン電極に接続されている。
ＮＭＯＳトランジスタＱｘ１のソース電極は接地され、
ゲート電極は外部アドレスの１ビットＡX を受ける。
ャパシタＣ４のフローティング電極ＣＰＣ４は、ＰＭＯ
ＳトランジスタＱｘ７のゲート電極に接続されている。
ＰＭＯＳトランジスタＱｘ７のドレイン電極はＮＭＯＳ
トランジスタＱｘ１のドレイン電極に接続されている。
ＮＭＯＳトランジスタＱｘ１のソース電極は接地され、
ゲート電極は外部アドレスの１ビットＡX を受ける。
【００７３】登録用端子３０３は、不良アドレス検知回
路３０１に含まれているキャパシタＣ４の固定電極ＳＮ
Ｃ４に接続されている。
路３０１に含まれているキャパシタＣ４の固定電極ＳＮ
Ｃ４に接続されている。
【００７４】外部アドレスの各ビットに対応して設けら
れた不良アドレス検知回路３０１の各々のＰＭＯＳトラ
ンジスタのソース電極は、ノードＮｄ１で共通に接続さ
れている。
れた不良アドレス検知回路３０１の各々のＰＭＯＳトラ
ンジスタのソース電極は、ノードＮｄ１で共通に接続さ
れている。
【００７５】図４のＮＭＯＳトランジスタＱｘ１、外部
アドレスの１ビットＡX 、およびノードＮｄ１は、それ
ぞれ図７のＮＭＯＳトランジスタＱS0〜ＱS2n 、アドレ
スの１ビットＡX ，ＡX （Ｘ＝０，１，…，ｎ）、およ
びノードＳ1 、図１のＮＭＯＳトランジスタＱｘ１、ア
ドレスの１ビットＡX 、ノードＮｄ１と同等なものであ
る。
アドレスの１ビットＡX 、およびノードＮｄ１は、それ
ぞれ図７のＮＭＯＳトランジスタＱS0〜ＱS2n 、アドレ
スの１ビットＡX ，ＡX （Ｘ＝０，１，…，ｎ）、およ
びノードＳ1 、図１のＮＭＯＳトランジスタＱｘ１、ア
ドレスの１ビットＡX 、ノードＮｄ１と同等なものであ
る。
【００７６】登録用端子３０３は、通常動作時には接地
電位が、アドレス登録時には高電位が印加される。
電位が、アドレス登録時には高電位が印加される。
【００７７】図６は、図５の不良アドレス検知回路３０
１に含まれているキャパシタＣ４とＰＭＯＳトランジス
タＱｘ７との構造を示す断面図である。
１に含まれているキャパシタＣ４とＰＭＯＳトランジス
タＱｘ７との構造を示す断面図である。
【００７８】不良アドレス検知回路３０１とともにＤＲ
ＡＭに含まれているメモリセルは、図２，図３（ａ）に
示したメモリセル１１１と同様のものであるので、図
２，図３（ａ）を用いて説明する。図６を参照して、半
導体基板２０１上にｎウェル４０１，４０３，４０５が
形成されている。その上にメモリセル１１１と同一の工
程で絶縁層２０７が形成されている。絶縁層２０７にお
いて、エッチングによりｎウェル４０５に達するコンタ
クトホールが形成され、また、ｎウェル４０１とｎウェ
ル４０３との間の上部の絶縁層２０７にゲート電極４０
７が形成されている。絶縁層２０７上とコンタクトホー
ルとにメモリセル１１１と同一の工程で導電層２１３が
形成され、エッチングによりコンタクトホールとその近
傍を残して削られる。これがキャパシタＣ４の固定電極
ＳＮＣ４となっている。絶縁層２０７と固定電極ＳＮＣ
４との上にメモリセル１１１と同一の工程で誘電層２１
５が形成され、エッチングにより固定電極ＳＮＣ４を被
覆する部分を残して削られる。これが、キャパシタＣ４
の電極間の誘電体となる。絶縁層２０７と誘電層２１５
との上にメモリセル１１１と同一の工程で導電層２２３
が形成され、エッチングにより誘電層２１５を被覆する
部分とその近傍を残して削られる。これが、キャパシタ
Ｃ４のフローティング電極ＣＰＣ４となっている。絶縁
層２０７とフローティング電極ＣＰＣ４との上に絶縁層
４０９が形成され、エッチングによりゲート電極４０７
に達するコンタクトホールとフローティング電極ＣＰＣ
４とに達するコンタクトホールとが形成され、アルミ配
線１Ａｌによりゲート電極４０７とフローティング電極
ＣＰＣ４とが接続される。
ＡＭに含まれているメモリセルは、図２，図３（ａ）に
示したメモリセル１１１と同様のものであるので、図
２，図３（ａ）を用いて説明する。図６を参照して、半
導体基板２０１上にｎウェル４０１，４０３，４０５が
形成されている。その上にメモリセル１１１と同一の工
程で絶縁層２０７が形成されている。絶縁層２０７にお
いて、エッチングによりｎウェル４０５に達するコンタ
クトホールが形成され、また、ｎウェル４０１とｎウェ
ル４０３との間の上部の絶縁層２０７にゲート電極４０
７が形成されている。絶縁層２０７上とコンタクトホー
ルとにメモリセル１１１と同一の工程で導電層２１３が
形成され、エッチングによりコンタクトホールとその近
傍を残して削られる。これがキャパシタＣ４の固定電極
ＳＮＣ４となっている。絶縁層２０７と固定電極ＳＮＣ
４との上にメモリセル１１１と同一の工程で誘電層２１
５が形成され、エッチングにより固定電極ＳＮＣ４を被
覆する部分を残して削られる。これが、キャパシタＣ４
の電極間の誘電体となる。絶縁層２０７と誘電層２１５
との上にメモリセル１１１と同一の工程で導電層２２３
が形成され、エッチングにより誘電層２１５を被覆する
部分とその近傍を残して削られる。これが、キャパシタ
Ｃ４のフローティング電極ＣＰＣ４となっている。絶縁
層２０７とフローティング電極ＣＰＣ４との上に絶縁層
４０９が形成され、エッチングによりゲート電極４０７
に達するコンタクトホールとフローティング電極ＣＰＣ
４とに達するコンタクトホールとが形成され、アルミ配
線１Ａｌによりゲート電極４０７とフローティング電極
ＣＰＣ４とが接続される。
【００７９】不良アドレス検知回路３０１に含まれてい
るＰＭＯＳトランジスタＱｘ７は、ｎウェル４０１，４
０３をソース／ドレイン電極とし、これらｎウェル４０
１，４０３とゲート電極４０７とにより構成されてい
る。
るＰＭＯＳトランジスタＱｘ７は、ｎウェル４０１，４
０３をソース／ドレイン電極とし、これらｎウェル４０
１，４０３とゲート電極４０７とにより構成されてい
る。
【００８０】このようにして、メモリセル１１１のキャ
パシタＣｓのストレージノード電極ＳＮＣｓと、不良ア
ドレス検知回路３０１のキャパシタＣ４の固定電極ＳＮ
Ｃ４とが同一工程で形成され、メモリセル１１１のキャ
パシタＣｓのセルプレート電極ＣＰＣｓと不良アドレス
検知回路３０１のフローティング電極ＣＰＣ４とが別工
程で形成され、メモリセル１１１のキャパシタＣｓの電
極間の誘電体２１５と、不良アドレス検知回路３０１の
キャパシタＣ４の電極間の誘電体２１５とが同一の工程
で形成されるので、メモリセル１１１を形成する過程で
必要な回路を形成することができ、製造工程の追加が不
要である。
パシタＣｓのストレージノード電極ＳＮＣｓと、不良ア
ドレス検知回路３０１のキャパシタＣ４の固定電極ＳＮ
Ｃ４とが同一工程で形成され、メモリセル１１１のキャ
パシタＣｓのセルプレート電極ＣＰＣｓと不良アドレス
検知回路３０１のフローティング電極ＣＰＣ４とが別工
程で形成され、メモリセル１１１のキャパシタＣｓの電
極間の誘電体２１５と、不良アドレス検知回路３０１の
キャパシタＣ４の電極間の誘電体２１５とが同一の工程
で形成されるので、メモリセル１１１を形成する過程で
必要な回路を形成することができ、製造工程の追加が不
要である。
【００８１】次に、この不良アドレス検知回路３０１の
従来のヒューズ切断に相当する工程と通常動作時の回路
の動作について説明する。
従来のヒューズ切断に相当する工程と通常動作時の回路
の動作について説明する。
【００８２】 従来のヒューズ切断に相当する工程 はじめに、キャパシタＣ４の初期化が行なわれる。すな
わち、電源電位Ｖｃｃが供給されていない状態で、デバ
イス（ＤＲＡＭ）に紫外光が照射される。これにより、
デバイスの製造工程で、キャパシタＣ４のフローティン
グ電極ＣＰＣ４にチャージされていた電子は放電され
る。
わち、電源電位Ｖｃｃが供給されていない状態で、デバ
イス（ＤＲＡＭ）に紫外光が照射される。これにより、
デバイスの製造工程で、キャパシタＣ４のフローティン
グ電極ＣＰＣ４にチャージされていた電子は放電され
る。
【００８３】不良アドレス検知回路３０１を切断された
状態にする場合には、外部アドレスのうちの対応する１
ビットＡX に“Ｈ”が印加される。すると、ＮＭＯＳト
ランジスタＱｘ１がオンする。
状態にする場合には、外部アドレスのうちの対応する１
ビットＡX に“Ｈ”が印加される。すると、ＮＭＯＳト
ランジスタＱｘ１がオンする。
【００８４】不良アドレス検知回路３０１を切断されて
いない状態にする場合には、外部アドレスのうちの対応
する１ビットＡX に“Ｌ”が印加される。すると、ＮＭ
ＯＳトランジスタＱｘ１がオフする。
いない状態にする場合には、外部アドレスのうちの対応
する１ビットＡX に“Ｌ”が印加される。すると、ＮＭ
ＯＳトランジスタＱｘ１がオフする。
【００８５】ここで、外部アドレスのうちの１ビットＡ
X に“Ｈ”または“Ｌ”を印加するには、外部アドレス
を入力することにより、そのアドレスを指定すればよ
い。
X に“Ｈ”または“Ｌ”を印加するには、外部アドレス
を入力することにより、そのアドレスを指定すればよ
い。
【００８６】この状態で、登録用端子３０３に１５〜２
０Ｖ程度の高電位が印加される。ＮＭＯＳトランジスタ
Ｑｘ１がオンしている場合、ＰＭＯＳトランジスタＱｘ
７のドレイン電極は接地電位になり、キャパシタＣ４の
電極間に高電圧が印加される。そのため、キャパシタＣ
４の電極間にトンネル電流が流れ、ＰＭＯＳトランジス
タＱｘ７のゲート電極に正電荷がチャージされる。
０Ｖ程度の高電位が印加される。ＮＭＯＳトランジスタ
Ｑｘ１がオンしている場合、ＰＭＯＳトランジスタＱｘ
７のドレイン電極は接地電位になり、キャパシタＣ４の
電極間に高電圧が印加される。そのため、キャパシタＣ
４の電極間にトンネル電流が流れ、ＰＭＯＳトランジス
タＱｘ７のゲート電極に正電荷がチャージされる。
【００８７】一方、ＮＭＯＳトランジスタＱｘ１がオフ
している場合、ＰＭＯＳトランジスタＱｘ７のドレイン
電極はフローティング状態になり、キャパシタＣ４の電
極間に低い電圧しか印加されない。そのため、キャパシ
タＣ４の電極間にはトンネル電流が流れず、ＰＭＯＳト
ランジスタＱｘ７のゲート電極の電荷はゼロのままであ
る。
している場合、ＰＭＯＳトランジスタＱｘ７のドレイン
電極はフローティング状態になり、キャパシタＣ４の電
極間に低い電圧しか印加されない。そのため、キャパシ
タＣ４の電極間にはトンネル電流が流れず、ＰＭＯＳト
ランジスタＱｘ７のゲート電極の電荷はゼロのままであ
る。
【００８８】 通常動作時の回路動作 デバイスが通常動作を行なっているとき、登録用端子３
０３は接地される。
０３は接地される。
【００８９】ＰＭＯＳトランジスタＱｘ７のゲート電極
に正電荷がチャージされている場合、ＰＭＯＳトランジ
スタＱｘ７のゲート電極は接地電位よりも高電位になる
ため、ＰＭＯＳトランジスタＱｘ７をオフし、不良アド
レス検知回路３０３は、従来のヒューズ切断が行なわれ
た場合に相当する状態になる。
に正電荷がチャージされている場合、ＰＭＯＳトランジ
スタＱｘ７のゲート電極は接地電位よりも高電位になる
ため、ＰＭＯＳトランジスタＱｘ７をオフし、不良アド
レス検知回路３０３は、従来のヒューズ切断が行なわれ
た場合に相当する状態になる。
【００９０】ＰＭＯＳトランジスタＱｘ７のゲート電極
にチャージされている電荷がゼロの場合、ＰＭＯＳトラ
ンジスタＱｘ７のゲート電極は接地電位よりも高電位に
なるため、ＰＭＯＳトランジスタＱｘ７はオンし、不良
アドレス検知回路３０３は従来のヒューズ切断が行なわ
れていない場合に相当する状態になる。
にチャージされている電荷がゼロの場合、ＰＭＯＳトラ
ンジスタＱｘ７のゲート電極は接地電位よりも高電位に
なるため、ＰＭＯＳトランジスタＱｘ７はオンし、不良
アドレス検知回路３０３は従来のヒューズ切断が行なわ
れていない場合に相当する状態になる。
【００９１】以上のように、本発明の実施の形態２の半
導体記憶装置の不良アドレス検知回路は、メモリセルに
含まれているキャパシタと同一の層で不良アドレス検知
回路に含まれているキャパシタを形成して、製造工程の
追加なしにフローティングなノードを有する不揮発性メ
モリを構成することが可能となる。また、ヒューズを用
いないため、従来のヒューズを溶断して不良アドレスの
登録を行なう方法に比べ、ヒューズ部分に必要であった
広いレイアウト面積が不要となる。さらに、外部アドレ
スを入力するだけで、電気的に、容易に不良アドレスを
登録することが可能となる。
導体記憶装置の不良アドレス検知回路は、メモリセルに
含まれているキャパシタと同一の層で不良アドレス検知
回路に含まれているキャパシタを形成して、製造工程の
追加なしにフローティングなノードを有する不揮発性メ
モリを構成することが可能となる。また、ヒューズを用
いないため、従来のヒューズを溶断して不良アドレスの
登録を行なう方法に比べ、ヒューズ部分に必要であった
広いレイアウト面積が不要となる。さらに、外部アドレ
スを入力するだけで、電気的に、容易に不良アドレスを
登録することが可能となる。
【００９２】したがって、ＤＲＡＭなどの揮発性メモリ
において、レイアウト面積が低減され、かつ、製造工程
数の増加のない不良アドレスを登録し欠陥メモリセルを
予備のメモリセルとの置換することが可能な半導体記憶
装置およびその不良アドレス登録方法を提供することが
可能となる。
において、レイアウト面積が低減され、かつ、製造工程
数の増加のない不良アドレスを登録し欠陥メモリセルを
予備のメモリセルとの置換することが可能な半導体記憶
装置およびその不良アドレス登録方法を提供することが
可能となる。
【図１】 本発明の半導体記憶装置の実施の形態１の不
良アドレス登録回路とメモリセルとそれらの周辺回路と
の基本構成回路を示す回路図である。
良アドレス登録回路とメモリセルとそれらの周辺回路と
の基本構成回路を示す回路図である。
【図２】 図１の基本構成回路と、ＤＲＡＭ内のメモリ
セルと、それらの周辺回路とを示す回路図である。
セルと、それらの周辺回路とを示す回路図である。
【図３】 図２のアドレス検知回路に含まれているキャ
パシタとメモリセルに含まれているキャパシタの構造を
示す断面図である。
パシタとメモリセルに含まれているキャパシタの構造を
示す断面図である。
【図４】 本発明の半導体記憶装置の実施の形態２の不
良アドレス登録回路の構成を示すブロック図である。
良アドレス登録回路の構成を示すブロック図である。
【図５】 図４の基本構成回路を示す回路図である。
【図６】 図６の不良アドレス検知回路に含まれている
キャパシタとＰＭＯＳトランジスタとの構造を示す断面
図である。
キャパシタとＰＭＯＳトランジスタとの構造を示す断面
図である。
【図７】 従来の半導体記憶装置の不良アドレス登録回
路とその周辺回路を示す回路図である。
路とその周辺回路を示す回路図である。
【図８】 図７の不良アドレス検知回路の動作を説明す
るための電圧波形図である。
るための電圧波形図である。
１００，３００ 不良アドレス登録回路、１０１，３０
１ 不良アドレス検知回路、１０２，３０２ 基本構成
回路、１０３ 電源（Ｖｃｃ）端子、１０５（１／２）
Ｖｃｃ端子、１２１ センスアンプ、３０３ 登録用端
子、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃｓ キャパシタ、Ｑｘ
２，Ｑｘ３，Ｑｘ６，Ｑｘ７ ＰＭＯＳトランジスタ、
Ｑｘ１，Ｑｘ４，Ｑｓ ＮＭＯＳトランジスタ。
１ 不良アドレス検知回路、１０２，３０２ 基本構成
回路、１０３ 電源（Ｖｃｃ）端子、１０５（１／２）
Ｖｃｃ端子、１２１ センスアンプ、３０３ 登録用端
子、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃｓ キャパシタ、Ｑｘ
２，Ｑｘ３，Ｑｘ６，Ｑｘ７ ＰＭＯＳトランジスタ、
Ｑｘ１，Ｑｘ４，Ｑｓ ＮＭＯＳトランジスタ。
Claims (4)
- 【請求項１】 各々が、セルプレート電極と、ストレー
ジノード電極と、前記セルプレート電極と前記ストレー
ジノード電極との間に形成された誘電層とを有するキャ
パシタを含む複数のメモリセルと、 各々が、外部アドレスの１つのビットまたはそれと相補
的なビットに対応して設けられ、前記複数のメモリセル
のうちの欠陥のメモリセルを示す不良アドレスが登録可
能であって、前記外部アドレスが前記不良アドレスと一
致するか否かを検知する複数のアドレス検知手段と、を
備え、前記複数のアドレス検知手段の各々は、 前記セルプレート電極と同一層で形成されたフローティ
ング電極と、前記ストレージノード電極と同一層で形成
された固定電極と、前記複数のメモリセルのキャパシタ
の誘電層と同一層で形成され前記フローティング電極と
前記固定電極との間に形成された誘電層とを有するキャ
パシタを含む、半導体記憶装置。 - 【請求項２】 各々が、セルプレート電極と、ストレー
ジノード電極と、前記セルプレート電極と前記ストレー
ジノード電極との間に形成された誘電層とを有するキャ
パシタを含む複数のメモリセルと、 各々が、外部アドレスの１つのビットまたはそれと相補
的なビットに対応して設けられ、前記複数のメモリセル
のうちの欠陥のメモリセルを示す不良アドレスが登録可
能であって、前記外部アドレスが前記不良アドレスと一
致するか否かを検知する複数のアドレス検知手段と、 第１の端子と、 第２の端子と、を備え、前記複数のアドレス検知手段の
各々は、 前記第１の端子に接続された一方電極を有する第１のキ
ャパシタと、 前記第１のキャパシタの他方電極に接続された一方電極
を有する第２のキャパシタと、 前記第２のキャパシタの他方電極に接続された第１のセ
ンスノードと、第２のセンスノードとを有するセンスア
ンプと、 前記センスアンプの第２のセンスノードに接続された一
方電極と、前記第２の端子に接続された他方電極とを有
する第３のキャパシタと、 接地されたソース／ドレイン電極と、前記アドレスの対
応する１ビットを受けるゲート電極とを有する第１のＭ
ＯＳトランジスタと、 前記第１のＭＯＳトランジスタのもう１つのソース／ド
レイン電極に接続されたソース／ドレイン電極と、前記
センスアンプの第２のセンスノードに接続されたゲート
電極とを有する第２のＭＯＳトランジスタと、を含み、
前記複数のアドレス検知手段の第２のＭＯＳトランジス
タのもう１つのソース／ドレイン電極は共通に接続され
ている、半導体記憶装置。 - 【請求項３】 各々が、セルプレート電極と、ストレー
ジノード電極と、前記セルプレート電極と前記ストレー
ジノード電極との間に形成された誘電層とを有するキャ
パシタを含む複数のメモリセルと、 各々が、外部アドレスの１つのビットまたはそれと相補
的なビットに対応して設けられ、前記複数のメモリセル
のうちの欠陥のメモリセルを示す不良アドレスが登録可
能であって、前記外部アドレスが前記不良アドレスと一
致するか否かを検知する複数のアドレス検知手段と、 登録用端子と、を備え、前記複数のアドレス検知手段の
各々は、 前記セルプレート電極と同一層で形成されたフローティ
ング電極と、前記ストレージノード電極と同一層で形成
された固定電極と、前記複数のメモリセルのキャパシタ
の誘電層と同一層で形成され前記フローティング電極と
前記固定電極との間に形成された誘電層とを有するキャ
パシタと、 前記フローティング電極に接続されたゲート電極を有す
る第１のＭＯＳトランジスタと、 接地されたソース／ドレイン電極と、前記第１のＭＯＳ
トランジスタのソース／ドレイン電極に接続されたもう
１つのソース／ドレイン電極と、前記外部アドレスの対
応する１ビットを受けるゲート電極とを有する第２のＭ
ＯＳトランジスタと、を含み、前記複数のアドレス検知
手段のキャパシタの固定電極は前記登録用端子に接続さ
れており、前記複数のアドレス検知手段の第１のＭＯＳ
トランジスタのもう１つのソース／ドレイン電極は共通
に接続されている半導体記憶装置。 - 【請求項４】 各々が、セルプレート電極と、ストレー
ジノード電極と、前記セルプレート電極と前記ストレー
ジノード電極との間に形成された誘電層とを有するキャ
パシタを含む複数のメモリセルと、 各々が、外部アドレスの１つのビットまたはそれと相補
的なビットに対応して設けられ、前記複数のメモリセル
のうちの欠陥のメモリセルを示す不良アドレスがプログ
ラム可能であって、前記外部アドレスが前記不良アドレ
スと一致するか否かを検知する複数のアドレス検知手段
と、 第１の端子と、 第２の端子と、を備え、前記複数のアドレス検知手段の
各々は、 外部電源に接続された一方電極を有する第１のキャパシ
タと、 前記第１のキャパシタの他方電極に接続された一方電極
を有する第２のキャパシタと、 前記第２のキャパシタの他方電極に接続された第１のセ
ンスノードと、第２のセンスノードとを有するセンスア
ンプと、 前記センスアンプの第２のセンスノードに接続された一
方電極と、前記第２の端子に接続された他方電極とを有
する第３のキャパシタと、 接地されたソース／ドレイン電極と、前記アドレスの対
応する１ビットを受けるゲート電極とを有する第１のＭ
ＯＳトランジスタと、 前記第１のＭＯＳトランジスタのもう１つのソース／ド
レイン電極に接続されたソース／ドレイン電極と、前記
センスアンプの第２のセンスノードに接続されたゲート
電極とを有する第２のＭＯＳトランジスタと、を含み、
前記複数のアドレス検知手段の第２のＭＯＳトランジス
タのもう１つのソース／ドレイン電極は共通に接続され
ている半導体記憶装置のアドレス登録方法であって、 前記第１の端子に所定の電圧を印加するステップと、 前記第２の端子に前記所定の電圧より高い電圧を印加す
るステップと、 紫外光を前記複数のアドレス検知手段の第２のキャパシ
タに選択的に照射するステップと、を含む半導体記憶装
置のアドレス登録方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1000196A JPH09204791A (ja) | 1996-01-24 | 1996-01-24 | 半導体記憶装置およびそのアドレス登録方法 |
| US08/735,141 US5726949A (en) | 1996-01-24 | 1996-10-22 | Semiconductor memory device having a redundant configuration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1000196A JPH09204791A (ja) | 1996-01-24 | 1996-01-24 | 半導体記憶装置およびそのアドレス登録方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09204791A true JPH09204791A (ja) | 1997-08-05 |
Family
ID=11738192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1000196A Withdrawn JPH09204791A (ja) | 1996-01-24 | 1996-01-24 | 半導体記憶装置およびそのアドレス登録方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5726949A (ja) |
| JP (1) | JPH09204791A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7879382B2 (en) * | 2005-09-30 | 2011-02-01 | Fmc Corporation | Stabilizers and compositions and products comprising same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221571A (ja) * | 1988-07-08 | 1990-01-24 | Tokyo Electric Power Co Inc:The | 燃料電池の水処理装置 |
| JPH02310898A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | メモリ回路 |
| JPH0578187A (ja) * | 1991-09-20 | 1993-03-30 | Kenji Tsujihiro | 植物の生育活力促進兼土壌培養剤 |
-
1996
- 1996-01-24 JP JP1000196A patent/JPH09204791A/ja not_active Withdrawn
- 1996-10-22 US US08/735,141 patent/US5726949A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5726949A (en) | 1998-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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