KR20040066511A - 동기형 출력버퍼, 동기형 메모리장치 및 액세스 타임측정방법 - Google Patents

동기형 출력버퍼, 동기형 메모리장치 및 액세스 타임측정방법 Download PDF

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Abstract

본 발명은 출력버퍼, 동기형 메모리장치 및 측정방법을 개시한다. 본 발명의 출력버퍼는 턴온시에 출력단자를 제1전원전압으로 풀업시키기 위한 풀업소자와, 턴온시에 출력단자를 제1전원전압보다 낮은 레벨을 가진 제2전원전압으로 풀다운시키기 위한 풀다운소자를 포함한다. 대기모드에서는 풀업소자를 턴오프 상태로 유지하고 풀다운소자를 턴오프상태로 유지하여 출력단자를 하이 임피던스상태로 유지한다. 제1동작모드에서는 출력클록신호의 레벨상태에 응답하여 데이터신호를 래치하고, 래치된 데이터신호에 응답하여 풀업소자 및 풀다운소자를 구동하여 출력단자에 대응하는 데이터신호를 출력한다. 제2동작모드에서는 출력클록신호의 선단에 응답하여 데이터신호를 래치하고, 래치된 데이터신호에 응답하여 풀업소자 및 풀다운소자를 구동하여 출력단자에 대응하는 데이터신호를 출력하는 출력래치부를 포함한다. 따라서, 본 발명에서는 제2동작모드에서 클록신호의 선단에 응답하여 데이터를 출력한다.

Description

동기형 출력버퍼, 동기형 메모리장치 및 액세스 타임 측정방법{Synchronous output buffer, Synchronous memory device and Method for testing access time}
본 발명은 동기형 출력버퍼, 동기형 메모리장치 및 그 측정방법에 관한 것으로서, 특히 DDR-SDRAM(Double data rate - synchronous dynamic random access memory)의 출력버퍼에 관한 것이다.
최근 멀티미디어화의 진전과 시스템의 고속화에 따라 고속, 고기능, 저전력화된 차세대 고속 메모리에 대한 요구가 급증하고 있으며, 이에 따라 Rambus DRAM, DDR SDRAM, PC 133 규격의 SDRAM 등 다양한 메모리들이 시장 선점을 위하여 경쟁하고 있다.
DDR은 차세대 고속 DRAM의 규격으로 기존 SDRAM 생산설비를 그대로 활용하는 있으며, 데이터 전송량을 2배로 늘려 고속화 할 수 있는 기술 규격을 말한다. 동 기술은 1997년 국제표준화기구인 JEDEC(Joint Electron Device Engineering Council)가 채택한 고속 메모리 기술의 하나이다.
이와 같이 메모리의 동작속도가 갈수록 빨라짐에 따라 메모리 칩의 빠른 동작속도에 관련된 여러 가지 파라미터 또는 명세(specification)에 대한 정확한 설계와 측정이 요구되고 있다.
이와 같은 고속 동작에서 가장 중요한 타이밍 파라미터는 독출 명령이 입력된 클록으로부터 최초 유효 데이터 출력까지 걸리는 액세스시간(tAA : address access time)이다. tAA는 다음 수식(1)으로 표현된다.
tAA = tCK ×(CL - 1) + tAC ----------- (1)
tCK(time of clock cycle) : 클록 1주기 시간
CL(CAS Latency) : 독출 명령 입력 후 유효 데이터가 출력될 때까지의 시간을 클록 사이클의 정수배로 표시한 수
tAC(access time from front edge of clock) : 클록 선단으로부터 유효 데이터 출력까지 걸리는 시간.
따라서, 메모리 칩의 성능을 평가하기 위하여 tAA 및 tAC를 정확하게 측정하는 측정 스킬이 요구된다.
고속동작에 관련된 여러 가지 AC 파라미터들이 설계값을 만족한지 AC 파라미터 테스트를 거치게 된다. 통상적으로 테스트 오퍼레이터가 측정장비를 다루는 솜씨가 숙련되어 있지 않을 경우에는 측정장비의 한계와 관련된 오측정이 발생되어 불량품이 정상품으로 오판정되는 경우가 발생될 우려가 있다.
따라서, 본 발명의 목적은 이와 같은 문제점을 해결하기 위하여 테스트 모드에서는 클록신호의 선단에 응답하는 동기형 출력버퍼를 제공하는 데 있다.
또한, 본 발명의 다른 목적은 액세스 타임 측정을 용이하게 할 수 있는 동기형 메모리 장치를 제공하는 데 있다.
또한, 본 발명의 목적은 이와 같은 동기형 메모리 장치의 측정시 측정상의 오류를 줄일 수 있는 측정방법을 제공하는 데 있다.
도 1은 본 발명에 의한 DDR SDRAM의 블록도.
도 2는 본 발명에 의한 출력버퍼의 블록도.
도 3은 도 2의 풀업구동부의 상세회로도.
도 4는 도 2의 풀다운구동부의 상세회로도.
도 5는 본 발명에 의한 메모리 칩의 액세스 타임 테스트 방법을 설명하기 위한 도면.
도 6은 정상적인 경우의 액세스 타임을 설명하기 위한 타이밍도.
도 7은 비정상적인 경우의 액세스 타임에서 테스트 오류를 설명하기 위한 타이밍도.
도 8은 본 발명에 의한 비정상적인 경우의 액세스 타임의 테스트 과정을 설명하기 위한 타이밍도.
도 9 및 도 10은 본 발명에 의한 출력버퍼의 각부의 타이밍도.
*도면의 주요 부분에 대한 부호의 간단한 설명*
200 ; 출력버퍼 210 : 풀업구동부
220 ; 풀다운구동부 212, 222 : 입력로직회로
214, 224 : 입력래치회로 216, 226 : 출력래치회로
MPU : 풀업소자 MPD : 풀다운소자
PM1U~PM6U, PM1D~PM6D : PMOS 트랜지스터
NM1U~NM9U, NM1D~NM9D : NMOS 트랜지스터
N1U~N8U, N1D~N8D : 노드
G1U~G11U, G1D~G11D : 로직 게이트
본 발명에 의한 동기형 출력버퍼는 턴온시에 출력단자를 제1전원전압으로 풀업시키기 위한 풀업소자와, 턴온시에 출력단자를 제1전원전압보다 낮은 레벨을 가진 제2전원전압으로 풀다운시키기 위한 풀다운소자를 포함한다. 또한, 동기형 출력버퍼는 대기모드에서는 풀업소자를 턴오프 상태로 유지하고 풀다운소자를 턴오프상태로 유지하여 상기 출력단자를 하이 임피던스상태로 유지하고, 제1동작모드에서는 출력클록신호의 레벨상태에 응답하여 데이터신호를 래치하고, 래치된 데이터신호에 응답하여 풀업소자 및 풀다운소자를 구동하여 출력단자에 대응하는 데이터신호를 출력하고, 제2동작모드에서는 출력클록신호의 선단에 응답하여 데이터신호를 래치하고, 래치된 데이터신호에 응답하여 풀업소자 및 풀다운소자를 구동하여 출력단자에 대응하는 데이터신호를 출력하는 출력래치부를 포함한다.
여기서, 제1동작은 정상동작이고 제2동작은 테스트동작이다.
출력클록신호는 펄스의 선단(LEADING EDGE)과 펄스의 후단(TAILING EDGE)을 포함한다. 펄스가 포지티브일 때, 선단은 상승 에지(RAISING EDGE) 또는 포지티브에지(POSITIVE EDGE)라 칭하고, 후단은 하강 에지(FALLING EDGE) 또는 네가티브 에지(NEGATIVE EDGE)라 칭한다. 펄스가 네가티브인 경우에는 그 반대다.
출력래치부는 대기모드에서는 풀업소자를 턴오프 상태로 유지하고, 제1동작모드에서는 출력클록신호의 레벨상태에 응답하여 데이터신호를 래치하고, 제2동작모드에서는 출력클록신호의 선단에 응답하여 데이터신호를 래치하고, 각 동작모드에서 래치된 데이터신호의 상태에 응답하여 상기 풀업소자를 구동하는 풀업구동부와, 대기모드에서는 풀다운소자를 턴오프상태로 유지하고, 제1동작모드에서는 출력클록신호의 레벨상태에 응답하여 데이터신호를 래치하고, 제2동작모드에서는 출력클록신호의 선단에 응답하여 데이터신호를 래치하고, 각 동작모드에서 래치된 데이터신호의 상태에 응답하여 풀다운소자를 구동하는 풀다운구동부를 포함한다.
풀업구동부 및 풀다운구동부는 출력제어신호(또는 출력인에이블신호)에 응답하여 대기모드에서는 입력 디스에이블되고, 제1 및 제2동작모드들에서는 입력 인에이블된다.
풀업구동부는 제1동작모드에서는 출력제어신호의 반전신호에 응답하여 상기 데이터신호를 제1노드로 입력하고, 제2동작모드에서는 출력제어신호의 반전신호에 응답하고 출력클록신호의 선단에 동기하여 데이터신호를 제1노드로 입력하는 입력로직회로와, 제1노드에 결합되고, 제1동작모드에서 디스에이블되고, 제2동작모드에서 인에이블되어 제1노드에 입력된 데이터신호를 래치하는 입력래치회로와, 제1노드에 결합되고, 제1노드에 입력된 데이터신호에 응답하여 출력클록신호를 게이트하여 제1게이트클록신호 및 제2게이트클록신호를 발생하고, 발생된 제1 및 제2게이트클록신호들에 응답하여 클록동기된 데이터신호를 래치하고, 풀업소자를 구동하기 위한 풀업구동신호를 출력하는 출력래치회로를 포함한다.
풀업구동부의 입력로직회로는 클록제어형 CMOS NOR 게이트 기능을 수행한다.
풀다운구동부는 풀업구동부와 비교하여 입력래치회로 및 출력래치회로는 동일하나 입력로직회로의 구성이 클록제어형 CMOS NAND 게이트 기능을 수행하도록 구성된 점이 다르다.
본 발명에 의한 동기형 메모리장치는 데이터를 저장하기 위한 메모리셀 어레이와, 메모리셀 어레이로부터 저장된 데이터를 데이터신호로 독출하기 위한 독출회로부와, 출력버퍼를 포함한다.
출력버퍼는 대기모드에서는 출력단자를 하이 임피던스상태로 유지하고, 제1동작모드에서는 출력클록신호의 레벨상태에 응답하여 데이터신호를 래치하고, 래치된 데이터신호에 응답하여 출력단자에 대응하는 데이터신호를 출력하고, 제2동작모드에서는 출력클록신호의 선단에 응답하여 데이터신호를 래치하고, 래치된 데이터신호에 응답하여 출력단자에 대응하는 데이터신호를 출력한다.
본 발명의 동기형 메모리 장치는 DDR-SDRAM, DDRⅡ-SDRAM, DDR-SGRAM 등의 고속 메모리장치를 포함한다.
출력클록신호는 메모리칩 내부에 포함된 DLL(delay locked loop)에서 발생된 내부 데이터 출력제어용 클록신호이다.
출력버퍼는 턴온시에 출력단자를 제1전원전압으로 풀업시키기 위한 풀업소자와, 턴온시에 출력단자를 제1전원전압보다 낮은 레벨을 가진 제2전원전압으로 풀다운시키기 위한 풀다운소자와, 대기모드에서는 상기 풀업소자를 턴오프 상태로 유지하고, 제1동작모드에서는 출력클록신호의 레벨상태에 응답하여 데이터신호를 래치하고, 제2동작모드에서는 출력클록신호의 선단에 응답하여 데이터신호를 래치하고, 각 동작모드에서 래치된 데이터신호의 상태에 응답하여 상기 풀업소자를 구동하는 풀업구동부와, 대기모드에서는 풀다운소자를 턴오프상태로 유지하고, 상기 제1동작모드에서는 출력클록신호의 레벨상태에 응답하여 데이터신호를 래치하고, 제2동작모드에서는 출력클록신호의 선단에 응답하여 데이터신호를 래치하고, 각 동작모드에서 래치된 데이터신호의 상태에 응답하여 상기 풀다운소자를 구동하는 풀다운구동부를 포함한다.
본 발명의 동기형 메모리장치의 측정방법은 테스트모드 명령을 입력하는 단계;
상기 입력된 테스트모드 명령을 디코딩하여 테스트모드신호를 발생하는 단계;
독출명령을 입력하는 단계;
상기 입력된 독출명령을 디코딩하여 메모리 셀어레이로부터 데이터신호를 독출하는 단계;
상기 독출된 데이터신호를 게이트된 클록신호의 선단에 응답하여 출력버퍼의 입력래치에 래치하는 단계;
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 구체적으로 설명하고자 한다. 이 실시예는 이 기술에 숙련된 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술한다.
본 발명의 실시예는 DDR SDRAM을 제공한다.
먼저 도 1은, 본 발명의 일 실시예에 따른 DDR SDRAM의 블록도를 도시한 것이다. DDR SDRAM(100)은 어드레스 입력회로(102), 로우디코더(104), 컬럼디코더(106), 메모리셀 어레이(108), 센스증폭기(110), 독출회로(112), 출력버퍼(114), 입력버퍼(116), 기입회로(118), DLL(Delay Locked Loop)(120), 데이터 스트로브신호 발생회로(122), 제어회로(124)를 포함한다. 제어회로(124)는 모드레지스터(126)를 포함한다.
어드레스 입력회로(102)는 어드레스 단자(ADDR)와 연결되어 외부 어드레스신호를 로우 액티브 명령과 함께 클록신호에 동기하여 어드레스 레지스터에 저장한다. 로우 어드레스는 1 또는 2 비트 이상의 메모리 뱅크 어드레스를 포함한다. 나머지 비트들은 모두 로우 어드레스로 사용된다. 컬럼 어드레스는 리드/라이트 명령과 함께 클록신호에 동기하여 어드레스 레지스터에 입력한다. 입력된 컬럼어드레스는 모드레지스터세트 사이클에서는 제어회로(124)의 모드 레지스터(126)에 입력되어 레지스터값을 세팅한다.
로우디코더(104)는 어드레스 입력회로(102)로부터 제공된 로우 어드레스를 디코딩하여 메모리셀 어레이(108)의 대응하는 워드라인를 선택한다. 또한 로우디코더(104)는 리프레쉬 카운터를 포함하고 리프레쉬 동작을 수행한다.
컬럼디코더(106)는 어드레스 입력회로(102)로부터 제공된 컬럼 어드레스를 디코딩하여 메모리셀 어레이(108)의 대응하는 컬럼을 선택한다.
독출회로(112)는 센스증폭기로부터 제공된 데이터신호를 클록신호에 동기하여 멀티플렉싱하고, 멀티플렉싱된 데이터신호를 출력버퍼(114)에 제공한다.
기입회로(118)는 입력버퍼(116)로부터 제공된 데이터신호를 기입 레지스터에 저장하고, 저장된 데이터신호를 클록신호에 동기하여 메모리셀 어레이(108)에 제공한다.
DLL(120)은 제어회로(124)를 통해 입력된 외부클록신호(CK, CKB)를 제공받아 내부클록신호를 발생한다.
데이터 스트로브신호 발생회로(122)는 내부클록신호를 입력하여 데이터 스트로브신호(DQS)를 발생한다.
제어회로(124)는 외부클록신호(CK, CKB), 클록인에이블신호(CKE), 칩선택신호(CS), 로우 어드레스 스트로브 신호(RAS), 컬럼 어드레스 스트로브 신호(CAS), 기입인에이블신호(WE)를 입력하고, 이들 신호들의 조합에 의한 명령을 디코딩하여 내부제어신호를 발생한다.
상술한 각 회로들은 출력버퍼(114)를 제외하고는 일반적으로 잘 알려진 DDR-SDRAM의 회로구조를 채용한다.
도 2를 참조하면, 본 발명의 출력버퍼(114)는 출력래치부(200), 풀업소자(MPU), 풀다운소자(MPD)를 포함한다.
풀업소자(MPU)는 PMOS 트랜지스터로 구성되고, 출력래치부(200)의 풀업구동신호(DPUB)의 "L "상태에서 턴온되어 출력단자(DQ)를 제1전원전압(VDD)으로 풀업시킨다. 풀다운소자(MPD)는 NMOS 트랜지스터로 구성되고, 출력래치부(200)의 풀다운구동신호(DPDB)의 "H "상태에서 턴온되어 출력단자(DQ)를 제2전원전압(VSS)으로 풀다운시킨다.
출력래치부(200)는 풀업구동부(210), 풀다운구동부(220), 인버터(INV1~5)를 를 포함한다.
풀업구동부(210)는 데이터신호(DIOB), 반전출력제어신호(TRSTB), 테스트모드신호(TM), 반전테스트모드신호(TMB), 출력클록신호(CKF), 반전출력클록신호(CKFB), 초기화신호(PVCHB)를 입력하고, 인버터(INV4)를 통하여 풀업구동신호(DPUB)를 풀업소자(MPU)에 제공한다.
풀다운구동부(220)는 데이터신호(DIOB), 출력제어신호(TRST), 테스트모드신호(TM), 반전테스트모드신호(TMB), 출력클록신호(CKF), 반전출력클록신호(CKFB), 초기화신호(PVCHB)를 입력하고, 인버터(INV5)를 통하여 풀다운구동신호(DPDB)를 풀다운소자(MPD)에 제공한다.
도3을 참조하면, 풀업구동부(210)는 입력로직회로(212), 입력래치회로(214), 출력래치회로(216)를 포함한다.
입력로직회로(212)는 PMOS 트랜지스터들(PM1U~PM3U), NMOS 트랜지스터들(NM1U~NM3U), 로직게이트(G1U~G4U)를 포함한다.
PMOS 트랜지스터(PMIU)의 드레인에는 노드(NIU)가 결합되고, 게이트에는 데이터신호(DIOB)가 결합된다. PMOS 트랜지스터(PM2U)의 드레인에는 PMOS 트랜지스터(PM1U)의 소오스가 결합되고, 게이트에는 반전출력제어신호(TRSTB)가 결합된다. PMOS 트랜지스터(PM3U)의 드레인에는 PMOS 트랜지스터(PM2U)의 소오스가 결합되고, 소오스에는 제1전원전압(VDD)이 결합되고, 게이트에는 노드(N2U)가 결합된다.
NMOS 트랜지스터(NMIU)의 드레인에는 노드(NIU)가 결합되고, 소오스에는 제2전원전압(VSS)이 결합되고, 게이트에는 반전출력제어신호(TRSTB)가 결합된다. NMOS 트랜지스터(NM2U)의 드레인에는 노드(NIU)가 결합되고, 게이트에는 데이터신호(DIOB)가 결합된다. NMOS 트랜지스터(NM3U)의 드레인에는 NMOS 트랜지스터(NM2U)의 소오스가 결합되고, 소오스에는 제2전원전압(VSS)가 결합되고, 게이트에는 노드(N3U)가 결합된다.
로직게이트(G1U)의 출력단에는 노드(N2U)가 연결되고, 입력단에는 로직게이트(G2U)의 출력단이 연결되고, 로직게이트(G2U)의 제1입력단에는 노드(N5U)가 연결되고, 제2입력단에는 테스트모드신호(TM)가 결합된다.
로직게이트(G3U)의 출력단에는 노드(N3U)가 연결되고, 입력단에는 로직게이트(G4U)의 출력단이 연결되고, 로직게이트(G4U)의 제1입력단에는 노드(N4U)가 연결되고, 제2입력단에는 반전테스트모드신호(TMB)가 결합된다.
따라서, 입력로직회로(212)는 정상동작모드에서는 테스트모드신호(TM)가 "L "상태이므로 게이트(G2U)의 출력은 게이트클록신호(GCKFB)에 관계없이 항상 "H "상태를 유지하고, 로직게이트(G4U)의 출력은 게이트클록신호(GCKF)에 관계없이 항상"L "상태를 유지한다. 그러므로, 노드(N2U)는 "L ", 노드(N3U)는 "H "상태를 유지하므로 PMOS 트랜지스터(PM3U)와 NMOS 트랜지스터(NM3U)는 항상 턴온상태를 유지한다. 따라서, PMOS 트랜지스터(PM1U, PM2U) 및 NMOS 트랜지스터(NMIU, NM2U)의 조합은 2입력 NAND 로직을 수행한다.
한편, 테스트동작모드에서는 테스트모드신호(TM)가 "H "상태이므로 로직게이트(G1U, G2U)를 통해서 노드(N2U)에는 게이트클록신호(GCKFB)가 인가되고, 로직게이트(G3U, G4U)를 통해서 노드(N3U)에는 게이트클록신호(GCKF)가 인가된다. 따라서, PMOS 트랜지스터(PM3U)와 NMOS 트랜지스터(NM3U)는 게이트클록신호(GCKF, GCKFB)의 선단에서 함께 턴온되고 후단에서 함게 턴오프된다. 따라서, PMOS 트랜지스터(PM1U, PM2U) 및 NMOS 트랜지스터(NMIU, NM2U)의 조합은 클록제어형 2입력 NAND 로직을 수행한다.
입력래치회로(214)는 로직게이트(G5U, G6U) 및 NMOS 트랜지스터들(NM4U, NM5U)을 포함한다.
NMOS 트랜지스터들(NM4U, NM5U)의 각 게이트에는 테스트모드신호(TM)가 공통 결합되고, 각 소오스에는 노드(N1U)에 공통 연결된다. NMOS 트랜지스터(NM4U)의 드레인과 NMOS 트랜지스터(NM5U)의 드레인 사이에는 로직게이트(G5U, G6U)가 종속(CASCADE) 연결된다. 따라서, 테스트모드에서는 NMOS 트랜지스터들(NM4U, NM5U)가 동시에 턴온되어 로직게이트(G5U, G6U)로 이루어진 래치구조가 노드(N1U)에 결합된 상태로 되므로 현재 노드(N1U)의 상태를 로직게이트(G5U, G6U)의 래치구조에 의해 CMOS 로직레벨로 안정되게 래치하게 된다.
출력래치회로(216)는 로직게이트(G7U~G11U), PMOS 트랜지스터들(PM4U~PM6U), NMOS 트랜지스터들(NM6U~NM9U)을 포함한다.
로직게이트(G7U)의 제1입력단에는 노드(NIU)가 연결되고, 제2입력단에는 출력클록신호(CKF)가 결합되고, 출력단은 노드(N4U)에 연결된다. 로직게이트(G8U)의 제1입력단에는 노드(NIU)가 연결되고, 제2입력단에는 반전출력클록신호(CKFB)가 결합되고, 출력단은 노드(N5U)에 연결된다.
PMOS 트랜지스터(PM4U)의 소오스는 제1전원전압(VDD)에 결합하고, 게이트는 노드(N7U)에 연결하고, 드레인은 노드(N6U)에 연결한다. PMOS 트랜지스터(PM5U)의 소오스는 제1전원전압(VDD)에 결합하고, 게이트는 노드(N6U)에 연결하고, 드레인은 노드(N7U)에 연결한다. NMOS 트랜지스터(NM6U)의 소오스는 제2전원전압(VSS)에 결합하고, 게이트는 노드(N4U)에 연결되고, 드레인은 노드(N6U)에 연결된다. NMOS 트랜지스터(PM7U)의 소오스는 제2전원전압(VSS)에 결합하고, 게이트는 로직게이트(G9U)를 통해서 노드(N4U)에 연결되고, 드레인은 노드(N7U)에 연결된다.
PMOS 트랜지스터(PM6U)의 소오스는 제1전원전압(VDD)에 결합하고, 게이트는 노드(N7U)에 연결되고, 드레인은 노드(N8U)에 연결된다. NMOS 트랜지스터(NM8U)의 소오스는 제2전원전압(VSS)에 결합하고, 게이트는 노드(N5U)에 연결되고, 드레인은 노드(N8U)에 연결된다.
NMOS 트랜지스터(NM9U)의 소오스는 제2전원전압(VSS)에 결합하고, 게이트는 초기화신호(PVCHB)에 결합하고, 드레인은 노드(N8U)에 연결한다.
로직게이트(G10U)의 입력단은 노드(N8U)에 연결하고, 출력단은로직게이트(G11U)의 입력단에 연결하고, 로직게이트(G11U)의 출력단은 노드(N8U)에 연결한다.
따라서, 출력래치회로(216)는 초기 전원 투입시에는 초기화신호(PVCHB)에 의해 노드(N8U)가 "L "상태로 구동되어 래치되므로 DPU 신호는 초기에는 "L "상태로 초기화된다.
노드(NIU)의 상태가 "L "상태인 경우에는 노드(N4U)는 "H "상태, 노드(N7U)는 "H "상태이므로 PMOS 트랜지스터(PM6U)는 턴오프상태를 유지한다. 그러므로, DPU 신호는 "L "상태를 유지한다.
노드(NIU)의 상태가 "H "상태인 경우에는 노드(N5U)는 "L "상태를 유지하므로 NMOS 트랜지스터(NM8U)는 턴오프상태를 유지한다. 한편, 노드(N4U)에는 로직게이트(N4U)를 통하여 게이트클록신호(GCKF)가 나타나게 되므로, 게이트클록신호(GCKF)의 펄스 포지티브 구간에서는 노드(N7U)가 "L "상태로 유지되므로 PMOS 트랜지스터(PM6U)는 게이트클록신호(GCKF)의 선단에 동기하여 턴온된다. 그러므로, 노드(N8U)는 "H "상태로 되고 로직게이트(G10U, G11U)의 래치구조에 의해 안정되게 래치된다. 따라서, DPU신호는 "H "상태로 된다.
도 4를 참조하면, 풀다운구동부(220)는 입력로직회로(222), 입력래치회로(224), 출력래치회로(226)를 포함한다.
입력로직회로(222)는 PMOS 트랜지스터들(PM1D~PM3D), NMOS 트랜지스터들(NM1D~NM3D), 로직게이트(G1D~G4D)를 포함한다.
입력래치회로(224)는 로직게이트(G5D, G6D) 및 NMOS 트랜지스터들(NM4D,NM5D)을 포함한다.
출력래치회로(226)는 로직게이트(G7D~G11D), PMOS 트랜지스터들(PM4D~PM6D), NMOS 트랜지스터들(NM6D~NM9D)을 포함한다.
풀다운 구동부(220)는 풀업구동부(210)와 비교하여 입력로직회로(222)의 구조만 다르고, 입력래치회로(224), 출력래치회로(226)의 구조는 동일하므로, 구체적인 설명은 생략하고, 동일 구성은 업표시(U)와 다운표시(D)만 다른 동일 부호로 표시한다.
입력로직회로(222)의 NMOS 트랜지스터(NMID)의 드레인에는 노드(NIU)가 결합되고, 게이트에는 출력제어신호(TRST)가 결합된다. NMOS 트랜지스터(NM2D)의 드레인에는 NMOS 트랜지스터(NM1D)의 소오스가 결합되고, 게이트에는 데이터신호(DIOB)가 결합된다. NMOS 트랜지스터(NM3D)의 드레인에는 NMOS 트랜지스터(NM2D)의 소오스가 결합되고, 소오스에는 제2전원전압(VSS)가 결합되고, 게이트에는 노드(N3D)가 결합된다.
PMOS 트랜지스터(PMID)의 드레인에는 노드(NID)가 결합되고, 소오스에는 제1전원전압(VDD)이 결합되고, 게이트에는 출력제어신호(TRST)가 결합된다. PMOS 트랜지스터(PM2D)의 드레인에는 노드(NID)가 결합되고, 게이트에는 데이터신호(DIOB)가 결합된다. PMOS 트랜지스터(PM3D)의 드레인에는 PMOS 트랜지스터(PM2D)의 소오스가 결합되고, 소오스에는 제1전원전압(VDD)가 결합되고, 게이트에는 노드(N2D)가 결합된다.
로직게이트(G1D)의 출력단에는 노드(N2D)가 연결되고, 입력단에는 로직게이트(G2D)의 출력단이 연결되고, 로직게이트(G2D)의 제1입력단에는 노드(N5D)가 연결되고, 제2입력단에는 테스트모드신호(TM)가 결합된다.
로직게이트(G3D)의 출력단에는 노드(N3D)가 연결되고, 입력단에는 로직게이트(G4D)의 출력단이 연결되고, 로직게이트(G4D)의 제1입력단에는 노드(N4D)가 연결되고, 제2입력단에는 반전테스트모드신호(TMB)가 결합된다.
따라서, 입력로직회로(222)는 정상동작모드에서는 테스트모드신호(TM)가 "L "상태이므로 마찬가지로 PMOS 트랜지스터(PM1D, PM2D) 및 NMOS 트랜지스터(NMID, NM2D)의 조합은 2입력 NAND 로직을 수행한다.
한편, 테스트동작모드에서는 테스트모드신호(TM)가 "H "상태이므로 PMOS 트랜지스터(PM1D, PM2D) 및 NMOS 트랜지스터(NMID, NM2D)의 조합은 클록제어형 2입력 NAND 로직을 수행한다.
이와 같이 구성한 본 발명의 DDR SDRAM의 액세스 타임 측정은 다음과 같다.
도 5를 참조하면, 피측정 메모리칩을 측정장비의 스테이지에 준비한다(S10).
준비된 피측정 메모리칩을 테스트모드로 설정한다(S12). 메모리칩에서는 모드레지스터에 입력된 데이터를 디코딩하여 테스트모드인 경우에는 테스트모드신호를 액티브 상태, 예컨대 로우상태에서 하이상태로 발생한다.
테스트모드로 설정된 피측정 메모리칩에 테스트 데이터를 기입하여 메모리셀어레이에 테스트 데이터를 저장한다(S12).
피측정 메모리칩에 클록신호에 동기하여 리드명령을 입력하고(S16) 리드명령 입력시점부터 미리 설정된 소정 시점(액세스 타임 측정시점(도 7 및 도8 참조))에서 출력된 데이터가 유효 데이터인지 무효 데이터인지를 판단한다(S18). 판단시 미리 기입한 테스트 데이터와 독출된 데이터를 비교한다.
판단결과 무효데이터이면 불량품으로 처리하고(S22), 유효데이터이면 정상품으로 처리한다(S20).
도 6을 참조하면, 정상적인 경우에는 출력클록신호(CKF)의 포지티브 펄스구간(308)이 출력버퍼에 입력되는 셀데이터(0, 1)와 정상적으로 오버랩된 타이밍상태에서는 클록신호(CKF)의 상승에지에 동기하여 데이터(DQ0)가 출력되고, 하강에지에 동기하여 데이터(DQ1)가 출력됨을 알 수 있다.
따라서, 클럭신호(302)의 선단(t0)에 동기된 리드명령으로부터 유효 데이터가 출력되는 시점(t2)까지가 액세스 타임(tAA)이고, 클럭신호(306)의 선단(t1)으로부터 t2가지의 시간이 클록 액세스 타임(tAC)이다.
도 7을 참조하면, 비정상적인 경우에는 출력클록신호(찰)의 포지티브 펄스구간(308)이 출력버퍼에 입력되는 셀데이터(O, 1)와 매칭되지 않고, 무효 데이터 구간과 일부 오버랩된 타이밍상태에서는 클록신호(CKF)의 상승에지에 동기하여 처음에는 무효데이터가 출력되다가 동구간에서 유효데이터로 변환되므로, 데이터(DQ0)가 출력된다. 하강에지에서는 데이터(DQ1)가 출력된다. 다음 클록신호의 펄스구간에서는 셀데이터(O, 1)가 입력되다가 셀데이터(2, 3)이 입력되므로, 상승에지에 동기하여 데이터(DQ0), 데이터(DQ2)가 출력되고, 하강에지에 동기하여 데이터(DQ3)가 출력된다.
이와 같이 데이터가 비정상적으로 출력됨에도 불구하고 측정장비의측정시점(tAA + α)을 도시한 바와 같이 시간(t3)에 설정한 경우에는 정상적으로 DQ0가 출력된 것으로 오측정될 수 있다. 따라서, 비정상적인 메모리칩이 정상칩으로 판단되는 오류가 발생하게 된다.
즉, t1과 t2 사이에 측정 스트로브신호(MS)가 설정된 경우에는 불량칩으로 판단하지만 t2 이후에 설정된 경우에는 정상으로 판단하는 오류를 범하게 되는 것이다.
그러나, 실제로 측정장비의 제약 때문에 측정상의 잡음, 측정 오퍼레이터의 미숙 등으로 측정 오류가 발생되고 있다.
이와 같은 오류는 출력버퍼의 입력로직회로가 클록제어형 NAND 또는 NOR 타입이 아닌 경우에는 입력 데이터의 상태가 변하게 되면, 클록신호(CKF, CKFB)의 레벨상태에 의해 그 변화상태가 그대로 출력래치회로에까지 전달되어 출력되기 때문이다.
도 8을 참조하면, 본 발명에서는 측정시, 즉 테스트동작모드에서는 출력버퍼의 입력로직회로를 클록제어형 NAND 및 NOR 타입으로 동작시키고, 입력래치회로를 통하여 상승에지에서만 데이터를 입력하고, 이를 입력래치회로에서 래치하여 출력한다. 따라서, 클록신호(CKF)의 상승에지에서 래치된 무효 데이터가 출력되고, 이어서 하강에지에서 데이터(DQ1)이 출력된다.
도 9 및 도10을 참조하면, 풀업구동부(210)는 출력 디스에이블상태에서는 TRSTB신호의 하이상태에 의해 NM1U가 턴온상태를 유지하므로 DOIB의 상태에 관계없이 N1U는 로우상태를 유지한다. 따라서, N4U는 하이상태를 유지하고 N5U에는 CKFB가 반전되어 나타난다. N4U의 하이상태에 의해 N7U 역시 하이상태를 유지하므로, PM6U는 턴오프상태를 유지하고, NM8U는 CKFB에 응답하여 턴온/턴오프로 토글된다. 따라서, DPU는 로우상태를 유지한다.
한편, 풀다운구동부(220)는 출력 디스에이블상태에서는 TRST신호의 로우상태에 의해 PM1D가 턴온상태를 유지하므로 DOIB의 상태에 관계없이 N1D는 하이상태를 유지한다. 따라서, N5D는 로우상태를 유지하고 N4D에는 CKF가 반전되어 나타난다. N5D의 로우상태에 의해 NM8D는 턴오프상태를 유지하고, N7U는 CKF에 응답하여 턴온/턴오프로 토글된다. 따라서, DPD는 하이상태를 유지한다.
t0에서 TRSTB가 로우상태로 하강천이하면, 풀업구동부(210)의 NIU는 PM1U~PM3U가 모두 턴온되는 시점, 즉 PM1U 및 PM3U는 이미 턴온된 상태이고 마지막으로 PM2U가 턴온된 시점에서 N1U는 하이상태로 상태천이가 이루어진다. 이에 N5U는 토글동작을 멈추고 로우상태로 유지되고, N4U가 하이상태에서 CKF가 반전되어 나타나게 된다. 한편, 풀다운구동부(220)의 N1D는 TRST가 하이상태로 상태천이되어도 DOIB가 로우상태이므로 하이상태를 유지한다.
t1에서 풀업구동부(210)의 N4U가 CKF의 상승천이(선단)에 응답하여 로우상태로 상태천이 된다. 따라서, NM8U가 턴오프상태로 유지된 상태에서 N7U가 로우상태로 상태천이되므로, DPU는 로우상태에서 하이상태로 상태천이 하게 된다. 따라서, 풀업소자(MPU)가 턴온되므로 DQ가 하이상태로 출력된다. 한편, 풀다운구동부(220)의 N4D가 CKF의 상승천이(선단)에 응답하여 로우상태로 상태천이 된다. 따라서, NM8U가 턴오프상태로 유지된 상태에서 N7D가 로우상태로 상태천이되므로, DPD는 하이상태를 계속 유지한다. 따라서, 풀다운소자(MPD)는 턴오프상태를 유지한다.
CKF가 하이상태로 유지되는 동안 t2에서 DIOB가 로우상태에서 하이상태로 변하더라도 N3U가 로우상태를 유지하므로 NIU가 로우상태로 상태천이되지 못한다. 즉, CKF가 하이상태를 유지하는 동안에는 DIOB가 변화되더라도 DQ의 변화가 발생되지 않는다. 한편 풀다운구동부(220)에서는 DIOB가 하이상태로 변하더라도 N3D가 CKF에 응답하여 로우상태를 유지하고 있기 때문에 N1D는 계속 하이상태를 유지한다.
t3에서 CKF가 하이상태에서 로우상태로 상태천이하면 N4U, N3U가 하이상태로 상태천이하게 되므로, NIU가 로우상태로 상태천이한다. 한편, 풀다운구동부(220)에서는 N4D, N3D가 하이상태로 천이되므로 N1D가 로우상태로 상태천이된다. N1D가 로우상태로 천이되었다 하더라도 N5D는 CKFB의 하이구간에 응답하여 t4시점을 지나서까지 로우상태를 유지하게 된다.
t4에서, 풀업구동부(210)의 N5U에는 CKFB의 하이상태에 응답하여 로우상태를 유지하다가 CKFB가 로우상태로 상태천이되는 시점, t4를 지나서 하이상태로 상태천이된다. 따라서, 이시점에 응답하여 DPU가 로우상태로 상태천이된다. 한편, 풀다운 구동부(220)의 N5D는 CKFB의 상태천이에 응답하여 하이상태로 상태천이되므로, NM8D가 턴온된다. 따라서, DPD가 로우상태로 되므로, DQ가 로우상태로 출력된다.
t5에서 DIOB가 하이상태에서 로우상태로 변하더라도 N5D, N2D가 하이상태를 유지하기 때문에 N1D의 상태 변화가 일어나지 않고 로우상태를 그대로 유지한다.
t6에서 풀업구동부(210)에서는 CKFB의 상승천이에 응답하여 N5U, N2U가 로우상태로 상태천이하므로, NIU가 하이상태로 상태천이한다. 한편, 풀다운구동부(220)에서는 N5D, N2D가 로우상태로 상태천이하므로 NID가 하이상태로 상태천이한다.
t7에서 출력디스에이블상태로 되면, DQ출력은 하이임피던스 상태를 유지한다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에서는 DDR-SDRAM과 같이 초고속 동작형 메모리 칩의 테스트 분야에 있어서 작업 능률을 향상시킬 수 있다. 즉, 테스트 동작모드에서는 출력버퍼의 동작타이밍이 정상동작모드와 달리 출력클럭신호의 선단에서 데이터를 받아들이도록 제어함으로써 메모리칩의 액세스 타임의 오류여부를 정확하게 판별할 수 있다. 따라서, 숙련된 작업자가 아니더라도 정확한 테스트 결과를 얻을 수 있으므로 테스트 작업 능률을 향상시킬 수 있고, 정확한 테스트결과에 의해 제품의 신뢰성을 향상시킬 수 있다.

Claims (12)

  1. 출력단자;
    턴온시에 상기 출력단자를 제1전원전압으로 풀업시키기 위한 풀업소자;
    턴온시에 상기 출력단자를 상기 제1전원전압보다 낮은 레벨을 가진 제2전원전압으로 풀다운시키기 위한 풀다운소자; 및
    대기모드에서는 상기 풀업소자를 턴오프 상태로 유지하고 상기 풀다운소자를 턴오프상태로 유지하여 상기 출력단자를 하이 임피던스상태로 유지하고,
    제1동작모드에서는 출력클록신호의 레벨상태에 응답하여 데이터신호를 래치하고, 래치된 데이터신호에 응답하여 상기 풀업소자 및 풀다운소자를 구동하여 상기 출력단자에 대응하는 데이터신호를 출력하고,
    제2동작모드에서는 상기 출력클록신호의 선단에 응답하여 데이터신호를 래치하고, 래치된 데이터신호에 응답하여 상기 풀업소자 및 풀다운소자를 구동하여 상기 출력단자에 대응하는 데이터신호를 출력하는 출력래치부를 포함하는 것을 특징으로 하는 출력버퍼.
  2. 제1항에 있어서, 상기 출력래치부는
    대기모드에서는 상기 풀업소자를 턴오프 상태로 유지하고, 제1동작모드에서는 출력클록신호의 레벨상태에 응답하여 데이터신호를 래치하고, 제2동작모드에서는 출력클록신호의 선단에 응답하여 데이터신호를 래치하고, 각 동작모드에서 래치된 데이터신호의 상태에 응답하여 상기 풀업소자를 구동하는 풀업구동부; 및
    상기 대기모드에서는 상기 풀다운소자를 턴오프상태로 유지하고, 상기 제1동작모드에서는 출력클록신호의 레벨상태에 응답하여 데이터신호를 래치하고, 제2동작모드에서는 출력클록신호의 선단에 응답하여 데이터신호를 래치하고, 각 동작모드에서 래치된 데이터신호의 상태에 응답하여 상기 풀다운소자를 구동하는 풀다운구동부를 구비한 것을 특징으로 하는 출력버퍼.
  3. 제2항에 있어서, 상기 풀업구동부 및 풀다운구동부는 출력제어신호에 응답하여 상기 대기모드에서는 입력 디스에이블되고, 상기 제1 및 제2동작모드들에서는 입력 인에이블되는 것을 특징으로 하는 출력버퍼.
  4. 제3항에 있어서, 상기 풀업구동부는
    제1노드;
    제1동작모드에서는 상기 출력제어신호의 반전신호에 응답하여 상기 데이터신호를 상기 제1노드로 입력하고, 제2동작모드에서는 상기 출력제어신호의 반전신호에 응답하고 출력클록신호의 선단에 동기하여 상기 데이터신호를 상기 제1노드로 입력하는 입력로직회로;
    상기 제1노드에 결합되고, 상기 제1동작모드에서 디스에이블되고, 상기 제2동작모드에서 인에이블되어 상기 제1노드에 입력된 데이터신호를 래치하는 입력래치회로; 및
    상기 제1노드에 결합되고, 상기 제1노드에 입력된 데이터신호에 응답하여 출력클록신호를 게이트하여 제1게이트클록신호 및 제2게이트클록신호를 발생하고, 상기 발생된 제1 및 제2게이트클록신호들에 응답하여 클록동기된 데이터신호를 래치하고, 상기 풀업소자를 구동하기 위한 풀업구동신호를 출력하는 출력래치회로를 구비한 것을 특징으로 하는 출력버퍼.
  5. 제4항에 있어서, 상기 입력로직회로는
    드레인에 상기 제1노드가 결합되고, 소오스에 상기 제2전원전압이 결합되고, 게이트에 상기 출력제어신호의 반전신호가 결합된 제1모스트랜지스터;
    드레인에 상기 제1노드가 결합되고, 게이트에 상기 데이터신호가 결합된 제2모스트랜지스터;
    드레인에 상기 제2모스트랜지스터의 소오스가 결합되고, 소오스에 상기 제2전원전압이 결합되고, 게이트에 상기 제1게이트클록신호와 테스트모드신호의 반전신호를 조합한 제1조합신호가 결합된 제3모스트랜지스터;
    드레인에 상기 제1노드가 결합되고, 게이트에 상기 데이터신호가 결합된 제4모스트랜지스터;
    드레인에 상기 제4모스트랜지스터의 소오스가 결합되고, 게이트에 상기 출력제어신호의 반전신호가 결합된 제5모스트랜지스터; 및
    드레인에 상기 제5모스트랜지스터의 소오스가 결합되고, 소오스에 상기 제1전원전압이 결합되고, 게이트에 상기 제2게이트클록신호와 상기 테스트모드신호를조합한 제2조합신호가 결합된 제6모스트랜지스터를 구비한 것을 특징으로 하는 출력버퍼.
  6. 제4항에 있어서, 상기 입력래치회로는
    소오스에 상기 제1노드가 결합되고, 게이트에 상기 테스트모드신호가 결합된 제7모스트랜지스터;
    소오스에 상기 제1노드가 결합되고, 게이트에 상기 테스트모드신호가 결합된 제8모스트랜지스터; 및
    상기 제7모스트랜지스터의 드레인과 상기 제8모스트랜지스터의 드레인 사이에 종속 연결된 한 쌍의 인버터들을 구비한 것을 특징으로 하는 출력버퍼.
  7. 제3항에 있어서, 상기 풀다운구동부는
    제1노드;
    제1동작모드에서는 상기 출력제어신호에 응답하여 상기 데이터신호를 상기 제1노드로 입력하고, 제2동작모드에서는 상기 출력제어신호에 응답하고 출력클록신호의 선단에 동기하여 상기 데이터신호를 상기 제2노드로 입력하는 입력로직회로;
    상기 제1노드에 결합되고, 상기 제1동작모드에서 디스에이블되고, 상기 제2동작모드에서 인에이블되어 상기 제1노드에 입력된 데이터신호를 래치하는 입력래치회로; 및
    상기 제1노드에 결합되고, 상기 제1노드에 입력된 데이터신호에 응답하여 출력클록신호를 게이트하여 제1게이트클록신호 및 제2게이트클록신호를 발생하고, 상기 발생된 제1 및 제2게이트클록신호들에 응답하여 클록동기된 데이터신호를 래치하고, 상기 풀업소자를 구동하기 위한 풀업구동신호를 출력하는 출력래치회로를 구비한 것을 특징으로 하는 출력버퍼.
  8. 제7항에 있어서, 상기 입력로직회로는
    드레인에 상기 제1노드가 결합되고, 소오스에 상기 제1전원전압이 결합되고, 게이트에 상기 출력제어신호가 결합된 제1모스트랜지스터;
    드레인에 상기 제1노드가 결합되고, 게이트에 상기 데이터신호가 결합된 제2모스트랜지스터;
    드레인에 상기 제2모스트랜지스터의 소오스가 결합되고, 소오스에 상기 제1전원전압이 결합되고, 게이트에 상기 제2게이트클록신호와 테스트모드신호를 조합한 제1조합신호가 결합된 제3모스트랜지스터;
    드레인에 상기 제1노드가 결합되고, 게이트에 상기 데이터신호가 결합된 제4모스트랜지스터;
    드레인에 상기 제4모스트랜지스터의 소오스가 결합되고, 게이트에 상기 출력제어신호가 결합된 제5모스트랜지스터; 및
    드레인에 상기 제5모스트랜지스터의 소오스가 결합되고, 소오스에 상기 제2전원전압이 결합되고, 게이트에 상기 제1게이트클록신호와 상기 테스트모드신호의 반전신호를 조합한 제2조합신호가 결합된 제6모스트랜지스터를 구비한 것을 특징으로 하는 출력버퍼.
  9. 제7항에 있어서, 상기 입력래치회로는
    소오스에 상기 제1노드가 결합되고, 게이트에 상기 테스트모드신호가 결합된 제7모스트랜지스터;
    소오스에 상기 제1노드가 결합되고, 게이트에 상기 테스트모드신호가 결합된 제8모스트랜지스터; 및
    상기 제7모스트랜지스터의 드레인과 상기 제8모스트랜지스터의 드레인 사이에 종속 연결된 한 쌍의 인버터들을 구비한 것을 특징으로 하는 출력버퍼.
  10. 데이터를 저장하기 위한 메모리셀 어레이;
    상기 메모리셀 어레이로부터 저장된 데이터를 데이터신호로 독출하기 위한 독출회로부;
    대기모드에서는 출력단자를 하이 임피던스상태로 유지하고,
    제1동작모드에서는 출력클록신호의 레벨상태에 응답하여 데이터신호를 래치하고, 래치된 데이터신호에 응답하여 상기 출력단자에 대응하는 데이터신호를 출력하고,
    제2동작모드에서는 상기 출력클록신호의 선단에 응답하여 데이터신호를 래치하고, 래치된 데이터신호에 응답하여 상기 출력단자에 대응하는 데이터신호를 출력하는 출력버퍼를 구비한 것을 특징으로 하는 동기형 메모리 장치.
  11. 제10항에 있어서, 상기 출력버퍼는
    턴온시에 상기 출력단자를 제1전원전압으로 풀업시키기 위한 풀업소자;
    턴온시에 상기 출력단자를 상기 제1전원전압보다 낮은 레벨을 가진 제2전원전압으로 풀다운시키기 위한 풀다운소자;
    대기모드에서는 상기 풀업소자를 턴오프 상태로 유지하고, 제1동작모드에서는 출력클록신호의 레벨상태에 응답하여 데이터신호를 래치하고, 제2동작모드에서는 출력클록신호의 선단에 응답하여 데이터신호를 래치하고, 각 동작모드에서 래치된 데이터신호의 상태에 응답하여 상기 풀업소자를 구동하는 풀업구동부; 및
    상기 대기모드에서는 상기 풀다운소자를 턴오프상태로 유지하고, 상기 제1동작모드에서는 출력클록신호의 레벨상태에 응답하여 데이터신호를 래치하고, 제2동작모드에서는 출력클록신호의 선단에 응답하여 데이터신호를 래치하고, 각 동작모드에서 래치된 데이터신호의 상태에 응답하여 상기 풀다운소자를 구동하는 풀다운구동부를 구비한 것을 특징으로 하는 동기형 메모리 장치.
  12. 준비된 피측정 메모리칩을 테스트모드로 설정하는 단계;
    상기 피측정 메모리칩에 클록신호에 동기하여 리드명령을 입력하는 단계;
    상기 리드명령에 응답하여 지정된 메모리셀로부터 데이터를 독출하는 단계;
    출력버퍼를 출력인에이블상태로 제어하는 단계;
    상기 인에이블된 출력버퍼를 통하여 상기 독출된 데이터를 출력클럭신호의선단에 응답하여 출력 버퍼링하는 단계;
    상기 리드명령 입력시점부터 미리 설정된 소정 시점(액세스 타임)에서 출력된 데이터가 유효 데이터인지 무효 데이터인지를 판단하는 단계;
    판단결과 무효데이터이면 불량품으로 처리하고, 유효데이터이면 정상품으로 처리하는 단계를 구비하는 것을 특징으로 하는 메모리 칩의 액세스 타임 테스트 방법.
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