JP2008065872A - 検査用半導体集積回路及び検査システム並びに検査方法 - Google Patents

Abstract

【課題】高速ＤＲＡＭＩ／Ｆを備えたＬＳＩを低速ＬＳＩテスターで検査する場合の検査内容を拡大し、検査品質を向上することができる検査システムを提供する。
【解決手段】行列状に配置される複数のメモリセルを有し、指示に従ってデータの書き込み読み出し動作を行うメモリセルアレイ１０１と、送受信特性の変更が可能で、高速な第１のクロック信号に同期して制御信号を検査対象の高速メモリインターフェース回路内蔵半導体集積回路１０５から取り込み、メモリセルアレイ１０１への書き込み読み出し動作を制御する第１のメモリインターフェース回路１０２と、第１のメモリインターフェース回路１０２の入出力特性を制御する制御部１０３と、第１のクロック信号とは別の低速な第２のクロック信号に同期してメモリセルアレイ１０１への書き込み読み出し動作を制御する第２のメモリインターフェース回路１０４とを備えた検査用半導体集積回路１００。
【選択図】図１

Description

本発明は、高速メモリインターフェース回路を内蔵した半導体集積回路を、低速検査装置を用いて検査するための検査用半導体集積回路及び同検査用半導体集積回路を用いた検査方法に関する。

近年、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）等の高速アクセスを実現するために、クロック信号に同期して動作する同期型ＤＲＡＭ（シンクロナスＤＲＡＭ：以下、ＳＤＲＡＭと称す）が用いられているが、更なる高速アクセスを可能とするため、クロック信号の立上がり立下りの両エッジでデータをやりとりするダブルデータレートＳＤＲＡＭ（以下、ＤＤＲ−ＳＤＲＡＭと称す）が普及してきている。

これらのＤＲＡＭを接続して動作する半導体集積回路（以下、ＬＳＩと称す）に内蔵されるインターフェイス回路（以下、Ｉ／Ｆと称す）も当然のことながら高速化が必然となっている。

こうしたＬＳＩを検査する方法としては、ＬＳＩに内蔵された高速のＤＲＡＭＩ／Ｆを高速・高性能なＬＳＩ検査装置（高速ＬＳＩテスター）に接続し、これらの間で信号の送受信を行って、ＬＳＩを検査する方法が挙げられる。

しかし、メモリ専用テスター（メモリテスター）と比べて、汎用の高速ＬＳＩテスターの開発は、ＬＳＩの高速化より遅れるのが一般的である上、開発には多くの時間と多くのコストを要する。

また通常のＳＤＲＡＭで３．３Ｖ、通常のＤＤＲ−ＳＤＲＡＭで２．５Ｖ、更には１．８Ｖ（ＤＤＲ２−ＳＤＲＡＭ）、１．５Ｖ（ＤＤＲ３−ＳＤＲＡＭ）とメモリの低電圧化及びデータ信号の差動信号化により、テスター本体と検査対象ＬＳＩの間の距離が長い汎用のＬＳＩテスターでは、入出力信号の品位を保つことが困難になってきている。

そのため、従来の低速ＬＳＩテスターで高速ＤＲＡＭＩ／Ｆを備えたＬＳＩを検査する方法が工夫されている。例えば、特許文献１に記載のように、高速ＤＲＡＭＩ／Ｆの信号速度に対応が可能なＤＲＡＭを高速ＤＲＡＭＩ／Ｆに接続し、高速ＤＲＡＭＩ／Ｆと半導体デバイスの間では高速信号の送受信を行い、高速ＤＲＡＭＩ／Ｆ内部に設けたテスト回路で高速信号を低速信号に変換し、変換した低速信号を低速ＬＳＩテスターで検査する方法である。

また、特許文献２に記載のように、高速信号と低速信号を変換する信号速度変換回路と、高速信号Ｉ／Ｆの入出力特性を変更可能な制御部を設けた高速Ｉ／Ｆ回路検査用モジュールを高速Ｉ／Ｆ回路に接続し、低速ＬＳＩテスターで高速Ｉ／Ｆ信号の特性試験をする方法もある。
特開２００３−９８２３５号公報 特開２００５−３３７７４０号公報

しかしながら、これら上記の従来技術には以下の課題がある。
特許文献１に記載の方法では、比較結果が異なった場合に不具合があることは確認できても、書き込み側と読み出し側のどちらに不具合が存在するか解析することができず、また高速ＤＲＡＭＩ／Ｆ信号の特性試験ができないため、特性保証が十分にできないという課題があった。

また、特許文献２に記載の方法では、回路検査モジュールは高速ＤＲＡＭＩ／Ｆのような高速Ｉ／Ｆ信号の特性試験はできても、実際のＤＲＡＭコアへの書き込み及び読み出しを行っていないので、特性試験のターゲット設定自体が間違っていた場合に不良品を流出させてしまうという課題があった。

また、前記したようにＤＲＡＭ信号の低電圧化によるＬＳＩテスターでの入出力信号の品位の低下という全般的な課題もあった。

本発明は、高速ＤＲＡＭＩ／Ｆを備えたＬＳＩを低速ＬＳＩテスターで検査する場合の検査内容を拡大し、検査品質を向上することができる検査方法を提供することを目的とする。

上記課題を解決するために、本発明は、行列状に配置される複数のメモリセルを有し、指示に従ってデータの書き込み動作又は読み出し動作を行うメモリセルアレイと、送受信特性の変更が可能で、かつ、高速な第１のクロック信号に同期して制御信号を検査対象の高速メモリインターフェース回路内蔵半導体集積回路から取り込み、前記メモリセルアレイへの書き込み及び読み出し動作を制御する第１のメモリインターフェース回路と、前記第１のメモリインターフェース回路の入出力特性を制御する制御部と、前記第１のクロック信号とは別の低速な第２のクロック信号に同期して前記メモリセルアレイへの書き込み及び読み出し動作を制御する第２のメモリインターフェース回路とを備えた検査用半導体集積回路である。

また、本発明は、前記メモリセルアレイ、前記第１のメモリインターフェース回路及び前記制御部に電源を供給する第１の電源ポートと、前記第２のメモリインターフェース回路に電源を供給する第２の電源ポートとを備え、前記第１のメモリインターフェース回路と前記第２のメモリインターフェース回路の信号レベルを異なるレベルにする検査用半導体集積回路である。

そして、本発明は、上記検査用半導体集積回路と低速半導体集積回路テスターとからなり、前記低速半導体集積回路テスターは、前記検査用半導体集積回路の第１のメモリインターフェース回路の入出力特性を制御する設定信号を送出するとともに、検査対象のメモリインターフェース回路内蔵半導体集積回路及び前記第１のメモリインターフェース回路を介して前記検査用半導体集積回路のメモリセルアレイに書き込みデータ信号を送出し、前記検査用半導体集積回路の第２のメモリインターフェース回路を介して前記メモリセルアレイに書き込んだデータ信号を読み出し、送出したデータ信号と読み出したデータ信号とを比較し、検査対象の高速メモリインターフェース回路内蔵半導体集積回路を検査する検査システムである。

更に、本発明は、上記検査用半導体集積回路と低速半導体集積回路テスターとからなり、前記低速半導体集積回路テスターは、前記検査用半導体集積回路の第１のメモリインターフェース回路の入出力特性を制御する設定信号を送出するとともに、前記検査用半導体集積回路の第２のメモリインターフェース回路を介して、前記検査用半導体集積回路のメモリセルアレイに書き込むデータ信号を送出し、前記第１のメモリインターフェース回路及び検査対象のメモリインターフェース回路内蔵半導体集積回路を介して、前記メモリセルアレイに書き込んだデータ信号を受け取り、送出したデータ信号と読み出したデータ信号とを比較し、検査対象の高速メモリインターフェース回路内蔵半導体集積回路を検査する検査システムである。

また、本発明は、検査用半導体集積回路の第１のメモリインターフェース回路の入出力特性を制御する設定信号を送出することと、検査対象のメモリインターフェース回路内蔵半導体集積回路及び前記第１のメモリインターフェース回路を介して前記検査用半導体集積回路のメモリセルアレイに書き込みデータ信号を送出することと、前記検査用半導体集積回路の第２のメモリインターフェース回路を介して前記メモリセルアレイに書き込んだデータ信号を読み出し、送出したデータ信号と読み出したデータ信号とを比較することとを有し、検査対象の高速メモリインターフェース回路内蔵半導体集積回路を検査する検査方法である。

そして、本発明は、検査用半導体集積回路の第１のメモリインターフェース回路の入出力特性を制御する設定信号を送出することと、前記検査用半導体集積回路の第２のメモリインターフェース回路を介して、前記検査用半導体集積回路のメモリセルアレイに書き込むデータ信号を送出することと、前記第１のメモリインターフェース回路及び検査対象のメモリインターフェース回路内蔵半導体集積回路を介して、前記メモリセルアレイに書き込んだデータ信号を受け取り、送出したデータ信号と読み出したデータ信号とを比較することとを有し、検査対象の高速メモリインターフェース回路内蔵半導体集積回路を検査する検査方法である。

本発明により、低速のＬＳＩテスターで高速ＤＲＡＭＩ／Ｆの検査を行う際に、書き込み側と読み出し側を独立してテストすることができ、また実際にＤＲＡＭへの書き込み及び読み出しをテストすることができる。

また低速のＬＳＩテスターでＤＲＡＭデータ信号を送受信する場合でも信号の品位を保つことができる。

本発明によれば、高速ＤＲＡＭＩ／Ｆを備えたＬＳＩを低速ＬＳＩテスターで検査する場合の検査内容を拡大し、検査品質を向上することができる。

本発明を実施するための最良の形態を説明する。
以下、本発明の検査用半導体集積回路及び検査システム並びに検査方法の一実施例について説明する。図１は、本発明による高速ＤＲＡＭＩ／Ｆ検査用ＬＳＩと、同検査用ＬＳＩを用いて高速ＤＲＡＭＩ／Ｆを備えたＬＳＩを低速ＬＳＩテスターで検査する検査システムを示す図である。

図１において、１００は高速ＤＲＡＭＩ／Ｆ検査用ＬＳＩ、１０１はメモリセルアレイ、１０２は高速ＤＲＡＭＩ／Ｆ、１０３は特性制御用レジスタ、１０４は低速ＤＲＡＭＩ／Ｆ、１０５は検査対象ＬＳＩ、１０６は高速ＤＲＡＭＩ／Ｆ、１０７はテスト回路、１０８はＬＳＩソケット、１０９はＤＵＴ（ＤｅｖｉｃｅＵｎｄｅｒＴｅｓｔ）ボード、１１０は低速ＬＳＩテスターである。尚、図中の高速ＤＲＡＭＩ／Ｆ１０２及び１０６は、ＤＤＲ−ＳＤＲＡＭのＤＲＡＭＩ／Ｆとしており、低速ＤＲＡＭＩ／Ｆ１０４は、ＳＤＲＡＭのＤＲＡＭＩ／Ｆとしているが、あくまで一例である。

高速ＤＲＡＭＩ／Ｆ検査用ＬＳＩ１００は、メモリセルアレイ１０１と、高速ＤＲＡＭＩ／Ｆ１０２と、特性制御用レジスタ１０３と、低速ＤＲＡＭＩ／Ｆ１０４を内蔵し、低速ＤＲＡＭＩ／Ｆ１０４のＩ／Ｆ部分は、低速ＬＳＩテスター１１０から供給される電源４で動作し、それ以外は電源３で動作する。

メモリセルアレイ１０１は、高速ＤＲＡＭＩ／Ｆ１０２及び低速ＤＲＡＭＩ／Ｆ１０４からの書き込み／読み出しの指示に従って、データの書き込み／読み出し動作を行う。

高速ＤＲＡＭＩ／Ｆ１０２は、検査対象ＬＳＩ１０５内部の高速ＤＲＡＭＩ／Ｆ１０６から、高速クロック信号と制御信号が入力され、ＤＲＡＭデータ信号とデータストローブ信号を入力し出力する。そして高速クロックに同期して制御信号を取り込み、書き込み動作であれば、入力されるＤＲＡＭデータ信号を、入力されるデータストローブ信号にしたがって取り込み、メモリセルアレイ１０１に書き込む。読み出し動作であれば、ＤＲＡＭデータ信号をデータストローブ信号とともに出力する。また特性制御用レジスタ１０３から入力される特性制御情報に従って、高速クロック信号、制御信号、ＤＲＡＭデータ信号、データストローブ信号の入出力特性を変化させる。

特性制御用レジスタ１０３は、低速ＬＳＩテスター１１０からのレジスタ設定信号を取り込み、高速ＤＲＡＭＩ／Ｆ１０２の入出力特性を制御する。

低速ＤＲＡＭＩ／Ｆ１０４は、低速ＬＳＩテスター１１０から、低速クロック信号と制御信号が入力され、ＤＲＡＭデータ信号を入力または出力し、さらには電源４が供給される。そして低速クロックに同期して制御信号を取り込み、書き込み動作であれば、入力されるＤＲＡＭデータ信号を取り込み、メモリセルアレイ１０１に書き込む。読み出し動作であれば、ＤＲＡＭデータ信号を出力する。

ここで、低速ＤＲＡＭＩ／Ｆ１０４が低速ＬＳＩテスター１１０との間で入出力する信号は、電源３に従った電圧レベルとなる。

検査対象ＬＳＩ１０５は、高速ＤＲＡＭＩ／Ｆ１０６とテスト回路１０７を内蔵し、高速ＤＲＡＭＩ／Ｆ１０６は、低速ＬＳＩテスター１１０から供給される電源２で動作し、それ以外は電源１で動作する。

高速ＤＲＡＭＩ／Ｆ１０６は、高速ＤＲＡＭＩ／Ｆ検査用ＬＳＩ１００内部の高速ＤＲＡＭＩ／Ｆ１０２に対して、高速クロック信号と制御信号を出力し、ＤＲＡＭデータ信号とデータストローブ信号を出力または入力する。そして書き込み動作であれば、書き込みの制御信号を高速クロック信号に同期して出力し、ＤＲＡＭデータ信号をデータストローブ信号とともに出力する。読み出し動作であれば、読み出しの制御信号を高速クロック信号に同期して出力し、入力されるＤＲＡＭデータ信号を、入力されるデータストローブ信号にしたがって取り込む。また、テスト回路１０７からの信号に従って、書き込み動作や読み出し動作を任意に行うことができる。

テスト回路１０７は、低速ＬＳＩテスター１１０からの低速テスト信号（例えばＪＴＡＧ信号など）を取り込み、テストモードの制御や、高速ＤＲＡＭＩ／Ｆ１０６の書き込みや読み出しなどの動作制御や、書き込みデータを与える。また、読み出したデータを低速ＬＳＩテスター１１０に低速テスト信号で出力する。

ＤＵＴボード１０９は、高速ＤＲＡＭＩ／Ｆ検査用ＬＳＩ１００と、ＬＳＩソケット１０８を搭載し、両者の間は配線で接続されている。ＬＳＩソケット１０８は、検査対象ＬＳＩ１０５が着脱される。

以下、図１の検査システムでの、検査対象ＬＳＩ１０５の検査について説明する。尚、高速ＤＲＡＭＩ／Ｆ検査用ＬＳＩ１００は、事前に検査されて不良が無いこと、及び高速ＤＲＡＭＩ／Ｆ１０２の特性制御部分の特性が測定されていることが望ましい。

まず、検査対象ＬＳＩ１０５の書き込み動作の検査について説明する。低速ＬＳＩテスター１１０から低速テスト信号により、テスト回路１０７からテストモードの設定を行う。

高速ＤＲＡＭＩ／Ｆ１０６を送信可能とする設定を行い、高速ＤＲＡＭＩ／Ｆ１０６経由で高速ＤＲＡＭＩ／Ｆ検査用ＬＳＩのモード設定（ＤＲＡＭのモードレジスタ設定）を行う。

低速テスター１１０からのレジスタ設定信号により、特性制御用レジスタ１０２は、高速ＤＲＡＭＩ／Ｆ１０２の入出力特性の制御を行う。

低速ＬＳＩテスター１１０から、テスト回路１０７経由でＤＲＡＭデータ信号の書き込み検査用のデータと、高速ＤＲＡＭＩ／Ｆ１０６が書き込み動作を行う制御データを送信する。

高速ＤＲＡＭＩ／Ｆ１０６から、高速ＤＲＡＭＩ／Ｆ１０２経由で高速ＤＲＡＭＩ／Ｆ検査用ＬＳＩ１００に書き込み動作が行われ、書き込み検査用データがメモリセルアレイ１０１に書き込まれる。

低速ＬＳＩテスター１１０から低速ＤＲＡＭＩ／Ｆ１０４に読み出し制御信号を送信し、メモリセルアレイ１０１に書き込まれた書き込み検査用データを読み出す。

低速ＬＳＩテスター１１０で、読み出したデータと、検査対象ＬＳＩ１０５に送信した書き込み検査用データを比較し、判定を行う。

次に検査対象ＬＳＩ１０５の読み出し動作の検査について説明する。低速ＬＳＩテスター１１０からの低速テスト信号により、テスト回路１０７からテストモードの設定を行う。

高速ＤＲＡＭＩ／Ｆ１０６を送信可能とする設定を行い、高速ＤＲＡＭＩ／Ｆ１０６経由で高速ＤＲＡＭＩ／Ｆ検査用ＬＳＩのモード設定（ＤＲＡＭのモードレジスタ設定）を行う。

低速テスター１１０からのレジスタ設定信号により、特性制御用レジスタ１０２は、高速ＤＲＡＭＩ／Ｆ１０２の入出力特性の制御を行う。

低速ＬＳＩテスター１１０から低速ＤＲＡＭＩ／Ｆ１０４に書き込み制御信号と読み出し検査用データを送信し、メモリセルアレイ１０１に読み出し検査用データが書き込まれる。

低速ＬＳＩテスター１１０から、テスト回路１０７経由で高速ＤＲＡＭＩ／Ｆ１０６が読み出し動作を行う制御データを送信する。

高速ＤＲＡＭＩ／Ｆ１０６から、高速ＤＲＡＭＩ／Ｆ１０２経由で高速ＤＲＡＭＩ／Ｆ検査用ＬＳＩ１００に読み出し動作が行われ、読み出し検査用データがメモリセルアレイ１０１から読み出される。

高速ＤＲＡＭＩ／Ｆ１０６で受信した読み出しデータを、テスト回路１０７経由で低速ＬＳＩテスター１１０に送信する。

低速ＬＳＩテスター１１０で、検査対象ＬＳＩから受信した読み出しデータと読み出し検査用データを比較し、判定を行う。

次に、検査対象ＬＳＩ１０５の書き込み動作と読み出し動作の同時検査について説明する。低速ＬＳＩテスター１１０から低速テスト信号により、テスト回路１０７からテストモードの設定を行う。

高速ＤＲＡＭＩ／Ｆ１０６を送信可能とする設定を行い、高速ＤＲＡＭＩ／Ｆ１０６経由で高速ＤＲＡＭＩ／Ｆ検査用ＬＳＩのモード設定（ＤＲＡＭのモードレジスタ設定）を行う。

低速テスター１１０からレジスタ設定信号により、高速ＤＲＡＭＩ／Ｆ１０２の入出力特性の制御を行う。

低速ＬＳＩテスター１１０から、テスト回路１０７経由でＤＲＡＭデータ信号の書き込み／読み出し検査用のデータと、高速ＤＲＡＭＩ／Ｆ１０６が書き込み動作を行う制御データを送信する。

高速ＤＲＡＭＩ／Ｆ１０６から高速ＤＲＡＭＩ／Ｆ検査用ＬＳＩ１００に書き込み動作が行われ、書き込み／読み出し検査用データがメモリセルアレイ１０１に書き込まれる。

低速ＬＳＩテスター１１０から、テスト回路１０７経由で高速ＤＲＡＭＩ／Ｆ１０６が読み出し動作を行う制御データを送信する。

高速ＤＲＡＭＩ／Ｆ１０６から高速ＤＲＡＭＩ／Ｆ検査用ＬＳＩ１００に読み出し動作が行われ、書き込み／読み出し検査用データがメモリセルアレイ１０１から読み出される。

高速ＤＲＡＭＩ／Ｆ１０６で受信した読み出しデータを、テスト回路１０７経由で低速ＬＳＩテスター１１０に送信する。

低速ＬＳＩテスター１１０で、検査対象ＬＳＩから受信した読み出しデータと書き込み／読み出し検査用データを比較し、判定を行う。

以上のように、書き込み動作の検査、読み出し動作の検査、書き込み動作と読み出し動作の同時検査を行うことができる。

また、各検査において高速ＤＲＡＭＩ／Ｆ１０２の入出力特性を少しずつ変化させて複数回の検査を行うことにより、高速ＤＲＡＭＩ／Ｆ１０６の動作マージンを測定することができる。

以上、説明したように、本発明は、行列状に配置される複数のメモリセルを有するメモリセルアレイと、高速な第１のクロック信号に同期して前記メモリセルアレイへの書き込み及び読み出し動作を制御する、送受信特性の変更が可能な第１のメモリインターフェース回路と、前記第１のメモリインターフェース回路の入出力特性を制御する制御部と、前記第１のクロック信号とは別の低速な第２のクロック信号に同期して前記メモリセルアレイへの書き込み及び読み出し動作を制御する第２のメモリインターフェース回路と、前記メモリセルアレイ及び前記第１のメモリインターフェース回路及び前記制御部に電源を供給する第１の電源ポートと、前記第２のメモリインターフェース回路に電源を供給する第２の電源ポートを備え、高速ＤＲＡＭＩ／Ｆを備えたＬＳＩを低速ＬＳＩテスターで検査を行う際に、書き込み側と読み出し側を独立してテストすることができ、また実際にＤＲＡＭへの書き込み及び読み出しをテストすることができる。

実施例の高速ＤＲＡＭＩ／Ｆ検査用ＬＳＩと、同検査用ＬＳＩを用いて高速ＤＲＡＭＩ／Ｆを備えたＬＳＩを低速ＬＳＩテスターで検査する検査システムの説明図。

符号の説明

１００ 高速ＤＲＡＭＩ／Ｆ検査用ＬＳＩ
１０１ メモリセルアレイ
１０２ 高速ＤＲＡＭＩ／Ｆ
１０３ 特性制御用レジスタ
１０４ 低速ＤＲＡＭＩ／Ｆ
１０５ 検査対象ＬＳＩ
１０６ 高速ＤＲＡＭＩ／Ｆ
１０７ テスト回路
１０８ ＬＳＩソケット
１０９ ＤＵＴボード
１１０ 低速ＬＳＩテスター

Claims (6)

1. 行列状に配置される複数のメモリセルを有し、指示に従ってデータの書き込み動作又は読み出し動作を行うメモリセルアレイと、送受信特性の変更が可能で、かつ、高速な第１のクロック信号に同期して制御信号を検査対象の高速メモリインターフェース回路内蔵半導体集積回路から取り込み、前記メモリセルアレイへの書き込み及び読み出し動作を制御する第１のメモリインターフェース回路と、前記第１のメモリインターフェース回路の入出力特性を制御する制御部と、前記第１のクロック信号とは別の低速な第２のクロック信号に同期して前記メモリセルアレイへの書き込み及び読み出し動作を制御する第２のメモリインターフェース回路とを備えた検査用半導体集積回路。
2. 前記メモリセルアレイ、前記第１のメモリインターフェース回路及び前記制御部に電源を供給する第１の電源ポートと、前記第２のメモリインターフェース回路に電源を供給する第２の電源ポートとを備え、前記第１のメモリインターフェース回路と前記第２のメモリインターフェース回路の信号レベルを異なるレベルにする請求項１記載の検査用半導体集積回路。
3. 請求項１記載の検査用半導体集積回路と低速半導体集積回路テスターとからなり、前記低速半導体集積回路テスターは、前記検査用半導体集積回路の第１のメモリインターフェース回路の入出力特性を制御する設定信号を送出するとともに、検査対象のメモリインターフェース回路内蔵半導体集積回路及び前記第１のメモリインターフェース回路を介して前記検査用半導体集積回路のメモリセルアレイに書き込みデータ信号を送出し、前記検査用半導体集積回路の第２のメモリインターフェース回路を介して前記メモリセルアレイに書き込んだデータ信号を読み出し、送出したデータ信号と読み出したデータ信号とを比較し、検査対象の高速メモリインターフェース回路内蔵半導体集積回路を検査することを特徴とする検査システム。
4. 請求項１記載の検査用半導体集積回路と低速半導体集積回路テスターとからなり、前記低速半導体集積回路テスターは、前記検査用半導体集積回路の第１のメモリインターフェース回路の入出力特性を制御する設定信号を送出するとともに、前記検査用半導体集積回路の第２のメモリインターフェース回路を介して、前記検査用半導体集積回路のメモリセルアレイに書き込むデータ信号を送出し、前記第１のメモリインターフェース回路及び検査対象のメモリインターフェース回路内蔵半導体集積回路を介して、前記メモリセルアレイに書き込んだデータ信号を受け取り、送出したデータ信号と読み出したデータ信号とを比較し、検査対象の高速メモリインターフェース回路内蔵半導体集積回路を検査することを特徴とする検査システム。
5. 検査用半導体集積回路の第１のメモリインターフェース回路の入出力特性を制御する設定信号を送出することと、検査対象のメモリインターフェース回路内蔵半導体集積回路及び前記第１のメモリインターフェース回路を介して前記検査用半導体集積回路のメモリセルアレイに書き込みデータ信号を送出することと、前記検査用半導体集積回路の第２のメモリインターフェース回路を介して前記メモリセルアレイに書き込んだデータ信号を読み出し、送出したデータ信号と読み出したデータ信号とを比較することとを有し、検査対象の高速メモリインターフェース回路内蔵半導体集積回路を検査することを特徴とする検査方法。
6. 検査用半導体集積回路の第１のメモリインターフェース回路の入出力特性を制御する設定信号を送出することと、前記検査用半導体集積回路の第２のメモリインターフェース回路を介して、前記検査用半導体集積回路のメモリセルアレイに書き込むデータ信号を送出することと、前記第１のメモリインターフェース回路及び検査対象のメモリインターフェース回路内蔵半導体集積回路を介して、前記メモリセルアレイに書き込んだデータ信号を受け取り、送出したデータ信号と読み出したデータ信号とを比較することとを有し、検査対象の高速メモリインターフェース回路内蔵半導体集積回路を検査することを特徴とする検査方法。