KR20080039605A - 순차적 반도체 테스트 장치 - Google Patents

순차적 반도체 테스트 장치 Download PDF

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KR20080039605A
KR20080039605A KR1020060107112A KR20060107112A KR20080039605A KR 20080039605 A KR20080039605 A KR 20080039605A KR 1020060107112 A KR1020060107112 A KR 1020060107112A KR 20060107112 A KR20060107112 A KR 20060107112A KR 20080039605 A KR20080039605 A KR 20080039605A
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Abstract

본 발명은 실장 테스트 패턴 또는 테스트 패턴 프로그램 중에서 선택되는 데이터를 기초로 테스트 패턴 데이터를 생성하는 테스트 패턴 생성 모듈과, 둘 이상의 테스트 수행 모듈로서, 상기 테스트 수행 모듈 각각은 상기 테스트 패턴 생성 모듈 또는 다른 테스트 패턴 생성 모듈로부터 상기 테스트 패턴 데이터를 수신하여 DUT를 테스트하고 상기 DUT에 대한 테스트 결과 데이터를 생성하는 것인 테스트 수행 모듈을 포함하는 순차적 반도체 테스트 장치에 관한 것이다.
본 발명에 따르면, 반도체 소자의 테스트를 위한 테스트 패턴 데이터의 생성 기능과 테스트를 수행하는 기능을 분리하도록 구성하여 테스트를 수행하는 기능을 추가하는 것에 따라서 순차적으로 다수의 반도체 칩 또는 모듈을 테스트할 수 있고 신호 무결성을 유지할 수 있으며 테스트 선택 명령에 의해서 실장 테스트 또는 ATE 테스트를 수행하도록 구성이 가능하여 반도체 테스트의 효율을 높일 수 있다.
반도체 테스트 장치, DUT, 테스트 패턴 데이터, 신호 무결성, ATE, 실장 테스트

Description

순차적 반도체 테스트 장치{SEQUENTIAL SEMICONDUCTOR TEST APPARATUS}
도 1은 종래 기술에 반도체 테스트 장치의 예시적인 블록도.
도 2는 본 발명에 따른 순차적 반도체 테스트 장치의 예시적인 블록도.
도 3은 본 발명에 따른 순차적 반도체 테스트 장치에 있어서 테스트 수행부의 예시적인 블록도.
도 4는 본 발명에 따른 순차적 반도체 테스트 장치의 동작 상태를 나타내는 타이밍 다이어그램.
도 5는 본 발명에 따른 순차적 반도체 테스트 장치에 있어서 테스트 수행 모듈의 예시적인 배치를 나타내는 도면.
도 6은 본 발명에 따른 순차적 반도체 테스트 장치의 실제 구현예를 예시적으로 나타내는 도면.
<도면의 주요부분에 대한 부호의 설명>
110: 패턴 생성부 120: 타이밍 생성부
130: 포맷 제어부 140: 드라이버부
150: 비교부 160: 테스트 결과 저장부
180: DUT 200: 테스트 패턴 생성 모듈
210: 실장 테스트 패턴 데이터 저장부
220: ATE 테스트 패턴 데이터 생성부
230: 테스트 패턴 데이터 선택부
290: 테스트 패턴 생성 모듈 통신 인터페이스부
300: 테스트 수행 모듈 310: 테스트 수행부
320: 클럭 생성부 330: 제어 명령 해석부
340: 드라이버부 350: 비교부
360: 테스트 결과 저장부 390: 테스트 수행 모듈 통신 인터페이스부
본 발명은 순차적 반도체 테스트 장치에 관한 것으로, 더욱 구체적으로는 반도체 소자의 테스트를 위한 테스트 패턴 데이터의 생성 기능과 테스트를 수행하는 기능을 분리하도록 구성하여 테스트를 수행하는 기능을 추가하는 것에 따라서 순차적으로 다수의 반도체 칩 또는 모듈을 테스트할 수 있고 신호 무결성을 유지할 수 있으며 테스트 선택 명령에 의해서 실장 테스트 또는 ATE 테스트를 수행하도록 구성이 가능하여 반도체 테스트의 효율을 높이는 순차적 반도체 테스트 장치에 관한 것이다.
반도체 테스트 장치는 제조된 반도체 소자, 반도체 칩 또는 반도체 모듈의 불량 여부를 테스트하는 장치이다. 이러한 반도체 테스트 장치는 특히 메모리 소자의 테스트를 위해서 사용되는 경우가 많기 때문에 메모리 소자의 개발 상황, 특히 메모리 소자의 상당 부분을 차지하는 DRAM 소자의 개발 상황에 따라서 설계되어 개발된다.
현재의 DRAM 발전 상황은 EDO(Extended Data Output) 기능을 탑재한 DRAM이나, SDRAM(Synchronous DRAM), 램버스(Rambus) DRAM에 이어서 DDR(Double Data Rate) DRAM으로 발전되고 있다.
이러한 DRAM을 테스트하기 위해서는 메모리의 고속화에 대응하여 반도체 테스트 장치도 고속 및 고정밀도가 요구된다. 또한 메모리의 대용량화에 따라 테스트 시간이 증가하게 되므로 테스트의 속도 역시 빨라져야 한다. 또한 소형화되고 경제적인 반도체 테스트 장치를 구현하여 테스트 비용을 절감할 수 있어야 한다.
반도체 테스트 장치, 특히 그 중에서도 메모리 테스트 장치는 전형적으로 메모리 컴포넌트 또는 SIMM 또는 DIMM 구성으로 되어 있는 메모리 모듈을 테스트하고 검증하는데 사용된다. 이러한 반도체 테스트 장치는 메모리 모듈 또는 메모리 컴포넌트가 실제 컴퓨터 시스템 등에 장착되어 사용되기 전에 메모리 모듈 또는 컴포넌트 상의 기능상 결함이 존재하는지의 여부를 검출하게 된다.
반도체 테스트 장치는 크게 하드웨어 반도체 테스트 장치와 PC 환경에서 실행되는 소프트웨어 진단 프로그램으로 구별될 수 있다. 그러나 소프트웨어 진단 프로그램은 메모리 모듈 또는 컴포넌트가 실제 컴퓨터 상에 장착되어 사용되는 경우 메모리의 상태를 진단하기 때문에 반도체 메모리 생산과정에서는 하드웨어 메모리 테스트 장치를 주로 사용하게 된다.
이러한 하드웨어 반도체 테스트 장치는 ATE(automatic test equipment)라고 불리는 고급 사양의 테스트 장치와, 중급(medium range) 메모리 테스트 장치, 저급(low-end) 메모리 테스트 장치 등으로 구분할 수 있다.
메모리 소자의 테스트 공정을 수행하기 위해 전형적으로 고급 사양의 테스트 장치인 ATE를 사용한다. 이러한 종래의 ATE는 DC 파라미터들이 회로의 디지털적 동작에 적합한 지를 테스트하는 DC 테스트, 신호의 전달 지연 시간, 셋업(set-up) 시간과 홀드(hold) 시간 등과 관련된 AC 마진(margin) 테스트를 포함하며 이를 위한 테스트 패턴의 생성과 타이밍 생성 등 다양한 기능을 가지고 있다.
도 1은 종래 기술에 반도체 테스트 장치의 예시적인 블록도이다.
도시되듯이 종래의 반도체 테스트 장치는 패턴 생성부(110)와, 타이밍 생성부(120)와, 포맷 제어부(130)와, 드라이버부(140)와, 출력 비교부(150)와, 테스트 결과 저장부(160)를 포함한다. 이러한 구성 요소 이외에도 예컨대 DC 테스트를 위한 전원 제어부 구성이나 클럭 생성을 위한 구성이나 제어를 위한 구성, 테스트될 반도체 소자인 DUT(device under test, 180)의 동작을 위해서 전원을 공급하는 구성이나 DUT(180)로 테스트 패턴 데이터를 중계하고 DUT(180)로부터 테스트 수행 결과를 수신하는 구성이나 외부로부터 테스트 패턴 프로그램을 수신하는 구성이나 테스트 결과를 외부로 전송하는 구성 등이 포함될 수 있으나 이에 대한 설명은 생략한다.
패턴 생성부(110)는 테스트 패턴 프로그램을 기초로 DUT(180)의 테스트에 필요한 테스트 패턴 데이터를 생성한다. 테스트 패턴 프로그램은 예컨대 테스트를 수행하기 위해서 다양한 형태의 동작을 수행하는 인스트럭션을 포함하도록 작성되며, 패턴 생성부(110)는 이러한 테스트 패턴 프로그램을 예컨대 외부의 저장 장치 등으로부터 수신하여 이를 해석하여 테스트 패턴 데이터를 생성한다. 이러한 테스트 패턴 데이터는 DUT(180)에 입력되는 명령어, 주소, 데이터 등의 데이터를 포함하며, 또한 생성되는 테스트 패턴 데이터와 대응하여 테스트 기대치 데이터가 생성된다.
타이밍 생성부(120)는 패턴 생성부(110)에서 생성된 테스트 패턴 데이터를 다양한 형태의 파형으로 변환하기 위한 기준이 되는 타이밍 에지(edge)를 생성한다. 이러한 타이밍 에지는 원활한 파형 변환을 위해서 다수의 클럭을 이용하여 생성된다.
포맷 제어부(130)는 테스트 패턴 데이터를 타이밍 에지를 기초로 변환하여 원하는 파형으로 변환한다.
드라이버부(140)는 변환된 테스트 파형을 DUT(180)에 전송하기 위한 구성이다.
비교부(150)는 DUT(180)에 인가된 테스트 파형에 의해서 DUT(180)의 동작이 수행된 후 DUT(180)로부터 출력된 테스트 수행 데이터와 패턴 생성부(110)에서 생성되는 테스트 기대치 데이터와 비교하여 DUT(180)의 테스트를 수행한다.
테스트 결과 저장부(160)는 비교부(150)의 결과를 기초로 테스트 결과를 저장한다. 예컨대 불량이 발생한 메모리 소자에 대한 정보를 저장한다.
이러한 종래의 반도체 테스트 장치, 즉 ATE는 매우 고가의 장비이므로 반도체 제조업체의 측면에서 생산 비용을 최소화하여 경쟁력을 높이기 위해서는 이러한 고비용의 ATE를 효율적으로 설계하는 것이 바람직하다. 이러한 반도체 테스트 장치 특히 ATE의 효율적인 설계를 위해서는 테스트 패턴의 생성과 타이밍 생성 등의 기능을 최적화하는 것이 필요하다.
또한 반도체 테스트 비용의 절감을 위해서 ATE와 같이 고가의 장비를 사용하는 것이 아니라 실제 사용 환경에서 반도체 소자를 테스트하는 장치, 즉 실장 테스트 장치를 사용하는 경우도 있다.
예컨대, PC에 사용되는 DRAM 소자의 테스트를 수행하는 경우라면 실제로 DRAM 모듈을 PC 메인보드에 삽입하고 실제 환경에 따른 테스트 프로그램을 구동하여 구동이 정상적으로 이루어지면 이를 양호로 판단하고 구동이 비정상적으로 이루어지면 이를 불량으로 판단하는 것이다.
이러한 PC에 사용되는 실장 테스트 장치의 예는 예컨대 주식회사 실리콘테크에 의해서 2002년 1월 25일자로 출원된 "반도체 메모리 테스트 장치"라는 명칭의 특허출원번호 제10-2002-0004428호에 개시되어 있으며 또한 이러한 실장 테스트를 PC의 메인보드가 아닌 예컨대 하드 디스크 드라이브나 그래픽 보드, DVD 등의 실제 사용될 전자 장치에 장착하여 수행하는 예는 예컨대 본 출원인에 의해서 2004년 10월 1일자로 출원된 "반도체 소자 실장 테스트를 위한 소켓 인터페이스"라는 명칭의 특허출원번호 제10-2004-78152호 또는 본 출원인에 의해서 2004년 10월 1일자로 출원된 "실장 테스트를 위한 테스트 픽스쳐 및 이를 포함하는 반도체 소자 실장 테스터"라는 명칭의 특허출원번호 제10-2004-78153호에 개시되어 있다.
이러한 실장 테스트는 종래의 ATE를 사용한 테스트가 시간이 많이 소요되고 또한, 실제 환경에서의 불량 여부의 검출이 한계가 있는 단점을 개선하여 다양한 진단 프로그램을 사용하여 실제 환경에서 테스트를 수행할 수 있으므로 신제품이나 양산 제품의 불량 여부를 테스트하는데 주로 사용된다.
종래의 ATE와 같은 테스트 장치는 가격이 비싸므로 각각의 반도체 소자를 테스트하는 비용이 높아지게 되어 가격 경쟁력을 약화시키며, 또한 반도체 소자가 실제로 설치되어 사용되는 환경이 아니라 별도의 실험 환경에서 테스트가 수행되기 때문에 실제 사용 환경에서의 각종 잡음 등에 대한 특성을 구현하지 못하여 테스트의 정확도가 떨어지게 되어 양호/불량 여부의 정확한 판단이 힘든 단점이 있으나, 이러한 실장 테스트 장치를 사용하는 경우 실제 사용 환경에서의 불량 여부 판단이 용이하다는 장점을 가지므로 실제 반도체 제조업체에서는 ATE 테스트 장치와 실장 테스트 장치를 병행하여 사용하고 있는 실정이다.
이러한 ATE 테스트와 실장 테스트는 그 기본 원리가 서로 다르기 때문에 동시에 구현이 어렵다. 또한 실장 테스트의 경우 테스트 구조상 다수의 반도체 소자를 동시에 테스트할 수 없다는 문제점이 있다.
그리고 ATE 테스트의 경우도 도 1에 도시된 패턴 생성부를 이용하여 테스트할 수 있는 반도체 소자의 개수가 제한되기 때문에, 다수의 반도체 소자를 테스트하고자 하는 경우 다수의 패턴 생성부를 이용하여 각각에 대해서 일정 개수의 반도체 소자를 대응시켜서 테스트를 수행하여야 하는 단점이 있다.
본 발명의 목적은 반도체 소자의 테스트를 위한 테스트 패턴 데이터의 생성 기능과 테스트를 수행하는 기능을 분리하도록 구성하여 테스트를 수행하는 기능을 추가하는 것에 따라서 순차적으로 다수의 반도체 칩 또는 모듈을 테스트할 수 있고 신호 무결성을 유지할 수 있으며 테스트 선택 명령에 의해서 실장 테스트 또는 ATE 테스트를 수행하도록 구성이 가능하여 반도체 테스트의 효율을 높이는 순차적 반도체 테스트 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 실장 테스트 패턴 또는 테스트 패턴 프로그램 중에서 선택되는 데이터를 기초로 테스트 패턴 데이터를 생성하는 테스트 패턴 생성 모듈과, 둘 이상의 테스트 수행 모듈로서, 상기 테스트 수행 모듈 각각은 상기 테스트 패턴 생성 모듈 또는 다른 테스트 패턴 생성 모듈로부터 상기 테스트 패턴 데이터를 수신하여 DUT를 테스트하고 상기 DUT에 대한 테스트 결과 데이터를 생성하는 것인 테스트 수행 모듈을 포함하는 순차적 반도체 테스트 장치를 제공한다.
본 발명에 따른 순차적 반도체 테스트 장치에 있어서, 상기 테스트 패턴 생성 모듈은, 상기 실장 테스트 패턴을 기초로 실장 테스트 패턴 데이터를 생성하여 저장하는 실장 테스트 패턴 데이터 저장부와, 상기 테스트 패턴 프로그램을 기초로 ATE 테스트 패턴 데이터를 생성하는 ATE 테스트 패턴 데이터 생성부와, 외부의 장치로부터 전송되는 테스트 선택 명령을 기초로 상기 실장 테스트 패턴 또는 상기 ATE 테스트 패턴 데이터 중 어느 하나를 상기 테스트 패턴 데이터로서 선택하는 테스트 패턴 데이터 선택부와, 상기 테스트 수행 모듈과 상기 테스트 패턴 데이터 선택부에서 선택된 상기 테스트 패턴 데이터 또는 상기 테스트 결과 데이터를 포함하 는 테스트 데이터의 통신을 수행하고, 외부의 장치로부터 상기 테스트 패턴 프로그램 또는 상기 실장 테스트 패턴을 수신하고 상기 외부의 장치로 상기 테스트 결과 데이터를 전송하는 테스트 패턴 생성 모듈 통신 인터페이스부를 포함할 수 있다.
또한 본 발명에 따른 순차적 반도체 테스트 장치에 있어서, 상기 테스트 수행 모듈 각각은, 상기 테스트 패턴 생성 모듈 또는 다른 테스트 수행 모듈과의 상기 테스트 패턴 데이터 또는 상기 테스트 결과 데이터를 포함하는 테스트 데이터의 통신을 위한 테스트 수행 모듈 통신 인터페이스부와, 상기 테스트 수행 모듈 통신 인터페이스부를 통하여 수신되는 상기 테스트 패턴 데이터를 상기 DUT에 인가하고 상기 DUT로부터 상기 테스트 패턴 데이터에 대응하는 수행 결과를 수신하여 상기 테스트 결과 데이터를 생성하는 테스트 수행부를 포함할 수 있다.
또한 본 발명에 따른 순차적 반도체 테스트 장치에 있어서, 상기 테스트 데이터는 상기 테스트 수행 모듈 각각의 제어를 위한 제어 데이터를 포함할 수 있다.
또한 본 발명에 따른 순차적 반도체 테스트 장치에 있어서, 상기 제어 데이터는 상기 테스트 수행 모듈의 식별 정보를 포함할 수 있다.
또한 본 발명에 따른 순차적 반도체 테스트 장치에 있어서, 상기 테스트 수행 모듈 통신 인터페이스부는 상기 식별 정보를 기초로 자신에게 적합한 상기 테스트 데이터를 수신하고 그 이외의 상기 테스트 데이터는 다른 테스트 수행 모듈로 전송할 수 있다.
또한 본 발명에 따른 순차적 반도체 테스트 장치에 있어서, 상기 테스트 패턴 생성 모듈 통신 인터페이스부는 상기 테스트 데이터의 동기 전송을 위한 동기 버퍼부를 더 포함할 수 있다.
또한 본 발명에 따른 순차적 반도체 테스트 장치에 있어서, 상기 테스트 수행 모듈 통신 인터페이스부는 상기 테스트 데이터의 동기 중계를 위한 중계 버퍼부를 더 포함할 수 있다.
또한 본 발명에 따른 순차적 반도체 테스트 장치에 있어서, 상기 테스트 패턴 데이터는 상기 DUT의 테스트를 위한 제어 명령과 클럭 신호와 상기 DUT에 기록할 기록 데이터와 상기 DUT의 수행 결과를 예측한 예측 데이터를 포함할 수 있다.
또한 본 발명에 따른 순차적 반도체 테스트 장치에 있어서, 상기 테스트 수행부는, 상기 클럭 신호를 기초로 동기 클럭을 생성하는 클럭 생성부와, 상기 동기 클럭을 기초로 상기 제어 명령을 해석하여 상기 DUT에 인가하는 제어 명령 해석부와, 상기 제어 명령과 상기 동기 클럭을 기초로 상기 기록 데이터를 상기 DUT에 인가하는 드라이버부와, 상기 DUT로부터의 상기 수행 결과와 상기 예측 데이터를 비교하여 상기 DUT의 불량 여부를 판단하는 비교부와, 상기 비교부의 판단 결과를 저장하는 테스트 결과 저장부를 포함할 수 있다.
또한 본 발명에 따른 순차적 반도체 테스트 장치에 있어서, 상기 테스트 수행 모듈 각각에 대응하여 연결되어 상기 테스트 패턴 데이터와 상기 수행 결과의 통신을 수행하는 DUT 모듈 통신 인터페이스부와, 다수의 상기 DUT가 장착되는 DUT 장착부로서, 상기 DUT 모듈 통신 인터페이스부로부터 상기 테스트 패턴 데이터를 수신하여 상기 DUT에 인가하고 상기 DUT로부터 상기 수행 결과를 수신하여 상기 DUT 모듈 통신 인터페이스부로 전송하는 DUT 장착부를 포함하는 둘 이상의 DUT 모 듈을 더 포함할 수 있다.
또한 본 발명에 따른 순차적 반도체 테스트 장치에 있어서, 상기 DUT 장착부는 반도체 컴포넌트 또는 반도체 모듈을 장착하기 위한 것일 수 있다.
또한 본 발명에 따른 순차적 반도체 테스트 장치에 있어서, 상기 DUT 장착부는 교체 가능한 것이 바람직하다.
또한 본 발명에 따른 순차적 반도체 테스트 장치에 있어서, 상기 테스트 패턴 생성 모듈은 하나의 테스트 패턴 생성 보드로 구현되고, 상기 둘 이상의 테스트 수행 모듈은 하나의 테스트 수행 보드로 구현되며, 상기 테스트 패턴 생성 보드와 상기 테스트 수행 보드는 커넥터 구성을 통하여 서로 연결되는 것일 수 있다.
또한 본 발명에 따른 순차적 반도체 테스트 장치에 있어서, 상기 테스트 패턴 생성 모듈은 하나의 테스트 패턴 생성 보드로 구현되고, 상기 둘 이상의 테스트 수행 모듈은 하나의 테스트 수행 보드로 구현되고, 상기 둘 이상의 DUT 모듈은 하나 또는 상기 DUT 모듈의 개수에 대응되는 개수의 DUT 보드로 구현되며, 상기 테스트 패턴 생성 보드와 상기 테스트 수행 보드는 커넥터 구성을 통하여 연결되고, 상기 테스트 수행 보드와 상기 DUT 보드는 상기 테스트 수행 모듈과 상기 DUT 모듈 사이의 대응하는 커넥터 구성을 통하여 서로 연결되는 것일 수 있다.
이하, 본 발명의 순차적 반도체 테스트 장치를 첨부한 도면을 참조로 하여 보다 구체적으로 설명한다.
도 2는 본 발명에 따른 순차적 반도체 테스트 장치의 예시적인 블록도이다.
도시되듯이 본 발명에 따른 순차적 반도체 테스트 장치는 테스트 패턴 생성 모듈(200)과, 테스트 수행 모듈(300a, 300b)을 포함한다. 또한 도시되듯이 테스트 패턴 생성 모듈(200)은 실장 테스트 패턴 데이터 저장부(210)와, ATE 테스트 패턴 데이터 생성부(220)와, 테스트 패턴 데이터 선택부(230)와, 테스트 패턴 생성 모듈 통신 인터페이스부(290)를 포함하며, 테스트 수행 모듈(300a, 300b)은 테스트 수행부(310a, 310b)와, 테스트 수행 모듈 통신 인터페이스부(390a, 390b)를 각각 포함한다.
테스트 패턴 생성 모듈(200)은 실장 테스트 패턴 또는 테스트 패턴 프로그램 중에서 선택되는 데이터를 기초로 테스트될 반도체 즉 DUT를 위하여 테스트 패턴 데이터를 생성한다.
테스트 패턴 생성 모듈(200)에 대해서 좀 더 상세히 설명하면 다음과 같다.
실장 테스트 패턴 데이터 저장부(210)는 실장 테스트 패턴을 기초로 실장 테스트 패턴 데이터를 생성하여 저장한다.
실장 테스트 패턴은 실제 시스템에서 캡쳐된 신호이며, 실장 테스트 패턴 데이터는 이를 기초로 테스트를 수행하기 위해서 변환하여 생성되는 데이터를 의미한다.
ATE 테스트 패턴 데이터 생성부(220)는 테스트 패턴 프로그램을 기초로 ATE 테스트 패턴 데이터를 생성한다.
테스트 패턴 프로그램은 예컨대 테스트 수행자가 테스트 루틴에 대해서 코드 형태로 작성하여 컴파일된 프로그램을 의미하며, ATE 테스트 패턴 데이터 생성부(220)는 이를 해석하여 실제 DUT로 인가하기 위한 테스트 패턴이나 제어 명령 등 을 포함하는 ATE 테스트 패턴 데이터를 생성하는 것이다.
테스트 패턴 데이터 선택부(230)는 외부의 장치(도시되지 않음)로부터 전송되는 테스트 선택 명령을 기초로 실장 테스트 패턴 데이터 저장부(210)의 실장 테스트 패턴 또는 ATE 테스트 패턴 데이터 생성부(220)의 ATE 테스트 패턴 데이터 중 어느 하나를 테스트 패턴 데이터로서 선택한다. 이러한 테스트 패턴 데이터 선택부(230)에서 선택된 테스트 패턴 데이터는 이후 테스트 수행 모듈(300a, 300b)에서 사용된다.
이러한 최종적인 테스트 패턴 데이터는 예컨대 DUT의 테스트를 위한 제어 명령과 클럭 신호와 DUT에 기록할 기록 데이터와 DUT의 수행 결과를 예측한 예측 데이터를 포함하고 있다.
또한 외부의 장치는 예컨대 테스트 수행자가 테스트 방법, 즉 실장 테스트 또는 ATE 테스트 중에서 어느 방식을 이용하여 테스트를 수행하는 지를 나타내는 테스트 선택 명령을 전송하고 또한 테스트 패턴 프로그램이나 실장 테스트 패턴을 테스트 패턴 생성 모듈(200)에 전송하도록 구성되며, 테스트 패턴 생성 모듈(200)로부터 테스트 결과 데이터를 수신하여 테스트 결과 분석을 수행할 수 있는 장치를 의미한다.
이러한 구성을 통하여 특히 다수의 DUT를 테스트할 경우 각각의 DUT 별로 실장 테스트를 위하여 실제 시스템, 즉 머더보드 등에서 예컨대 메모리 소자를 제거하고 DUT의 장착을 위한 소켓 구성 등을 장착한 후 DUT를 장착하여 테스트를 수행하는 경우의 단점, 즉 다수의 시스템이 필요하고 또한 다수의 DUT를 테스트하기 어 려운 단점이나 또는 하나의 테스트 패턴 생성부에서 테스트 가능한 DUT의 개수가 제한되므로 다수의 DUT를 테스트하는 경우 다수의 테스트 패턴 생성부를 이용하여 ATE 테스트 패턴을 생성하는 단점을 개선하여 하나의 테스트 생성 모듈(200)을 이용하여 다수의 DUT를 순차적으로 테스트할 수 있다.
테스트 패턴 생성 모듈 통신 인터페이스부(290)는 테스트 수행 모듈(300a 내지 300b)과의 테스트 패턴 데이터 또는 테스트 결과 데이터를 포함하는 테스트 데이터의 통신을 위한 인터페이스를 제공한다. 또한 테스트 패턴 생성 모듈 통신 인터페이스부(290)는 외부의 장치로부터 테스트 패턴 프로그램 또는 실장 테스트 패턴 또는 테스트 선택 명령을 수신하고, 외부의 장치로 테스트 결과 데이터를 전송하는 인터페이스 역시 제공한다.
이러한 테스트 패턴 생성 모듈 통신 인터페이스부(290)는 테스트 패턴 데이터를 테스트 수행 모듈(300a, 300b)로 전송하기 위한 신호 배선이나 테스트 결과 데이터를 수신하는 신호 배선 기타 제어 데이터 등의 송수신을 위한 신호 배선이나 외부의 장치와의 통신을 수행하기 위한 신호 배선이나 이러한 통신을 수행하는 제어 구성 등을 포함할 수 있다.
또한 본 발명에 따른 테스트 패턴 생성 모듈 통신 인터페이스부(290)는 다수의 DUT를 테스트하기는 것을 의도하고 있는 구성이므로 테스트 데이터의 동기 전송을 위하여 동기 버퍼부(도시되지 않음)를 더 포함할 수 있다. 이러한 동기 버퍼부는 특히 하나의 테스트 패턴 생성 모듈(200)에 병렬적으로 다수의 테스트 수행 모듈이 연결되는 경우의 신호 무결성 유지를 위해서 사용될 수 있다.
테스트 수행 모듈(300a, 300b) 각각은 테스트 패턴 데이터를 수신하여 DUT를 테스트하고 DUT에 대한 테스트 결과 데이터를 생성한다.
테스트 수행 모듈(300a, 300b)에 대해서 좀 더 상세히 설명하면 다음과 같다.
테스트 수행부(310a, 310b)는 테스트 패턴 데이터를 DUT에 인가하고 DUT로부터 테스트 패턴 데이터에 대응하는 수행 결과를 수신하여 테스트 결과 데이터를 생성한다.
도 3은 본 발명에 따른 순차적 반도체 테스트 장치에 있어서 테스트 수행부의 예시적인 블록도이다.
도 3을 참조로 본 발명에 따른 순차적 반도체 테스트 장치의 테스트 수행부에 대해서 좀 더 상세히 설명한다.
테스트 패턴 데이터는 예컨대 DUT의 테스트를 위한 제어 명령과 클럭 신호와 DUT에 기록할 기록 데이터와 DUT의 수행 결과를 예측한 예측 데이터를 포함하여 생성된다.
이에 대응하여 테스트 수행부(310)에서도 각각의 데이터를 해석하고 DUT에 인가하며 DUT로부터 수행 결과를 수신하여 DUT의 불량 여부를 판단하도록 구성된다.
도 3에 도시되듯이 테스트 수행부(310)는 클럭 생성부(320)와, 제어 명령 해석부(330)와, 드라이버부(340)와, 비교부(350)와, 테스트 결과 저장부(360)를 포함하도록 구성된다.
클럭 생성부(320)는 테스트 데이터의 클럭 신호를 기초로 동기 클럭을 생성한다. 이러한 동기 클럭은 테스트 수행부(310)의 동작이나 DUT의 동작의 기초가 되는 동기 신호이다. 클럭 생성부(320)는 예컨대 PLL을 기초로 구현될 수 있다.
제어 명령 해석부(330)는 클럭 생성부(320)의 동기 클럭을 기초로 테스트 데이터의 제어 명령을 해석하여 DUT에 인가한다.
드라이버부(340)는 클럭 생성부(320)의 동기 클럭과 제어 명령 해석부(330)의 제어 명령을 기초로 테스트 데이터의 기록 데이터를 DUT에 인가한다.
비교부(350)는 DUT로부터 전송되는 수행 결과와 테스트 데이터의 예측 데이터를 비교하여 DUT의 불량 여부를 판단한다.
테스트 결과 저장부(360)는 비교부(350)의 판단 결과를 저장한다. 바람직하게는 테스트 결과 저장부(360)는 다수의 DUT 중에서 불량으로 판단된 DUT에 대한 정보를 저장하여 불량 DUT를 제거할 수 있도록 구성된다.
이러한 구성을 통하여 테스트 수행부(310a, 310b)는 테스트 결과 데이터의 생성이 가능하다.
테스트 수행 모듈 통신 인터페이스부(390a, 390b)는 테스트 패턴 생성 모듈(200) 또는 다른 테스트 수행 모듈(390b, 390a)과의 테스트 패턴 데이터 또는 테스트 결과 데이터를 포함하는 테스트 데이터의 통신을 위한 인터페이스를 제공한다.
즉 테스트 수행 모듈 통신 인터페이스부(390a, 390b)는 테스트 패턴 데이터를 테스트 패턴 생성 모듈(200)로부터 수신하기 위한 신호 배선이나 테스트 결과 데이터를 전송하는 신호 배선 기타 제어 데이터 등의 송수신을 위한 신호 배선이나 이러한 통신을 수행하는 제어 구성 등을 포함할 수 있다.
이 경우 테스트 수행 모듈(300a, 300b) 각각은 테스트 수행 모듈 통신 인터페이스부(390a, 390b)를 통하여 테스트 패턴 생성 모듈(200)이나 다른 테스트 수행 모듈(300b, 300a)로부터 테스트 패턴 데이터를 수신한다.
즉 테스트 수행 모듈(300a)은 도시되듯이 테스트 패턴 생성 모듈(200)로부터 테스트 패턴 데이터를 수신하여 테스트를 수행하고, 테스트 수행 모듈(300b)은 도시되듯이 테스트 수행 모듈(300a)로부터 테스트 패턴 데이터를 수신하여 테스트를 수행한다.
이러한 테스트 수행 모듈(300a 내지 300b) 도 2에는 비록 2개가 도시되었지만 본 발명에 따른 순차적 반도체 테스트 장치에서는 DUT의 개수에 따라서 2개 이상 포함될 수 있다.
또한 테스트 수행 모듈 통신 인터페이스부(390a 또는 390b)는 테스트 데이터의 동기 중계를 위한 중계 버퍼부(도시되지 않음)를 더 포함할 수 있다. 이러한 중계 버퍼부는 특히 다수의 테스트 수행 모듈이 순차적으로 체인 형태로 연결되는 경우 신호 무결성 유지를 위해서 사용될 수 있다.
이러한 방식으로 각각의 테스트 수행 모듈(300a, 300b)은 테스트 패턴 데이터를 기초로 순차적으로, 예컨대 테스트 수행 모듈(300a)이 테스트를 수행하고 이후 테스트 수행 모듈(300b)이 테스트를 수행하도록 구성된다.
이러한 테스트를 수행한 이후 각각의 테스트 수행 모듈(300a, 300b)에서 생 성되는 테스트 결과 데이터는 바람직하게는 테스트 패턴 생성 모듈 통신 인터페이스부(290)에서 수신하여 외부의 장치로 전송되어 테스트 결과를 확인할 수 있도록 구성될 수 있다.
이러한 테스트 결과 데이터를 포함하는 테스트 데이터의 전송은 각 테스트 수행 모듈 통신 인터페이스부(390a 또는 390b) 또는 테스트 패턴 생성 모듈 통신 인터페이스부(290)가 아이들(idle) 상태일 때 수행될 수 있다.
또한 테스트 패턴 생성 모듈 통신 인터페이스부(290) 또는 테스트 수행 모듈 통신 인터페이스부(390a 또는 390b)를 통하여 송수신되는 테스트 데이터는 테스트 수행 모듈(390a 또는 390b) 각각의 제어를 위한 제어 데이터를 포함할 수 있다
제어 데이터는 예컨대 테스트 수행 모듈(390a 또는 390b)의 ID 등의 식별 정보를 포함할 수 있으며, 이러한 식별 정보를 이용하여 테스트 수행 모듈(390a 또는 390b)에서 자신에게 적합한 테스트 데이터를 수신하고 그 이외의 테스트 데이터는 다른 테스트 수행 모듈(390b는 390a)로 전송하도록 구성할 수도 있다.
예컨대 테스트 수행 모듈(390a 또는 390b) 각각이 테스트할 DUT의 종류가 다른 경우 테스트 데이터는 이러한 각 DUT에 대한 테스트 패턴 데이터를 포함하며 각 테스트 패턴 데이터에서는 식별 정보가 부가되어 테스트 수행 모듈(390a 또는 390b)이 자신에게 적합한 테스트 데이터를 수신할 수 있다.
또는 테스트 수행 모듈(390a)에서 연결된 DUT의 테스트가 종료되고 아직 테스트할 DUT의 장착이 완료되지 않은 경우에는 다른 테스트 수행 모듈(390b)의 테스트를 위해서 테스트 데이터를 중계할 수 있으며, 이러한 중계 역시 식별 정보를 이 용하여 수행될 수 있다.
도 4는 본 발명에 따른 순차적 반도체 테스트 장치의 동작 상태를 나타내는 타이밍 다이어그램이다.
도시되듯이 도 4는 테스트 패턴 생성 모듈(PG로 표시됨)과, 제1 테스트 수행 모듈(TPG1로 표시됨)과, 제2 테스트 수행 모듈(TGP2로 표시됨)과 제3 테스트 수행 모듈(TPG3으로 표시됨) 사이의 동작을 나타내며, 각 구성이 클럭에 동기화되어 동작을 수행하는 것을 나타낸다.
우선 PG에서는 테스트 패턴 생성 모듈의 출력인 테스트 패턴 데이터(P1, P2, P3)를 TPG1, TPG2, TPG3 등의 테스트 수행 모듈로 전송한다. 이러한 전송은 "pattern@PG out", "pattern@TPG1 in", "pattern@TPG2 in", "pattern@TPG3 in" 등으로 표시되어 각각 패턴 생성부에서의 테스트 패턴 출력과 이를 TPG1, TPG2 또는 TPG3에 인가하는 동작을 수행하도록 제어한다.
이러한 테스트 패턴 데이터(P1, P2, P3)는 클럭을 기초로 순차적으로 TPG1, TPG2, TPG3 등에 전송된다.
TPG1에서 이러한 테스트 패턴 데이터(P1, P2, P3)를 수신하는 경우 주소 또는 명령을 출력하여("add/cmd@TPG1 out) DUT에 인가하거나("add/cmd@DUT in), 기록 데이터를 TPG1에서 출력하고["data@TPG1 out(if write)] 이를 DUT에 인가하거나["data@DUT in (if write)], DUT에서 수행 결과를 출력하고[data@DUT out(if read)] 이를 TPG1에서 수신하는[data@TPG1 in(if read)] 등의 동작이 클럭에 동기 화되어 수행된다.
이와 같은 동작은 TPG2 또는 TPG3에서 테스트 패턴 데이터(P1, P2, P3)를 수신하는 경우 마찬가지로 수행된다.
도 4에서 테스트 패턴 생성 모듈과 테스트 수행 모듈 사이는 2 클럭을 기준으로 수행되는 것으로 도시되었지만 이러한 클럭 수는 설계에 따라서 변경될 수 있다.
또한 각 테스트 수행 모듈, 즉 TPG1과 TPG2, TPG2와 TPG3 사이의 레이턴시(latency)는 1 클럭을 기준으로 수행하는 것으로 도시되었지만 마찬가지로 이러한 클럭 수는 설계에 따라서 변경될 수 있다.
이러한 구성에 있어서, TPG1에 대응되는 DUT들에 대해서 테스트가 수행되고 난후 1 클럭 이후에 TPG2에 대응되는 DUT들에 대해서 테스트가 수행되어 순차적으로 테스트가 진행된다.
한편 이러한 본 발명에 따른 순차적 반도체 테스트 장치에 있어서 DUT의 장착을 위하여 DUT 모듈(도시되지 않음)을 더 포함할 수 있다.
DUT 모듈은 테스트 수행 모듈의 개수와 동일하게 구비된다.
DUT 모듈은 대응되는 테스트 수행 모듈에 연결되어 테스트 패턴 데이터와 DUT에서의 수행 결과의 통신을 수행하는 DUT 모듈 통신 인터페이스부(도시되지 않음)와, 다수의 DUT가 장착되는 DUT 장착부(도시되지 않음)를 포함한다.
DUT 장착부는 DUT 모듈 통신 인터페이스부로부터 테스트 패턴 데이터를 수신 하여 장착된 다수의 DUT에 인가하고 다수의 DUT로부터의 테스트 패턴 데이터를 기초로 수행한 수행 결과를 수신하여 DUT 모듈 통신 인터페이스부로 전송한다.
이러한 DUT 장착부는 반도체 컴포넌트 또는 반도체 모듈을 장착하기 위한 것이며, 바람직하게는 용이하게 교체가 가능하여 용도에 따라서 반도체 컴포넌트 또는 반도체 모듈에 대해서 설계 변경 없이도 테스트가 가능하도록 구성된다.
도 5는 본 발명에 따른 순차적 반도체 테스트 장치에 있어서 테스트 수행 모듈의 예시적인 배치를 나타내는 도면이다.
도시되듯이 다수의 테스트 수행 모듈(300aa 내지 300am, 300ba 내지 300bm, 300ka 내지 300km)이 배치되어 있으며, 테스트 수행 모듈(300aa 내지 300am)이 각각 순차적으로 연결되며, 테스트 수행 모듈(300ba 내지 300bm)이 각각 순차적으로 연결되며, 테스트 수행 모듈(300ka 내지 300km)이 각각 순차적으로 연결되며, 테스트 수행 모듈(300aa, 300ba, ... , 300ka)은 테스트 패턴 생성 모듈(200)에 병렬적으로 연결되어 있다. 또한 각각의 테스트 수행 모듈(300aa 내지 300am, 300ba 내지 300bm, 300ka 내지 300km)에는 n개의 DUT가 대응되어 연결되어 있다.
이러한 구성에 있어서, 테스트 패턴 생성 모듈로부터 전송되는 테스트 패턴 데이터는 우선 테스트 수행 모듈(300aa, 300ba, ... , 300ka)에서 동시에 수신되며, 각 테스트 수행 모듈(300aa, 300ba, ... , 300ka)에서 테스트가 수행된다.
이후 테스트 수행 모듈(300aa, 300ba, ... , 300ka)에서 테스트 패턴 데이터가 테스트 수행 모듈(300ab, 300bb, ... , 300kb)로 전송되면 테스트 수행 모 듈(300ab, 300bb, ... , 300kb)에서 수행된다.
이러한 식으로 병렬적으로 그리고 순차적으로 테스트가 수행되어 다수의 DUT, 즉 n×k×m 개의 DUT가 테스트될 수 있어서 하나의 테스트 패턴 데이터를 기초로 테스트되는 DUT의 개수를 획기적으로 증가시킬 수 있다.
즉 순차적으로 연결된 테스트 수행 모듈(300aa 내지 300am, 300ba 내지 300bm, 300ka 내지 300km)이 동기식으로 동작하므로 다수의 테스트 수행 모듈이 체인 형태로 연결되더라도 DUT에는 항상 신호 무결성이 유지되는 테스트 패턴 데이터가 제공되게 되며, 또한 예컨대 테스트 패턴 생성 모듈(200)에 동기 버퍼부(도시되지 않음)를 포함하면 테스트 패턴 생성 모듈(200)에 병렬적으로 연결된 테스트 수행 모듈(300aa, 300ba, ... , 300ka)에 대해서도 신호 무결성을 유지할 수 있다.
한편 도시되듯이 테스트 수행 모듈의 예시적인 배치에 있어서, 테스트 수행 모듈(300aa 내지 300am, 300ba 내지 300bm, 300ka 내지 300km) 또는 DUT의 전원 공급을 위한 전원 라인이 배치될 수도 있다.
도 6은 본 발명에 따른 순차적 반도체 테스트 장치의 실제 구현예를 예시적으로 나타내는 도면이다.
도 6의 (a)는 본 발명에 따른 순차적 반도체 테스트 장치의 실제 구현시 패턴 생성부(210)와 동기 버퍼부(295a, 295b) 등을 구비하는 테스트 패턴 생성 모듈이 하나의 테스트 패턴 생성 보드(500)로 구현되고, 둘 이상의 테스트 수행 모듈(300aa 내지 300am, 300ba 내지 300bm, 300ka 내지 300km)은 하나의 테스트 수행 보드(600)로 구현되는 경우를 나타낸다.
또한 패턴 생성부(210) 또는 동기 버퍼부(295a, 295b) 또는 테스트 수행 모듈(300aa 내지 300am, 300ba 내지 300bm, 300ka 내지 300km)은 도시되듯이 각각 하나의 칩 형태로 각각 구현될 수 있다.
또한 테스트 패턴 생성 보드(500)와 테스트 수행 보드(600)는 커넥터 구성(800a, 800b)을 통하여 서로 연결되며, 커넥터 구성(800a, 800b)을 도킹(docking) 형태로 연결하거나 분리하는 등의 탈착이 가능하도록 설계된다.
도 6의 (b)는 도 6의 (a)의 구현예를 측면에서 본 구성이며, DUT 보드(700)가 테스트 수행 보드(600) 위에 장착된 상태를 도시한다.
즉 각 DUT 모듈이 테스트 수행 보드(600)에 대응하여 하나의 DUT 보드(700) 형태로 구현되는 경우가 도시되나, DUT 모듈(400a 내지 400m)의 개수에 대응되는 개수의 다수의 DUT 보드를 이용하여 각 DUT 보드가 각 테스트 수행 모듈(300aa 내지 300am, 300ba 내지 300bm, 300ka 내지 300km)에 대응하여 연결되는 구성도 가능하다.
이러한 구성에 있어서 테스트 수행 보드(700)와 DUT 보드(800)는 테스트 수행 모듈(300aa 내지 300am, 300ba 내지 300bm, 300ka 내지 300km)과 DUT 모듈(400a 내지 400m) 사이의 대응하는 커넥터 구성(850a 내지 850m)을 통하여 서로 연결될 수 있다.
비록 본 발명의 구성이 구체적으로 설명되었지만 이는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 보호 범위가 이들에 의해 제한되는 것은 아니며, 본 발명의 보호 범위는 청구범위의 기재를 통하여 정하여진다.
이상 설명한 바와 같이, 본 발명에 따르면 반도체 소자의 테스트를 위한 테스트 패턴 데이터의 생성 기능과 테스트를 수행하는 기능을 분리하도록 구성하여 테스트를 수행하는 기능을 추가하는 것에 따라서 순차적으로 다수의 반도체 칩 또는 모듈을 테스트할 수 있고 신호 무결성을 유지할 수 있으며 테스트 선택 명령에 의해서 실장 테스트 또는 ATE 테스트를 수행하도록 구성이 가능하여 반도체 테스트의 효율을 높일 수 있다.

Claims (15)

  1. 실장 테스트 패턴 또는 테스트 패턴 프로그램 중에서 선택되는 데이터를 기초로 테스트 패턴 데이터를 생성하는 테스트 패턴 생성 모듈과,
    둘 이상의 테스트 수행 모듈로서, 상기 테스트 수행 모듈 각각은 상기 테스트 패턴 생성 모듈 또는 다른 테스트 패턴 생성 모듈로부터 상기 테스트 패턴 데이터를 수신하여 DUT를 테스트하고 상기 DUT에 대한 테스트 결과 데이터를 생성하는 것인 테스트 수행 모듈
    을 포함하는 순차적 반도체 테스트 장치.
  2. 제1항에 있어서,
    상기 테스트 패턴 생성 모듈은,
    상기 실장 테스트 패턴을 기초로 실장 테스트 패턴 데이터를 생성하여 저장하는 실장 테스트 패턴 데이터 저장부와,
    상기 테스트 패턴 프로그램을 기초로 ATE 테스트 패턴 데이터를 생성하는 ATE 테스트 패턴 데이터 생성부와,
    외부의 장치로부터 전송되는 테스트 선택 명령을 기초로 상기 실장 테스트 패턴 또는 상기 ATE 테스트 패턴 데이터 중 어느 하나를 상기 테스트 패턴 데이터로서 선택하는 테스트 패턴 데이터 선택부와,
    상기 테스트 수행 모듈과 상기 테스트 패턴 데이터 선택부에서 선택된 상기 테스트 패턴 데이터 또는 상기 테스트 결과 데이터를 포함하는 테스트 데이터의 통신을 수행하고, 외부의 장치로부터 상기 테스트 패턴 프로그램 또는 상기 실장 테스트 패턴을 수신하고 상기 외부의 장치로 상기 테스트 결과 데이터를 전송하는 테스트 패턴 생성 모듈 통신 인터페이스부
    를 포함하는 것인 순차적 반도체 소자 테스트 장치.
  3. 제1항에 있어서,
    상기 테스트 수행 모듈 각각은,
    상기 테스트 패턴 생성 모듈 또는 다른 테스트 수행 모듈과의 상기 테스트 패턴 데이터 또는 상기 테스트 결과 데이터를 포함하는 테스트 데이터의 통신을 위한 테스트 수행 모듈 통신 인터페이스부와,
    상기 테스트 수행 모듈 통신 인터페이스부를 통하여 수신되는 상기 테스트 패턴 데이터를 상기 DUT에 인가하고 상기 DUT로부터 상기 테스트 패턴 데이터에 대응하는 수행 결과를 수신하여 상기 테스트 결과 데이터를 생성하는 테스트 수행부
    를 포함하는 것인 순차적 반도체 테스트 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 테스트 데이터는 상기 테스트 수행 모듈 각각의 제어를 위한 제어 데이터를 포함하는 것인 순차적 반도체 테스트 장치.
  5. 제4항에 있어서,
    상기 제어 데이터는 상기 테스트 수행 모듈의 식별 정보를 포함하는 것인 순차적 반도체 테스트 장치.
  6. 제5항에 있어서,
    상기 테스트 수행 모듈 통신 인터페이스부는 상기 식별 정보를 기초로 자신에게 적합한 상기 테스트 데이터를 수신하고 그 이외의 상기 테스트 데이터는 다른 테스트 수행 모듈로 전송하는 것인 순차적 반도체 테스트 장치.
  7. 제2항에 있어서,
    상기 테스트 패턴 생성 모듈 통신 인터페이스부는 상기 테스트 데이터의 동기 전송을 위한 동기 버퍼부를 더 포함하는 것인 순차적 반도체 테스트 장치.
  8. 제3항에 있어서,
    상기 테스트 수행 모듈 통신 인터페이스부는 상기 테스트 데이터의 동기 중계를 위한 중계 버퍼부를 더 포함하는 것인 순차적 반도체 테스트 장치.
  9. 제2항 또는 제3항에 있어서,
    상기 테스트 패턴 데이터는 상기 DUT의 테스트를 위한 제어 명령과 클럭 신 호와 상기 DUT에 기록할 기록 데이터와 상기 DUT의 수행 결과를 예측한 예측 데이터를 포함하는 것인 순차적 반도체 테스트 장치.
  10. 제9항에 있어서, 상기 테스트 수행부는,
    상기 클럭 신호를 기초로 동기 클럭을 생성하는 클럭 생성부와,
    상기 동기 클럭을 기초로 상기 제어 명령을 해석하여 상기 DUT에 인가하는 제어 명령 해석부와,
    상기 제어 명령과 상기 동기 클럭을 기초로 상기 기록 데이터를 상기 DUT에 인가하는 드라이버부와,
    상기 DUT로부터의 상기 수행 결과와 상기 예측 데이터를 비교하여 상기 DUT의 불량 여부를 판단하는 비교부와,
    상기 비교부의 판단 결과를 저장하는 테스트 결과 저장부
    를 포함하는 것인 순차적 반도체 테스트 장치.
  11. 제1항에 있어서,
    상기 테스트 수행 모듈 각각에 대응하여 연결되어 상기 테스트 패턴 데이터와 상기 수행 결과의 통신을 수행하는 DUT 모듈 통신 인터페이스부와,
    다수의 상기 DUT가 장착되는 DUT 장착부로서, 상기 DUT 모듈 통신 인터페이스부로부터 상기 테스트 패턴 데이터를 수신하여 상기 DUT에 인가하고 상기 DUT로부터 상기 수행 결과를 수신하여 상기 DUT 모듈 통신 인터페이스부로 전송하는 DUT 장착부
    를 포함하는 둘 이상의 DUT 모듈을 더 포함하는 순차적 반도체 테스트 장치.
  12. 제11항에 있어서,
    상기 DUT 장착부는 반도체 컴포넌트 또는 반도체 모듈을 장착하기 위한 것인 순차적 반도체 테스트 장치.
  13. 제12항에 있어서,
    상기 DUT 장착부는 교체 가능한 것인 순차적 반도체 테스트 장치.
  14. 제1항에 있어서,
    상기 테스트 패턴 생성 모듈은 하나의 테스트 패턴 생성 보드로 구현되고,
    상기 둘 이상의 테스트 수행 모듈은 하나의 테스트 수행 보드로 구현되며,
    상기 테스트 패턴 생성 보드와 상기 테스트 수행 보드는 커넥터 구성을 통하여 서로 연결되는 것인 순차적 반도체 테스트 장치.
  15. 제11항에 있어서,
    상기 테스트 패턴 생성 모듈은 하나의 테스트 패턴 생성 보드로 구현되고,
    상기 둘 이상의 테스트 수행 모듈은 하나의 테스트 수행 보드로 구현되고,
    상기 둘 이상의 DUT 모듈은 하나 또는 상기 DUT 모듈의 개수에 대응되는 개 수의 DUT 보드로 구현되며,
    상기 테스트 패턴 생성 보드와 상기 테스트 수행 보드는 커넥터 구성을 통하여 연결되고,
    상기 테스트 수행 보드와 상기 DUT 보드는 상기 테스트 수행 모듈과 상기 DUT 모듈 사이의 대응하는 커넥터 구성을 통하여 서로 연결되는 것인 순차적 반도체 테스트 장치.
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