WO2023035659A1 - 一种数据路径检测方法、装置、设备及存储介质 - Google Patents

一种数据路径检测方法、装置、设备及存储介质 Download PDF

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WO2023035659A1
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长鑫存储技术有限公司
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
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    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair

Definitions

  • the present disclosure relates to but is not limited to a data path detection method, device, equipment and storage medium.
  • Dynamic Random Access Memory (Dynamic Random Access Memory, abbreviated as DRAM) is a chip with high-density repetitive memory array units. With the improvement of application-side requirements, the storage array unit continues to shrink, which poses a great challenge to the manufacturing process.
  • the disclosure provides a data path detection method, device, equipment and storage medium.
  • a data path detection method includes:
  • the detection device disconnects the connection between the global data line and the local data line in the data path
  • the detection device writes test data to the global data line in the data path via the data path through the write port of the data path;
  • the detection device reads the target data of the global data line
  • the detection device detects defects of the data path according to the test data and the target data.
  • the detection device disconnects the connection between the global data line and the local data line in the data path, including:
  • the detection device sends the first instruction to the local read-write conversion module
  • the local read-write conversion module disconnects the connection between the global data line and the local data line based on the received first instruction.
  • the detection device reads the target data of the global data line, including:
  • the detection device is switched to the read mode, and the write drive circuit of the global data line is turned off, so that the global data line is floating;
  • the detection device After waiting for a preset period of time, the detection device reads the target data of the global data line, records and tests the timing of the data path.
  • the detection device disconnects the connection between the global data line and the local data line in the data path, including:
  • the detection device sends a second instruction to the local read-write conversion module
  • the local read-write conversion module disconnects the connection between the global data line and the local data line based on the received second instruction, and keeps the write drive circuit of the global data line enabled, so that all The data on the above global data line is maintained.
  • the detection device reads the target data of the global data line, including:
  • the detection device switches to the reading mode
  • the detection device reads the target data of the global data line, records and tests the timing of the data path.
  • the detection device detects a defect of the data path according to the test data and the target data, including:
  • the detection device determines that the data path has a defect.
  • the defects include short circuit defects or open circuit defects.
  • a second aspect of the present disclosure provides a data path detection device, the data path detection device comprising:
  • control module configured to disconnect the connection between the global data line and the local data line in the data path
  • a write module configured to write test data to the global data line in the data path via the data path through the write port of the data path;
  • a reading module configured to read the target data of the global data line under preset conditions
  • a judging module configured to detect defects in the data path according to the test data and the target data.
  • control module is used for:
  • control module is used for:
  • the reading module is used for:
  • control module is used for:
  • control module is used for:
  • the reading module is used for:
  • the judging module is used for:
  • test data is inconsistent with the target data, it is determined that the data path has a defect.
  • a third aspect of the present disclosure provides a data path detection device, and the data path detection device includes:
  • memory for storing processor-executable instructions
  • the processor is configured to execute the data path detection method according to the first aspect.
  • the detection device can perform the The data path detection method.
  • the data path detection method, device, equipment and storage medium provided by the embodiments of the present disclosure can still test whether there is a defect in the data path even when there is a problem with the array unit of the semiconductor integrated circuit, and the test effect is better, saving Overall test time for semiconductor integrated circuits.
  • Fig. 1 is a structural diagram of a DRAM according to an exemplary embodiment.
  • Fig. 2 is a flowchart showing a data input process according to an exemplary embodiment.
  • Fig. 3 is a circuit diagram of a write drive circuit of a data path detection device according to an exemplary embodiment.
  • Fig. 4 is a circuit diagram of a read circuit of a data path detection device according to an exemplary embodiment.
  • Fig. 5 is a flowchart showing a method for detecting a data path according to an exemplary embodiment.
  • Fig. 6 is a flowchart showing a data path detection method according to an exemplary embodiment.
  • Fig. 7 is a flow chart of a device for detecting a data path according to an exemplary embodiment.
  • Fig. 8 is a port control diagram of a data path detection device according to an exemplary embodiment.
  • Fig. 9 is a port control diagram of a data path detection device according to an exemplary embodiment.
  • Fig. 10 is a port control diagram of a data path detection device according to an exemplary embodiment.
  • Fig. 11 is a block diagram of a device for detecting a data path according to an exemplary embodiment.
  • Fig. 12 is a block diagram showing a data path detection device according to an exemplary embodiment.
  • Dynamic Random Access Memory (Dynamic Random Access Memory, abbreviated as DRAM) is a chip with high-density repetitive memory array units. With the improvement of application-side requirements, the storage array unit continues to shrink, which poses a great challenge to the manufacturing process.
  • the disclosure provides a data path detection method, which is applied in the detection process of a data path of a semiconductor integrated circuit.
  • the data path detection method can still test whether there is a defect in the data path even when there is a problem in the array unit of the semiconductor integrated circuit, the test effect is better, and the overall test time of the semiconductor integrated circuit is saved.
  • Figure 1 is a typical structure of the dynamic random access memory, showing the data written from The process of storing the data port DQ to the storage array and reading from the storage array to the external data port DQ. In this process, there are generally six steps:
  • step 5 the write drive circuit and the read circuit are involved, as shown in FIG. 3 , which shows a circuit diagram of the write drive circuit of the drive channel involved in step 5.
  • FIG. 4 a circuit diagram of the read circuit of the drive channel involved in step 5 is shown.
  • the write-in drive circuit it is necessary to open the control terminal of the write-in drive circuit first, and then write the target data.
  • the potential of the EQ terminal is pulled down, and the potential of the WrEn terminal is raised to enable the write data in the write drive circuit.
  • the write drive circuit can be input through the test data port.
  • Test data write the test data to the data line YIO, and read the target data through the YIO and YIO_N ports.
  • the test data port can be represented as a port connected with Abus in the structure shown in Fig. 1 .
  • the potential of the EQ terminal is pulled up, the potential of the WrEn terminal is lowered, and the enable of writing data into the data line YIO is turned off, the writing drive circuit at this time cannot perform data writing.
  • the data lines YIO and YIO_N ports of the write drive circuit are connected to the data line YIO and YIO_N ports of the read circuit in one-to-one correspondence, so that the ports will write to the target in the drive circuit
  • the data is read out and amplified by the sense amplifier circuit 333, and then transmitted to the Abus through the data port.
  • a data path detection method including the following steps:
  • the detection device disconnects the connection between the global data line and the local data line in the data path.
  • the detection device writes the test data to the global data line in the data path via the data path through the write port of the data path.
  • the detection device reads the target data of the global data line.
  • the detection device detects a defect in the data path according to the test data and the target data.
  • the detection method in this embodiment needs to use a detection device for detection.
  • the detection device is connected to the DRAM, and writes or reads signals from the DRAM to detect the DRAM. Take the memory for testing.
  • step S110 in order to clearly know whether there is a defect in each part of the data path, it is necessary to disconnect all the data lines from the local data line during the detection process.
  • the global data line is the data line YIO shown in FIG. 1
  • the local data line is the data line LIO shown in FIG. 1 .
  • different processing methods can be used for the global data line, for example, the global data line can be suspended; for another example, the write drive circuit of the global data line can be kept enabled to Defects in the path are fully inspected.
  • step S140 after the test data and the target data are obtained, whether there is a defect in the data path can be detected according to the test data and the target data. If the test data is inconsistent with the target data, it means that there is an error in the process of writing the test data through the data path, or there is an error in the process of reading the target data through the data path, resulting in a change in the data, which means that there is a defect in the data path. If the test data is consistent with the target data, it means that the process of writing the test data through the data path is normal, and the process of reading the target data through the data path is normal, that is, there is no defect in the data path.
  • the defect existing in the data path may be a short circuit defect or an open circuit defect, and the detection device may further detect and determine it later.
  • the global data line and the local data line are disconnected during detection, and even if there is a problem with the array unit of the semiconductor integrated circuit, it is still possible to test whether there is a defect in the data path. The effect is better, and the overall test time of the semiconductor integrated circuit is saved.
  • the data path detection method in this embodiment includes the following steps:
  • the detection device sends the first instruction to the local read-write conversion module.
  • the local read-write conversion module disconnects the connection between the global data line and the local data line based on the received first instruction.
  • the detection device writes the test data to the global data line in the data path via the data path through the write port of the data path.
  • the detection device switches to the reading mode, and turns off the writing driving circuit of the global data line, so that the global data line is floating.
  • the detection device After waiting for a preset period of time, the detection device reads the target data of the global data line, records and tests the timing of the data path.
  • the detection device detects a defect in the data path according to the test data and the target data.
  • the local read-write conversion module is a part of the DRAM, and the local read-write conversion module can connect or disconnect the global data line YIO and the local data line LIO.
  • the data path can be bidirectionally transmitted, and the data passes through Dbus to Bbus and then to Cbus.
  • the input data passes through the upper eight bits ⁇ 15:8> and The two-way transmission between the lower eight bits ⁇ 0:7>, and then to the Abus can pass through the global data line YIO and the local data line LIO connected to the Abus.
  • LioWrEn and LioRdEn are the enable signals of the local read-write conversion module between the global data line YIO and the local data line LIO, when the enable signal changes, it will affect the global data line YIO and the local data line. On-off status between lines LIO.
  • the first instruction sent by the detection device is sent to the local read-write conversion module, and the local read-write conversion module disables LioWrEn and LioRdEn based on the instruction, thereby cutting off the connection between the global data line YIO and the local data line LIO.
  • step S220 when the local read/write conversion module receives the first instruction, it will control the global data line YIO of the DRAM to disconnect from the local data line LIO.
  • the first command sent by the detection device makes tmReadYio ⁇ 0> a high potential, and through the logic circuits in Figure 8, Figure 9 and Figure 10, the outputs of LioWrEN and LioRdEN are low potential, That is, the enable signal of the local read-write conversion circuit is invalid, thus cutting off the connection between the global data line YIO and the local data line LIO.
  • step S230 when the global data line YIO is disconnected from the local data line LIO, the detection device sends an active command (Active cmd) to open a word line. Then, the detection device issues a write command (Write cmd) to write the test data into the global data line YIO through the data path. As shown in Figure 3, the write command will pull up the potential at WrEn, and will pull down the potential at EQ at the same time. At this point, the access to write data is opened. After the detection device issues a write command (Write cmd), the test data can be written through the data path.
  • Active cmd active command
  • Write cmd write command
  • step S240 the detection device issues a read command (Read cmd), switches from the write mode to the read mode, and closes the write drive circuit of the global data line YIO, so that the global data line YIO is suspended.
  • Read cmd a read command
  • WrtMode is a low potential
  • the YioEQ terminal outputs a high potential
  • the YioWrEn terminal outputs a low potential
  • the write drive circuit of the global data line YIO is turned off, thereby realizing The global data line YIO is floating.
  • step S250 according to the detection requirement, wait for a preset time length, which is not limited in this embodiment, and can be adjusted according to the detection requirement.
  • the global data line YIO is always kept in a floating state.
  • the detection device issues a Read cmd command to read the target data on the global data line YIO, record and test the timing of the data path, and prepare for the subsequent analysis of the detection results.
  • the data path detection method in this embodiment includes the following steps:
  • the detection device sends a second instruction to the local read-write conversion module.
  • the local read-write conversion module disconnects the connection between the global data line and the local data line based on the received second instruction.
  • the detection device writes the test data to the global data line in the data path via the data path through the write port of the data path.
  • the detection device switches to the read mode, and maintains the write drive circuit of the global data line, so that the global data line is always turned on.
  • the detection device After waiting for a preset period of time, the detection device reads the target data of the global data line, records and tests the timing of the data path.
  • the detection device detects a defect in the data path according to the test data and the target data.
  • the local read-write conversion module is a part of the DRAM.
  • the local read-write module is connected to the global data line YIO and the local data line LIO.
  • Data can be written into the global data line YIO and the local data line LIO through the bidirectional data input path shown in Figure 2, that is: the data passes through Dbus to Bbus and then to Cbus, as shown in Figure 1, the input data passes through the Cbus
  • the two-way transmission between the upper eight bits ⁇ 15:8> and the lower eight bits ⁇ 0:7>, and then to the Abus can pass through the global data line YIO and the local data line LIO connected to the Abus.
  • LioWrEn and LioRdEn are the enabling signals of the local read-write conversion module between the global data line YIO and the local data line LIO. By controlling the enabling signals, it is possible to connect or disconnect the global data line YIO and the local data line LIO. connection between. Therefore, when the detection device sends the second instruction to the local read-write conversion module, the instruction is used to disable LioWrEn and LioRdEn, thereby cutting off the connection between the global data line YIO and the local data line LIO.
  • step S320 the local read-write conversion module receives the second instruction so that tmReadYio ⁇ 0> and tmReadYio ⁇ 1> are both high potentials, as shown in the logic circuits shown in Figure 8, Figure 9 and Figure 10, the output of LioWrEN and LioRdEN is low Potential, that is, the enable signal of the local read-write conversion circuit is invalid, thus cutting off the connection between the global data line YIO and the local data line LIO.
  • step S330 the detection device writes test data into the global data line YIO in the data path through the data path through the write port of the data path.
  • the detection device will issue an activation command (Active cmd) to open a word line.
  • the detection device issues a write command (Write cmd) to write the test data into the global data line YIO through the data path.
  • the write command will pull up the potential at WrEn, and will pull down the potential at EQ at the same time.
  • the access to write data is opened.
  • the test data can be written through the data path.
  • step S340 the detection device is switched to the read mode, and the write driving circuit of the global data line is maintained, so that the global data line is always turned on.
  • tmReadYio ⁇ 1> is a high potential, output by the logic circuit in Figure 10, and keep the enable terminal YIOWrEn of the write drive circuit always at a high potential, thereby realizing global data retention after switching to the read mode
  • the write drive circuit of the line YIO is enabled, so that the data on the global data line YIO is kept.
  • step S350 after waiting for a preset period of time, the detection device reads the target data of the global data line, records and tests the timing of the data path.
  • the preset time length which can be adjusted according to detection requirements.
  • YioWrEn is always valid and keeps the data on the global data line YIO.
  • the detection device issues a Read cmd command to read the target data on the global data line YIO, record and test the timing of the data path, and prepare for the subsequent analysis of the detection results.
  • Fig. 11 shows a block diagram of a device for detecting a data path according to an exemplary embodiment.
  • the device includes a control module 301 , a writing module 302 , a reading template 303 and a judging module 304 .
  • the control module 301 is configured to disconnect the connection between the global data line and the local data line in the data path.
  • the write module 302 is configured to write test data into the global data line YIO in the data path through the write port of the data path.
  • the reading module 303 is configured to read the target data of the global data line YIO under a preset condition.
  • the judging module 304 is configured to detect defects in the data path according to the test data and the target data.
  • control module 301 is configured to send a first instruction to the local read/write conversion module to disconnect the global data line YIO from the local data line.
  • the control module 301 is used to switch to the read mode, and turn off the write drive circuit of the global data line YIO, so that the global data line YIO is floating.
  • the reading module 303 is used to read the target data of the global data line after waiting for a preset period of time, record and test the timing of the data path.
  • control module 301 is configured to send a second instruction to the local read-write conversion module to disconnect the connection between the global data line YIO and the local data line, and keep the write drive circuit of the global data line YIO enabled , so that the data on the global data line YIO is kept.
  • the control module 301 is used to switch to the reading mode.
  • the reading module 303 is used to read the target data of the global data line, record and test the timing of the data path.
  • the control module 301 can switch the reading mode through the reading and writing conversion module, and realize the storage of the target data.
  • the reading module 303 is used to read the target data of the global data line YIO after waiting for a preset period of time, record and test the timing of the data path.
  • the judging module 304 is used for judging that there is a defect in the data path if the test data is inconsistent with the target data.
  • Fig. 12 is a block diagram of a device for data path detection, that is, a computer device 400, according to an exemplary embodiment.
  • the computer device 400 may be provided as a terminal device.
  • a computer device 400 includes a processor 401 , and the number of processors can be set to one or more as required.
  • the computer device 400 also includes a memory 402 for storing instructions executable by the processor 401 , such as application programs.
  • the number of memories can be set to one or more as required. It can store one or more applications.
  • the processor 401 is configured to execute instructions to perform the above method.
  • the embodiments of the present disclosure may be provided as a method, an apparatus (device), or a computer program product. Accordingly, the present disclosure can take the form of an entirely hardware embodiment, an entirely software embodiment, or an embodiment combining software and hardware aspects. Furthermore, the present disclosure may take the form of a computer program product embodied on one or more computer-usable storage media having computer-usable program code embodied therein.
  • Computer storage media includes volatile and nonvolatile, removable and non-removable media implemented in any method or technology for storage of information, such as computer readable instructions, data structures, program modules, or other data , including but not limited to RAM, ROM, EEPROM, flash memory or other memory technology, CD-ROM, digital versatile disk (DVD) or other optical disk storage, magnetic cartridges, tape, magnetic disk storage or other magnetic storage devices, or can be used in Any other medium, etc. that stores desired information and can be accessed by a computer.
  • communication media typically embodies computer readable instructions, data structures, program modules or other data in a modulated data signal such as a carrier wave or other transport mechanism, and may include any information delivery media, as is well known to those skilled in the art.
  • a non-transitory computer-readable storage medium including instructions, such as the memory 402 including instructions, which can be executed by the processor 401 of the device 400 to complete the above method.
  • the non-transitory computer readable storage medium may be ROM, random access memory (RAM), CD-ROM, magnetic tape, floppy disk, optical data storage device, and the like.
  • the detection device is enabled to execute the method shown in the data path detection method disclosed in the above embodiments.
  • These computer program instructions may also be stored in a computer-readable memory capable of directing a computer or other programmable data processing apparatus to operate in a specific manner, such that the instructions stored in the computer-readable memory produce an article of manufacture comprising instruction means, the instructions
  • the device realizes the function specified in one or more procedures of the flowchart and/or one or more blocks of the block diagram.

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

一种数据路径检测方法、装置、设备及存储介质，涉及半导体技术领域，应用于半导体集成电路的数据路径的检测过程。其中，数据路径检测方法包括：检测装置断开数据路径中全局数据线与本地数据线的连接，通过数据路径的写入端口，将测试数据经由数据路径写入至数据路径中的全局数据线，在预设条件下，检测装置读取全局数据线的目标数据，进而根据测试数据和目标数据，检测数据路径的缺陷。

Description

一种数据路径检测方法、装置、设备及存储介质
本公开基于申请号为202111047660.1、申请日为2021年09月08日、申请名称为“一种数据路径检测方法、装置、设备及存储介质”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及但不限于一种数据路径检测方法、装置、设备及存储介质。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，缩写为DRAM)是具有高密度重复性存储阵列单元的芯片。随着应用端需求的提升，存储阵列单元不断微缩，对制造工艺提出了很大的挑战。
对于动态随机存储器而言，如果其内部的存储阵列单元出现问题，通常难以测试出问题所在，无法判断是写入数据路径故障，还是读出数据路径故障，还是控制电路故障，影响产品整体研发时间。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供了一种数据路径检测方法、装置、设备及存储介质。
根据本公开实施例的第一方面，提供了一种数据路径检测方法，所述数据路径检测方法包括：
检测装置断开所述数据路径中全局数据线与本地数据线的连接；
检测装置通过所述数据路径的写入端口，将测试数据经由所述数据路径写入至所述数据路径中的所述全局数据线；
在预设条件下，检测装置读取所述全局数据线的目标数据；
检测装置根据所述测试数据和所述目标数据，检测所述数据路径的缺陷。
根据本公开的一些实施例，所述检测装置断开所述数据路径中全局数据线与本地数据线的连接，包括：
检测装置发送第一指令至本地读写转换模块；
所述本地读写转换模块基于接收到的所述第一指令，断开所述全局数据线与所述本地数据线的连接。
根据本公开的一些实施例，所述在预设条件下，所述检测装置读取所述全局数据线的目标数据，包括：
检测装置切换至读取模式，关闭所述全局数据线的写入驱动电路，使得所述全局数据线浮空；
等待预设时长后，检测装置读取所述全局数据线的目标数据，记录并测试所述数据路径的时序。
根据本公开的一些实施例，所述检测装置断开所述数据路径中全局数据线与本地数据线的连接，包括：
检测装置发送第二指令至本地读写转换模块；
所述本地读写转换模块基于接收到的所述第二指令，断开所述全局数据线与所述本地数据线的连接，并保持所述全局数据线的写入驱动电路使能，使得所述全局数据线上的数据保持住。
根据本公开的一些实施例，所述在预设条件下，检测装置读取所述全局数据线 的目标数据，包括：
检测装置切换至读取模式；
检测装置读取所述全局数据线的目标数据，记录并测试所述数据路径的时序。
根据本公开的一些实施例，所述检测装置根据所述测试数据和所述目标数据，检测所述数据路径的缺陷，包括：
若所述测试数据与所述目标数据不一致，则检测装置判断所述数据路径存在缺陷。
根据本公开的一些实施例，所述缺陷包括短路缺陷或者断路缺陷。
本公开的第二方面提供了一种数据路径检测装置，所述数据路径检测装置包括：
控制模块，用于断开所述数据路径中全局数据线与本地数据线的连接；
写入模块，用于通过所述数据路径的写入端口，将测试数据经由所述数据路径写入至所述数据路径中的所述全局数据线；
读取模块，用于在预设条件下，读取所述全局数据线的目标数据；
判断模块，用于根据所述测试数据和所述目标数据，检测所述数据路径的缺陷。
根据本公开的一些实施例，所述控制模块用于：
发送第一指令至本地读写转换模块，以断开所述全局数据线与本地数据线的连接。
根据本公开的一些实施例，所述控制模块用于：
切换至读取模式，关闭所述全局数据线的写入驱动电路，使得所述全局数据线浮空；
所述读取模块用于：
等待预设时长后，读取所述全局数据线的目标数据，记录并测试所述数据路径的时序。
根据本公开的一些实施例，所述控制模块用于：
发送第二指令至本地读写转换模块，以断开所述全局数据线与本地数据线的连接，并保持所述全局数据线的写入驱动电路使能，使得所述全局数据线上的数据保持住。
根据本公开的一些实施例，所述控制模块用于：
切换至读取模式；
所述读取模块用于：
读取所述全局数据线的目标数据，记录并测试所述数据路径的时序。
根据本公开的一些实施例，所述判断模块用于：
若所述测试数据与所述目标数据不一致，判断所述数据路径存在缺陷。
本公开的第三方面提供了一种数据路径检测设备，所述数据路径检测设备包括：
处理器；
用于存储处理器可执行指令的存储器；
其中，所述处理器被配置为执行如第一方面所述的数据路径检测方法。
根据本公开实施例的第四方面，提供了一种非临时性计算机可读存储介质，当所述存储介质中的指令由终端的处理器执行时，使得检测设备能够执行如第一方面所述的数据路径检测方法。
本公开实施例所提供的数据路径检测的方法、装置、设备及存储介质，即使在半导体集成电路的阵列单元存在问题的情况下，依然能够测试数据路径是否存在缺 陷，测试效果更佳，节省了半导体集成电路的整体测试时间。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的动态随机存取存储器的结构图。
图2是根据一示例性实施例示出的数据输入过程的流程图。
图3是根据一示例性实施例示出的数据路径检测装置的写入驱动电路的电路图。
图4是根据一示例性实施例示出的数据路径检测装置的读电路的电路图。
图5是根据一示例性实施例示出的数据路径检测方法的流程图。
图6是根据一示例性实施例示出的数据路径检测方法的流程图。
图7是根据一示例性实施例示出的数据路径检测装置的流程图。
图8是根据一示例性实施例示出的数据路径检测装置的端口控制图。
图9是根据一示例性实施例示出的数据路径检测装置的端口控制图。
图10是根据一示例性实施例示出的数据路径检测装置的端口控制图。
图11是根据一示例性实施例示出的数据路径检测装置的框图。
图12是根据一示例性实施例示出的数据路径检测设备的框图。
具体实施方式
下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
动态随机存取存储器(Dynamic Random Access Memory，缩写为DRAM)是具有高密度重复性存储阵列单元的芯片。随着应用端需求的提升，存储阵列单元不断微缩，对制造工艺提出了很大的挑战。
在进行新工艺制成研发过程中，需要进行长时间多次迭代才能确保存储阵列单元可以被读写。对于动态随机存储器而言，如果其内部的存储阵列单元出现问题，通常难以测试出问题所在，无法判断是写入数据路径故障，还是读出数据路径故障，还是控制电路故障，影响产品整体研发时间。
本公开提供了一种数据路径检测方法，应用于对半导体集成电路的数据路径的检测过程中。该数据路径检测方法，即使在半导体集成电路的阵列单元存在问题的情况下，依然能够测试数据路径是否存在缺陷，测试效果更佳，节省了半导体集成电路的整体测试时间。
在对本公开涉及到的技术内容进行说明之前，先对动态随机存取存储器的整体结构进行简单说明，如图1所示，是动态随机存取存储器的典型结构，示出了写入数据从外部数据端口DQ存储至存储阵列上，以及从存储阵列读取至外部数据端口DQ 的过程。在该过程中，一般要经过六个步骤：
1、Dbus与Bbus之间的双向驱动通道；
2、Bbus与Cbus之间的双向驱动通道；
3、Cbus传输线上的双向驱动通道；
4、Cbus和Abus之间的双向driver；
5、Abus与数据线YIO之间的驱动通道和感测放大器电路；
6、数据线YIO和数据线LIO之间的驱动通道以及感测放大器电路。
本公开中的控制方法主要应用在上述步骤5和步骤6中。对于步骤5，其中涉及到了写入驱动电路和读电路，如图3所示，示出了步骤5中涉及到的驱动通道的写入驱动电路的电路图。如图4所示，示出了步骤5中涉及到的驱动通道的读电路的电路图。
在写入驱动电路中，需要先将写入驱动电路的控制端打开，再进行目标数据的写入。如图3所示，在一个示例中，拉低EQ端电位，抬高WrEn端电位，打开了写入驱动电路中的写入数据使能，此时，写入驱动电路可以通过测试数据端口输入测试数据，将测试数据写入到数据线YIO上，并可通过YIO与YIO_N端口将目标数据读出。测试数据端口在图1所示的结构中可表现为与Abus连接的端口。在另一个示例中，如果将EQ端电位拉高，降低WrEn端电位，向数据线YIO中写入数据的使能关断，此时的写入驱动电路无法进行数据写入。
在读电路中，如图3和图4所示，写入驱动电路的数据线YIO和YIO_N端口与读电路的数据线YIO和YIO_N端口一一对应连接，由此端口将写入驱动电路中的目标数据读取出来，并可通过感测放大器电路333进行放大，然后通过数据端口传输至Abus上。
根据一个示例性实施例，如图5所示，本实施例中提供了一种数据路径检测方法，包括以下步骤：
S110、检测装置断开数据路径中全局数据线与本地数据线的连接。
S120、检测装置通过数据路径的写入端口，将测试数据经由数据路径写入至数据路径中的全局数据线。
S130、在预设条件下，检测装置读取全局数据线的目标数据。
S140、检测装置根据测试数据和目标数据，检测数据路径的缺陷。
本实施例中的检测方法需要使用检测装置进行检测，在检测过程中，检测装置与动态随机存取存储器连接，向动态随机存取存储器中写入或从其中读取信号，以对动态随机存取存储器进行检测。
在步骤S110中，为了清楚的获知数据路径中各个部分是否存在缺陷，在检测过程中，需要将全部数据线与本地数据线之间的连接断开。其中，全局数据线为图1中示出的数据线YIO，本地数据线为图1中示出的数据线LIO。在断开本地数据线和全局数据线之后，对于全局数据线可以采用不同的处理方式，比如可以将全局数据线悬浮；再比如，可以保持全局数据线的写入驱动电路使能，以对数据路径中存在的缺陷进行全面检测。
在步骤S140中，在获得了测试数据和目标数据后，就可以根据测试数据和目标数据检测数据路径是否存在缺陷。如果测试数据和目标数据不一致，说明测试数据通过数据路径写入过程中出现了错误，或者目标数据通过数据路径读出过程出现了错误，导致数据发生了变化，即说明数据路径存在缺陷。如果测试数据和目标数据一致，说明测试数据通过数据路径写入过程中一切正常，并且目标数据通过数据路径读出过程一切正常，即数据路径不存在缺陷。
其中，数据路径存在的缺陷可以是短路缺陷，也可以是断路缺陷，检测装置可 以在后继进行进一步检测确定。
本实施例中的数据路径检测方法，在进行检测时，将全局数据线和本地数据线断开，即使在半导体集成电路的阵列单元存在问题的情况下，依然能够测试数据路径是否存在缺陷，测试效果更佳，节省了半导体集成电路的整体测试时间。
根据一个示例性实施例，如图6所示，本实施例中的数据路径检测方法包括以下步骤：
S210、检测装置发送第一指令至本地读写转换模块。
S220、本地读写转换模块基于接收到的第一指令，断开全局数据线与本地数据线的连接。
S230、检测装置通过数据路径的写入端口，将测试数据经由数据路径写入至数据路径中的全局数据线。
S240、检测装置切换至读取模式，关闭全局数据线的写入驱动电路，使得全局数据线浮空。
S250、等待预设时长后，检测装置读取全局数据线的目标数据，记录并测试数据路径的时序。
S260、检测装置根据测试数据和目标数据，检测数据路径的缺陷。
在步骤S210中，本地读写转换模块为动态随机存取存储器的一部分，并且本地读写转换模块可连接或是断开全局数据线YIO与本地数据线LIO。如图2所示的数据输入的过程中，数据路径是可以双向传输的，数据通过Dbus到Bbus再到Cbus，如图1所示，输入数据在Cbus上经过高八位<15:8>与低八位<0:7>之间的双向传输，再到Abus即可通过与Abus相连的全局数据线YIO以及本地数据线LIO。如图2所示，由于LioWrEn和LioRdEn是全局数据线YIO以及本地数据线LIO之间本地的读写转换模块的使能信号，当该使能信号转变时，会影响全局数据线YIO与本地数据线LIO之间的通断状况。由此检测装置发送的第一指令至本地读写转换模块，本地读写转换模块基于该指令使LioWrEn和LioRdEn失效，从而切断全局数据线YIO与本地数据线LIO之间的连接。
步骤S220中，当本地读写转换模块接收到第一指令后，会控制动态随机存取存储器的全局数据线YIO与本地数据线LIO断开。如图8、图9和图10所示，检测装置发送的第一指令使tmReadYio<0>为高电位，经过图8、图9和图10中的逻辑电路，LioWrEN和LioRdEN输出为低电位，即本地读写转换电路的使能信号无效，从而切断了全局数据线YIO和本地数据线LIO之间的连接。
步骤S230中，在全局数据线YIO与本地数据线LIO断开的状态下，检测装置会发出激活指令(Active cmd)，打开一根字线。接着，检测装置发出写指令(Write cmd)，将测试数据经由数据路径写入至全局数据线YIO中。如图3所示，写指令会将WrEn处电位拉高，同时会拉低EQ处电位。此时，打开了写入数据的通路。检测装置发出写指令(Write cmd)后，测试数据即可通过数据通路写入。
步骤S240中，检测装置发出读指令(Read cmd)，由写入模式切换至读取模式，关闭全局数据线YIO的写入驱动电路，使得全局数据线YIO悬空。需要注意的是，如图10所示，在切换至读取模式时，WrtMode为低电位，YioEQ端输出高电位，YioWrEn端输出低电位，全局数据线YIO的写入驱动电路被关闭，从而实现全局数据线YIO浮空。
步骤S250中，根据检测需要，等待预设时长，本实施例对预设时长没有限定，可以根据检测需要进行调整。在等待过程中，全局数据线YIO始终保持悬空状态。接着，检测装置发出Read cmd指令，读取全局数据线YIO上的目标数据，记录并测试数据路径的时序，以为后续分析检测结果做准备。
根据一个示例性实施例，如图7所示，本实施例中的数据路径检测方法包括以下步骤：
S310、检测装置发送第二指令至本地读写转换模块。
S320、本地读写转换模块基于接收到的第二指令，断开全局数据线与本地数据线的连接。
S330、检测装置通过数据路径的写入端口，将测试数据经由数据路径写入至数据路径中的全局数据线。
S340、检测装置切换至读取模式，保持全局数据线的写入驱动电路，使得全局数据线始终导通。
S350、等待预设时长后，检测装置读取全局数据线的目标数据，记录并测试数据路径的时序。
S360、检测装置根据测试数据和目标数据，检测数据路径的缺陷。
步骤S310中，本地读写转换模块为动态随机存取存储器的一部分。本地读写模块连接全局数据线YIO与本地数据线LIO。数据可通过如图2所示的双向数据输入路径写入至全局数据线YIO与本地数据线LIO中，即：数据通过Dbus到Bbus再到Cbus，如图1所示，输入数据在Cbus上经过高八位<15:8>与低八位<0:7>之间的双向传输，再到Abus即可通过与Abus相连的全局数据线YIO以及本地数据线LIO。而LioWrEn和LioRdEn是全局数据线YIO与本地数据线LIO之间本地的读写转换模块的使能信号，通过控制该使能信号即可实现连接或断开全局数据线YIO与本地数据线LIO之间的连接。因而，当检测装置发送的第二指令至本地读写转换模块，该指令用于使LioWrEn和LioRdEn失效，从而切断全局数据线YIO与本地数据线LIO之间的连接。
步骤S320中，本地读写转换模块接收到第二指令使tmReadYio<0>和tmReadYio<1>都为高电位，如图8、图9和图10所示的逻辑电路，LioWrEN和LioRdEN输出为低电位，即本地读写转换电路的使能信号无效，从而切断了全局数据线YIO和本地数据线LIO之间的连接。
步骤S330中，检测装置通过数据路径的写入端口，将测试数据经由数据路径写入至数据路径中的全局数据线YIO。在全局数据线YIO与本地数据线LIO断开的状态下，检测装置会发出激活指令(Active cmd)，打开一根字线。接着，检测装置发出写指令(Write cmd)，将测试数据经由数据路径写入至全局数据线YIO中。如图3所示，写指令会将WrEn处电位拉高，同时会拉低EQ处电位。此时，打开了写入数据的通路。检测装置发出写指令(Write cmd)后，测试数据即可通过数据通路写入。
步骤S340中，检测装置切换至读取模式，保持全局数据线的写入驱动电路，使得全局数据线始终导通。如图10所示，tmReadYio<1>为高电位，经过图10的逻辑电路输出，保持写入驱动电路的使能端YIOWrEn始终为高电位，由此实现切换至读取模式后，保持全局数据线YIO的写入驱动电路使能，使得全局数据线YIO上的数据保持住。
步骤S350中，等待预设时长后，检测装置读取全局数据线的目标数据，记录并测试数据路径的时序。本实施例对预设时长没有限定，可以根据检测需要进行调整。在等待过程中，YioWrEn始终有效，将数据保持在全局数据线YIO上。接着，检测装置发出Read cmd指令，读取全局数据线YIO上的目标数据，记录并测试数据路径的时序，以为后续分析检测结果做准备。
图11根据一示例性实施例示出的一种数据路径检测装置的框图。如图10所示，该装置包括控制模块301、写入模块302、读取模板303和判断模块304。其中，控制模块301被配置为断开数据路径中全局数据线与本地数据线的连接。写入模块302被 配置为通过数据路径的写入端口，将测试数据经由数据路径写入至数据路径中的全局数据线YIO。读取模块303被配置为在预设条件下，读取全局数据线YIO的目标数据。判断模块304被配置为根据测试数据和目标数据，检测数据路径的缺陷。
在一个示例性实施例中，控制模块301用于发送第一指令至本地读写转换模块，以断开全局数据线YIO与本地数据线的连接。控制模块301用于切换至读取模式，关闭全局数据线YIO的写入驱动电路，使得全局数据线YIO浮空。读取模块303用于等待预设时长后，读取全局数据线的目标数据，记录并测试数据路径的时序。
在另一个实施例中，控制模块301用于发送第二指令至本地读写转换模块，以断开全局数据线YIO与本地数据线的连接，并保持全局数据线YIO的写入驱动电路使能，使得全局数据线YIO上的数据保持住。控制模块301用于切换至读取模式。读取模块303用于读取全局数据线的目标数据，记录并测试数据路径的时序。控制模块301可通过读写转换模块切换读取模式，并实现目标数据的存入。读取模块303用于等待预设时长后，读取全局数据线YIO的目标数据，记录并测试数据路径的时序。判断模块304用于若测试数据与目标数据不一致，判断数据路径存在缺陷。
图12是根据一示例性实施例示出的一种用于数据路径检测的设备，即计算机设备400的框图。例如，计算机设备400可以被提供为终端设备。参照图12，计算机设备400包括处理器401，处理器的个数可以根据需要设置为一个或者多个。计算机设备400还包括存储器402，用于存储可由处理器401的执行的指令，例如应用程序。存储器的个数可以根据需要设置一个或者多个。其存储的应用程序可以为一个或者多个。处理器401被配置为执行指令，以执行上述方法。
本领域技术人员应明白，本公开的实施例可提供为方法、装置(设备)、或计算机程序产品。因此，本公开可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本公开可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质上实施的计算机程序产品的形式。计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质,包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质等。此外，本领域技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。
在示例性实施例中，提供了一种包括指令的非临时性计算机可读存储介质，例如包括指令的存储器402，上述指令可由装置400的处理器401执行以完成上述方法。例如，非临时性计算机可读存储介质可以是ROM、随机存取存储器(RAM)、CD-ROM、磁带、软盘和光数据存储设备等。当存储介质中的指令由终端的处理器执行时，使得检测设备能够执行上文中实施例公开的数据路径检测方法中示出的方法。
本公开是参照根据本公开实施例的方法、装置(设备)和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
显然，本领域技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开的意图也包含这些改动和变型在内。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
工业实用性
使用本公开中的数据路径检测方法，即使在半导体集成电路的阵列单元存在问题的情况下，依然能够测试数据路径是否存在缺陷，测试效果更佳，节省了半导体集成电路的整体测试时间。

Claims (15)

  1. 一种数据路径检测方法，应用于半导体集成电路的数据路径的检测过程，所述数据路径检测方法包括：
    检测装置断开所述数据路径中全局数据线与本地数据线的连接；
    检测装置通过所述数据路径的写入端口，将测试数据经由所述数据路径写入至所述数据路径中的所述全局数据线；
    在预设条件下，检测装置读取所述全局数据线的目标数据；
    检测装置根据所述测试数据和所述目标数据，检测所述数据路径的缺陷。
  2. 根据权利要求1所述的检测方法，其中，所述检测装置断开所述数据路径中全局数据线与本地数据线的连接，包括：
    检测装置发送第一指令至本地读写转换模块；
    所述本地读写转换模块基于接收到的所述第一指令，断开所述全局数据线与所述本地数据线的连接。
  3. 根据权利要求2所述的检测方法，其中，所述在预设条件下，检测装置读取所述全局数据线的目标数据，包括：
    检测装置切换至读取模式，关闭所述全局数据线的写入驱动电路，使得所述全局数据线浮空；
    等待预设时长后，检测装置读取所述全局数据线的目标数据，记录并测试所述数据路径的时序。
  4. 根据权利要求1所述的检测方法，其中，所述检测装置断开所述数据路径中全局数据线与本地数据线的连接，包括：
    检测装置发送第二指令至本地读写转换模块；
    所述本地读写转换模块基于接收到的所述第二指令，断开所述全局数据线与所述本地数据线的连接，并保持所述全局数据线的写入驱动电路使能，使得所述全局数据线上的数据保持住。
  5. 根据权利要求4所述的检测方法，其中，所述在预设条件下，检测装置读取所述全局数据线的目标数据，包括：
    检测装置切换至读取模式；
    检测装置读取所述全局数据线的目标数据，记录并测试所述数据路径的时序。
  6. 根据权利要求1所述检测方法，其中，所述检测装置根据所述测试数据和所述目标数据，检测所述数据路径的缺陷，包括：
    若所述测试数据与所述目标数据不一致，则检测装置判断所述数据路径存在缺陷。
  7. 根据权利要求1所述检测方法，其中，所述缺陷包括短路缺陷或者断路缺陷。
  8. 一种数据路径检测装置，用于对半导体集成电路的数据路径进行检测，所述数据 路径检测装置包括：
    控制模块，用于断开所述数据路径中全局数据线与本地数据线的连接；
    写入模块，用于通过所述数据路径的写入端口，将测试数据经由所述数据路径写入至所述数据路径中的所述全局数据线；
    读取模块，用于在预设条件下，读取所述全局数据线的目标数据；
    判断模块，用于根据所述测试数据和所述目标数据，检测所述数据路径的缺陷。
  9. 根据权利要求8所述的数据路径检测装置，其中，所述控制模块用于：
    发送第一指令至本地读写转换模块，以断开所述全局数据线与本地数据线的连接。
  10. 根据权利要求9所述的数据路径检测装置，其中，所述控制模块用于：
    切换至读取模式，关闭所述全局数据线的写入驱动电路，使得所述全局数据线浮空；
    所述读取模块用于：
    等待预设时长后，读取所述全局数据线的目标数据，记录并测试所述数据路径的时序。
  11. 根据权利要求8所述的数据路径检测装置，其中，所述控制模块用于：
    发送第二指令至本地读写转换模块，以断开所述全局数据线与本地数据线的连接，并保持所述全局数据线的写入驱动电路使能，使得所述全局数据线上的数据保持住。
  12. 根据权利要求11所述的数据路径检测装置，其中，所述控制模块用于：
    切换至读取模式；
    所述读取模块用于：
    读取所述全局数据线的目标数据，记录并测试所述数据路径的时序。
  13. 根据权利要求8所述的数据路径检测装置，其中，所述判断模块用于：
    若所述测试数据与所述目标数据不一致，判断所述数据路径存在缺陷。
  14. 一种数据路径检测设备，所述检测设备包括：
    处理器；
    用于存储处理器可执行指令的存储器；
    其中，所述处理器被配置为执行如权利要求1至7任一项所述的方法。
  15. 一种非临时性计算机可读存储介质，其中，当所述存储介质中的指令由终端的处理器执行时，使得检测设备能够执行如权利要求1至7任一项所述的方法。
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