JP2014107651A - リングアンプ - Google Patents

Abstract

【課題】デッドゾーン電圧のばらつきの影響を軽減することができる付加手段を備えたリングアンプを提供すること。
【解決手段】インバータＩＮＶ１の出力と、インバータＩＮＶ２Ａ，ＩＮＶ２Ｂとの間に接続された直流カット用容量Ｃ２，Ｃ３と、インバータＩＮＶ２Ａの入力に接続された容量Ｃ４と、この容量Ｃ４の他端と基準電圧Ｖｏｆａ，Ｖｏｆｂ間に接続されたスイッチＳＷ８，ＳＷ９と、インバータＩＮＶ２Ａの入力を基準電圧Ｖｒと短絡するためのスイッチＳＷ１０と、インバータＩＮＶ２Ｂの入力に接続された容量Ｃ５と、この容量Ｃ５の他端と基準電圧Ｖｏｆｂ，Ｖｏｆａ間に接続されたスイッチＳＷ１１，ＳＷ１２と、インバータＩＮＶ２Ｂの入力を基準電圧Ｖｒと短絡するためのスイッチＳＷ１３とを備えている。
【選択図】図３

Description

本発明は、デッドゾーン電圧付加方法を用いたリングアンプに関し、より詳細には、デッドゾーン電圧のばらつきの影響を軽減することができる付加手段を備えたリングアンプ（Ｒｉｎｇ Ａｍｐｌｉｆｉｅｒ）に関する。

近年の節電意識の高まりから、電化製品を構成するＩＣにおいても消費電力の削減に対する要求が厳しくなってきている。特に、ＩＣの中でも消費電力の多いものの１つとして、高速動作を行う演算増幅器が挙げられる。例えば、映像系のＩＣでは、数十ＭＨｚの動作レートで映像信号を増幅、デジタル化する必要があるため、それらを駆動する演算増幅器の消費電力は、ＩＣ全体の消費電力のかなりの割合を占めている。そのため、これらの演算増幅器の消費電力を削減する試みが、世界中で数多く研究されている。
そのような状況下において、２０１２年の２月に行われたＩＳＳＣＣでは、インバータを３段直列に接続したオシレータタイプの演算増幅器（以下、リングアンプ）が報告されている（非特許文献１参照）。このリングアンプは、小さなインバータのみで構成されているため、非常に低消費電力で動作させることが可能である。

図１は、従来のリングアンプをスイッチトキャパシタ回路に適用した場合の基本的な回路構成図である。リングアンプ１と、このリングアンプ１が駆動する負荷容量ＣＬと、リングアンプ１の入力Ｖｉｎと出力Ｖｏｕｔ間に接続された積分容量Ｃｆと、一端がリングアンプ１の入力Ｖｉｎに接続され、他端がスイッチＳＷ１とＳＷ２とに接続されたサンプリング容量Ｃｓと、リングアンプ１の入力Ｖｉｎとアナログコモン電圧Ｖｃとの間に接続されたスイッチＳＷ３とからなり、ＳＷ１の他端には、入力信号Ｖｓｉｇｎａｌが接続され、ＳＷ２の他端には、アナログコモン電圧が接続されている。

図２は、従来のリングアンプの回路構成図である。この従来のリングアンプは、入力ＶｉｎとインバータＩＮＶ１との間に接続された直流カット用容量Ｃ１と、インバータＩＮＶ１の入出力間に接続されたスイッチＳＷ５と、インバータＩＮＶ１の出力と、インバータＩＮＶ２Ａ、ＩＮＶ２Ｂそれぞれとの間に接続された直流カット用容量Ｃ２，Ｃ３と、インバータＩＮＶ２Ａの入力にオフセット電圧Ｖｏｆ１を与えるためのスイッチＳＷ６と、インバータＩＮＶ２Ｂの入力にオフセット電圧Ｖｏｆ２を与えるためのスイッチＳＷ７と、出力がリングアンプの出力ＶｏｕｔとなるインバータＩＮＶ３とから構成されている。ＩＮＶ３を構成するＰＭＯＳＭＰのゲートには、インバータＩＮＶ２Ａの出力が接続され、ＮＭＯＳＭＮのゲートには、インバータＩＮＶ２Ｂの出力が接続されている。

次に、図１及び図２を用いて、リングアンプの動作について説明する。
スイッチトキャパシタ回路は、大きくサンプルフェーズφ１とホールドフェーズφ２の２つの位相を繰り返すことで動作を行う。φ１の位相の時、図１のスイッチＳＷ１，ＳＷ３，ＳＷ４が短絡し、ＳＷ２は開放される。これにより、サンプル容量Ｃｓには、入力信号Ｖｓｉｇｎａｌがサンプルされ、積分容量Ｃｆは、両端がアナログコモン電圧となって初期化される。

一方、リングアンプ１内では、図２のスイッチＳＷ５，ＳＷ６，ＳＷ７が短絡する。これにより、容量Ｃ１には、インバータＩＮＶ１の閾値電圧がサンプルされ、容量Ｃ２には、オフセット電圧Ｖｏｆ１がサンプルされ、容量Ｃ３には、オフセット電圧Ｖｏｆ２がサンプルされる。ここで、オフセット電圧Ｖｏｆ１は、インバータＩＮＶ２Ａの閾値電圧よりも数十ｍＶ小さい電圧であり、オフセット電圧Ｖｏｆ２は、インバータＩＮＶ２Ｖの閾値電圧よりも数十ｍＶ大きい電圧となっている。

これに対して、φ２の位相になると、図１のスイッチＳＷ２が短絡され、スイッチＳＷ１，ＳＷ３，ＳＷ４が開放され、図２のスイッチＳＷ５，ＳＷ６，ＳＷ７が開放される。リングアンプ１は、インバータＩＮＶ１，ＩＮＶ２（２Ａ，２Ｂ），ＩＮＶ３が直列に３段接続された構成であるため、容量Ｃｆにより負帰還が形成される。通常、インバータを３段直列に並べただけでは、それぞれのインバータの帯域が近いため位相余裕が取れず、負帰還を掛けたときに発振動作を引き起こす。

しかしながら、リングアンプ１では、２段目のインバータＩＮＶ２Ａ，ＩＮＶ２Ｂの入力にデッドゾーンと呼ばれるオフセットを付加することで、出力段のインバータＩＮＶ３に不感帯を持たせているため、まずはインバータ動作によって高速に最終到達値に近づき、最終到達値付近（不感帯内）になると、最終段のインバータＩＮＶ３はオフ状態、もしくは非常に帯域が小さい状態となり、発振することなく最終値に収束する。このため、リングアンプ１は、小さなインバータを数個用いるだけでアンプを形成することが可能なため、非常に低消費電力化が可能である。
なお、３段のインバータで構成されたリングオシレータを有する電圧制御発振回路については、例えば、特許文献１や特許文献２に開示されている。

特開２００２−１１１４４９号公報 特開２００３−６９３９０号公報

ＩＳＳＣＣ ２０１２ Ｓｅｓｓｉｏｎ ２７．２ Ｒｉｎｇ Ａｍｐｌｉｆｉｅｒｓ ｆｏｒ Ｓｗｉｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ Ｃｉｒｃｕｉｔｓ

しかしながら、上述したように、リングアンプでは、出力段に不感帯を持たせるため、デッドゾーンと呼ばれるオフセット電圧を付加する必要がある。リングアンプを安定に動作させるためには、このオフセット電圧を付加するための外部印加電圧を２段目のインバータＩＮＶ２Ａ，ＩＮＶ２Ｂの閾値電圧＋／−数十ｍＶの精度で印加する必要があり、これは製造上のばらつきや使用環境の変化を考えると非常に厳しい要求である。そのため、製品化のためには、デッドゾーンを与えるための印加電圧に求められるばらつきの大幅な緩和が課題となっている。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、デッドゾーン電圧のばらつきの影響を軽減することができる付加手段を備えたリングアンプを提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、複数のインバータ（ＩＮＶ１，ＩＮＶ２（２Ａ，２Ｂ），ＩＮＶ３）を縦列接続したリングアンプ（１０）において、前記複数のインバータ（ＩＮＶ１，ＩＮＶ２，ＩＮＶ３）のうち、オフセット電圧（Ｖｏｆ）を印加する第１のインバータ（ＩＮＶ２Ａ）と、該第１のインバータ（ＩＮＶ２Ａ）の入力部に接続され、直流カットされる第１のコンデンサ（Ｃ２）と、前記第１のインバータ（ＩＮＶ２Ａ）の入力部に接続されるオフセット電圧付加用の第３のコンデンサ（Ｃ４）と、該オフセット電圧付加用の第３のコンデンサ（Ｃ４）の他端に接続され、２つの電圧（Ｖｏｆａ，Ｖｏｆｂ）を切り替えることが可能な第１のスイッチ（ＳＷ８，ＳＷ９）とを備えていることを特徴とする。（図３及び図４；実施例１及び２）

また、請求項２に記載の発明は、請求項１に記載の発明において、前記オフセット電圧を印加する第１のインバータ（ＩＮＶ２Ａ）の入力部を基準電圧（Ｖｒ）と短絡する第３のスイッチ（ＳＷ１０）を備えていることを特徴とする。（図３；実施例１）
また、請求項３に記載の発明は、請求項１に記載の発明において、前記オフセット電圧を印加する第１のインバータ（ＩＮＶ２Ａ）の入出力間を短絡する第５のスイッチ（ＳＷ１４）を備えていることを特徴とする。（図４；実施例２）
また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記２つの電圧（Ｖｏｆａ，Ｖｏｆｂ）の電圧差（Ｖｏｆａ−Ｖｏｆｂ＝（Ｃ２＋Ｃ４）／Ｃ４×Ｖｏｆ）は、前記オフセット電圧を印加する第１のインバータ（ＩＮＶ２Ａ）に与える実際のオフセット電圧（Ｖｏｆ）の所定倍であることを特徴とする。（図３及び図４；実施例１及び２）

また、請求項５に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記オフセット電圧を印加する第１のインバータ（ＩＮＶ２Ａ）と対になる第２のインバータ（ＩＮＶ２Ｂ）と、該第２のインバータ（ＩＮＶ２Ｂ）の入力部に接続され、直流カットされる第２のコンデンサ（Ｃ３）と、前記第２のインバータ（ＩＮＶ２Ｂ）の入力部に接続される第２のオフセット電圧付加用の第４のコンデンサ（Ｃ５）と、該第４のオフセット電圧付加用のコンデンサ（Ｃ５）の他端に接続され、２つの電圧（Ｖｏｆａ，Ｖｏｆｂ）を切り替えることが可能な第２のスイッチ（ＳＷ１１，ＳＷ１２）とを備えていることを特徴とする。（図３及び図４；実施例１及び２）

また、請求項６に記載の発明は、請求項５に記載の発明において、前記オフセット電圧を印加する第２のインバータ（ＩＮＶ２Ｂ）の入力部を基準電圧（Ｖｒ）と短絡する第４のスイッチ（ＳＷ１３）を備えていることを特徴とする。（図３；実施例１）
また、請求項７に記載の発明は、請求項５又は６に記載の発明において、前記オフセット電圧を印加する第２のインバータ（ＩＮＶ２Ｂ）の入出力間を短絡する第６のスイッチ（ＳＷ１５）を備えていることを特徴とする。（図４；実施例２）
また、請求項８に記載の発明は、請求項５，６又は７に記載の発明において、前記２つの電圧（Ｖｏｆａ，Ｖｏｆｂ）の電圧差（Ｖｏｆａ−Ｖｏｆｂ＝（Ｃ２＋Ｃ４）／Ｃ４×Ｖｏｆ）は、前記オフセット電圧を印加する第２のインバータ（ＩＮＶ２Ｂ）に与える実際のオフセット電圧（Ｖｏｆ）の所定倍であることを特徴とする。（図３及び図４；実施例１及び２）

また、請求項９に記載の発明は、請求項１乃至８のいずれかに記載の発明において、前記第１のインバータ（ＩＮＶ２Ａ）の入力部には、マイナスのオフセット電圧を印加し、前記第２のインバータ（ＩＮＶ２Ｂ）の入力部には、プラスのオフセット電圧を印加することを特徴とする。（図３及び図４；実施例１及び２）

本発明によれば、デッドゾーン電圧のばらつきの影響を軽減することができる付加手段を備えたので、デッドゾーンを与えるための印加電圧に要求されるばらつきの要求を大幅に緩和することができる。

従来のリングアンプをスイッチトキャパシタ回路に適用した場合の基本的な回路構成図である。 従来のリングアンプの回路構成図である。 本発明に係るリングアンプの実施例１を説明するための回路構成図である。 本発明に係るリングアンプの実施例２を説明するための回路構成図である。

以下、図面を参照して本発明の各実施例について説明する。

図３は、本発明に係るリングアンプの実施例１を説明するための回路構成図である。図２に示した従来例との差異を明確にするために、スイッチトキャパシタ回路の構成は、図１と同様とし、リングアンプ内の構成だけ、本発明のリングアンプに置き換えて以下に説明する。
本実施例１のリングアンプ１０は、複数のインバータＩＮＶ１，ＩＮＶ２（２Ａ，２Ｂ），ＩＮＶ３を縦列接続したリングアンプである。複数のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３のうち、オフセット電圧Ｖｏｆを印加する第１のインバータＩＮＶ２Ａと、この第１のインバータＩＮＶ２Ａの入力部に接続され、直流カットされる第１のコンデンサＣ２と、第１のインバータＩＮＶ２Ａの入力部に接続されるオフセット電圧付加用の第３のコンデンサＣ４と、このオフセット電圧付加用の第３のコンデンサＣ４の他端に接続され、２つの電圧Ｖｏｆａ，Ｖｏｆｂを切り替えることが可能な第１のスイッチＳＷ８，ＳＷ９とを備えている。

また、オフセット電圧を印加する第１のインバータＩＮＶ２Ａの入力部を基準電圧Ｖｒと短絡する第３のスイッチＳＷ１０を備えている。
また、２つの電圧Ｖｏｆａ，Ｖｏｆｂの電圧差Ｖｏｆａ−Ｖｏｆｂ＝（Ｃ２＋Ｃ４）／Ｃ４×Ｖｏｆは、オフセット電圧を印加する第１のインバータＩＮＶ２Ａに与える実際のオフセット電圧Ｖｏｆの所定倍である。

同様に、オフセット電圧を印加する第１のインバータＩＮＶ２Ａと対になる第２のインバータＩＮＶ２Ｂと、この第２のインバータＩＮＶ２Ｂの入力部に接続され、直流カットされる第２のコンデンサＣ３と、第２のインバータＩＮＶ２Ｂの入力部に接続される第２のオフセット電圧付加用の第４のコンデンサＣ５と、この第４のオフセット電圧付加用のコンデンサＣ５の他端に接続され、２つの電圧Ｖｏｆａ，Ｖｏｆｂを切り替えることが可能な第２のスイッチＳＷ１１，ＳＷ１２とを備えている。

また、オフセット電圧を印加する第２のインバータＩＮＶ２Ｂの入力部を基準電圧Ｖｒと短絡する第４のスイッチＳＷ１３を備えている。
また、２つの電圧Ｖｏｆａ，Ｖｏｆｂの電圧差Ｖｏｆａ−Ｖｏｆｂ＝（Ｃ２＋Ｃ４）／Ｃ４×Ｖｏｆは、オフセット電圧を印加する第２のインバータＩＮＶ２Ｂに与える実際のオフセット電圧Ｖｏｆの所定倍である。
このような構成において、第１のインバータＩＮＶ２Ａの入力部には、マイナスのオフセット電圧を印加し、第２のインバータＩＮＶ２Ｂの入力部には、プラスのオフセット電圧を印加する。

つまり、入力ＶｉｎとインバータＩＮＶ１との間に接続された直流カット用容量Ｃ１と、インバータＩＮＶ１の入出力間に接続されたスイッチＳＷ５と、インバータＩＮＶ１の出力と、インバータＩＮＶ２Ａ，ＩＮＶ２Ｂそれぞれとの間に接続された直流カット用容量Ｃ２，Ｃ３と、インバータＩＮＶ２Ａの入力に接続された容量Ｃ４と、この容量Ｃ４の他端と基準電圧Ｖｏｆａ，Ｖｏｆｂ間にそれぞれ接続されたスイッチＳＷ８，ＳＷ９と、インバータＩＮＶ２Ａの入力を基準電圧Ｖｒと短絡するためのスイッチＳＷ１０と、インバータＩＮＶ２Ｂの入力に接続された容量Ｃ５と、この容量Ｃ５の他端と基準電圧Ｖｏｆｂ，Ｖｏｆａ間にそれぞれ接続されたスイッチＳＷ１１，ＳＷ１２と、インバータＩＮＶ２Ｂの入力を基準電圧Ｖｒと短絡するためのスイッチＳＷ１３と、出力がリングアンプ１０の出力ＶｏｕｔとなるインバータＩＮＶ３とから構成されている。

最終段のインバータＩＮＶ３を構成するＰＭＯＳＭＰのゲートには、インバータＩＮＶ２Ａの出力が接続され、ＮＭＯＳＭＮのゲートには、インバータＩＮＶ２Ｂの出力が接続されている。ここで、基準電圧Ｖｒは、インバータＩＮＶ２Ａ，ＩＮＶ２Ｂの閾値電圧に相当する電圧であり、基準電圧Ｖｏｆａ，Ｖｏｆｂは、差分が以下の式で表される電圧となるようにする。
Ｖｏｆａ−Ｖｏｆｂ＝（Ｃ２＋Ｃ４）／Ｃ４×Ｖｏｆ ・・・（１）

ここで、Ｖｏｆは、インバータＩＮＶ２Ａ，ＩＮＶ２Ｂの入力に実際に与えたいオフセット電圧である。基準電圧Ｖｏｆａ，Ｖｏｆｂは、差分さえ上式を満たせばよいため、片側をグランドとしてもよい。
次に、図１及び図３を用いて、リングアンプの動作について説明する。
スイッチトキャパシタ回路は、大きくサンプルフェーズφ１とホールドフェーズφ２の２つの位相を繰り返すことで動作を行う。
φ１の位相の時、図１のスイッチＳＷ１，ＳＷ３，ＳＷ４が短絡し、ＳＷ２は開放される。これにより、サンプル容量Ｃｓには、入力信号Ｖｓｉｇｎａｌがサンプルされ、積分容量Ｃｆは、両端がアナログコモン電圧となり初期化される。

一方、リングアンプ内では、図３のスイッチＳＷ５，ＳＷ８，ＳＷ１０，ＳＷ１１，ＳＷ１３が短絡し、ＳＷ９，ＳＷ１２が開放される。これにより、容量Ｃ１には、インバータＩＮＶ１の閾値電圧がサンプルされ、容量Ｃ２，Ｃ３には、基準電圧Ｖｒがサンプルされ、容量Ｃ４には、基準電圧Ｖｏｆａがサンプルされ、容量Ｃ５には、基準電圧Ｖｏｆｂがサンプルされる。

これに対して、φ２の位相になると、図１のスイッチＳＷ２が短絡され、スイッチＳＷ１，ＳＷ３，ＳＷ４が開放され、図３のスイッチＳＷ５，ＳＷ８，ＳＷ１０，ＳＷ１１，ＳＷ１３が開放され、ＳＷ９，ＳＷ１２が短絡される。この時、２段目のインバータＩＮＶ２Ａの入力電圧は、容量Ｃ４の接続先の電圧が基準電圧ＶｏｆａからＶｏｆｂにシフトするため、基準電圧ＶｒよりＣ４／（Ｃ２＋Ｃ４）×（Ｖｏｆａ−Ｖｏｆｂ）だけ小さくなる。

一方、２段目のインバータＩＮＶ２Ｂの入力電圧は、容量Ｃ５の接続先の電圧が基準電圧ＶｏｆｂからＶｏｆａにシフトするため、基準電圧ＶｒよりＣ５／（Ｃ３＋Ｃ５）×（Ｖｏｆａ−Ｖｏｆｂ）だけ大きくなる。基準電圧Ｖｏｆａ，Ｖｏｆｂの差分は、上述した式（１）を満たすため、結局、インバータＩＮＶ２Ａ，ＩＮＶ２Ｂの入力電圧は、以下の式のように示される。
ＩＮＶ２Ａの入力電圧＝Ｖｒ−Ｖｏｆ ・・・（２）
ＩＮＶ２Ｂの入力電圧＝Ｖｒ＋Ｖｏｆ ・・・（３）

基準電圧Ｖｒは、インバータＩＮＶ２Ａ、ＩＮＶ２Ｂの閾値電圧に相当する電圧であるため、インバータＩＮＶ２Ａは、マイナス側にオフセットＶｏｆを持ち、インバータＩＮＶ２Ｂは、プラス側にオフセットＶｏｆを持ったことになる。
この効果を明確にするため、具体的な数値を入れて説明する。今、インバータＩＮＶ２Ａ，ＩＮＶ２Ｂの入力に与えたいオフセットが４０ｍＶであり、それに許容されるばらつきが±１０ｍＶだと仮定する。容量Ｃ２，Ｃ４と、Ｃ３，Ｃ５の比を、Ｃ２：Ｃ４＝１９：１、Ｃ３：Ｃ５＝１９：１となるように選択したとすると、Ｖｏｆａ＝８００ｍＶ、Ｃｏｆｂ＝０Ｖ（グランド）とすればよい。このとき、基準電圧Ｖｏｆａに許容されるばらつきは±２００ｍＶであり、製造上のばらつきや使用環境の変化を考えても十分、余裕を持たせることができる。
以上のように、本発明によるデッドゾーン付加方法では、印加電圧に要求されるばらつきの精度を数十分の１まで緩和することができる。

図４は、本発明に係るリングアンプの実施例２を説明するための回路構成図である。図３に示した実施例１の構成では、スイッチＳＷ１０，ＳＷ１３の接続先を基準電圧Ｖｒとしていたが、これをスイッチＳＷ１４の接続先をインバータＩＮＶ２Ａの出力、スイッチＳＷ１５の接続先をインバータＩＮＶ２Ｂの出力にしてもよい。
つまり、本実施例２においては、オフセット電圧を印加する第１のインバータＩＮＶ２Ａの入出力間を短絡する第５のスイッチＳＷ１４を備え、オフセット電圧を印加する第２のインバータＩＮＶ２Ｂの入出力間を短絡する第６のスイッチＳＷ１５を備えている。

この場合、φ１の位相の時、コンデンサＣ２には、インバータＩＮＶ２Ａの閾値電圧がサンプルされ、コンデンサＣ３には、インバータＩＮＶ２Ｂの閾値電圧がサンプルされる。この結果、φ２の位相で、インバータＩＮＶ２Ａ，ＩＮＶ２Ｂの入力に付加されるオフセットは、以下で示される。
ＩＮＶ２Ａの入力電圧＝ＩＮＶ２Ａの閾値電圧−Ｖｏｆ ・・・（４）
ＩＮＶ２Ｂの入力電圧＝ＩＮＶ２Ｂの閾値電圧＋Ｖｏｆ ・・・（５）

上述した実施例１との差異は、実施例１では、ＩＮＶ２Ａ，ＩＮＶ２Ｂの閾値電圧に相当する電圧Ｖｒを外部から印加する必要があったのに対し、本実施例２では、外部から与える必要がない。さらに、本実施例２では、インバータＩＮＶ２Ａ，ＩＮＶ２Ｂの製造上のばらつきなどによる閾値電圧のずれにも追随するため、正確に各インバータの閾値電圧に対して所望のオフセットを持たせることが可能となる。
以上のように、本発明によるデッドゾーン付加方法では、印加電圧に要求されるばらつきの精度を数十分の１まで緩和することができ、さらに、必ず２段目のインバータの閾値電圧を中心にオフセットを付加することが可能となる。

１，１０ リングアンプ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３ インバータ
ＩＮＶ２Ａ 第１のインバータ
ＩＮＶ２Ｂ 第２のインバータ
ＳＷ８，ＳＷ９ 第１のスイッチ
ＳＷ１１，ＳＷ１２ 第２のスイッチ
ＳＷ１０ 第３のスイッチ
ＳＷ１３ 第４のスイッチ
ＳＷ１４ 第５のスイッチ
ＳＷ１５ 第６のスイッチ

Claims (9)

1. 複数のインバータを縦列接続したリングアンプにおいて、
   前記複数のインバータのうち、オフセット電圧を印加する第１のインバータと、
   該第１のインバータの入力部に接続され、直流カットされる第１のコンデンサと、
   前記第１のインバータの入力部に接続されるオフセット電圧付加用の第３のコンデンサと、
   該オフセット電圧付加用の第３のコンデンサの他端に接続され、２つの電圧を切り替えることが可能な第１のスイッチと
   を備えていることを特徴とするリングアンプ。
2. 前記オフセット電圧を印加する第１のインバータの入力部を基準電圧と短絡する第３のスイッチを備えていることを特徴とする請求項１に記載のリングアンプ。
3. 前記オフセット電圧を印加する第１のインバータの入出力間を短絡する第５のスイッチを備えていることを特徴とする請求項１に記載のリングアンプ。
4. 前記２つの電圧の電圧差は、前記オフセット電圧を印加する第１のインバータに与える実際のオフセット電圧の所定倍であることを特徴とする請求項１，２又は３に記載のリングアンプ。
5. 前記オフセット電圧を印加する第１のインバータと対になる第２のインバータと、該第２のインバータの入力部に接続され、直流カットされる第２のコンデンサと、前記第２のインバータの入力部に接続される第２のオフセット電圧付加用の第４のコンデンサと、該第４のオフセット電圧付加用のコンデンサの他端に接続され、２つの電圧を切り替えることが可能な第２のスイッチとを備えていることを特徴とする請求項１乃至４のいずれかに記載のリングアンプ。
6. 前記オフセット電圧を印加する第２のインバータの入力部を基準電圧と短絡する第４のスイッチを備えていることを特徴とする請求項５に記載のリングアンプ。
7. 前記オフセット電圧を印加する第２のインバータの入出力間を短絡する第６のスイッチを備えていることを特徴とする請求項５又は６に記載のリングアンプ。
8. 前記２つの電圧の電圧差は、前記オフセット電圧を印加する第２のインバータに与える実際のオフセット電圧の所定倍であることを特徴とする請求項５，６又は７に記載のリングアンプ。
9. 前記第１のインバータの入力部には、マイナスのオフセット電圧を印加し、前記第２のインバータの入力部には、プラスのオフセット電圧を印加することを特徴とする請求項１乃至８のいずれかに記載のリングアンプ。

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