WO2015111594A1 - Cv変換回路 - Google Patents
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Definitions
- the technology disclosed in the present application relates to a CV conversion circuit that outputs a voltage corresponding to a change in capacitance.
- a capacitance-type inertial sensor for example, a gyro sensor
- a vibrator for detecting an angular velocity and a drive circuit that drives the vibrator, and a feedback circuit that connects the vibrator and the drive circuit.
- Some are configured (Patent Document 1, etc.).
- the vibrator in the acceleration detection operation, the vibrator is driven at a unique frequency called self-excited oscillation.
- the gyro sensor is provided with a booster circuit that boosts an externally supplied 5V voltage in order to favorably perform self-oscillation of the vibrator.
- an electrostatic capacity type inertial sensor for example, in a state where a rectangular wave input signal is supplied to a variable capacitance element that fluctuates according to acceleration or angular velocity, an amount of change in the capacitance of the variable capacitance element is integrated.
- the input signal supplied to the variable capacitance element is boosted by a charge pump circuit.
- the switching noise generated in the charge pump circuit is included in the input signal, and hence the output signal of the CV conversion circuit, and the S / N ratio can be sufficiently improved. There is no problem.
- An object of the present invention is to provide a CV conversion circuit that can reduce switching noise in a CV conversion circuit including a booster circuit.
- the CV conversion circuit includes a booster circuit that boosts the first input voltage to the second input voltage in accordance with switching, and a capacitance value that fluctuates in accordance with a physical quantity and a second booster circuit.
- a variable capacitance element to which an input voltage is supplied an integration circuit that outputs an integration result of charges supplied from the variable capacitance element as an output voltage, and a sample and hold circuit that samples and holds the output voltage output from the integration circuit,
- the booster circuit is characterized in that the switching timing is shifted from the timing at which the sample hold circuit samples and holds the output voltage.
- the booster circuit samples and holds the switching timing and the output voltage of the integration circuit by stopping the switching or extending the switching cycle in accordance with the operation of the sample and hold circuit. Shift from the timing at which the circuit samples and holds. Thereby, the switching noise generated in the booster circuit is not superimposed on the voltage sampled and held by the sample and hold circuit. Therefore, in the CV conversion circuit, the booster circuit boosts the first input voltage to the second input voltage to improve the S / N ratio of the output voltage of the sample and hold circuit and the operation of the sample and hold circuit and the booster circuit. By switching the timing, the switching noise can be reduced and the S / N ratio can be further improved.
- the booster circuit may be configured to stop switching at the timing when the sample and hold circuit performs sample and hold.
- the boosting circuit stops switching at the sample and hold timing, so that switching noise can be reduced.
- the CV conversion circuit is effective because the switching of the booster circuit is surely stopped at the sample and hold timing even when the booster circuit and the sample and hold circuit operate asynchronously.
- the booster circuit may be configured to lengthen the switching cycle so that the switching is not performed at the timing when the sample and hold circuit performs sample and hold.
- the switching noise is reduced by lengthening the switching period so that the booster circuit does not perform switching at the timing when the sample and hold circuit samples and holds.
- FIG. 3 is a partially enlarged view of the timing chart of FIG. 2. It is a figure which shows the relationship between a switching period and the switching noise superimposed on a reference voltage.
- FIG. 1 shows the configuration of the CV conversion circuit of this embodiment.
- a CV conversion circuit 10 shown in FIG. 1 is applied to, for example, a capacitance type acceleration sensor, and includes a charge pump circuit CP, first and second variable capacitance elements Cin1, Cin2, an integration circuit 11, and the like. , A sample hold circuit 12 and a timing control unit 13.
- the CV conversion circuit 10 is a circuit that outputs a positive phase output signal Voutp and a negative phase output signal Voutn having voltage values corresponding to the capacitances of the first and second variable capacitance elements Cin1 and Cin2 that vary according to acceleration. .
- the sample and hold circuit 12 samples and holds the positive phase output voltage VOp and the negative phase output voltage VOn of the integration circuit 11 in the positive phase capacitive element Cout1 and the negative phase capacitive element Cout2.
- the timing controller 13 stops the charge pump circuit CP.
- each of the first and second variable capacitance elements Cin1, Cin2 has one electrode connected to the node N1p as a common terminal.
- the switches SW1p, SW2p, SW3p are connected to an electrode different from the electrode connected to the node N1p, and any one switch is turned on.
- the charge pump circuit CP has a plurality of output terminals connected to each of the switches SW1p, SW2p, SW3p.
- the charge pump circuit CP drives an internal switch in synchronization with a clock signal CKcp supplied from the outside, and boosts the first input voltage Vin while sequentially switching a plurality of capacitors.
- the charge pump circuit CP for example, apportions a high voltage obtained by boosting the first input voltage Vin with a plurality of resistance elements, and switches the switches SW1p and SW2p as the positive reference voltage Vrefp, the reference voltage Vref, and the negative reference voltage Vrefn. , SW3p, output to output terminals connected to each.
- the second variable capacitance element Cin2 has switches SW1n, SW2n, SW3n connected to electrodes different from the electrode connected to the node N1p, and any one switch is turned on, plus Any of the reference voltage Vrefp on the side, the reference voltage Vref, and the reference voltage Vrefn on the minus side is supplied from the charge pump circuit CP.
- the connection between the charge pump circuit CP and the second variable capacitance element Cin2 is not shown.
- the timing control unit 13 controls ON / OFF of the switches SW1p to SW3p and the switches SW1n to SW3n according to the control signal, so that each of the first and second variable capacitance elements Cin1 and Cin2 is positive and complementary to the reference voltage.
- a phase input signal VIp and a negative phase input signal VIn are supplied. Further, the timing control unit 13 sends an enable signal EN to the charge pump circuit CP to control the operation or stop of the charge pump circuit CP.
- the integrating circuit 11 is a circuit that integrates charges supplied to the node N1p via the first and second variable capacitance elements Cin1, Cin2, and outputs a normal phase output voltage VOp and a negative phase output voltage VOn indicating the integration result. is there.
- the integrating circuit 11 includes a differential amplifier 15, feedback capacitive elements Cf1 and Cf2, and switches SW4p and SW4n connected in parallel to the feedback capacitive elements Cf1 and Cf2.
- the node N1p is connected to the inverting input terminal ( ⁇ input terminal) of the differential amplifier 15.
- the feedback capacitive element Cf1 is connected between the inverting input terminal and the non-inverting output terminal (+ output terminal) of the differential amplifier 15.
- the feedback capacitive element Cf2 is connected between the non-inverting input terminal (+ input terminal) and the inverting output terminal ( ⁇ output terminal) of the differential amplifier 15.
- the node N1n to which the non-inverting input terminal of the differential amplifier 15 is connected is supplied with the reference voltage Vref via the capacitive element C1.
- the non-inverting output terminal of the differential amplifier 15 is connected to a node N2p that outputs the positive phase output voltage VOp.
- the inverting output terminal of the differential amplifier 15 is connected to a node N2n that outputs a negative phase output voltage VOn.
- a sample hold circuit 12 is connected to the subsequent stage of the integration circuit 11.
- the sample hold circuit 12 includes switches SW5p and SW5n, switches SW6p and SW6n, a positive phase capacitive element Cout1 and a negative phase capacitive element Cout2.
- the switch SW5p is connected between the node N2p and a node N3p to which one electrode of the positive phase capacitive element Cout1 is connected.
- the switch SW5n is connected between the node N2n and a node N3n to which one electrode of the negative phase capacitive element Cout2 is connected.
- the switch SW6p is connected between the node N2n and the node N3p.
- the switch SW6n is connected between the node N2p and the node N3n.
- one electrode is connected to the node N3p, and the other electrode is supplied with the reference voltage Vref.
- the negative phase capacitive element Cout2 one electrode is connected to the node N3n and the other electrode is supplied with the reference voltage Vref.
- the timing control unit 13 performs ON / OFF control of the switches SW1p to SW3p and the switches SW1n to SW3n to generate the normal phase input signal VIp and the negative phase input signal VIn, and the other switches SW4p to SW6p and the switches SW4n to SW6n. Perform ON / OFF control.
- FIG. 2 is a time chart showing the operation of the CV conversion circuit 10.
- the charge pump circuit CP switches a plurality of switches provided therein in synchronization with the clock signal CKcp, so that the first input voltage Vin Boost operation is performed.
- the timing controller 13 drives the switches SW1p to SW3p, SW1n to SW3n, and has a positive phase with a complementary rectangular waveform that swings by the reference voltage Vrefp in the positive direction and the reference voltage Vrefn in the negative direction around the reference voltage Vref.
- the input signal VIp is supplied to the first variable capacitance element Cin1, and the reverse phase input signal VIn is supplied to each of the second variable capacitance elements Cin2.
- the timing control unit 13 turns on the switch SW4p and the switch SW4n at the time of initialization prior to the operation state of FIG. 2, short-circuits the node N1p and the node N2p, and the node N1n and the node N2n, and then initializes them to the reference voltage Vref. Then, the switch SW4p and the switch SW4n are turned off again.
- the capacitance of each of the first and second variable capacitance elements Cin1, Cin2 varies according to the acceleration in a state where the normal phase input signal VIp and the negative phase input signal VIn are supplied. .
- the CV conversion circuit 10 has no change in the capacitances of the first and second variable capacitance elements Cin1, Cin2, and the static capacitance of the first and second variable capacitance elements Cin1, Cin2.
- the fluctuation of the charge accumulated in the first and second variable capacitance elements Cin1, Cin2 caused by the fluctuation of the capacitance is the negative difference charge- ⁇ Q obtained by adding ⁇ Q1 and ⁇ Q2 to the node N1p. Induced.
- the integration circuit 11 changes the positive phase output voltage VOp and the negative phase output voltage VOn according to the negative change amount (differential charge ⁇ Q) input to the inverting input terminal of the differential amplifier 15.
- the differential amplifier 15 changes the positive phase output voltage VOp so that the negative differential charge ⁇ Q induced in the node N1p is accumulated in the feedback capacitive element Cf1 or extracted from the feedback capacitive element Cf1.
- the negative-phase output voltage VOn is changed so that the node N1n maintains the virtual ground state with the node N1p, and charge and discharge of the feedback capacitance element Cf2 is performed.
- the differential amplifier 15 outputs a high-level positive phase output voltage VOp when the switches SW1p and SW1n are turned on by the timing control unit 13, and is low when the switches SW3p and SW3n are turned on.
- the positive phase output voltage VOp is output. Accordingly, the positive and negative polarities with respect to the reference voltage Vref according to the amount of change in capacitance of the first and second variable capacitance elements Cin1, Cin2 and the voltage levels of the supplied reference voltages Vrefp, Vrefn.
- the positive-phase output voltage VOp that changes is output.
- the differential amplifier 15 outputs a low-level output voltage VOn when the switches SW1p and SW1n are turned on by the timing control unit 13, and reverses a high level when the switches SW3p and SW3n are turned on.
- the phase output voltage VOn is output.
- the CV conversion circuit 10 includes the first and second variable capacitance elements to which complementary voltage signals (the positive phase input signal VIp and the negative phase input signal VIn) whose voltage levels are alternately switched with respect to the reference voltage are applied.
- a negative differential charge ⁇ Q induced in the node N1p to which Cin1 and Cin2 are connected is input to the differential amplifier 15, and a differential voltage corresponding to the differential charge ⁇ Q (positive phase output voltage VOp and The negative phase output voltage VOn) is output.
- the timing control unit 13 turns on the switches SW5p and SW5n and turns off the switches SW6p and SW6n during the sampling period in which the normal phase input signal VIp is high level and the reverse phase input signal VIn is low level. In addition, the timing control unit 13 turns off the switches SW5p and SW5n and turns on the switches SW6p and SW6n during a sampling period in which the normal phase input signal VIp is low level and the negative phase input signal VIn is high level.
- the output voltage VOp and the high-level negative phase output voltage VOn are sampled and held alternately. Further, the negative phase capacitive element Cout2 alternately samples and holds the low-level positive phase output voltage VOp and the low-level negative phase output voltage VOn. In this way, the positive-phase output signal Voutp and the negative-phase output signal Voutn corresponding to the differential charge ⁇ Q between the first and second variable capacitance elements Cin1 and Cin2 are transferred from the nodes N3p and N3n to the subsequent circuit (A / D conversion circuit). Etc.).
- the charge pump circuit CP switches a plurality of switches provided therein in synchronization with the clock signal CKcp. At this time, the charge pump circuit CP outputs the switching noise generated by switching superimposed on the positive phase input signal VIp and the negative phase input signal VIn. As shown in FIG. 2, the cycle of the clock signal CKcp is shorter than the sampling cycle in which the sample hold circuit 12 drives the switch SW5p and the like.
- the switching noise generated in the charge pump circuit CP is superimposed on the positive phase output signal Voutp and the negative phase output signal Voutn output from the nodes N3p and N3n to the subsequent circuit, and as a result, the positive phase The S / N ratio of the output signal Voutp and the negative phase output signal Voutn deteriorates and is erroneously processed in the subsequent circuit.
- the CV conversion circuit 10 is driven by changing the enable signal EN supplied to the charge pump circuit CP by the timing control unit 13 to the low level in accordance with the timing at which the sample hold circuit 12 performs sample hold. Stop. Thereby, the CV conversion circuit 10 prevents the switching noise generated in the charge pump circuit CP from being superimposed on the normal phase output signal Voutp and the negative phase output signal Voutn.
- FIG. 3 is an enlarged view of the waveforms of the drive signals of the switches SW5p and SW5n and the clock signal CKcp including the moment of sample hold in the timing chart of FIG.
- the timing control unit 13 turns on / off the switches SW5p and SW5n of the sample hold circuit 12 at a predetermined sampling period.
- the switches SW5p and SW5n are turned on, charges corresponding to the positive phase output voltage VOp and the negative phase output voltage VOn are gradually accumulated in the positive phase capacitive element Cout1 and the negative phase capacitive element Cout2, and after being sufficiently accumulated.
- the switches SW5p and SW5n are turned off and disconnected from the circuit, the accumulated charge is held.
- the timing control unit 13 changes the enable signal EN supplied to the charge pump circuit CP to a low level ahead of a predetermined period TA from the sample hold timing at which the switches SW5p and SW5n are turned off (see FIG. 3).
- the charge pump circuit CP stops the input of the clock signal CKcp and stops its operation just before the period TA from the sample and hold timing.
- the timing control unit 13 changes the enable signal EN supplied to the charge pump circuit CP to the high level only after a predetermined period TB from the sample hold timing at which the switches SW5p and SW5n are turned off (see FIG. 3).
- the charge pump circuit CP receives the input of the clock signal CKcp only after the period TB from the sample and hold timing, and restarts the boosting operation.
- a portion indicated by a broken line in the waveform of the clock signal CKcp in FIG. 3 indicates a waveform of the clock signal CKcp that is not input because the operation of the charge pump circuit CP is stopped during the periods TA and TB.
- the CV conversion circuit 10 causes the switching noise of the charge pump circuit CP to be superimposed on the voltage sampled and held in the positive phase capacitive element Cout1 and the negative phase capacitive element Cout2 by stopping the charge pump circuit CP at the sample and hold timing. Can be prevented.
- the CV conversion circuit 10 also reduces the switching noise by stopping the operation of the charge pump circuit CP, similarly to the case of the switches SW5p and SW5n described above, even in the sample hold accompanying the OFF operation of the switches SW6p and SW6n.
- the detailed description here is omitted.
- the periods TA and TB shown in FIG. 3 are examples, and are times that are appropriately changed in the circuit design of the CV conversion circuit 10.
- the periods TA and TB may be different times.
- the periods TA and TB may be changed to a predetermined time as long as the operation of the charge pump circuit CP is stopped at the moment of sample hold, and may be set as short as possible.
- the charge pump circuit CP provided in the CV conversion circuit 10 of the present embodiment stops the switching in accordance with the sample-hold timing, thereby changing the switching timing to the normal phase output voltage VOp of the integrating circuit 11 and the reverse.
- the phase output voltage VOn is shifted from the timing at which the sample and hold circuit 12 samples and holds the positive phase capacitive element Cout1 and the negative phase capacitive element Cout2 (for example, the timing at which the switches SW5p and SW5n are turned off) (see FIG. 3).
- the CV conversion circuit 10 boosts the first input voltage Vin to a higher positive reference voltage Vrefp by the charge pump circuit CP and raises the peak value, whereby the S / V of the positive phase output signal Voutp and the negative phase output signal Voutn is increased.
- the N ratio is improved.
- the CV conversion circuit 10 can reduce the switching noise by shifting the operation timings of the sample hold circuit 12 and the charge pump circuit CP, and further improve the S / N ratio.
- the CV conversion circuit 10 reduces the switching noise by the charge pump circuit CP stopping the switching at the sample and hold timing. In such a CV conversion circuit 10, even when the charge pump circuit CP and the sample hold circuit 12 operate asynchronously, the switching of the charge pump circuit CP is surely stopped at the sample hold timing. It is.
- the present invention is not limited to the above-described embodiments, and various improvements and modifications can be made without departing from the spirit of the present invention.
- the timing (period TA, period TB) at which switching of the charge pump circuit CP in the embodiment is stopped is an example, and may be changed as appropriate.
- the CV conversion circuit 10 may stop the charge pump circuit CP before the switches SW5p and SW5n are turned on with the start of the sample and hold operation.
- the timing control unit 13 charges the predetermined period TC from the timing when the switches SW5p and SW5n are turned on. The switching of the pump circuit CP may be stopped.
- a capacitor having a large capacity (for example, a decoupling capacitor) is connected to the output terminal connected to the switches SW1p, SW2p, and SW3p of the charge pump circuit CP and the output terminal connected to the switches SW1n, SW2n, and SW3n.
- the timing control unit 13 may stop the switching of the charge pump circuit CP in the period TB in addition to the period TA2.
- the operation of the charge pump circuit CP is stopped in accordance with the sample and hold timing in order to shift the operation timing of the charge pump circuit CP and the sample and hold circuit 12, but this is realized by other methods. May be.
- the timing control unit 13 may temporarily increase the switching cycle of the clock signal CKcp supplied to the charge pump circuit CP so that the switching is not performed at the sample and hold timing.
- FIG. 4 shows the relationship between the switching period of the clock signal CKcp and the switching noise superimposed on the positive reference voltage Vrefp.
- the charge pump circuit CP performs switching with the clock signal CKcp of the switching cycle Tcp1, and supplies the positive-phase input signal VIp of the positive reference voltage Vrefp to the first variable capacitor at the subsequent stage.
- a negative phase input signal VIn of the negative reference voltage Vrefn is supplied to the element Cin1 to the second variable capacitance element Cin2.
- the normal phase input signal VIp and the negative phase input signal VIn are supplied to each of the first and second variable capacitance elements Cin1, Cin2, for example, in a state where spike-like switching noise synchronized with the clock signal CKcp is superimposed.
- FIG. 4 illustrates only the positive phase input signal VIp.
- the timing control unit 13 determines that the switch SW1p is turned OFF and the positive phase input signal VIp changes from the positive reference voltage Vrefp to the reference voltage Vref (the switch SW1n is turned OFF and the negative phase input signal VIn is changed from the negative reference voltage Vrefn.
- the timing of changing to the reference voltage Vref that is, the timing of sample and hold when the switches SW5p and SW5n of the sample and hold circuit 12 are turned off (see FIG. 2) approaches, the cycle of the clock signal CKcp is sufficiently larger than the switching cycle Tcp1. To a longer switching cycle Tcp2.
- switching of the charge pump circuit CP is not performed at the timing of sample and hold, so that switching noise is prevented from being superimposed on the normal phase output signal Voutp and the negative phase output signal Voutn. Further, when the sample hold is completed, the timing control unit 13 performs a process of returning the cycle of the clock signal CKcp supplied to the charge pump circuit CP from the switching cycle Tcp2 to the switching cycle Tcp1. In the CV conversion circuit 10 having such a configuration, switching noise can be reduced as in the above-described embodiment. *
- the waveform indicated by the broken line after the sample hold is temporarily switched at the sample hold timing after changing the cycle of the clock signal CKcp from the switching cycle Tcp1 to the switching cycle Tcp2.
- Switching noise superimposed on the positive phase input signal VIp synchronized with the changed switching cycle Tcp2 when the supply of the positive phase input signal VIp is continued without turning off the SW1p.
- the CV conversion circuit 10 also changes the cycle of the clock signal CKcp from the switching cycle Tcp1 to the switching cycle Tcp2 at the sample and hold timing accompanying the OFF operation of the switches SW6p and SW6n, and thereby reverses the positive phase input signal VIp and the reverse phase.
- the CV conversion circuit 10 generates the same master clock by dividing the clock signal CKcp and the signals for driving the switches SW1p to SW6p, and generates the charge pump circuit CP and the sample hold circuit 12 Preferably operate synchronously.
- the CV conversion circuit 10 includes two first and second variable capacitance elements Cin1 and Cin2 to which complementary voltage signals (a normal phase input signal VIp and a negative phase input signal VIn) are applied.
- it may be configured to include one or three or more variable capacitance elements.
- the booster circuit in the present application is not limited to the charge pump circuit CP, and for example, a switching regulator may be used.
- the charge pump circuit CP is an example of a booster circuit.
- the normal phase input signal VIp and the negative phase input signal VIn are examples of the second input voltage.
- the first and second variable capacitance elements Cin1, Cin2 are examples of variable capacitance elements.
- the normal phase output voltage VOp and the negative phase output voltage VOn are examples of output voltages.
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Abstract
昇圧回路を備えるCV変換回路において、スイッチングノイズの低減が図れるCV変換回路を提供すること。 タイミング制御部は、サンプルホールド回路のサンプルホールドのタイミングから所定の期間TAだけ先だって、チャージポンプ回路に供給するイネーブル信号をローレベルにする。チャージポンプ回路は、イネーブル信号を受けて、動作を停止する。これにより、サンプルホールド回路によってサンプルホールドされる電圧には、チャージポンプ回路内で発生したスイッチングノイズが重畳されない。
Description
本願に開示の技術は、静電容量の変動に応じた電圧を出力するCV変換回路に関するものである。
従来、静電容量型の慣性センサ、例えばジャイロセンサには、角速度を検出するための振動子と、当該振動子を駆動する駆動回路とを備え、振動子と駆動回路とを接続したフィードバック回路が構成されたものがある(特許文献1など)。特許文献1に開示されるジャイロセンサでは、加速度の検出動作において、自励発振と呼ばれる固有の周波数で振動子を駆動した状態とする。ジャイロセンサには、振動子の自励発振を好適に実施させるために、外部から供給される5V電圧を昇圧する昇圧回路が設けられている。
ところで、静電容量型の慣性センサとしては、例えば、加速度や角速度に応じて変動する可変容量素子に矩形波の入力信号を供給した状態で、可変容量素子の静電容量の変化量を積分回路によって電圧値に変換するCV変換回路を備えるものがある。この種のCV変換回路では、検出結果としての出力信号におけるS/N比を改善させる方法として、入力信号の波高値を高くすることが考えられる。例えば、可変容量素子に供給する入力信号をチャージポンプ回路によって昇圧することが考えられる。しかしながら、チャージポンプ回路で入力信号を昇圧しようとすると、チャージポンプ回路内で発生するスイッチングノイズが入力信号、ひいてはCV変換回路の出力信号に含まれることとなり、S/N比の改善が十分に図れないことが問題としてある。
本願に開示される技術は、上記の課題に鑑み提案されたものである。昇圧回路を備えるCV変換回路において、スイッチングノイズの低減が図れるCV変換回路を提供することを目的とする。
本願に開示される技術に係るCV変換回路は、スイッチングに応じて第1入力電圧を第2入力電圧に昇圧する昇圧回路と、物理量に応じて静電容量の値が変動し昇圧回路から第2入力電圧が供給される可変容量素子と、可変容量素子から供給される電荷の積分結果を出力電圧として出力する積分回路と、積分回路から出力される出力電圧をサンプルホールドするサンプルホールド回路と、を備え、昇圧回路は、スイッチングのタイミングを、サンプルホールド回路が出力電圧をサンプルホールドするタイミングからずらすことを特徴とする。
当該CV変換回路では、昇圧回路は、サンプルホールド回路の動作に合わせて、スイッチングを停止させる、あるいはスイッチング周期を長くする等の処理をして、スイッチングのタイミングを、積分回路の出力電圧をサンプルホールド回路がサンプルホールドするタイミングからずらす。これにより、サンプルホールド回路によってサンプルホールドされる電圧には、昇圧回路内で発生したスイッチングノイズが重畳されない。従って、当該CV変換回路では、昇圧回路によって第1入力電圧を第2入力電圧に昇圧しサンプルホールド回路の出力電圧のS/N比の改善が図られるとともに、サンプルホールド回路と昇圧回路との動作タイミングをずらすことによってスイッチングノイズの低減を図り、より一層のS/N比の改善が図れる。
また、本願に開示される技術に係るCV変換回路において、昇圧回路は、サンプルホールド回路がサンプルホールドするタイミングにおいて、スイッチングを停止する構成としてもよい。
当該CV変換回路では、昇圧回路が、サンプルホールドのタイミングにおいてスイッチングを停止させることによって、スイッチングノイズの低減が実現される。当該CV変換回路では、昇圧回路とサンプルホールド回路とが非同期で動作する場合であっても、サンプルホールドのタイミングで昇圧回路のスイッチングが確実に停止されるため、有効である。
また、本願に開示される技術に係るCV変換回路において、昇圧回路は、サンプルホールド回路がサンプルホールドするタイミングにスイッチングが行われないように、スイッチングの周期を長くする構成としてもよい。
当該CV変換回路では、昇圧回路が、サンプルホールド回路がサンプルホールドするタイミングにスイッチングが行われないように、スイッチングの周期を長くすることによって、スイッチングノイズの低減が実現される。
本願に開示される技術によれば、昇圧回路を備えるCV変換回路において、スイッチングノイズの低減が図れるCV変換回路を提供することができる。
以下、本発明を具体化した一実施例について添付図面を参照しながら説明する。なお、添付図面は、説明の便宜上、実際の波形・周期とは異なって図示されている部分がある。図1は、本実施例のCV変換回路の構成を示している。図1に示すCV変換回路10は、例えば、静電容量型の加速度センサに適用されるものであり、チャージポンプ回路CPと、第1及び第2可変容量素子Cin1,Cin2と、積分回路11と、サンプルホールド回路12と、タイミング制御部13とを有している。CV変換回路10は、加速度に応じて変動する第1及び第2可変容量素子Cin1,Cin2の静電容量に応じた電圧値の正相出力信号Voutp及び逆相出力信号Voutnを出力する回路である。本実施例のCV変換回路10は、サンプルホールド回路12が積分回路11の正相出力電圧VOp及び逆相出力電圧VOnを正相容量素子Cout1及び逆相容量素子Cout2にサンプルホールドするタイミングに合わせて、タイミング制御部13がチャージポンプ回路CPを停止させる。
詳述すると、第1及び第2可変容量素子Cin1,Cin2の各々は、一方の電極が共通端子としてノードN1pに接続されている。第1可変容量素子Cin1は、ノードN1pに接続される電極とは異なる電極にスイッチSW1p,SW2p,SW3pが接続され、いずれか1つのスイッチがONされる。また、チャージポンプ回路CPは、複数の出力端子がスイッチSW1p,SW2p,SW3pの各々に接続されている。チャージポンプ回路CPは、例えば、外部から供給されるクロック信号CKcpに同期して内部のスイッチを駆動し、複数のコンデンサの接続を順番に切り替えながら第1入力電圧Vinを昇圧する。チャージポンプ回路CPは、例えば、第1入力電圧Vinを昇圧した高電圧を複数の抵抗素子で按分して、プラス側の基準電圧Vrefp、基準電圧Vref、マイナス側の基準電圧VrefnとしてスイッチSW1p,SW2p,SW3pの各々に接続された出力端子に出力する。
第2可変容量素子Cin2は、第1可変容量素子Cin1と同様に、ノードN1pに接続される電極とは異なる電極にスイッチSW1n,SW2n,SW3nが接続され、いずれか1つのスイッチがONされ、プラス側の基準電圧Vrefp、基準電圧Vref、マイナス側の基準電圧Vrefnのいずれかがチャージポンプ回路CPから供給される。なお、図1において、チャージポンプ回路CPと第2可変容量素子Cin2との接続については図示を省略する。
タイミング制御部13は、制御信号によってスイッチSW1p~SW3p及びスイッチSW1n~SW3nのON/OFFを制御して、第1及び第2可変容量素子Cin1,Cin2の各々に、基準電圧に対して相補な正相入力信号VIp及び逆相入力信号VInを供給する。また、タイミング制御部13は、イネーブル信号ENをチャージポンプ回路CPに送出し、チャージポンプ回路CPの稼働あるいは停止を制御する。
積分回路11は、第1及び第2可変容量素子Cin1,Cin2を介してノードN1pに供給される電荷を積分し、積分結果を示す正相出力電圧VOp及び逆相出力電圧VOnを出力する回路である。積分回路11は、差動増幅器15と、帰還容量素子Cf1,Cf2と、帰還容量素子Cf1,Cf2の各々に並列に接続されたスイッチSW4p,SW4nとを有する。
ノードN1pは、差動増幅器15の反転入力端子(-入力端子)に接続されている。帰還容量素子Cf1は、差動増幅器15の反転入力端子と非反転出力端子(+出力端子)との間に接続されている。帰還容量素子Cf2は、差動増幅器15の非反転入力端子(+入力端子)と反転出力端子(-出力端子)との間に接続されている。差動増幅器15の非反転入力端子が接続されるノードN1nは、容量素子C1を介して基準電圧Vrefが供給されている。差動増幅器15の非反転出力端子は、正相出力電圧VOpを出力するノードN2pに接続されている。差動増幅器15の反転出力端子は、逆相出力電圧VOnを出力するノードN2nに接続されている。
積分回路11の後段にはサンプルホールド回路12が接続されている。サンプルホールド回路12は、スイッチSW5p,SW5nと、スイッチSW6p,SW6nと、正相容量素子Cout1と、逆相容量素子Cout2とを有する。スイッチSW5pは、ノードN2pと、正相容量素子Cout1の一方の電極が接続されるノードN3pとの間に接続されている。また、スイッチSW5nは、ノードN2nと、逆相容量素子Cout2の一方の電極が接続されるノードN3nとの間に接続されている。スイッチSW6pは、ノードN2nと、ノードN3pとの間に接続されている。また、スイッチSW6nは、ノードN2pと、ノードN3nとの間に接続されている。正相容量素子Cout1は、一方の電極がノードN3pに接続され、他方の電極に基準電圧Vrefが供給されている。また、逆相容量素子Cout2は、一方の電極がノードN3nに接続され、他方の電極に基準電圧Vrefが供給されている。
タイミング制御部13は、スイッチSW1p~SW3p及びスイッチSW1n~SW3nをON/OFF制御して正相入力信号VIp及び逆相入力信号VInを生成するとともに、他のスイッチSW4p~SW6p及びスイッチSW4n~SW6nのON/OFF制御を行う。
図2は、CV変換回路10の動作を示すタイムチャートである。チャージポンプ回路CPは、例えば、タイミング制御部13からハイレベルのイネーブル信号ENが入力されると、内部に設けられた複数のスイッチをクロック信号CKcpに同期させてスイッチングさせ、第1入力電圧Vinの昇圧動作を行う。タイミング制御部13は、スイッチSW1p~SW3p,SW1n~SW3nを駆動して、基準電圧Vrefを中心に、正方向に基準電圧Vrefp、負方向に基準電圧Vrefnだけ振れる相補な矩形波形を持った正相入力信号VIpを第1可変容量素子Cin1に、逆相入力信号VInを第2可変容量素子Cin2の各々に供給する。タイミング制御部13は、図2の動作状態に先立つ初期化時にスイッチSW4p及びスイッチSW4nをONし、ノードN1pとノードN2p、及びノードN1nとノードN2nとを短絡したうえで基準電圧Vrefに初期化させて、再度スイッチSW4p及びスイッチSW4nをOFFする。
図2では、スイッチSW4p,SW4nによる初期化後、スイッチSW5p,SW5nによるサンプルホールドが行われ、続いてスイッチSW6p,SW6nによるサンプルホールドが行われる。CV変換回路10は、例えば、正相入力信号VIp及び逆相入力信号VInが供給される状態で、加速度に応じて第1及び第2可変容量素子Cin1,Cin2の各々の静電容量が変動する。CV変換回路10は、例えば、加速度が加わっていない状態では、第1及び第2可変容量素子Cin1,Cin2の静電容量に変動がなく、また第1及び第2可変容量素子Cin1,Cin2の静電容量が変動したとしても変動の態様によって差動増幅器15の正相出力電圧VOp及び逆相出力電圧VOnの基準電圧Vrefに対するプラス側及びマイナス側の極性が反転するため、以下の説明では、一例として、第1可変容量素子Cin1の静電容量が減少し、相対的に第2可変容量素子Cin2の静電容量が増大した場合の動作について説明する。この場合、第1可変容量素子Cin1の減少した静電容量を-ΔC、第2可変容量素子Cin2の増加した静電容量をΔCとする。
例えば、タイミング制御部13によってスイッチSW1p,SW1nがONされると、第1可変容量素子Cin1に蓄積される電荷は、加速度が加わっていない状態に比べてΔQ1=-ΔC(Vrefp-Vref)だけ変動する。第2可変容量素子Cin2に蓄積される電荷は、加速度が加わっていない状態に比べてΔQ2=ΔC(Vrefn-Vref)だけ変動する。その結果、静電容量の変動にともなって生じる第1及び第2可変容量素子Cin1,Cin2に蓄積される電荷の変動分が、ΔQ1とΔQ2とを合計したマイナスの差分電荷―ΔQとしてノードN1pに誘起される。積分回路11は、差動増幅器15の反転入力端子に入力されるマイナスの変化量(差分電荷―ΔQ)に応じて、正相出力電圧VOp及び逆相出力電圧VOnを変化させる。差動増幅器15は、ノードN1pに誘起されるマイナスの差分電荷―ΔQが帰還容量素子Cf1に蓄積あるいは帰還容量素子Cf1から引き抜かれるように正相出力電圧VOpを変化させる。同時に、ノードN1nがノードN1pと仮想接地の状態を維持するように逆相出力電圧VOnを変化させて帰還容量素子Cf2への電荷の充放電が行われる。この場合において、差動増幅器15は、タイミング制御部13によってスイッチSW1p,SW1nがONされた状態では高レベルの正相出力電圧VOpを出力し、スイッチSW3p,SW3nがONされた状態では低レベルの正相出力電圧VOpを出力する。従って、第1及び第2可変容量素子Cin1,Cin2の静電容量の変化量と、供給される基準電圧Vrefp,Vrefnの電圧レベルとに応じて基準電圧Vrefに対してプラス側及びマイナス側に極性が変化する正相出力電圧VOpを出力する。同様に、差動増幅器15は、タイミング制御部13によってスイッチSW1p,SW1nがONされた状態では低レベルの逆相出力電圧VOnを出力し、スイッチSW3p,SW3nがONされた状態では高レベルの逆相出力電圧VOnを出力する。
上記したように、CV変換回路10は、基準電圧に対して電圧レベルが交互に入れ替わる相補な電圧信号(正相入力信号VIp及び逆相入力信号VIn)が与えられる第1及び第2可変容量素子Cin1,Cin2が接続されるノードN1pに誘起されるマイナスの差分電荷-ΔQが差動増幅器15に入力され、当該差動増幅器15から差分電荷-ΔQに応じた差分電圧(正相出力電圧VOp及び逆相出力電圧VOn)が出力される。
タイミング制御部13は、正相入力信号VIpが高レベル、逆相入力信号VInが低レベルであるサンプリング期間に、スイッチSW5p,SW5nをON、スイッチSW6p,SW6nをOFFする。また、タイミング制御部13は、正相入力信号VIpが低レベル、逆相入力信号VInが高レベルであるサンプリング期間に、スイッチSW5p,SW5nをOFF、スイッチSW6p,SW6nをONする。この結果、上記した第1可変容量素子Cin1の静電容量が減少し、第2可変容量素子Cin2の静電容量が増大する場合には、正相容量素子Cout1には、高レベルである正相出力電圧VOpと、高レベルである逆相出力電圧VOnとが交互にサンプルホールドされる。また、逆相容量素子Cout2には、低レベルである正相出力電圧VOpと、低レベルである逆相出力電圧VOnが交互にサンプルホールドされる。このようにして、第1及び第2可変容量素子Cin1,Cin2の差分電荷-ΔQに応じた正相出力信号Voutp及び逆相出力信号VoutnがノードN3p,N3nから後段の回路(A/D変換回路など)に出力される。なお、第1可変容量素子Cin1の静電容量が増大し、相対的に第2可変容量素子Cin2の静電容量が減少した場合の動作については、上記した場合と正相出力電圧VOp及び逆相出力電圧VOn等の基準電圧Vrefに対するプラス側及びマイナス側の極性が異なるのみで同様の動作となるため、ここでの説明は省略する。
ここで、チャージポンプ回路CPは、昇圧動作にともなって内部に設けられた複数のスイッチをクロック信号CKcpに同期させてスイッチングさせる。この際に、チャージポンプ回路CPは、スイッチングにともなって生じるスイッチングノイズが正相入力信号VIp及び逆相入力信号VInに重畳されて出力されることとなる。図2に示すように、クロック信号CKcpの周期は、サンプルホールド回路12がスイッチSW5pなどを駆動するサンプリング周期に比べて短い。このため、チャージポンプ回路CP内で発生したスイッチングノイズは、ノードN3p,N3nから後段の回路に出力される正相出力信号Voutp及び逆相出力信号Voutnに重畳されることとなり、結果として、正相出力信号Voutp及び逆相出力信号VoutnのS/N比が悪化して後段の回路において誤って処理されてしまう。
この問題に対し、本実施例のCV変換回路10では、サンプルホールド回路12がサンプルホールドするタイミングに合わせて、タイミング制御部13がチャージポンプ回路CPに供給するイネーブル信号ENをローレベルに変更させ駆動を停止させる。これによって、CV変換回路10は、チャージポンプ回路CP内で発生するスイッチングノイズが正相出力信号Voutp及び逆相出力信号Voutnに重畳されるのを防止している。
図3は、図2のタイミングチャートにおけるサンプルホールドの瞬間を含む、スイッチSW5p,SW5nの駆動信号とクロック信号CKcpの波形を拡大した図である。タイミング制御部13は、所定のサンプリング周期でサンプルホールド回路12のスイッチSW5p,SW5nをON/OFFする。スイッチSW5p,SW5nがONされると、正相出力電圧VOp及び逆相出力電圧VOnに応じた電荷が正相容量素子Cout1及び逆相容量素子Cout2に徐々に蓄積され、十分に蓄積された後でスイッチSW5p,SW5nがOFFされ回路から切断されることによって、蓄積された電荷がホールドされた状態となる。
また、タイミング制御部13は、スイッチSW5p,SW5nをOFFするサンプルホールドのタイミングから所定の期間TAだけ先だって、チャージポンプ回路CPに供給するイネーブル信号ENをローレベルに変更する(図3参照)。チャージポンプ回路CPは、サンプルホールドのタイミングから期間TAだけ前に、クロック信号CKcpの入力を停止させ、動作が停止する。
また、タイミング制御部13は、スイッチSW5p,SW5nをOFFするサンプルホールドのタイミングから所定の期間TBだけ後に、チャージポンプ回路CPに供給するイネーブル信号ENをハイレベルに変更する(図3参照)。チャージポンプ回路CPは、サンプルホールドのタイミングから期間TBだけ後に、クロック信号CKcpの入力を受け付け、昇圧動作を再開する。
図3のクロック信号CKcpの波形において破線で示す部分は、期間TA,TB中にチャージポンプ回路CPが動作を停止したために入力されなかったクロック信号CKcpの波形を示している。CV変換回路10は、サンプルホールドのタイミングにおいてチャージポンプ回路CPが停止することで、正相容量素子Cout1及び逆相容量素子Cout2にサンプルホールドされる電圧にチャージポンプ回路CPのスイッチングノイズが重畳するのを防止することができる。
なお、CV変換回路10は、スイッチSW6p,SW6nのOFF動作にともなうサンプルホールドにおいても、上記したスイッチSW5p,SW5nの場合と同様に、チャージポンプ回路CPの動作を停止させることによって、スイッチングノイズの低減が図られており、ここでの詳細な説明は省略する。また、図3に示す期間TA,TBは一例であり、CV変換回路10の回路設計において適宜変更される時間である。期間TA,TBは、互いに異なる時間でもよい。また、期間TA,TBは、サンプルホールドの瞬間にチャージポンプ回路CPの動作が停止していれば所定の時間に変更してもよく、可能な限り短い期間を設定してもよい。
以上、上記した実施例によれば、以下の効果を奏する。
<効果1>本実施例のCV変換回路10が備えるチャージポンプ回路CPは、サンプルホールドのタイミングに合わせてスイッチングを停止させることによって、スイッチングのタイミングを、積分回路11の正相出力電圧VOp及び逆相出力電圧VOnをサンプルホールド回路12が正相容量素子Cout1及び逆相容量素子Cout2にサンプルホールドするタイミング(例えば、スイッチSW5p,SW5nをOFFするタイミング)からずらす(図3参照)。これにより、サンプルホールド回路12によって正相容量素子Cout1及び逆相容量素子Cout2にサンプルホールドされる電圧には、チャージポンプ回路CP内で発生したスイッチングノイズが重畳されない。CV変換回路10は、チャージポンプ回路CPによって第1入力電圧Vinをより高いプラス側の基準電圧Vrefpまで昇圧し波高値を高くすることで、正相出力信号Voutp及び逆相出力信号VoutnのS/N比の改善が図られている。さらに、CV変換回路10は、サンプルホールド回路12とチャージポンプ回路CPとの動作タイミングをずらすことによってもスイッチングノイズの低減が図られ、より一層のS/N比の改善が図られている。
<効果1>本実施例のCV変換回路10が備えるチャージポンプ回路CPは、サンプルホールドのタイミングに合わせてスイッチングを停止させることによって、スイッチングのタイミングを、積分回路11の正相出力電圧VOp及び逆相出力電圧VOnをサンプルホールド回路12が正相容量素子Cout1及び逆相容量素子Cout2にサンプルホールドするタイミング(例えば、スイッチSW5p,SW5nをOFFするタイミング)からずらす(図3参照)。これにより、サンプルホールド回路12によって正相容量素子Cout1及び逆相容量素子Cout2にサンプルホールドされる電圧には、チャージポンプ回路CP内で発生したスイッチングノイズが重畳されない。CV変換回路10は、チャージポンプ回路CPによって第1入力電圧Vinをより高いプラス側の基準電圧Vrefpまで昇圧し波高値を高くすることで、正相出力信号Voutp及び逆相出力信号VoutnのS/N比の改善が図られている。さらに、CV変換回路10は、サンプルホールド回路12とチャージポンプ回路CPとの動作タイミングをずらすことによってもスイッチングノイズの低減が図られ、より一層のS/N比の改善が図られている。
<効果2>CV変換回路10は、チャージポンプ回路CPが、サンプルホールドのタイミングでスイッチングを停止させることによって、スイッチングノイズを低減する。このようなCV変換回路10では、チャージポンプ回路CPとサンプルホールド回路12とが非同期で動作する場合であっても、サンプルホールドのタイミングでチャージポンプ回路CPのスイッチングが確実に停止されるため、有効である。
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、上記実施例におけるチャージポンプ回路CPのスイッチングを停止するタイミング(期間TA,期間TB)は、一例であり、適宜変更してもよい。例えば、CV変換回路10は、サンプルホールドの動作の開始にともなってスイッチSW5p,SW5nがONされる前からチャージポンプ回路CPを停止しもよい。例えば、図3に示すように、タイミング制御部13は、スイッチSW5p,SW5nをONするタイミングから所定の期間TCだけ先だって、換言すれば、スイッチSW5p,SW5nをOFFするタイミングから期間TA2だけ先だって、チャージポンプ回路CPのスイッチングを停止させてもよい。このような構成では、スイッチSW5p,SW5nがONされ差動増幅器15の出力端子が正相容量素子Cout1及び逆相容量素子Cout2に接続されている期間中のすべてにおいてチャージポンプ回路CPのスイッチングが停止するため、より確実にスイッチングノイズの低減を図ることが可能となる。なお、この場合、チャージポンプ回路CPのスイッチSW1p,SW2p,SW3pと接続される出力端子、及びスイッチSW1n,SW2n,SW3nと接続される出力端子に容量の大きなコンデンサ(例えば、デカップリングコンデンサ)を接続し、期間TA2中における基準電圧Vrefp,Vref,Vrefnの電位の低下を低減させる構成とすることが好ましい。また、タイミング制御部13は、期間TA2に加えて期間TBもチャージポンプ回路CPのスイッチングを停止してもよい。
例えば、上記実施例におけるチャージポンプ回路CPのスイッチングを停止するタイミング(期間TA,期間TB)は、一例であり、適宜変更してもよい。例えば、CV変換回路10は、サンプルホールドの動作の開始にともなってスイッチSW5p,SW5nがONされる前からチャージポンプ回路CPを停止しもよい。例えば、図3に示すように、タイミング制御部13は、スイッチSW5p,SW5nをONするタイミングから所定の期間TCだけ先だって、換言すれば、スイッチSW5p,SW5nをOFFするタイミングから期間TA2だけ先だって、チャージポンプ回路CPのスイッチングを停止させてもよい。このような構成では、スイッチSW5p,SW5nがONされ差動増幅器15の出力端子が正相容量素子Cout1及び逆相容量素子Cout2に接続されている期間中のすべてにおいてチャージポンプ回路CPのスイッチングが停止するため、より確実にスイッチングノイズの低減を図ることが可能となる。なお、この場合、チャージポンプ回路CPのスイッチSW1p,SW2p,SW3pと接続される出力端子、及びスイッチSW1n,SW2n,SW3nと接続される出力端子に容量の大きなコンデンサ(例えば、デカップリングコンデンサ)を接続し、期間TA2中における基準電圧Vrefp,Vref,Vrefnの電位の低下を低減させる構成とすることが好ましい。また、タイミング制御部13は、期間TA2に加えて期間TBもチャージポンプ回路CPのスイッチングを停止してもよい。
また、上記実施例では、チャージポンプ回路CPとサンプルホールド回路12との動作タイミングをずらすために、サンプルホールドのタイミングに合わせてチャージポンプ回路CPの動作を停止させたが、他の方法によって実現してもよい。例えば、タイミング制御部13は、サンプルホールドのタイミングにスイッチングが行われないように、チャージポンプ回路CPに供給するクロック信号CKcpのスイッチング周期を一時的に長くしてもよい。図4は、クロック信号CKcpのスイッチング周期と、プラス側の基準電圧Vrefpに重畳されるスイッチングノイズとの関係を示している。チャージポンプ回路CPは、例えば、スイッチSW1p,SW1nがONされた状態では、スイッチング周期Tcp1のクロック信号CKcpでスイッチングを行い、プラス側の基準電圧Vrefpの正相入力信号VIpを後段の第1可変容量素子Cin1に、マイナス側の基準電圧Vrefnの逆相入力信号VInを第2可変容量素子Cin2に供給する。正相入力信号VIp及び逆相入力信号VInは、例えば、クロック信号CKcpに同期したスパイク状のスイッチングノイズが重畳された状態で第1及び第2可変容量素子Cin1,Cin2の各々に供給される。なお、図4は、正相入力信号VIpのみを図示している。
そして、タイミング制御部13は、スイッチSW1pがOFFされ正相入力信号VIpがプラスの基準電圧Vrefpから基準電圧Vrefに変動するタイミング(スイッチSW1nがOFFされ逆相入力信号VInがマイナスの基準電圧Vrefnから基準電圧Vrefに変動するタイミング)、即ち、サンプルホールド回路12のスイッチSW5p,SW5nがOFFされるサンプルホールドのタイミング(図2参照)が近づくと、クロック信号CKcpの周期をスイッチング周期Tcp1に比べて十分に長いスイッチング周期Tcp2に変更する。これにより、サンプルホールドするタイミングにチャージポンプ回路CPのスイッチングが行われないため、スイッチングノイズが正相出力信号Voutp及び逆相出力信号Voutnに重畳されるのが防止される。また、タイミング制御部13は、サンプルホールドが終わると、チャージポンプ回路CPに供給するクロック信号CKcpの周期をスイッチング周期Tcp2からスイッチング周期Tcp1に戻す処理を行う。このような構成のCV変換回路10においても、上記実施例と同様に、スイッチングノイズの低減が図れる。
なお、図4の正相入力信号VIpの波形において、サンプルホールド後の破線で示す波形は、クロック信号CKcpの周期をスイッチング周期Tcp1からスイッチング周期Tcp2に変更した後で、仮にサンプルホールドのタイミングでスイッチSW1pをOFFせず正相入力信号VIpの供給が継続された場合における、変更後のスイッチング周期Tcp2に同期した正相入力信号VIpに重畳されるスイッチングノイズを示している。また、CV変換回路10は、スイッチSW6p,SW6nのOFF動作にともなうサンプルホールドのタイミングにおいても、クロック信号CKcpの周期をスイッチング周期Tcp1からスイッチング周期Tcp2に変更することによって、正相入力信号VIp及び逆相入力信号VInにスイッチングノイズが重畳されるのを防止するが、この処理動作については上記したスイッチSW5p,SW5nの場合と同様であるため、詳細な説明は省略する。また、上記した構成では、CV変換回路10は、クロック信号CKcpと各スイッチSW1p~SW6pなどを駆動する信号とが同一のマスタークロックを分周して生成し、チャージポンプ回路CPとサンプルホールド回路12とが同期して動作することが好ましい。
また、上記実施例では、CV変換回路10は、相補な電圧信号(正相入力信号VIp及び逆相入力信号VIn)が与えられる2つの第1及び第2可変容量素子Cin1,Cin2を備える構成であったが、1つあるいは3つ以上の可変容量素子を備える構成でもよい。
また、本願における昇圧回路は、チャージポンプ回路CPに限定されず、例えば、スイッチングレギュレータを用いてもよい。
また、本願における昇圧回路は、チャージポンプ回路CPに限定されず、例えば、スイッチングレギュレータを用いてもよい。
ちなみに、チャージポンプ回路CPは、昇圧回路の一例である。正相入力信号VIp及び逆相入力信号VInは、第2入力電圧の一例である。第1及び第2可変容量素子Cin1,Cin2は、可変容量素子の一例である。正相出力電圧VOp及び逆相出力電圧VOnは、出力電圧の一例である。
10 CV変換回路、11 積分回路、12 サンプルホールド回路、13 タイミング制御部、Cin1 第1可変容量素子(可変容量素子)、Cin2 第2可変容量素子(可変容量素子)、CP チャージポンプ回路(昇圧回路)、VOp 正相出力電圧、VOn 逆相出力電圧、Vin 第1入力電圧、VIp 正相入力信号(第2入力電圧)、VIn 逆相入力信号(第2入力電圧)。
Claims (3)
- スイッチングに応じて第1入力電圧を第2入力電圧に昇圧する昇圧回路と、
物理量に応じて静電容量の値が変動し前記昇圧回路から前記第2入力電圧が供給される可変容量素子と、
前記可変容量素子から供給される電荷の積分結果を出力電圧として出力する積分回路と、
前記積分回路から出力される出力電圧をサンプルホールドするサンプルホールド回路と、を備え、
前記昇圧回路は、前記スイッチングのタイミングを、前記サンプルホールド回路が前記出力電圧をサンプルホールドするタイミングからずらすことを特徴とするCV変換回路。 - 前記昇圧回路は、前記サンプルホールド回路がサンプルホールドするタイミングにおいて、前記スイッチングを停止することを特徴とする請求項1に記載のCV変換回路。
- 前記昇圧回路は、前記サンプルホールド回路がサンプルホールドするタイミングに前記スイッチングが行われないように、前記スイッチングの周期を長くすることを特徴とする請求項1又は請求項2に記載のCV変換回路。
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