JP5538466B2 - サンプル・ホールド回路 - Google Patents

Description

本発明は、サンプル・ホールド回路に関し、より詳細には、サンプルフェーズでサンプリング用コンデンサの両端に差動入力を接続する際に、差動演算増幅器の入力端子の寄生容量と同じ容量値のダミーコンデンサを設けることで、ゲインエラーを抑制するようにしたサンプル・ホールド回路に関する。

従来から入力電圧をサンプリングして保持し、保持した電圧に応じた電圧を出力するサンプル・ホールド回路は良く知られている。各種画像センサや画像処理装置などのアナログ信号をディジタル信号に変換する必要な電子機器は、この種のサンプル・ホールド回路を用いてノイズ特性の良いサンプル・ホールド動作を行うことが求められている。
図２は、従来のノイズ特性に優れたサンプル・ホールド回路の回路構成図である。図２に示したサンプル・ホールド回路は、正転入力信号ＶＩＰと反転入力信号ＶＩＮに基づいて正転出力信号ＶＯＰと反転出力信号ＶＯＮとを出力する差動演算増幅器（ＡＭ）１１と、スイッチング素子Ｓ１乃至Ｓ６と、サンプリング用コンデンサＣ１，Ｃ２とを備えて構成されている。

スイッチング素子Ｓ１乃至Ｓ６は、例えば、図示しない制御部から出力される制御信号φ１，φ２によって回路の接続状態を切り替えることにより、サンプル・ホールド動作をするためのスイッチング素子である。スイッチング素子Ｓ１乃至Ｓ６が、接続状態と切断状態とを交互に繰り返すことによって、連続したサンプリング動作が行われる。
サンプリング用コンデンサＣ１，Ｃ２は、スイッチング素子Ｓ１乃至Ｓ６がそれぞれ接続され、サンプリング動作によって正転入力信号ＶＩＰと反転入力信号ＶＩＮに対応する電荷を貯蓄・保持することで、正転入力信号ＶＩＰと反転入力信号ＶＩＮをサンプル及びホールドするためのサンプリング用コンデンサである。

差動演算増幅器（ＡＭ）１１は、サンプリング用コンデンサＣ１，Ｃ２でサンプル及びホールドされた正転入力信号ＶＩＰと反転入力信号ＶＩＮを、ゲインＡに基づく増幅度と、ループ帰還係数βに基づく帰還量とに基づいて増幅するものである。
図３（ａ），（ｂ）は、図２に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。サンプル動作フェーズのとき、Φ１が“Ｈ”となり、Φ２が“Ｌ”となる。スイッチング素子Ｓ１乃至Ｓ４が接続状態になると共に、スイッチング素子Ｓ５，Ｓ６が切断状態となる。このとき、サンプリング用コンデンサＣ１，Ｃ２の両端には、正転入力ＶＩＰと反転入力信号ＶＩＮが接続され、コンデンサＣ１，Ｃ２に蓄えられる電荷量Ｑ１，Ｑ２は、それぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）・・・式（１）
Ｑ２＝Ｃ２（ＶＩＮ−ＶＩＰ）・・・式（２）

次に、ホールド動作フェーズのとき、Φ１が“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１乃至Ｓ４が切断状態になると共に、スイッチング素子Ｓ５，Ｓ６が接続状態となる。このとき、コンデンサＣ１，Ｃ２の一端に正転出力信号ＶＯＰと反転出力信号ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器１１の入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。それぞれのコンデンサＣ１，Ｃ２に蓄えられる電荷量はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−ＶＸ）・・・式（３）
Ｑ２＝Ｃ２（ＶＯＮ−ＶＹ）・・・式（４）

サンプルフェーズとホールドフェーズでＣ１とＣ２に蓄えられる電荷量は等しいので、Ｃ１＝Ｃ２のとき正転出力信号ＶＯＰと反転出力信号ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ−ＶＩＮ＋ＶＸ・・・式（５）
ＶＯＮ＝ＶＩＮ−ＶＩＰ＋ＶＹ・・・式（６）

上述したように、ホールドフェーズではＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（５）−式（６）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）・・・式（７）
また、式（５）＋式（６）から、ホールドフェーズでの差動演算増幅器１１の入力コモン電圧（ＶＸ＋ＶＹ）／２を求めることができる。
（ＶＸ＋ＶＹ）／２＝（ＶＯＰ＋ＶＯＮ）／２・・・式（８）

また、スイッチトキャパシタのノイズ特性については、サンプリング用コンデンサの両端に差動入力信号を接続してサンプリング動作を行うことで、式（７）からわかるようにサンプル・ホールド回路のゲインは２となっているため、同サイズのサンプリング用コンデンサを用いてゲインが１のサンプル・ホールド回路に比べ、入力換算ノイズを１／２倍に下げることができる。

さらに式（８）によると、ホールドフェーズでの差動演算増幅器１１の入力コモン電圧（ＶＸ＋ＶＹ）／２は、サンプル・ホールド回路の入力コモン電圧（ＶＩＰ＋ＶＩＮ））／２に全く依存しない。従って、サンプル・ホールド回路であって、一方の入力がＤＣレベルで他方の入力がダイナミックに動作するようなシングル・ツゥ・ディファレンシャル回路でも、入力コモン電圧（ＶＩＰ＋ＶＩＮ））／２が大きく変動した際にホールドフェーズで（ＶＸ＋ＶＹ））／２が一定に保たれるため、差動演算増幅器１１の入力レンジを外れることなく、高い増幅度を保ったままサンプル・ホールド回路を行うことが可能である。

なお、アナログ回路の分野で、一般的な演算増幅器（ｏｐｅｒａｔｉｏｎａｌ ａｍｐｌｉｆｉｅｒ；ＯＰアンプ）には、単一の入力信号に対して単一の出力信号を出力するシングルエンド型と、正負の入力信号Ｖｉ＋，Ｖｉ−に対して正負の出力信号Ｖｏ＋，Ｖｏ−を出力する全差動型がある。シングルエンド型ＯＰアンプでは、２つの入力端子の一方はグランドラインであり、他方が信号ラインである。したがって、信号ラインとグランドライン間の電圧が入力電圧となる。

全差動型ＯＰアンプでは、２つの入力端子の一方はグランドラインを構成せず、各入力端子にそれぞれ入力される入力信号Ｖｉ＋，Ｖｉ−の差電圧が入力電圧となる。また、全差動型ＯＰアンプには、出力信号Ｖｏ＋，Ｖｏ−の振幅の中点を決めるための電圧（コモンモード電圧）が与えられる。全差動型ＯＰアンプは、入力信号の差をとることでノイズ分が相殺されるので、ノイズの影響を受けにくいという長所がある。

また、例えば、特許文献１には、同一容量値に設計された２種類のコンデンサの製造バラつきによる相対誤差に対して、変換精度の低下を招かないサンプル・ホールド回路が開示されている。
また、例えば、特許文献２には、コンデンサとアナログスイッチを組み合わせたサンプル・ホールド回路、特に、液晶表示パネルに液晶駆動電圧を出力する液晶駆動回路に使用すれば好適なサンプル・ホールド回路が開示されており、アナログスイッチのオンオフにより、アナログスイッチの寄生容量が変動することによる、サンプル・ホールド回路の電圧誤差をなくすようにしたものである。

特開２０１０−２８３７７３号公報 特開２００６−２７９４５２号公報

しかしながら、図２に示すサンプル・ホールド回路には、実際には、図４に示すように、差動演算増幅器ＡＭの入力端子ＶＸ，ＶＹには、寄生容量ＣＰＰ，ＣＰＮが存在する。ここで、この寄生容量が及ぼす影響について考える。
図４は、寄生容量を示した従来のサンプル・ホールド回路の回路構成図である。サンプル動作フェーズのとき、Φ１が“Ｈ”となり、Φ２が“Ｌ”となる。スイッチング素子Ｓ１乃至Ｓ４が接続状態になると共に、スイッチング素子Ｓ５，Ｓ６が切断状態となる。このとき、サンプリング用コンデンサＣ１，Ｃ２の両端には正転入力ＶＩＰと反転入力信号ＶＩＮが接続され、寄生コンデンサＣＰＰ、ＣＰＮにはそれぞれ反転入力信号ＶＩＮと正転入力ＶＩＰが接続される。コンデンサＣ１とＣＰＰ，Ｃ２とＣＰＮに蓄えられる電荷の総量Ｑ１，Ｑ２はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）＋ＣＰＰ（０−ＶＩＮ）・・・式（９）
Ｑ２＝Ｃ２（ＶＩＮ−ＶＩＰ）＋ＣＰＮ（０−ＶＩＰ）・・・式（１０）

次に、ホールド動作フェーズのとき、Φ１が“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１乃至Ｓ４が切断状態になると共に、スイッチング素子Ｓ５，Ｓ６が接続状態となる。このとき、コンデンサＣ１，Ｃ２の一端にＶＯＰ，ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器ＡＭの入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。Ｃ１とＣＰＰ，Ｃ２とＣＰＮに蓄えられる電荷の総量はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−ＶＸ）＋ＣＰＰ（０−ＶＸ）・・・式（１１）
Ｑ２＝Ｃ２（ＶＯＮ−ＶＹ）＋ＣＰＮ（０−ＶＹ）・・・式（１２）

サンプルフェーズとホールドフェーズでＣ１とＣＰＰ，Ｃ２とＣＰＮに蓄えられる電荷の総量はそれぞれ等しいので、Ｃ１＝Ｃ２＝Ｃ，ＣＰＰ＝ＣＰＮ＝ＣＰのとき正転出力信号ＶＯＰ，反転出力信号ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ−ＶＩＮ（１＋ＣＰ／Ｃ）＋ＶＸ（１＋ＣＰ／Ｃ）・・・式（１３）
ＶＯＮ＝ＶＩＮ−ＶＩＰ（１＋ＣＰ／Ｃ）＋ＶＹ（１＋ＣＰ／Ｃ）・・・式（１４）

上述したように、ホールドフェーズではＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（１３）−式（１４）より次式のようになる。
ＶＯＰ−ＶＯＮ＝（２＋ＣＰ／Ｃ）（ＶＩＰ−ＶＩＮ）・・・式（１５）
式（１５）からわかるとおり、寄生容量ＣＰＰ、ＣＰＮはサンプル・ホールド回路のゲインエラーとして特性の劣化を招いてしまう。

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、ゲインエラーを抑制するようにしたサンプル・ホールド回路を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、正転入力信号（ＶＩＰ）と反転入力信号（ＶＩＮ）に基づいて正転出力信号（ＶＯＰ）と反転出力信号（ＶＯＮ）とを出力する差動演算増幅器（１１）と、複数のスイッチング素子（Ｓ１乃至Ｓ１０）と、複数のサンプリング用コンデンサ（Ｃ１，Ｃ２）とを備えたサンプル・ホールド回路において、サンプルフェーズに前記サンプリング用コンデンサ（Ｃ１，Ｃ２）の両端に差動入力信号（ＶＩＰ，ＶＩＮ）を接続するとともに、前記差動演算増幅器（１１）の入力端子の寄生容量（ＣＰＰ１，ＣＰＮ１）と同等の容量を有するダミーコンデンサ（ＣＰＰ２，ＣＰＮ２）を備え、前記サンプリング用コンデンサ（Ｃ１，Ｃ２）とは逆の極性の入力信号をサンプリングすることを特徴とする。

また、請求項２に記載の発明は、請求項１に記載の発明において、前記ダミーコンデンサ（ＣＰＰ２，ＣＰＮ２）は、前記差動演算増幅器（１１）の入力端子の寄生容量と同等の寄生容量（ＣＰＰ１及びＣＰＮ１）を有する配線であることを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記差動演算増幅器（１１）の正転入力側に設けられた第１のスイッチング素子（Ｓ１）と、該第１のスイッチング素子（Ｓ１）に接続された第１のサンプリング用コンデンサ（Ｃ１）と、前記差動演算増幅器（１１）の反転入力側に設けられた第２のスイッチング素子（Ｓ２）と、該第２のスイッチング素子（Ｓ２）に接続された第２のサンプリング用コンデンサ（Ｃ２）と、前記第１のサンプリング用コンデンサ（Ｃ１）の出力側と前記第２のスイッチング素子（Ｓ２）の入力側に接続された第３のスイッチング素子（Ｓ３）と、前記第２サンプリング用のコンデンサ（Ｃ２）の出力側と前記第１のスイッチング素子（Ｓ１）の入力側に接続された第４のスイッチング素子（Ｓ４）と、前記第３のスイッチング素子（Ｓ３）に接続された第１の寄生容量（ＣＰＰ１）及び第１のダミーコンデンサ（ＣＰＰ２）と、前記第４のスイッチング素子（Ｓ４）に接続された第２の寄生容量（ＣＰＮ１）及び第２のダミーコンデンサ（ＣＰＮ２）とを備えたことを特徴とする。

また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記第１及び第２のサンプリング用コンデンサ（Ｃ１，Ｃ２）の両端の第１乃至第４のスイッチング素子（Ｓ１乃至Ｓ４）及び前記第１及び第２のダミーコンデンサ（ＣＰＰ２，ＣＰＮ２）に接続される第５、第６のスイッチング素子（Ｓ７，Ｓ８）の切断されるタイミングが、同時又は前後することを特徴とする。

また、請求項５に記載の発明は、請求項４に記載の発明において、前記第１のサンプリング用コンデンサ（Ｃ１）の前記差動演算増幅器（１１）の入力端子側に接続される前記第３のスイッチング素子（Ｓ３）及び前記第２のサンプリング用コンデンサ（Ｃ２）の前記差動演算増幅器（１１）の入力端子側に接続される前記第４のスイッチング素子（Ｓ４）及び前記第１及び第２のダミーコンデンサ（ＣＰＰ２，ＣＰＮ２）に接続される前記第５及び第６のスイッチング素子（Ｓ７，Ｓ８）の切断されるタイミングと、前記第１のサンプリング用コンデンサ（Ｃ１）の入力側に接続される前記第１のスイッチング素子（Ｓ１）及び前記第２のサンプリング用コンデンサ（Ｃ２）の入力側に接続される前記第２のスイッチング素子（Ｓ２）の切断されるタイミングが、同時又は前後することを特徴とする。

また、請求項６に記載の発明は、請求項１乃至５のいずれかに記載の発明において、前記サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかる前記サンプリング用コンデンサの総数が、任意に制御可能であることを特徴とする。

本発明によれば、差動演算増幅器１１の入力端子の寄生容量ＣＰＰ１，ＣＰＮ１と同等の容量を有するダミーコンデンサＣＰＰ２，ＣＰＮ２を備えたので、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、サンプル・ホールド回路のゲインエラーを抑制することが可能となる。

本発明に係るサンプル・ホールド回路の実施例を説明するための回路構成図である。 従来のノイズ特性に優れたサンプル・ホールド回路の回路構成図である。 （ａ），（ｂ）は、図２に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。 寄生容量を示した従来のサンプル・ホールド回路の回路構成図である。

以下、図面を参照して本発明の実施例について説明する。
図１は、本発明に係るサンプル・ホールド回路の実施例を説明するための回路構成図である。図中１１は差動演算増幅器（ＡＭ）を示している。また、ＣＰＰ１は、差動演算増幅器１１の正転入力端子ＶＸノードの寄生容量（コンデンサ）を、ＣＰＮ１は、差動演算増幅器１１の反転入力端子ＶＹノードの寄生容量（コンデンサ）を、ＣＰＰ２は寄生容量ＣＰＮ１と同容量値のダミーコンデンサを、ＣＰＮ２は寄生容量ＣＰＰ１と同容量値のダミーコンデンサを示している。

本発明のサンプル・ホールド回路は、正転入力信号ＶＩＰと反転入力信号ＶＩＮに基づいて正転出力信号ＶＯＰと反転出力信号ＶＯＮとを出力する差動演算増幅器１１と、複数のスイッチング素子Ｓ１乃至Ｓ１０と、複数のサンプリング用コンデンサＣ１，Ｃ２とを備えたものである。
また、サンプルフェーズにサンプリング用コンデンサＣ１，Ｃ２の両端に差動入力信号ＶＩＰ，ＶＩＮを接続するとともに、差動演算増幅器１１の入力端子の寄生容量ＣＰＰ１，ＣＰＮ１と同等の容量を有するダミーコンデンサＣＰＰ２，ＣＰＮ２を備え、サンプリング用コンデンサＣ１，Ｃ２とは逆の極性の入力信号をサンプリングするものである。

また、ダミーコンデンサＣＰＰ２，ＣＰＮ２は、差動演算増幅器１１の入力端子の寄生容量ＣＰＰ１及びＣＰＮ１と同等の寄生容量を有する配線であっても良い。
また、差動演算増幅器１１の正転入力側に設けられた第１のスイッチング素子Ｓ１と、この第１のスイッチング素子Ｓ１に接続された第１のサンプリング用コンデンサＣ１と、差動演算増幅器１１の反転入力側に設けられた第２のスイッチング素子Ｓ２と、この第２のスイッチング素子Ｓ２に接続された第２のサンプリング用コンデンサＣ２と、第１のサンプリング用コンデンサＣ１の出力側と第２のスイッチング素子Ｓ２の入力側に接続された第３のスイッチング素子Ｓ３と、第２のサンプリング用コンデンサＣ２の出力側と第１のスイッチング素子Ｓ１の入力側に接続された第４のスイッチング素子Ｓ４と、第３のスイッチング素子Ｓ３に接続された第１の寄生容量ＣＰＰ１及び第１のダミーコンデンサＣＰＰ２と、第４のスイッチング素子Ｓ４に接続された第２の寄生容量ＣＰＮ１及び第２のダミーコンデンサＣＰＮ２とを備えている。

サンプル動作フェーズのとき、Φ１が“Ｈ”となり、Φ２が“Ｌ”となる。スイッチング素子Ｓ１乃至Ｓ４，Ｓ７，Ｓ８が接続状態になると共に、スイッチング素子Ｓ５，Ｓ６，Ｓ９，Ｓ１０が切断状態となる。このとき、サンプリング用コンデンサＣ１，Ｃ２の両端には正転入力ＶＩＰと反転入力信号ＶＩＮが接続され、寄生容量ＣＰＰ１，ＣＰＮ１には、それぞれ反転入力信号ＶＩＮと正転入力ＶＩＰが接続され、ダミーコンデンサＣＰＰ２，ＣＰＮ２には、それぞれ正転入力ＶＩＰと反転入力信号ＶＩＮが接続される。コンデンサＣ１とＣＰＰ１とＣＰＰ２，Ｃ２とＣＰＮ１とＣＰＮ２に蓄えられる電荷の総量Ｑ１，Ｑ２はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）＋
ＣＰＰ１（０−ＶＩＮ）＋ＣＰＰ２（０−ＶＩＰ）・・・式（１６）
Ｑ２＝Ｃ２（ＶＩＮ−ＶＩＰ）＋
ＣＰＮ２（０−ＶＩＰ）＋ＣＰＮ２（０−ＶＩＮ）・・・式（１７）

次にホールド動作フェーズのとき、Φ１が“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１〜Ｓ４，Ｓ７，Ｓ８が切断状態になると共に、スイッチング素子Ｓ５，Ｓ６，Ｓ９，Ｓ１０が接続状態となる。このとき、コンデンサＣ１，Ｃ２の一端にＶＯＰ，ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器１１の入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。また、ＣＰＰ２，ＣＰＮ２の一端が差動演算増幅器１１の入力端子ＶＸ，ＶＹに接続される。Ｃ１とＣＰＰ１とＣＰＰ２，Ｃ２とＣＰＮ１とＣＰＮ２に蓄えられる電荷の総量はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−ＶＸ）＋ＣＰＰ１（０−ＶＸ）
＋ＣＰＰ２（０−ＶＸ）・・・式（１８）
Ｑ２＝Ｃ２（ＶＯＮ−ＶＹ）＋ＣＰＮ１（０−ＶＹ）
＋ＣＰＮ２（０−ＶＹ）・・・式（１９）

サンプルフェーズとホールドフェーズでＣ１とＣＰＰ１とＣＰＰ２，Ｃ２とＣＰＮ１とＣＰＮ２に蓄えられる総電荷量は等しいので、Ｃ１＝Ｃ２＝Ｃ，ＣＰＰ１＝ＣＰＮ１＝ＣＰＰ２＝ＣＰＮ２＝ＣＰのとき正転アナログ出力信号ＶＯＰ，反転アナログ出力信号ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ（１−ＣＰ／Ｃ）−ＶＩＮ（１＋ＣＰ／Ｃ）
＋ＶＸ（１＋２ＣＰ／Ｃ）・・・式（２０）
ＶＯＮ＝ＶＩＮ（１−ＣＰ／Ｃ）−ＶＩＰ（１＋ＣＰ／Ｃ）
＋ＶＹ（１＋２ＣＰ／Ｃ）・・・式（２１）

上述したように、ホールドフェーズではＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ，ＶＯＮは、式（２０）−式（２１）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）・・・式（２２）
上述した式（２２）を式（１５）と比較すると、従来のサンプル・ホールド回路では、差動演算増幅器の入力端子ノードの寄生容量がゲインエラーとして出力信号に現れていたのに対し、図１に示した回路構成ではゲインエラーの影響が全くなく、所望のゲインを有することが分かる。

なお、図１では、サンプルフェーズにおいてサンプリング用コンデンサＣ１の両端に接続されるスイッチング素子Ｓ１，Ｓ３及びサンプリング用コンデンサＣ２の両端に接続されるスイッチング素子Ｓ２，Ｓ４及びダミーコンデンサＣＰＰ２，ＣＰＮ２に接続されるスイッチング素子Ｓ７，Ｓ８の接続が切れるタイミングは同じであるが、スイッチング素子Ｓ１，Ｓ２が同じタイミング、スイッチング素子Ｓ３，Ｓ４，Ｓ７，Ｓ８が同じタイミングであれば、２つのスイッチング素子群の切断が切れるタイミングは多少前後しても構わない。

つまり、第１のサンプリング用コンデンサＣ１の差動演算増幅器１１の入力端子側に接続される第３のスイッチング素子Ｓ３及び第２のサンプリング用コンデンサＣ２の差動演算増幅器１１の入力端子側に接続される第４のスイッチング素子Ｓ４及び第１及び第２のダミーコンデンサＣＰＰ２，ＣＰＮ２に接続される前記第５及び第６のスイッチング素子Ｓ７，Ｓ８の切断されるタイミングと、第１のサンプリング用コンデンサＣ１の入力側に接続される第１のスイッチング素子Ｓ１及び第２のサンプリング用コンデンサＣ２の入力側に接続される第２のスイッチング素子Ｓ２の切断されるタイミングが、同時又は前後する。

また、図１に示したサンプル・ホールド回路のゲインは２であるが、例えば、サンプルフェーズで両端に差動入力信号を接続し、ホールドフェーズで一方を参照電圧に接続して他方を差動演算増幅器の入力端子に接続するサンプリング用コンデンサを１個、２個、・・・Ｎ個と追加して、サンプル・ホールド回路のゲイン調整範囲を変更しても構わない。
また、図１では、ホールドフェーズでネガティブフィードバックをかけるサンプリング用コンデンサの数は、ＶＯＰ側とＶＯＮ側でそれぞれ１ずつだが、これを複数個に変更しても構わない。つまり、サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかるサンプリング用コンデンサの総数が、任意に制御可能である。

このように、本実施例におけるサンプル・ホールド回路では、差動演算増幅器１１の入力端子の寄生容量ＣＰＰ１，ＣＰＮ１と同等の容量を有するダミーコンデンサＣＰＰ２，ＣＰＮ２を備えたので、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、サンプル・ホールド回路のゲインエラーを抑制することができる。

１１ 差動演算増幅器（ＡＭ）
Ｓ１乃至Ｓ１０ スイッチング素子
Ｃ１，Ｃ２ サンプリング用コンデンサ
ＶＩＰ 正転入力信号
ＶＩＮ 反転入力信号
ＶＯＰ 正転出力信号
ＶＯＮ 反転出力信号
ＣＰＰ１ 正転入力端子ＶＸノードの寄生容量
ＣＰＮ１ 反転入力端子ＶＹノードの寄生容量
ＣＰＰ２ 寄生容量ＣＰＮ１と同容量値のダミーコンデンサ
ＣＰＮ２ 寄生容量ＣＰＰ１と同容量値のダミーコンデンサ

Claims (6)

1. 正転入力信号と反転入力信号に基づいて正転出力信号と反転出力信号とを出力する差動演算増幅器と、複数のスイッチング素子と、複数のサンプリング用コンデンサとを備えたサンプル・ホールド回路において、
   サンプルフェーズに前記サンプリング用コンデンサの両端に差動入力信号を接続するとともに、前記差動演算増幅器の入力端子の寄生容量と同等の容量を有するダミーコンデンサを備え、前記サンプリング用コンデンサとは逆の極性の入力信号をサンプリングすることを特徴とするサンプル・ホールド回路。
2. 前記ダミーコンデンサは、前記差動演算増幅器の入力端子の寄生容量と同等の寄生容量を有する配線であることを特徴とする請求項１に記載のサンプル・ホールド回路。
3. 前記差動演算増幅器の正転入力側に設けられた第１のスイッチング素子と、該第１のスイッチング素子に接続された第１のサンプリング用コンデンサと、
   前記差動演算増幅器の反転入力側に設けられた第２のスイッチング素子と、該第２のスイッチング素子に接続された第２のサンプリング用コンデンサと、
   前記第１のサンプリング用コンデンサの出力側と前記第２のスイッチング素子の入力側に接続された第３のスイッチング素子と、
   前記第２サンプリング用のコンデンサの出力側と前記第１のスイッチング素子の入力側に接続された第４のスイッチング素子と、
   前記第３のスイッチング素子に接続された第１の寄生容量及び第１のダミーコンデンサと、
   前記第４のスイッチング素子に接続された第２の寄生容量及び第２のダミーコンデンサと
   を備えたことを特徴とする請求項１又は２に記載のサンプル・ホールド回路。
4. 前記第１及び第２のサンプリング用コンデンサの両端の第１乃至第４のスイッチング素子及び前記第１及び第２のダミーコンデンサに接続される第５、第６のスイッチング素子の切断されるタイミングが、同時又は前後することを特徴とする請求項１，２又は３に記載のサンプル・ホールド回路。
5. 前記第１のサンプリング用コンデンサの前記差動演算増幅器の入力端子側に接続される前記第３のスイッチング素子及び前記第２のサンプリング用コンデンサの前記差動演算増幅器の入力端子側に接続される前記第４のスイッチング素子及び前記第１及び第２のダミーコンデンサに接続される前記第５、第６のスイッチング素子の切断されるタイミングと、前記第１のサンプリング用コンデンサの入力側に接続される前記第１のスイッチング素子及び前記第２のサンプリング用コンデンサの入力側に接続される前記第２のスイッチング素子の切断されるタイミングが、同時又は前後することを特徴とする請求項４に記載のサンプル・ホールド回路。
6. 前記サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかる前記サンプリング用コンデンサの総数が、任意に制御可能であることを特徴とする請求項１乃至５のいずれかに記載のサンプル・ホールド回路。

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