JPH0927747A

JPH0927747A - ディジタルｐｌｌ回路

Info

Publication number: JPH0927747A
Application number: JP7175096A
Authority: JP
Inventors: Atsushi Kubodera; 淳窪寺; Masahiro Ashi; 賢浩芦; Toyohei Horiuchi; 豊平堀内
Original assignee: Hitachi Ltd; Hitachi Communication Systems Inc
Current assignee: Hitachi Ltd; Hitachi Information Technology Co Ltd
Priority date: 1995-07-11
Filing date: 1995-07-11
Publication date: 1997-01-28

Abstract

(57)【要約】【目的】高いジッタ抑圧特性を持ったディジタルＰＬ
Ｌ回路を提供すること。【構成】位相比較を正規化し、ｎｂｉｔの位相差デー
タとして比較周波数の時間間隔でサンプリングし、基本
時間の間データの加算平均を求め、この加算平均結果を
基本時間の位相差データとすることで、入力基準クロッ
クの位相変調を或る程度吸収する。次に、積分フィルタ
回路において、位相差データの時間積分を行なって、急
激な位相変調によって発生する基準クロックの揺れを吸
収する。次に、基本時間当たりの最大制御回数の確認を
行ない、この回数を上回る積分結果が得られたときは、
最大制御回数を出力する事で、分周比制御実行間隔の最
小間隔を保証する。次に、積分結果を入力された割算回
路は、本データによってもたらされる基本時間当たりの
分周比制御回数情報を、単位時間内に均等に設定した分
周比制御データを生成し、この制御データで分周比制御
回路を動作させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、非同期ディジタル通信
装置における基準クロック抽出用のディジタルＰＬＬ回
路に係り、特に、基準クロックが大きな位相変調を発生
するインタフェース回路の出力クロック抽出に用いて好
適なディジタルＰＬＬ回路に関する。

【０００２】

【従来の技術】「電子情報学会論文誌」；VOL.J78-B-I,
NO.1;january 1995 に掲載されている“非整数分周器を
用いた広帯域ディジタル位相同期ループ”に開示されて
いるように、従来技術におけるディジタルＰＬＬ方式
は、受信信号よりタイミングクロックを抽出し、装置内
のメモリに書き込み、装置内のクロックで読み直すとい
った、受信信号の再生用として用いられていたため、Ｐ
ＬＬ出力クロックに対して、厳しい制限を課していな
い。

【０００３】

【発明が解決しようとする課題】上記したように、従来
技術によるディジタルＰＬＬ方式は、受信信号よりタイ
ミングクロックを抽出し、装置内のメモリに書き込み、
装置内のクロックで読み直すといった、受信信号の再生
用クロック生成用として用いられていたため、ディジタ
ルＰＬＬ出力クロックのジッタ規定に対して、格別の考
慮が払われていない。

【０００４】すなわち、上記公知文献による従来技術に
おいては、分周比制御量に制限を与えていないため、発
生する最悪のジッタ振幅の規定が難しくなる。また、従
来技術において良く使われる方式に、random walk filt
erを用い分周回路を制御する方式があるが、この方式に
おいては、入力基準クロックに大きな位相変調が発生し
た場合、分周比変更制御の変動量を抑圧することが難し
く、バースト的に分周比切替制御が発生し、その結果、
出力クロックのジッタ特性の劣化を防ぐことができなく
なる。

【０００５】本発明は上記の点に鑑みなされたもので、
その目的とするところは、基準クロックから、ライン出
力に使用される平滑化タイミングクロックを生成し、出
力ジッタを抑圧し得るディジタルＰＬＬ回路を提供する
ことにある。また、本発明の目的とするところは、大き
な位相変調を伴う入力基準クロックに対し、高いジッタ
抑圧特性を満足するディジタルＰＬＬ回路を提供するこ
とにある。

【０００６】

【課題を解決するための手段】本発明によるディジタル
ＰＬＬ回路は、上記した目的を達成するために、周波数
帯域を分けて対策し、ジッタ抑圧規定を満足させる手段
と、高い周波数（ｆｈ）以上の周波数成分におけるジッ
タについて、分周比制御の実行間隔に制限を与える手段
と、ある低い周波数（ｆｌ）以上の周波数成分のジッタ
について、ある単位時間を基本周期とし、基本周期単位
に分周比変更回数を制御する手段と、上記ｆｈとｆｌの
間の周波数帯において、ジッタ抑圧特性をｆｌにおける
ジッタ抑圧特性より小さくするため、分周比変更を基本
時間内に均等に配置する手段と、基本周期の切替の際に
行なう分周比変更の制御に積分特性を持たせる手段と、
を具備するように構成される。

【０００７】

【作用】出力ジッタ抑圧規定は、特定の周波数帯域にお
いて、目的にあった抑圧曲線を描くことで与えられる
が、ある高い周波数ｆｈ以上について、分周比制御の時
間間隔に下限値（１／ｆｈ以上）を与えることで、周波
数ｆｈ以上の周波数成分におけるジッタ振幅は、最小の
分周比変更が１回発生したときのジッタ振幅以下に抑え
ることが可能となる。

【０００８】また、ある低い周波数ｆｌ以上の周波数成
分のジッタ振幅について、分周比切替回数の変更量を、
基本周期単位に行なうことで、周波数ｆｌ以上の周波数
成分のジッタ振幅を、基本周期の切替時の分周比実行に
より発生するジッタ以下に抑えることが可能となる。

【０００９】基本周期の切替は、積分特性を持たせた基
本周期切替演算処理を行なうことで、発生するジッタを
抑圧することが可能となる。

【００１０】高い周波数ｆｈと低い周波数ｆｌの間の周
波数帯におけるジッタ振幅については、基本周期の分周
比変更の間隔を等間隔にすることで、ｆｌにおけるジッ
タ振幅からｆｈにおけるジッタ振幅へ、なだらかに落ち
るジッタ特性を持たせることが可能となる。

【００１１】ｆｌ以下の周波数帯において、ｆｌ〜ｆｌ
／ｍ（ｍは正の整数）の範囲においては、ｆｌにおける
最大ジッタ振幅のｍ倍以下の振幅に抑えることが可能と
なる。

【００１２】

【実施例】以下、本発明の詳細を図示した実施例によっ
て説明する。なお、本発明によるディジタルＰＬＬ回路
は、米国ＳＯＮＥＴ同期多重装置において、ＳＯＮＥＴ
同期網から分離される１．５４４ＭＨｚの非同期ＤＳ１
信号を処理するＤＳ１インタフェース回路に適用するた
めに創案されたもので、ＤＳ１インタフェースのライン
出力タイミングクロックの生成を目的としている。従っ
て、ディジタルＰＬＬ回路に入力される基準クロックと
して、ＳＯＮＥＴ同期網から抽出され、デスタッフィン
グ処理を施された大きな位相変調成分を含んだ信号（以
下、これをギャップドクロックと称す）が入力される。
ギャップドクロックにおける最大位相変調は、ＳＯＮＥ
Ｔ同期網における位相吸収動作であるジャスティフィケ
ーション処理発生時であり、１．５４４ＭＨｚ換算で８
ｂｉｔの位相変調が発生する。また、ディジタルＰＬＬ
出力クロックで送信されるＤＳ１ライン信号のジッタ振
幅規定は、１０Ｈｚ〜４０ｋＨｚで１．５ＵＩ以下、８
ｋＨｚ〜４０ｋＨｚで０．１ＵＩ以下である。

【００１３】以下、本発明の１実施例を詳述する。図１
は、本発明の１実施例に係るディジタルＰＬＬ回路の構
成を示すブロック図である。同図において、１０１は位
相比較回路、１０２は平均フィルタ回路、１０３は積分
フィルタ回路、１０４は制御制限回路、１０５はセレク
タ、１０６は割算回路、１０７は分周比制御回路、１０
８は自励発振器（ＣＸＯ）である。

【００１４】位相比較回路１０１は、ギャップドクロッ
クとＰＬＬ出力となる平滑クロックを入力とし、比較周
波数８ＫＨｚで位相比較を行ない、これを位相比較回路
１０１内の一時記憶のアドレス差で表示し、最大アドレ
ス差を８ｂｉｔ表示で算出している。

【００１５】平均フィルタ回路１０２は、８ＫＨｚ周期
で算出される位相差情報を入力とし、基本周期１５．６
２５Ｈｚの間、加算平均を行ない、基本周期における位
相差平均を８ｂｉｔ表示で算出している。

【００１６】積分フィルタ回路１０３は、基本周期の位
相差平均と、一回前の基本周期における積分出力を入力
とし、両入力の重み付き加算処理を行ない、時間成分を
含んだ位相差データの積分出力を算出している。

【００１７】制御制限回路１０４は、基本周期における
積分出力情報を入力とし、あらかじめ与えられた最大制
御量２５６回を閾値として積分出力を監視し、閾値を超
えない時は積分出力情報を、閾値を超える時は最大制御
を、それぞれ選択するようにセレクタ１０５を制御し、
制御量情報として選択している。

【００１８】割算回路１０６は、制御量情報を入力と
し、制御量情報で与えられる分周比制御回路１０７の制
御実行情報を、基本周期内に時間的に均等に配置した分
周比制御実行情報の算出を行なっている。

【００１９】分周比制御回路１０７は、自励発振器１０
８の基準クロックと、制御実行情報（分周比制御実行情
報と制御方向情報）を入力とし、制御実行情報に従っ
て、基準クロックの分周を行ない、目的の平滑クロック
を出力している。

【００２０】続いて、各部の動作を詳細に説明する。前
記したように、位相比較回路１０１には、ギャップドク
ロックとディジタルＰＬＬ出力となる平滑クロックが入
力され、位相比較を行なっている。図２は、この位相比
較回路２の構成を示すブロック図であり、同図におい
て、２０１は書き込みアドレスカウンタ（ビットバッフ
ァメモリ書き込みカウンタ）、２０２は読み出しアドレ
スカウンタ（ビットバッファメモリ読み出しカウン
タ）、２０３は一時記憶（ビットバッファメモリ）、２
０４は位相比較器である。

【００２１】ＤＳ１インタフェース回路において、クロ
ックの乗せ替えに使用している一時記憶２０３の書き込
みアドレスカウンタ２０１および読み出しアドレスカウ
ンタ２０２は、それぞれ８ｂｉｔ１４４進のカウンタ
であり、ギャップドクロックと平滑クロックを使用して
動作している。位相比較器２０４はそのアドレスデータ
を入力とし、書き込みアドレスカウンタ２０１と読み出
しアドレスカウンタ２０２の差分を算出し、ギャップド
クロックと平滑クロックの位相差を、一時記憶２０３の
アドレス差で表現している。

【００２２】この位相差情報は、基準ギャップドクロッ
クに対する位相の進み，遅れの方向情報と、位相差の大
きさと、周波数偏差の大きさを示している。更に、本実
施例において、位相差情報の最大値として、アドレスカ
ウンタのアドレス値で、６４ｂｉｔとし、これを超える
位相差が発生した場合には、最大制御をかけている。ま
た、位相差情報を、０〜６４ｂｉｔの６ｂｉｔの情報と
して算出し、処理上８ｂｉｔ表示の情報としている。こ
こで、算出される位相差情報をＣＤ（ｉ）（ｉは正の整
数）とすると、１５．６２５Ｈｚの基本周期内に算出さ
れる位相差情報ＣＤ（ｉ）は、２５６個である。

【００２３】次に、定常状態から位相進み方向にジャス
ティフィケーション処理が発生した場合の、本実施例の
ディジタルＰＬＬ回路の各部の動作を説明する。なお説
明の便宜上、本処理が発生したとき、周波数偏差は無い
とし、基本周期の第ｋ回目に発生した処理とする。ま
た、ジャスティフィケーション処理は、基本周期の１／
２の時間において発生したと仮定し、各部の処理を説明
する。また、定常状態において発生している定常位相変
動等による位相変調は、上記ジャスティフィケーション
処理に比し小さな変動であるため、ここでは無視する。

【００２４】以上の条件における、基本周期の第ｋ回目
の位相比較回路１０１の出力ＣＤ（ｉ）は、基本周期が
１５．６２５Ｈｚ、比較周波数が４ｋＨｚであるため、
２５６個出力され、以下の通りとなる。また、ディジタ
ルＰＬＬ回路出力となる平滑クロックに対する基準ギャ
ップドクロックの位相進みの方向を、正の方向としてお
く。

【００２５】ＣＤ（ｉ）＝０（ｉ＝１〜２５６／２）ＣＤ（ｉ）＝０＋８（ｉ＝２５６／２〜２５６）平均フィルタ回路１０２は、位相比較回路１０１の出力
ＣＤ（ｉ）を、基本周期に２５６個入力とし、基本周期
における位相差平均情報ＡＶ（ｋ）を算出している。次
の式１は、平均フィルタ回路１０２の動作を示す。本実
施例におけるｎは、２５６である。

【００２６】

【数１】

【００２７】図３は、上記の平均フィルタ回路１０２の
構成を示すブロック図であり、同図において、３０１は
加算器、３０２はゲート、３０３はラッチである。基本
周期毎に、ゲート３０２にクリア信号が入力し、加算器
３０１を０クリアする。位相比較回路１０１より入力さ
れる位相差情報ＣＤ（ｉ）は、加算器３０１で４ｋＨｚ
の比較周波数周期に加算される。基本周期の位相差情報
数は、２５６個であるから、２５６回加算処理の後、８
ｂｉｔ桁落ちさせることで、基本周期第ｋ回目における
ギャップドクロックと平滑クロックの位相差平均情報Ａ
Ｖ（ｋ）を得る事となる。

【００２８】基本周期第ｋ回目における平均フィルタ回
路１０２の出力となる位相差平均情報ＡＶ（ｋ）を、前
記条件で算出する。

【００２９】ＡＶ（ｋ）＝１／２５６×（ΣＣＤ（ｉ））＝４但しｉ＝１〜２５６積分フィルタ回路１０３は、基本周期第ｋ回目における
平均位相差情報ＡＶ（ｋ）と、基本周期第ｋ−１回目の
積分フィルタ回路１０３の出力Ｗ（ｋ−１）を入力と
し、両情報の重み付き加算処理を行なう事で、位相差平
均情報に積分フィルタをかける処理を行なっている。ま
た、本実施例においては、位相差情報を算出している位
相比較回路１０１の一時記憶２０３における最大有効ア
ドレス差を±３２ｂｉｔ、割算回路１０６における最大
制御量を２５６としている。従って、積分フィルタ回路
１０３の出力として、１ｂｉｔの制御方向を示す制御フ
ラグ情報ｄｉｒ（ｋ）と、３２ｂｉｔを２５６で正規化
した分周回路制御情報Ｗ（ｋ）を算出している。

【００３０】本実施例における積分フィルタ処理は、基
本周期第ｋ回目の位相差平均情報ＡＶ（ｋ）と基本周期
第ｋ−１回目の積分フィルタ回路１０３の出力Ｗ（ｋ−
１）を、次の式２に示す重み付き加算処理を行なうこと
で実現している。以下に積分フィルタ機能の内容を説明
する。

【００３１】

【数２】

【００３２】基本周期第ｋ回目の位相差平均情報ＡＶ
（ｋ）は、位相変動量の単純平均であるため、急激な位
相変動が発生した場合、第ｋ−１回目位相差平均情報Ａ
ｖ（ｋ−１）に対する位相変動量が直接表れる。従っ
て、ＡＶ（ｋ）を直接分周回路の制御情報として用いた
場合、目的の平滑クロックに大きな位相変調を発生する
ため、本積分フィルタ機能を有し、ディジタルＰＬＬ回
路出力クロックの位相変調量を抑圧するようにしてい
る。

【００３３】本実施例における積分フィルタ回路１０３
において、分周比制御回路１０７を制御する事となる積
分フィルタ回路１０３の出力Ｗ（ｋ）は、ＡＶ（ｋ）と
第ｋ−１回目の積分回路１０３の出力であるＷ（ｋ−
１）に対し、前記式２に示される重み付き加算処理を行
なうことで、基本周期の３２倍の時間で時間積分処理を
施したと等価の処理を行ない算出しているため、基本周
期第ｋ回目における位相変動量の１／３２が、基本周期
第ｋ回目の分周回路制御に与えられる事となる。

【００３４】本実施例において使用した重み付け加算の
式、すなわち、前記式２の回路実現手段を以下に示す。
本重み付き加算処理を実現するため、次の式３〜式７に
示す展開を行なった。

【００３５】

【数３】

【００３６】式３は、基本周期第ｋ回目の平均位相差デ
ータＡＶ（ｋ）と基本周期第ｋ−１回目の積分フィルタ
回路１０３の出力Ｗ（ｋ−１）の加算平均であり、１回
目の加算平均情報Ｗ（ｋ．１）を得る。

【００３７】次に、基本周期第ｋ−１回目の積分フィル
タ回路１０３の出力Ｗ（ｋ−１）と１回目の加算平均情
報Ｗ（ｋ．１）の加算平均を行ない、２回目の加算平均
出力Ｗ（ｋ．２）を得る。この繰返し加算平均処理を、
式３〜式７に示す通り繰返し５回行なうことで、目的の
式２を得る。

【００３８】図４は、積分フィルタ回路１０３の構成を
示すブロック図であり、同図において、４０１はセレク
タ、４０２は加算器、４０３，４０４はラッチである。
前記平均フィルタ回路１０２の基本周期ｋ回目の出力で
ある位相差平均情報ＡＶ（ｋ）は１６ｂｉｔ表現で、セ
レクタ４０１に入力され、基本周期のタイミングで、加
算器４０２へ取り込まれる。一方、基本周期ｋ−１回目
の積分フィルタ回路１０３の出力Ｗ（ｋ−１）は１６ｂ
ｉｔ表現で、加算器４０２へ出力されている。加算器４
０２は、両入力を加算し、ラッチ４０３へ出力する。ラ
ッチ４０３は、基本周期の５倍のタイミングで、加算器
４０２の出力を取り込み、１６ｂｉｔ中最下位ｂｉｔを
切り捨てることで、１／２処理を行ないセレクタ４０１
へ、また、１６ｂｉｔ中整数部分５ｂｉｔと小数部分３
ｂｉｔで８ｂｉｔ表現とし、ラッチ４０４へ出力してい
る。

【００３９】セレクタ４０１は、基本周期のタイミング
以外は、ラッチ４０３の出力を選択している。その結
果、１回目の加算結果が加算器４０２へ取り込まれ、２
回目の加算処理を始める。以上の演算処理を５回繰返す
事により目的の演算結果を得、基本周期第ｋ回目の積分
出力情報Ｗ（ｋ）を算出する。この積分フィルタ出力
は、基本周期毎にラッチ４０４に取り込まれ、基本周期
ｋ回目における積分出力情報Ｗ（ｋ）として前記制御制
限回路１０４へ出力され、また、分周比制御方向情報ｄ
ｉｒ（ｋ）が前記分周比制御回路１０７へ出力される。

【００４０】以上の方法で、積分フィルタ回路１０３
は、基本周期第ｋ回目の積分出力として、変動方向を示
すｄｉｒ（ｋ）と、分周比制御実行量として、Ｗ（ｋ）
を算出しているが、Ｗ（ｋ）は、自励発振器１０８と、
ギャップドクロックの周波数偏差情報とギャップドクロ
ックとディジタルＰＬＬ出力の平滑クロックの位相変動
情報の３２基本周期間における時間積分情報値である。
また、±３２ｂｉｔの位相変動情報を、分周比制御方向
情報と最大２５６に正規化した分周比制御情報として、
算出していることとなる。

【００４１】基本周期第ｋ回目における積分フィルタ回
路１０３の出力となる積分出力情報Ｗ（ｋ），分周比制
御方向情報ｄｉｒ（ｋ）を、前記条件で算出する。

【００４２】Ｗ（ｋ）＝（２５５／３２）×（４×（１／３２）＋０×（３１／３２））＝１ｄｉｒ（ｋ）＝位相進み制御制限回路１０４は、分周比制御回路１０７における
分周比制御実行間隔に下限値を与えるために、積分フィ
ルタ回路１０３の出力を監視し、制御実行情報ＷＳ
（ｋ）として出力している。積分出力情報Ｗ（ｋ）が閾
値を超えないときは、積分出力情報を直接出力し、積分
出力情報Ｗ（ｋ）が閾値以上となり後段の割算回路１０
６の出力が、分周比切替制御の最小実行間隔以下になる
場合、分周比制御間隔が下限値となる固定値をセレクタ
１０５で選択出力している。

【００４３】基本周期第ｋ回目における制御制限回路１
０４の出力となる制御実行情報ＷＳ（ｋ）を、前記条件
で算出する。

【００４４】Ｗ（ｋ）＝１＜２５５ＷＳ（ｋ）＝１割算回路１０６は、制御実行情報ＷＳ（ｋ）を入力と
し、分周比制御回路制御情報を基本周期内に時間的に均
等に配置した分周比制御実行情報ＡＤ（ｋ）を算出して
いる。次に、割算回路１０６の機能を説明する。本実施
例における割算回路１０６は、目的のギャップドクロッ
クと自励発振器との間の周波数変調と、位相変調により
発生する分周回路制御情報を、基本周期内で時間的に均
等に分割し、分周比制御により発生する位相変調を、基
本周期内に均等に配置することで、ディジタルＰＬＬ出
力となる平滑クロックに対し発生する位相変調量を抑圧
している。その詳細を、図５を用いて説明する。

【００４５】本実施例において、割算回路１０６は、読
み出し専用メモリを用いて実現している。本実施例にお
いて使用したメモリ情報を図５に示す。本実施例におい
て使用したメモリは、１Ｍｂｉｔであり、１６進表示
で、アドレス００００（＄００００）から、アドレスＦ
ＦＦＦ（＄ＦＦＦＦ）を、２５６バイト（ＦＦ）単位に
２５６のｓｅｇｍｅｎｔ０〜ｓｅｇｍｅｎｔ２５５に分
割している。各ｓｅｇｍｅｎｔは、１バイト単位に２５
６のｓｌｏｔ０〜ｓｌｏｔ２５５に分割されている。各
ｓｅｇｍｅｎｔの番号０〜２５５は、分周比制御実行回
数を示す。各ｓｌｏｔの最下位ビットには、分周比制御
実行情報を“１；制御実行”，“０；制御否実行”のフ
ラグ形式で格納している。各ｓｅｇｍｅｎｔの中のｓｌ
ｏｔに格納される分周比制御実行情報の配置は、実行情
報と次の実行情報の間隔が均等になるように配置してい
る。

【００４６】本メモリを使用し、分周比制御実行情報Ｗ
Ｓ（ｋ）の割算を行う。分周比制御実行情報ＷＳ（ｋ）
は、８ｂｉｔの情報であり、メモリアドレスの上位２ｂ
ｉｔに対応させている。従って分周比制御実行情報ＷＳ
（ｋ）は、メモリ上のｓｅｇｍｅｎｔを指定することと
なる。一方、基本周期に０〜２５５カウントするカウン
タ情報を、メモリアドレスの下位２ｂｉｔに入力させて
おき、基本周期にｓｅｇｍｅｎｔ内のｓｌｏｔ情報を読
み出すようにし、メモリ出力の最下位ｂｉｔに基本周期
である６４ｍｓ単位に、１ｂｉｔシリアルの分周比制
御実行情報として出力している。

【００４７】分周比制御回路１０７は、割算回路１０６
の出力である分周比制御実行情報ＡＤ（ｋ）と、積分フ
ィルタ回路１０３からの制御方向情報ｄｉｒ（ｋ）と、
自励発振器１０８の出力である基準クロックを入力と
し、基準クロックの分周制御を行うことで、目的の平滑
クロックを生成している。

【００４８】以下に、図６，７を用いて、分周比制御回
路１０７の動作を説明する。図６は、分周比制御回路１
０７の構成を示すブロック図であり、図７は、図６中の
エンコーダで用いられる真理値表である。図６におい
て、６０１はカウンタ、６０２はデコーダ、６０３はセ
レクタ、６０４エンコーダ、６０５は論理回路（クロッ
クデューティ補正回路）である。

【００４９】分周比制御実行情報ＡＤ（ｋ），制御方向
情報ｄｉｒ（ｋ）は、エンコーダ６０４に入力され、図
７の真理値表に従って、エンコードされる。一方、カウ
ンタ６０１は、自励発振器１０８の１８．５２８ＭＨｚ
出力クロックで動作しており、セレクタ６０３の分周カ
ウンタロード信号に従って動作し、デコーダ６０２へカ
ウンタ値を出力している。デコーダ６０２は、目的の周
波数を得る分周カウンタロード信号１２分周と、その前
後の分周カウンタロード信号１１分周，１３分周を出力
している。セレクタ６０３は、最小制御実行間隔である
４ｋＨｚでエンコーダ出力に従い入力の選択動作し、カ
ウンタ６０１の分周カウンタロード信号を選択出力して
いる。この分周カウンタロード信号によって、カウンタ
６０１を制御し目的の分周比制御を行っている。論理回
路６０５は、カウンタ６０１の平滑クロック情報出力
と、自励発振器１０８の出力クロックを入力し、平滑ク
ロックを生成出力している。

【００５０】基本周期第ｋ回目における本実施例のディ
ジタルＰＬＬ回路制御による出力クロックの位相変動量
を、前記条件で算出する。基本周期第ｋ回目における分
周比制御実行情報の増加を、次に示す。

【００５１】分周比制御実行情報ＡＤ（ｋ）＝１従って、基本周期において１回の分周比制御回数が増加
する。以上の結果より、前記条件の大きな位相変調が発
生しても、以下の量の位相変調に抑圧した平滑クロック
を生成することが可能となる。

【００５２】位相変調＝１（回）×（１／１８．５２８ＭＨｚ）＝５４ｎｓ１．５４４ＭＨｚクロック換算０．０８４ＵＩ

【００５３】

【発明の効果】以上のように本発明によれば、与えられ
るジッタ抑圧特性の要求に対し、本発明で与えられる定
数を適当に選定するとで、目的の性能のジッタ抑圧特性
を持ったディジタルＰＬＬ回路を実現することができ
る。また、積分フィルタ回路を有することで、急激な位
相変動に対しても、高いジッタ抑圧特性をもつことがで
きる。

【図面の簡単な説明】

【図１】本発明の１実施例に係るディジタルＰＬＬ回路
の構成を示すブロック図である。

【図２】図１中の位相比較回路の構成を示すブロック図
である。

【図３】図１中の平均フィルタ回路の構成を示すブロッ
ク図である。

【図４】図１中の積分フィルタ回路の構成を示すブロッ
ク図である。

【図５】図１中の割算回路として用いられるメモリの格
納情報を示す説明図である。

【図６】図１中の分周比制御回路の構成を示すブロック
図である。

【図７】図６中のエンコーダで使用する真理値表を示す
説明図である。

【符号の説明】

１０１位相比較回路１０２平均フィルタ回路１０３積分フィルタ回路１０４制御制限回路１０５セレクタ１０６割算回路１０７分周比制御回路１０８自励発振器（ＣＸＯ）２０１書き込みアドレスカウンタ２０２読み出しアドレスカウンタ２０３一時記憶（ビットバッファメモリ）２０４位相比較器（減算器）３０１加算器３０２ゲート３０３ラッチ４０１セレクタ４０２加算器４０３，４０４ラッチ６０１カウンタ６０２デコーダ６０３，６０４セレクタ６０４エンコーダ６０５論理回路（クロックデューティ補正回路）

───────────────────────────────────────────────────── フロントページの続き (72)発明者堀内豊平神奈川県横浜市戸塚区戸塚町180番地日立通信システム株式会社内

Claims

【特許請求の範囲】

【請求項１】目的の周波数のｎ倍の自励発振器を用
い、その分周比を制御することで、目的の周波数のタイ
ミングクロックを生成するディジタルＰＬＬ回路におい
て、分周比制御間隔に制限を与える手段と、ある単位時間を基本周期とし、その基本周期内の分周比
変更間隔を等間隔にする手段と、上記基本周期単位で分周比変更回数を切替る手段と、上記基本周期の分周比変更回数を決定する演算を与える
手段と、を具備したことを特徴とするディジタルＰＬＬ
回路。
【請求項２】請求項１記載において、前記した分周比制御間隔に制限を与える手段は、分周比
制御間隔に下限値を与え、これによって、ある周波数ｆ
ｈより高い周波数成分のジッタの抑圧特性を与えること
を特徴とするディジタルＰＬＬ回路。
【請求項３】請求項１記載において、前記した基本周期単位で分周比変更回数を切替る手段に
よって、ある周波数ｆｌより高い周波数成分のジッタ抑
圧特性を与えることを特徴とするディジタルＰＬＬ回
路。
【請求項４】請求項１記載において、前記した基本周期内の分周比変更間隔を等間隔にする手
段によって、第１のある周波数ｆｈと第２のある周波数
ｆｌとの間の周波数成分におけるジッタに対し、上記周
波数ｆｌにおける最大ジッタ振幅から上記周波数ｆｈに
おける最大ジッタ振幅まで、ジッタ振幅をなだらかに減
衰するジッタ抑圧特性を与えることを特徴とするディジ
タルＰＬＬ回路。
【請求項５】請求項１記載において、前記した基本周期の分周比変更回数を決定する演算を与
える手段と、その演算に積分特性を与える手段とによっ
て、ある周波数ｆｌ以下の周波数帯において、一定のジ
ッタ特性を与えることを特徴とするディジタルＰＬＬ回
路。
【請求項６】請求項１記載において、前記した基本周期の分周比変更回数を決定する演算を与
える手段と、その演算に積分特性を与える手段とによっ
て、基準クロックの大きな位相変動によるジッタ増加を
抑圧することを特徴とするディジタルＰＬＬ回路。