JPH03104436A

JPH03104436A - バースト・タイミング調整回路

Info

Publication number: JPH03104436A
Application number: JP1243056A
Authority: JP
Inventors: Hironobu Igarashi; 五十嵐　広信
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-09-19
Filing date: 1989-09-19
Publication date: 1991-05-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　　要〕基地局とＴＤＭＡ通信を行う際の加入者局での送受信タ
イξングを調整する回路に関し、バースト・タイミング
の微調整を自動的に行うことの出来るバースト・タイミ
ング調整回路を提供することを目的とし、内部バースト・タイミング・パターンの発生器と、該内
部バースト・タイミング・パターンに対する位相調整部
と、送信側からのバースト調整用パターンを該位相調整
部からの内部バースト・タイミング・パターンをクロツ
クとしてラッチするランチ回路と、該ランチ回路から出
力される該バースト調整用パターンのビット・エラー・
レートを検出して閾値と比較し該閾値を越えるまで該位
相調整器を遅れ方向又は進み方向に所定増分づつ順次制
御するビット・エラー・レート検出部と、該ビット・エ
ラー・レート検出部で該バースト調整用パターンのビッ
ト・エラー・レートが該遅れ方向及び進み方向において
閾値を越えたことを検出したとき、その時の各遅れ位相
と進み位相との中間位相値を該受信側のバースト・タイ
ミングとして出力するタイミング演算部とで構戒する．
〔産業上の利用分野〕本発明は、バースト・タイミング調整回路に関し、特に
基地局とＴＤＭＡ通信を行う際の加入者局での送受信タ
イミングを調整する回路に関するものである．ＴＤＭＡ加入者無線通信等においては、加入者局の数が
増加しデータ量が増大するのに伴い、できるだけ各局の
データ伝送に影響を与えない範囲で自局タイムスロット
の抽出タイミング（以下、バースト・タイミングと言う
）を簡易に設定・調整することが必要になっている。

〔従来の技術］第５図はＴＤＭＡ通信における従来のハースト・タイミ
ング調整方式を示したもので、同図（ａ）は親局より送
出される送信データの一例であって、ＦＴはフレーム・
タイミング、＃１〜＃６は各加入者局宛のデータで＃Ｉ
から＃６までで１フレームを構或し、これらのフレーム
を所定個数分集めて１つのマルチフレームを作っており
、各フレームはフレーム・タイξング・ビットＦＴによ
りフレーム同期が絶えずとられている。

現在のＴＤＭＡ通信では、親局から送出される下り無線
回線のデータの中から、例えば同図（Ｃ）に示すように
各加入者局で独自に生威されるバースト・タイミング＃
３を基に自局へのデータをラッチして取り出し、また上
り無線回線の中のバースト・タイミング＃３へ自局のデ
ータを挿入することにより通信を行っている．ここに使用されるバースト・タイミングは同図中）に示
すように回線開設の初期に設定されるもので、設定を行
うには親局はデータ伝送を中止して、親局及び加入者局
にそれぞれ調整員を置き、テスト・パターンによりフレ
ーム・タイミングＦＴから何ビノト目で始まり、何ビッ
ト目で終わるかを、ｌビ７トづつメータで禰整して最適
位置に設定することが行われる．〔発明が解決しようとする課題〕このような従来のバースト・タイミングの調整は位相同
期の程度をメータで目視しながら行っているが、最適な
位相ポイント付近の＠調整（ビット内位相調整）はメー
タ上の差が殆ど無く作業者の感覚で行っているのが実情
であった．これは、特に距離が遠かったり、気象条件が
悪い等の原因で無線波形そのものが乱れているときには
＠調整が一層困難になる．また、その際のタイミング調整は或る程度の熟練性が要
求されるという問題点があった．従って、本発明は、バ
ースト・タイミングの微調整を自動的に行うことの出来
るバースト・タイミング調整回路を提供することを目的
とする。

〔課題を解決するための手段〕

上記の目的を達戒するため、本発明に係るバースト・タ
イミング調整回路では、第１図に示すように、内部バー
スト・タイミング・パターンの発生器ｌと、該内部バー
スト・タイミング・パターンに対する位相調整部２と、
送信側からのバースト調整用パターンを該位相調整部２
からの内部バースト・タイξング・パターンをクロック
としてラッチ出力するラッチ回路３と、該ラッチ回路３
から出力される該バースト調整用パターンのビット・エ
ラー・レートを検出して閾値と比較し該閾値を越えるま
で該位相調整器２を遅れ方向又は進み方向に所定増分づ
つ順次制御するビット・エラー・レート検出部４と、該
ビット・エラー・レート検出部４で該バースト調整用パ
ターンのビット・エラー・レートが該遅れ方向及び進み
方向において閾値を越えたことを検出したとき、その時
の各遅れ位相と進み位相との中間位相値を該受信側のバ
ースト・タイミングとして出力するタイミング／ｊｉ算
部５とを備えている．〔作　　　用〕第１図に示す本発明に係るハースト・タイミング調整回
路を、第２図の動作説明図及び動作タイムチャートを参
照して以下に説明する。

まず、内部バースト・タイミング・パターン発生器１で
発生されたパターン（パターン化されたクロック）は位
相調整器２で位相調整されてランチ回路３のクロンク（
第３図ｂ）として与えられる。

ラッチ回路３では、送信側から送られて来るバースト調
整用パターン（第３図ａ）を位相調整器２からのパター
ンクロックによってラッチする．ラッチ回路３からの出
力（第３図Ｃ）はビット・エラー・レート（以下、単に
ＢＥＲと言う）検出部４に送られてそのＢＥＲが算出さ
れる．このＢ巳Ｒの算出に際しては、ＢＥＲ検出部４に
予め与えられているハースト調整用パターンと比較する
ことにより行われる。そして、算出したＢＥＲをＢＥＲ
閾値（例えば１０−’）と比較する（第２図Ｓ２）．この比較の結果、閾値を越えていない時には、ＢＥＲ検
出部４は位相調整器２に対して内部バースト・タイミン
グ・パターンの位相を例えば進み方向へ所定増分ΔＡだ
けシフトさせる（第２図３１）。

この位相シフトは検出ＢＥＲが閾値を越えるまで行われ
、その間、タイミング演算部５において増分ΔＡが積算
されるが、ＢＥＲ≧閾値となったときその積算値ΣΔＡ
＝Ａとなる（第２図３２）。

同様にして、今度は位相調整器２が内部バースト・タイ
ミング・パターンを遅れ方向にシフトしてタイミング演
算部５においてΣΔＢ＝Ｂを得る（第２図３４〜３６）
。

このようにしてＢＥＲが閾値に達したときのタイミング
ＡとタイミングＢ（第３１１ｉＪｄ）とを用いてタイミ
ング演算部５では、その中間のタイミングｃ＝　（Ａ＋
Ｂ）／２を受信側の最適なバースト・タイミング・パタ
ーン（第３図ｅ）として発生する（第２図３７）。

〔実　施　例〕

第４図には、本発明に係るバースト・タイξング調整回
路の一実施例が示されており、この実施例では、ラッチ
回路３は位相調整！Ｓ２の出力ｂをクロノク端子ＣＫに
入力し、バースト調整用パターンａをデータ入力端子Ｄ
に入力するＤ−フリシプフロップ（以下、単にＤ−ＦＦ
と言う）で構戒され、タイミング演算部５は、位相調整
器２の出力を記憶するＲＡＭ５　１と、Ｄ−ＦＦ３の出
力の内のフレームタイミングＦＴ及びＢＥＲ検出部４か
らのＢＥＲ≧閾値威立゛時の信号を受けてＲＡＭ５１に
対しアドレス信号、ライト・イネーブル信号（ＷＥ）及
びリード・イネープル信号（ＲＥ）を与えるタイミング
発生部５２と、ＲＡＭ５１から読み出したパルスをカウ
ントするカウンタ５３及びこのカウンタ５３の値から最
適なハースト・タイミング信号を発生ずる可変シフトレ
ジスタ５４とで構成されている．次に動作を説明すると、ＢＥＲ検出部４の指示によって
位相調整器２が内部バースト・タイミング・パターン発
生器１からのパターンクロックの位相調整するとき、こ
のパターンクロックをＲＡＭ５１に書き込んで行くが、
この時のアドレスはフレームタイミングＦＴを受けたタ
イミング発生部５２からライト・イネープル信号の下で
逐次発生される．そして、ＢＥＲ≧閾値或立時にＢＥＲ検出部４からの信
号によりタイミング発生部５２はライト・イネープル信
号を停止するので、パターンクロックのＲＡＭ５　１へ
の書き込みは停止する。

このようにしてＲＡＭ５１には進み方向の位相調整時の
パターンデータＡ（第２図３３）と遅れ方向の位相調整
時のパターンデータＢ（第２図５６）が書き込まれる。

尚、ＲＡＭ５　１は２面構威された形となっており、位
相調整時の方向が進み方向か遅れ方向かを示すＢＥＲ検
出部４からの信号によりそれぞれの面に書き込まれるよ
うになっている。

このようにしてＲＡＭ５　１への書き込みが終了した後
、タイミング発生部５からはリード・イネープル信号が
ＲＡＭ５　１に与えられ、これによりＲＡＭ５Ｌからは
書き込んだデータＡ，Ｂ（第２図３３，Ｓ６）が同時に
読み出される。

読み出されたデータＡ，Ｂはカウンタ５３に送られるが
、このカウンタ５３はデータＢの値を反転した形で入力
し、第３図に拡大して示すように位相がずれたデータ部
分Ａ−Ｂの間、内部クロックによりカウントを行って例
えば出力端子■〜■に４ビットの出力を発生する。

今、このデータ部分Ａ−Ｂ間が「８」クロック分である
とすると、カウンタ５３の出力端子■〜■にはｒｏ１１
１Ｊが現れる．このカウンタ５３の出力を可変シフトレジスタ５４０入
力端子■〜■に１ビットずらしてカウンタ５３の出力端
子■〜■の３ビットを人力し入力端子■を“０゛に固定
することにより、可変シフトレジスタ５４の入力はｒ０
０１１．＋、即ち「４」となってデータＡ−Ｂ間の中間
値を示すこととなる。

従って、この可変シフトレジスタ５４は入力したパター
ンデータＡを上記のシフト値に基づいてシフトしたデー
タＣ（第３図ｅ）を出力する。

〔発明の効果〕

このように、本発明に係るバースト・タイミング調整回
路では、送信側からのバースト調整用パターンのタイミ
ングに対して受信側のバースト・タイミングを進ませて
行きそのＢＥＲが閾値を越えた時点での位相と、該受信
側のバースト・タイミングを遅らせて行きそのＢＥＲが
閾値を越えた時点での位相との中間位相値を該受信側の
最適なバースト・タイミングとするように構戒したので
、受信側のバースト・タイミングの設定を自動的にでき
ると共にビット内の微妙な調整が可能となる。

従って、無線区間の悪条件、作業者の習熟度に関わらず
常に均一で安定した設定ができる．また、無線フレーム
フォーマット上、周期的にバースト・タイミング調整用
パターンを挿入することで自己診断も可能となり、シス
テムの信頼性が飛躍的に向上することとなる．

【図面の簡単な説明】

第１図は、本発明に係るバースト・タイミング調整回路
の原理ブロック図、第２図は、本発明に係るバースト・タイミング調整回路
の動作を説明するためのフローチャート図、第３図は、本発明に係るバースト・タイミング調整回路
の動作を説明するためのタイムチャート図、第４図は、本発明に係るバースト・タイミング調整回路
の一実施例を示す図、第５図は、従来方式を説明するための図、である。 ■・・・内部バースト・タイミング・パターン発生器、２・・・位相調整器、３・・・ラッチ回路、４・・・ＢＥＲ検出部、５・・・タイミング演算部。図中、同一符号は同一又は相当部分を示す。

Claims

【特許請求の範囲】内部バースト・タイミング・パターンの発生器（１）と
、該内部バースト・タイミング・パターンに対する位相調
整部（２）と、送信側からのバースト調整用パターンを該位相調整部（
２）からの内部バースト・タイミング・パターンをクロ
ックとしてラッチするラッチ回路（３）と、該ラッチ回
路（３）から出力される該バースト調整用パターンのビ
ット・エラー・レートを検出して閾値と比較し該閾値を
越えるまで該位相調整器（２）を遅れ方向又は進み方向
に所定増分づつ順次制御するビット・エラー・レート検
出部（４）と、該ビット・エラー・レート検出部（４）
で該バースト調整用パターンのビット・エラー・レート
が該遅れ方向及び進み方向において閾値を越えたことを
検出したとき、その時の各遅れ位相と進み位相との中間
位相値を該受信側のバースト・タイミングとして出力す
るタイミング演算部（５）と、を備えたことを特徴とす
るバースト・タイミング調整回路。