JP2002055181A - 時計同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 所定時刻でのデータのサンプリングや負荷の
制御などのためにそれぞれ搭載される時計回路１５を同
期させ、複数の監視制御装置１１，１２，１３間で連係
を行わせるための時計同期回路１６において、何れの時
計回路１５の接続／離脱に拘わりなく、簡単な構成で各
時計回路１５間の同期を得るようにする。 【解決手段】 各時計同期回路１６間を相互に接続する
伝送路１４にそれぞれ計時の基準となるクロック信号の
立上がりまたは立下がりの基準タイミングでパルス発生
回路１７がパルスを発生し、レシーバ１９で受信された
他の時計同期回路１６から出力されたパルスと自回路か
ら出力したパルスの進みまたは遅れに対応して、位相制
御回路２０が時計回路１５のクロック信号の位相を制御
する。したがって、各時計回路１５間には、マスターお
よびスレーブの関係がなくなり、簡単な構成で接続され
ている時計回路１５間の同期を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、監視制御装置等の
相互に時計が同期している必要のある装置に関して設け
られ、複数の時計回路間で相互に同期を行わせる時計同
期回路に関する。

【０００２】

【従来の技術】前記監視制御装置では、所定時刻にデー
タをサンプリングしたり、負荷を制御をしたりするため
に、それぞれ時計回路が搭載されている。そして、複数
の監視制御装置間で連係を行わせるためには、相互に時
計を同期させる必要がある。このため、典型的な従来技
術では、図７で示すように、マスターの監視制御装置１
内に組込まれた時計回路２での計時データを、定期的
に、伝送制御回路３によって所定のプロトコルでＬＡＮ
（ローカルエリアネットワーク）４に伝送し、前記ＬＡ
Ｎ４に接続されたスレーブの監視制御装置５，６では、
伝送制御回路７が前記計時データを復元し、内蔵の時計
回路８の計時データを修正するように構成されている。

【０００３】

【発明が解決しようとする課題】上述のような従来技術
では、計時データを伝送するために、データの伝送路で
ある前記ＬＡＮ４が必要であるとともに、その伝送路に
適したプロトコルの伝送制御回路３，７が必要であり、
計時データを伝送するための構成および制御が複雑であ
るという問題がある。また、マスターの時計回路２が停
止すると、スレーブの時計回路８は自走となり、該スレ
ーブの時計回路８間で同期が取れなくなってしまうとい
う問題がある。さらにまた、監視制御装置を追加する度
に、マスターの伝送制御回路３の伝送プログラムを変更
しなければならないという問題もある。

【０００４】なお、電源周期に同期させると、各時計回
路２，８間の同期を得ることができるけれども、停電に
よって同期が乱れる可能性があり、現実的ではない。

【０００５】本発明の目的は、何れの時計回路の接続／
離脱に拘わりなく、簡単な構成で、各時計回路間の同期
を得ることができる時計同期回路を提供することであ
る。

【０００６】

【課題を解決するための手段】本発明の時計同期回路
は、複数の時計回路間で相互に同期を行わせる時計同期
回路であって、各時計同期回路間を相互に接続する伝送
路と、接続された時計回路から、計時の基準となるクロ
ック信号の立上がりまたは立下がりの基準タイミングで
パルスを発生し、前記伝送路に出力するパルス発生回路
と、前記伝送路に他の時計同期回路から出力されたパル
スを受信し、そのパルスに対する自回路から出力したパ
ルスの進みまたは遅れに対応して、前記接続された時計
回路のクロック信号の位相を制御する位相制御回路とを
含むことを特徴とする。

【０００７】上記の構成によれば、各装置に組込まれて
いる時計回路には、それぞれ本発明の時計同期回路が接
続され、該時計同期回路は各時計回路のクロック信号間
の位相を調整することで、計時される時刻を相互に一致
させる。すなわち、パルス発生回路は、計時の基準とな
るクロックまたはそれを分周して得られたクロック信号
の立上がりまたは立下がりの基準タイミングでパルスを
発生し、各時計同期回路間を相互に接続する伝送路に出
力する。したがって、前記伝送路には、各時計同期回路
から、ＯＲ条件でパルスが出力される。

【０００８】このパルスは、位相制御回路で受信され、
自回路から出力したパルスが他の時計同期回路から出力
されたパルスと位相が一致するように、前記時計回路の
クロック信号の位相が、進みまたは遅れ制御され、こう
して時間経過に伴って、各時計同期回路間から出力され
るパルス、すなわち各時計回路のクロック信号の位相が
一致してゆく。

【０００９】したがって、各時計回路間には、マスター
およびスレーブの関係がなく、何れの時計回路の接続／
離脱および何台が接続されているかに拘わりなく、接続
されている時計回路間の同期を得ることができる。ま
た、伝送路はパルスを伝送するだけであるので、簡単な
信号線で、また専用のプロトコル等の伝送に複雑な構成
が必要とならず、クロック信号の立上がりまたは立下が
りの基準タイミングでパルスを発生するパルス発生回路
と、パルス間の位相差に対応して時計回路のクロック信
号の位相を制御する位相制御回路との簡単な構成で実現
することができる。

【００１０】また、本発明の時計同期回路では、前記位
相制御回路は、前記基準タイミングを中心として予め定
める期間の基準ウィンドウおよびその前後の予め定める
期間の隣接ウィンドウを設定するタイミング生成回路
と、前記各ウィンドウ内で受信されたパルスをカウント
するカウンタと、前記カウンタでのカウント値が最も多
いウィンドウが、前記基準ウィンドウであるときには動
作を休止し、前記隣接ウィンドウであるときにはそのウ
ィンドウに前記自回路から出力するパルスが近付いて行
くように、前記接続された時計回路のクロック信号の位
相を進みまたは遅れさせる位相調整回路とを備えて構成
されることを特徴とする。

【００１１】上記の構成によれば、各ウィンドウ間の多
数決で、各時計回路の位相を進めるべきか、または遅れ
させるべきかが判定されるので、同期動作の開始直後
や、多数連動させる場合などでも、速やかに同期させる
ことができる。

【００１２】

【発明の実施の形態】本発明の実施の一形態について、
図１〜図４に基づいて説明すれば、以下のとおりであ
る。

【００１３】図１は、本発明の実施の一形態の同期シス
テムの概略的構成を示すブロック図である。この図１の
例では、複数の監視制御装置１１，１２，１３が、一対
の信号線１４によって相互に接続されて、時計の同期が
取られている。監視制御装置１１内には、図示しない各
種の制御回路や、そのための制御データの入出力回路お
よびマンマシンインタフェイス等を備えて構成されてお
り、制御の基準となる時刻を計時する時計回路１５が組
込まれている。本発明では、この時計回路１５に関連し
て、各監視制御装置１１，１２，１３間で同期を取らせ
る時計同期回路１６が設けられている。監視制御装置１
２，１３には、監視制御装置１１と同様の時計回路１５
および時計同期回路１６が設けられているけれども、図
面の簡略化のために省略している。

【００１４】時計同期回路１６は、時計回路１５から、
その計時の基準となるクロックまたはそれを分周して得
られたクロック信号ＢＣＬＫが入力され、該クロック信
号ＢＣＬＫの立上がりの基準タイミングでパルスＳＤを
発生するパルス発生回路１７と、そのパルスＳＤを前記
信号線１４に出力するドライバ回路１８と、信号線１４
からのパルスＲＤを受信するレシーバ１９と、レシーバ
１９で受信されたパルスＲＤに対するパルス発生回路１
７からのパルスＳＤの進みまたは遅れに対応して時計回
路１５のクロック信号の位相を制御する位相制御回路２
０とを備えて構成されている。

【００１５】図２は、前記パルス発生回路１７および位
相制御回路２０の具体的構成を示すブロック図である。
パルス発生回路１７は、前記クロック信号ＢＣＬＫを１
／２および１／４分周する分周回路２１と、前記クロッ
ク信号ＢＣＬＫの立上がりの基準タイミングで、かつ４
周期毎に、前記パルスＳＤを発生するワンショット回路
２２とを備えて構成される。前記ドライバ回路１８は、
ハイレベルの前記パルスＳＤがベースに与えられ、エミ
ッタが接地され、コレクタが前記信号線１４に接続され
たＮＰＮトランジスタから構成される。したがって、ド
ライバ回路１８から信号線１４に出力されるパルスＲＤ
は、ローレベルとなる。

【００１６】一方、位相制御回路２０は、前記４周期毎
のクロック信号ＢＣＬＫの立上がりの基準タイミングを
中心として、該クロック信号ＢＣＬＫの１周期期間、す
なわち前の立下がりタイミングから次の立下がりタイミ
ングまでの期間を基準ウィンドウＷ０として設定し、前
記基準ウィンドウＷ０の前後のクロック信号ＢＣＬＫの
１周期期間を隣接ウィンドウＷ１，Ｗ２として設定し、
基準ウィンドウＷ０の後の隣接ウィンドウＷ２が終了す
るとリセット信号ＣＬＲを出力するタイミング生成回路
２３と、前記ウィンドウＷ０，Ｗ１，Ｗ２の期間、前記
パルスＲＤをそれぞれカウントするカウンタ２４，２
５，２６と、各カウンタ２４，２５，２６それぞれのカ
ウント値Ｃ０，Ｃ１，Ｃ２に応答して、前記時計回路１
５のクロック信号ＢＣＬＫの位相を進みまたは遅れさせ
る位相調整回路２７とを備えて構成される。

【００１７】図３および図４は、上述のように構成され
る時計同期回路１６の動作を説明するための波形図であ
る。図３（ａ）および図４（ａ）で示すクロック信号Ｂ
ＣＬＫに応答して、パルス発生回路１７は、該クロック
信号ＢＣＬＫの４周期毎の立上がりを基準タイミングと
して、図３（ｃ）および図４（ｃ）において参照符Ｐ１
で示すようにパルスＳＤを発生する。これによって、ド
ライバ回路１８は、信号線１４に、図３（ｄ）および図
４（ｄ）において参照符Ｐ１１で示すようにローレベル
のパルスＲＤを出力する。

【００１８】一方、位相制御回路２０のタイミング生成
回路２３は、前記クロック信号ＢＣＬＫならびにその１
／２分周信号および１／４分周信号を用いて、図３
（ｂ）および図４（ｂ）で示すようにウィンドウＷ０，
Ｗ１，Ｗ２を設定する。レシーバ１９で受信されたパル
スＲＤが総て前記基準ウィンドウＷ０内であるとき、お
よび隣接ウィンドウＷ１，Ｗ２内のパルス数Ｃ１，Ｃ２
よりも基準ウィンドウＷ０内のパルス数Ｃ０が大きい場
合には、位相調整回路２７は、前記時計回路１５へ進み
または遅れを表す信号を出力することはない。

【００１９】これに対して、隣接ウィンドウＷ１内のパ
ルス数Ｃ１が隣接ウィンドウＷ２内のパルス数Ｃ２より
も大きく、かつ基準ウィンドウＷ０内のパルス数Ｃ０以
上である場合には、位相調整回路２７は、前記時計回路
１５へ、図３（ｅ）で示す進みを表す信号は出力せず、
図３（ｆ）で示すように遅れを表す信号を出力する（図
３では、図面の簡略化のために、図３（ｄ）において参
照符Ｐ１２で示す隣接ウィンドウＷ１内のパルス１個の
みを示し、隣接ウィンドウＷ２内のパルスは０としてい
る）。これに応答して、時計回路１５のクロック信号Ｂ
ＣＬＫの周期Ｔ１が、図３（ａ）において破線から実線
で示すように短縮され、進み制御が行われる。短縮され
る割合は、たとえば、通常の周期Ｔ０に対して、Ｔ１＝
０．９９９×Ｔ０である。

【００２０】これによって、パルスＳＤも図３（ｃ）に
おいて参照符Ｐ１ａで示すように出力されるべきとこ
ろ、参照符Ｐ１ｂで示すように０．００１×Ｔ０だけ速
く出力される。したがって、図３（ｄ）において参照符
Ｐ１１ｂで示す前記パルスＳＤによるパルスＲＤは、参
照符Ｐ１２ａで示す他の時計同期回路からのパルスＲＤ
に近付いて行くことになる。

【００２１】一方、隣接ウィンドウＷ２内のパルス数Ｃ
２が隣接ウィンドウＷ１内のパルス数Ｃ１よりも大き
く、かつ基準ウィンドウＷ０内のパルス数Ｃ０以上であ
る場合には、位相調整回路２７は、前記時計回路１５
へ、図４（ｆ）で示す遅れを表す信号は出力せず、図４
（ｅ）で示すように進みを表す信号を出力する（図４で
は、前記図３と同様に、図４（ｄ）において参照符Ｐ１
３で示す隣接ウィンドウＷ２内のパルス１個のみを示
し、隣接ウィンドウＷ１内のパルスは０としている）。
これに応答して、時計回路１５のクロック信号ＢＣＬＫ
の周期Ｔ２が、図４（ａ）において破線から実線で示す
ように伸長され、遅れ制御が行われる。伸長される割合
は、たとえば、通常の周期Ｔ０に対して、Ｔ２＝１．０
０１×Ｔ０である。

【００２２】これによって、パルスＳＤも図４（ｃ）に
おいて参照符Ｐ１ａで示すように出力されるべきとこ
ろ、参照符Ｐ１ｃで示すように０．００１×Ｔ０だけ遅
く出力される。したがって、図４（ｄ）において参照符
Ｐ１１ｃで示す前記パルスＳＤによるパルスＲＤは、参
照符Ｐ１３ａで示す他の時計同期回路からのパルスＲＤ
に近付いて行くことになる。

【００２３】すなわち、各カウンタ２４，２５，２６の
カウント値Ｃ０，Ｃ１，Ｃ２に対して、位相調整回路２
７による時計回路１５の制御は、表１で示すようにな
る。

【００２４】

【表１】

【００２５】なお、何れのウィンドウＷ０，Ｗ１，Ｗ２
にも他装置のパルスが検出されないとき、すなわちウィ
ンドウＷ４にパルスが存在するときには、時計回路１５
は自走となるけれども、或る程度時間が経過すれば何れ
かの隣接ウィンドウＷ１，Ｗ２にパルスが検出されるこ
とになり、上述の動作に移る。

【００２６】このように本発明に従う時計同期回路１６
では、各時計同期回路１６間を接続する信号線１４にＯ
Ｒ条件でパルスＲＤを出力し、自回路から出力したパル
スＲＤが他の時計同期回路１６から出力されたパルスＲ
Ｄと位相が一致するように、対応する時計回路１５のク
ロック信号ＢＣＬＫの位相を進みまたは遅れ制御するの
で、各時計回路１５間には、マスターおよびスレーブの
関係がなく、何れの時計回路１５の接続／離脱および何
台が接続されているかに拘わりなく、接続されている時
計回路１５間の同期を得ることができる。

【００２７】また、信号線１４はパルスＲＤを伝送する
だけであるので、簡単な信号線で実現することができ
る、たとえば同じ機械室内に設置される監視制御装置１
１，１２，１３間に配設されている一対の予備の信号等
を使用することができる。さらにまた、専用のプロトコ
ル等の伝送に複雑な構成が必要とならず、クロック信号
の立上がりまたは立下がりの基準タイミングでパルスを
発生するパルス発生回路と、パルス間の位相差に対応し
て時計回路のクロック信号の位相を制御する位相制御回
路との簡単な構成で実現することができる。

【００２８】また、基準タイミングを中心として予め定
める期間の基準ウィンドウＷ０およびその前後の予め定
める期間の隣接ウィンドウＷ１，Ｗ２を設定し、各ウィ
ンドウＷ０，Ｗ１，Ｗ２内で受信されたパルスＲＤのカ
ウント値Ｃ０，Ｃ１，Ｃ２が最も多いウィンドウが、前
記基準ウィンドウＷ０であるときには動作を休止し、前
記隣接ウィンドウＷ１，Ｗ２であるときにはそのウィン
ドウＷ１，Ｗ２に自回路から出力するパルスＲＤが近付
いて行くように、すなわち各ウィンドウＷ０，Ｗ１，Ｗ
２間の多数決で、各時計回路の位相を進めるべきか、ま
たは遅れさせるべきかを判定するので、同期動作の開始
直後や、多数連動させる場合などでも、速やかに同期さ
せることができる。

【００２９】本発明の実施の他の形態について、図５に
基づいて説明すれば、以下のとおりである。

【００３０】図５は、本発明の実施の他の形態の同期シ
ステムの概略的構成を示すブロック図である。このシス
テムは前述の図１で示すシステムに類似し、対応する部
分には同一の参照符号を付して、その説明を省略する。
このシステムでは、複数の監視制御装置１１ａ，１２
ａ，１３ａが、ループ状の光ファイバ３１によって相互
に接続されて、時計の同期が取られている。このため、
時計同期回路１６ａには、前記ドライバ回路１８および
レシーバ１９にそれぞれ代えて、光出力回路３２および
光受信回路３３が設けられている。

【００３１】前記光出力回路３２からの光パルスは結合
器３４を介して光ファイバ３１へ出力され、光ファイバ
３１からの光パルスは分光器３５を介して前記光受信回
路３３へ導入される。このように構成することによっ
て、光パルスで各監視制御装置１１ａ，１２ａ，１３ａ
間の同期を取ることができる。

【００３２】本発明の実施のさらに他の形態について、
図６に基づいて説明すれば、以下のとおりである。

【００３３】図６は、本発明の実施のさらに他の形態の
同期システムの概略的構成を示すブロック図である。こ
のシステムは前述の図１で示すシステムに類似し、対応
する部分には同一の参照符号を付して、その説明を省略
する。このシステムでは、複数の監視制御装置１１ｂ，
１２ｂ，１３ｂが、無線通信によって相互に接続され
て、時計の同期が取られている。このため、時計同期回
路１６ｂには、前記ドライバ回路１８およびレシーバ１
９にそれぞれ代えて、無線出力回路４１および無線受信
回路４２が設けられている。

【００３４】

【発明の効果】本発明の時計同期回路は、以上のよう
に、複数の時計回路間で相互に同期を行わせる時計同期
回路であって、計時の基準となるクロック信号の立上が
りまたは立下がりの基準タイミングで伝送路にパルスを
出力するようにし、自回路から出力したパルスが他の時
計同期回路から出力されたパルスと位相が一致するよう
に、前記時計回路のクロック信号の位相を進みまたは遅
れ制御する。

【００３５】それゆえ、各時計回路間には、マスターお
よびスレーブの関係がなくなり、何れの時計回路の接続
／離脱および何台が接続されているかに拘わりなく、接
続されている時計回路間の同期を得ることができる。ま
た、伝送路はパルスを伝送するだけであるので、簡単な
信号線で、また専用のプロトコル等の伝送に複雑な構成
も必要とならず、クロック信号の立上がりまたは立下が
りの基準タイミングでパルスを発生するパルス発生回路
と、パルス間の位相差に対応して時計回路のクロック信
号の位相を制御する位相制御回路との簡単な構成で実現
することができる。

【００３６】また、本発明の時計同期回路は、以上のよ
うに、位相制御回路を、前記基準タイミングを中心とし
て予め定める期間の基準ウィンドウおよびその前後の予
め定める期間の隣接ウィンドウを設定するタイミング生
成回路と、前記各ウィンドウ内で受信されたパルスをカ
ウントするカウンタと、前記カウンタでのカウント値が
最も多いウィンドウが、前記基準ウィンドウであるとき
には動作を休止し、前記隣接ウィンドウであるときには
そのウィンドウに前記自回路から出力するパルスが近付
いて行くように、前記接続された時計回路のクロック信
号の位相を進みまたは遅れさせる位相調整回路とを備え
て構成し、各ウィンドウ間の多数決で、各時計回路の位
相を進めるべきか、または遅れさせるべきかを判定す
る。

【００３７】それゆえ、同期動作の開始直後や、多数連
動させる場合などでも、速やかに同期させることができ
る。

【図面の簡単な説明】

【図１】本発明の実施の一形態の同期システムの概略的
構成を示すブロック図である。

【図２】図１の同期システムにおけるパルス発生回路お
よび位相制御回路の具体的構成を示すブロック図であ
る。

【図３】図２で示す時計同期回路の動作を説明するため
の波形図である。

【図４】図２で示す時計同期回路の動作を説明するため
の波形図である。

【図５】本発明の実施の他の形態の同期システムの概略
的構成を示すブロック図である。

【図６】本発明の実施のさらに他の形態の同期システム
の概略的構成を示すブロック図である。

【図７】典型的な従来技術の同期システムの概略的構成
を示すブロック図である。

【符号の説明】

１１，１２，１３ 監視制御装置 １１ａ，１２ａ，１３ａ 監視制御装置 １１ｂ，１２ｂ，１３ｂ 監視制御装置 １４ 信号線（伝送路） １５ 時計回路 １６，１６ａ，１６ｂ 時計同期回路 １７ パルス発生回路 １８ ドライバ回路 １９ レシーバ ２０ 位相制御回路 ２１ 分周回路 ２２ ワンショット回路 ２３ タイミング生成回路 ２４，２５，２６ カウンタ ２７ 位相調整回路 ３１ 光ファイバ（伝送路） ３２ 光出力回路 ３３ 光受信回路 ３４ 結合器 ３５ 分光器 ４１ 無線出力回路 ４２ 無線受信回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数の時計回路間で相互に同期を行わせる
   時計同期回路であって、 各時計同期回路間を相互に接続する伝送路と、 接続された時計回路から、計時の基準となるクロック信
   号の立上がりまたは立下がりの基準タイミングでパルス
   を発生し、前記伝送路に出力するパルス発生回路と、 前記伝送路に他の時計同期回路から出力されたパルスを
   受信し、そのパルスに対する自回路から出力したパルス
   の進みまたは遅れに対応して、前記接続された時計回路
   のクロック信号の位相を制御する位相制御回路とを含む
   ことを特徴とする時計同期回路。
2. 【請求項２】前記位相制御回路は、 前記基準タイミングを中心として予め定める期間の基準
   ウィンドウおよびその前後の予め定める期間の隣接ウィ
   ンドウを設定するタイミング生成回路と、 前記各ウィンドウ内で受信されたパルスをカウントする
   カウンタと、 前記カウンタでのカウント値が最も多いウィンドウが、
   前記基準ウィンドウであるときには動作を休止し、前記
   隣接ウィンドウであるときにはそのウィンドウに前記自
   回路から出力するパルスが近付いて行くように、前記接
   続された時計回路のクロック信号の位相を進みまたは遅
   れさせる位相調整回路とを備えて構成されることを特徴
   とする請求項１記載の時計同期回路。