CN110045372A - 超宽带脉冲信号发射装置及超宽带脉冲雷达系统 - Google Patents

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Abstract

本发明涉及一种超宽带脉冲信号发射装置及超宽带脉冲雷达系统，所述超宽带脉冲信号发射装置包括脉冲信号产生模块，用于产生具有一定单脉冲数目的超宽带脉冲信号；驱动模块，用于对所述超宽带脉冲信号进行信号放大；功率放大模块，用于对经信号放大的所述超宽带脉冲信号进行功率放大，以产生发射信号；开关控制模块，用于控制所述驱动模块和所述功率放大模块在预设时段内关断。该超宽带脉冲信号发射装置采用全数字逻辑电路实现的超宽带脉冲信号产生电路，其只在工作过程中产生瞬态功耗，无直流功耗，能够显著降低系统功耗。

Description

超宽带脉冲信号发射装置及超宽带脉冲雷达系统
技术领域
本发明属于电子电路技术领域，具体涉及一种超宽带脉冲信号发射装置及一种超宽带脉冲雷达系统。
背景技术
超宽带脉冲雷达是一种工作于纳秒级脉冲体制下的时域成像探测系统，其在实现短距离高精度测距定位、非接触式医疗监测、穿墙探测等领域具有广泛应用。CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)技术的应用能够显著降低超宽带脉冲雷达的体积和功耗，满足便携式、长续航时间的特性需求，得到更多人的关注。
一般来说，应用于穿墙探测等的超宽带脉冲雷达，其发射功率要求较大，一般在15dBm以上。为实现高的发射功率，考虑到功率放大器的功率附加效率，需要功耗非常大的功率放大器，从而增加了系统功耗。通常，针对功率放大器进行优化，提升其工作效率的方式对降低整体系统功耗而言效果非常有限。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种超宽带脉冲信号发射装置及一种超宽带脉冲雷达系统。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种超宽带脉冲信号发射装置，包括：
脉冲信号产生模块，用于产生具有一定单脉冲数目的超宽带脉冲信号；
驱动模块，用于对所述超宽带脉冲信号进行信号放大；
功率放大模块，用于对经信号放大的所述超宽带脉冲信号进行功率放大，以产生发射信号；
开关控制模块，用于控制所述驱动模块和所述功率放大模块在预设时段内关断。
在本发明的一个实施例中，还包括译码器模块，连接所述脉冲信号产生模块，用于确定形成所述超宽带脉冲信号的单脉冲数目。
在本发明的一个实施例中，还包括信号发射模块，用于发射所述发射信号。
在本发明的一个实施例中，所述脉冲信号产生模块包括延时链子模块、单脉冲产生子模块和脉冲组合子模块，其中，
所述延时链子模块包括依次连接的N个延时单元，用于产生N个延时信号；
所述单脉冲产生子模块包括与所述N个延时单元一一对应连接的N个单脉冲产生单元，用于根据所述N个延时信号产生N个单脉冲信号；
所述脉冲组合子模块分别连接所述N个脉冲产生单元的输出端，用于对所述N个单脉冲信号进行拼接，以形成所述超宽带脉冲信号。
在本发明的一个实施例中，所述延时单元包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第一反相器、第二反相器、第三反相器和第四反向器，其中，
所述第一PMOS管的源极连接电源端，所述第一PMOS管的栅极作为所述延时单元的第一输入端以输入触发信号，所述第一PMOS管的漏极连接所述第一反相器的输入端；所述第一NMOS管的源极连接所述第一反相器的输入端，所述第一NMOS管的漏极连接所述第二NMOS管的源极；所述第一NMOS管的栅极作为所述延时单元的第二输入端以输入电压控制信号；所述第二NMOS管的栅极连接所述第一PMOS管的栅极，所述第二NMOS管的漏极连接接地端；
所述第一反相器、所述第二反相器和所述第三反相器依次串联在所述第一NMOS管的源极与所述延时单元的第一输出端之间；所述第二PMOS管的栅极连接接地端，所述第二PMOS管的源极连接所述第一反相器的输出端，所述第二PMOS管的漏极连接所述第四反向器的输入端；所述第三NMOS管的栅极连接电源端，所述第三NMOS管的源极连接所述第四反向器的输入端，所述第三NMOS管的漏极连接所述第一反相器的输出端，所述第四反向器的输出端作为所述延时单元的第二输出端。
在本发明的一个实施例中，所述单脉冲产生单元包括三输入与非门、第三PMOS管、第四NMOS管、第五反相器、第六反相器和第七反相器，其中，
所述三输入与非门的第一输入端连接所述译码器模块，所述三输入与非门的第二输入端连接相应所述延时单元的第一输出端，所述三输入与非门的第三输入端连接相应所述延时单元的第二输出端；
所述第三PMOS管的栅极连接接地端，所述第三PMOS管的源极连接所述三输入与非门的输出端，所述第三PMOS管的漏极连接所述第五反相器的输入端，所述第五反相器的输出端作为所述脉冲产生单元的第一输出端；
所述第四NMOS管的栅极连接电源端，所述第四NMOS管的漏极连接所述三输入与非门的输出端，所述第四NMOS管的源极连接所述第五反相器的输入端；
所述第六反相器的输入端连接所述三输入与非门的输出端，所述第六反相器的输出端连接所述第七反相器的输入端，所述第七反相器的输出端作为所述脉冲产生单元的第二输出端。
在本发明的一个实施例中，所述脉冲组合子模块包括所述第四PMOS管、所述第五PMOS管、所述第六PMOS管、所述第七PMOS管、所述第五NMOS管、所述第六NMOS管、所述第七NMOS管、所述第八NMOS，其中，
所述第四PMOS管、所述第五PMOS管、所述第六PMOS管、所述第七PMOS管、所述第五NMOS管、所述第六NMOS管、所述第七NMOS管和所述第八NMOS管的栅极均连接相应所述脉冲产生单元的输出端；
所述第四PMOS管、所述第五PMOS管所述第六PMOS管和所述第七PMOS管的源极均连接电源端；
所述第四PMOS管的漏极连接所述第五NMOS管的源极；所述第五PMOS管的漏极连接所述第六NMOS管的源极；所述第六PMOS管的漏极连接所述第七NMOS管的源极；所述第七PMOS管的漏极连接所述第八NMOS管的源极；
所述第五NMOS管、所述第六NMOS管、所述第七NMOS管和所述第八NMOS管的漏极均连接接地端；
所述第五NMOS管、所述第六NMOS管、所述第七NMOS管和所述第八NMOS管的源极相互连接且作为所述脉冲组合子模块的输出端。
在本发明的一个实施例中，所述驱动模块包括第八PMOS管、第九PMOS管第十PMOS管、第十一PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第一电阻、第二电阻、第三电阻、第一电容和第二电容，其中，
所述第一电容、所述第一电阻、所述第二电阻、所述第三电阻和所述第二电阻串联在所述驱动模块的输入端与输出端之间；
第八PMOS管的栅极连接所述开关控制模块的正向输出端，第八PMOS管的源极连接电源端，第八PMOS管的漏极连接第九PMOS管的源极；
第九PMOS管的栅极连接在所述第一电容与第一电阻之间的节点处，第九PMOS管的漏极连接在所述第一电阻与第二电阻之间的节点处；
所述第十PMOS管的栅极连接在所述第一电阻与第二电阻之间的节点处，所述第十PMOS管的源极连接在所述第八PMOS管的漏极，所述第十PMOS管的漏极连接在所述第二电阻与所述第三电阻之间的节点处；
所述第十一PMOS管的栅极连接在所述第二电阻与所述第三电阻之间的节点处，所述第十一PMOS管的源极连接在所述第八PMOS管的漏极，所述第十一PMOS管的漏极连接在所述第三电阻与所述第二电容之间；
所述第十二NMOS管的栅极连接所述开关控制模块的反向输出端，所述第十二NMOS管的漏极连接接地端；
所述第九NMOS管的栅极连接在所述第一电容与第一电阻之间的节点处，所述第九NMOS管的源极连接在所述第一电阻与第二电阻之间的节点处，所述第九NMOS管的漏极连接所述第十二NMOS管的源极；
所述第十NMOS管的栅极连接在所述第一电阻与所述第二电阻之间的节点处，所述第十NMOS管的源极连接在所述第二电阻与所述第三电阻之间的节点处，所述第十NMOS管的漏极连接所述第十二NMOS管的源极；
所述第十一NMOS管的栅极连接在所述第二电阻与所述第三电阻之间的节点处，所述第十一NMOS管的源极连接在所述第三电阻与所述第二电容之间，所述第十一NMOS管的连接所述第十二NMOS管的源极。
本发明的另一方面提供了一种超宽带脉冲雷达系统，包括：超宽带脉冲信号接收装置，以及上述实施例中任一项所述的超宽带脉冲信号发射装置。
与现有技术相比，本发明的有益效果在于：
1、本发明的超宽带脉冲信号发射装置采用全数字逻辑电路实现的超宽带脉冲信号产生电路，其只在工作过程中产生瞬态功耗，无直流功耗，能够显著降低系统功耗。
2、本发明的超宽带脉冲信号发射装置在开关控制模块的控制下，驱动模块和功率放大模块在重频周期内很大一部分时间内处于关断状态，在关断条件下，整个系统除了偏置电路，其它模块都不消耗功耗，能够显著降低系统功耗。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是本发明实施例提供的一种超宽带脉冲信号发射装置的模块图；
图2是本发明实施例提供的另一种超宽带脉冲信号发射装置的模块图；
图3是本发明实施例提供的一种超宽带脉冲信号发射装置的控制信号时序图；
图4是本发明实施例提供的一种脉冲信号产生模块的结构示意框图；
图5是本发明实施例提供的一种延时链子模块的结构示意图；
图6是本发明实施例提供的一种延时单元的电路图；
图7是本发明实施例提供的一种延时链子模块的逻辑时序图；
图8是本发明实施例提供的一种单脉冲产生单元的电路图；
图9是本发明实施例提供的一种单脉冲产生单元的逻辑时序图；
图10是本发明实施例提供的一种脉冲组合子模块的电路图；
图11是本发明实施例提供的一种驱动模块的电路图；
图12是本发明实施例提供的一种功率放大模块的电路图；
图13是本发明实施例提供的一种偏置电压产生电路的电路图；
图14是本发明实施例提供的一种超宽带脉冲信号发射装置的输出波形。
具体实施方式
下面结合具体实施例对本发明内容做进一步的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1是本发明实施例提供的一种超宽带脉冲信号发射装置的模块图。本实施例的超宽带脉冲信号发射装置包括脉冲信号产生模块1、驱动模块2、功率放大模块3和开关控制模块4，其中，脉冲信号产生模块1用于产生具有一定单脉冲数目的超宽带脉冲信号；驱动模块2用于对超宽带脉冲信号进行信号放大；功率放大模块3用于对经信号放大的超宽带脉冲信号进行功率放大，以产生发射信号；开关控制模块4用于控制驱动模块2和功率放大模块3在预设时段内关断。
进一步地，请参见图2，图2是本发明实施例提供的另一种超宽带脉冲信号发射装置的模块图。在本实施例中，所述超宽带脉冲信号发射装置还可以包括译码器模块5，其连接脉冲信号产生模块1，用于确定形成超宽带脉冲信号的单脉冲数目。
具体地，译码器模块5为2-4译码器，包括两个输入端和四个输出端，其用于输入单脉冲信号控制信号B1B0，以控制形成超宽带脉冲信号的单脉冲数目。
进一步地，所述超宽带脉冲信号发射装置还包括信号发射模块6，用于发射由功率放大模块3产生的发射信号。在本实施例中，信号发射模块6为天线。
本实施例的超宽带脉冲信号发射装置在工作过程中，向脉冲信号产生模块1提供触发信号Trigger和电压控制信号VC。在外部触发信号Trigger的触发下，同时在所述2-4译码器的控制下，产生具有一定单脉冲数目的超宽带脉冲信号。例如，假设所述2-4译码器的输入信号B1B0为2’b00(表示输入信号为两位二进制信号00)时，其输出信号为4’b0001(表示输出信号为四位二进制信号0001)，此时表示即将形成的超宽带脉冲信号包含单脉冲数目为2；假设所述2-4译码器的输入信号B1B0为2’b01(表示输入信号为两位二进制信号01)时，其输出信号为4’b0011(表示输出信号为四位二进制信号0011)，此时表示即将形成的超宽带脉冲信号包含单脉冲数目为4；假设所述2-4译码器的输入信号B1B0为2’b11(表示两位二进制信号11)时，其输出信号为4’b1111(表示四位二进制信号1111)，此时表示即将形成的超宽带脉冲信号包含单脉冲数目为8。由此，通过所述2-4译码器的输入信号B1B0，可以控制形成超宽带脉冲信号的单脉冲数目。此外，在脉冲信号产生模块1上还输入电压控制信号VC，电压控制信号VC用于控制所产生的单脉冲信号的脉宽。综上，整体超宽带脉冲信号的宽度可由所述2-4译码器的输入信号B1B0和电压控制信号VC共同控制。
开关控制模块4能够产生开关控制信号SW，当开关控制信号SW为低电平时，驱动模块2和功率放大模块3处于关断状态，当开关控制信号SW为高电平时，驱动模块2和功率放大模块3处于导通状态。
请参见图3，图3是本发明实施例提供的一种超宽带脉冲信号发射装置的控制信号时序图。首先，根据需要确定外部电压控制信号VC和单脉冲数目控制信号B1B0；在触发信号Trigger转变为高电平之前，开关控制信号SW会提前T2时间转变为高电平，这是因为驱动模块2和功率放大模块3的电路建立需要一定时间，在T2时间内，驱动模块2和功率放大模块3要求能够建立至正常工作状态。而后，触发信号Trigger从低电平跳转至高电平，触发脉冲信号产生模块1产生超宽带脉冲信号，其中，触发信号Trigger信号维持为高电平的时间T1，要求大于超宽带脉冲信号的脉冲宽度。随后，产生的超宽带脉冲信号被送至已经建立至正常工作状态的驱动模块2和功率放大模块3，并通过信号发射模块6例如天线发射出去。在Trigger信号从高电平转换为低电平之后，经过T3时间，开关控制信号SW从高电平转换为低电平，将驱动模块2和功率放大模块3关断，以降低系统功耗。通常，在T1时间内，超宽带脉冲信号就已经通过天线发射出去，T3>0即可满足要求。因此，如图3所示，开关控制信号SW维持高电平的时间T0＝T1+T2+T3。此外，图3中的输出信号VOUT为经过驱动模块2和功率放大模块3滤波放大后的最终波形。
进一步地，Tprf表示脉冲发射重频周期，即每隔Tprf时间，开关控制信号SW和触发信号Trigger信号从低电平至高电平跳变一次，完成一次脉冲信号的产生与发射。在本实施例中，T0最小为5ns，在该时间段内能够实现脉冲信号的产生与发射。脉冲发射重频周期Tprf取决于实际应用需求，由于此时T0一定，即驱动模块2和功率放大模块3导通时间是一定的，则Tprf越大，系统平均功耗越低。通常情况下，Tprf远大于T0，因此使得控制驱动模块2和功率放大模块3在一定时段内关断，能够显著降低功耗。在本实施例中，所述预设时段即开关控制信号SW为低电平的时段。
本发明的超宽带脉冲信号发射装置在开关控制模块的控制下，驱动电路和功率放大电路在重频周期内很大一部分时间内处于关断状态，从而显著降低了整个系统的功耗。
实施例二
在上述实施例的基础上，本实施例对所述超宽带脉冲信号发射装置的电路结构进行详细描述。请参见图4，图4是本发明实施例提供的一种脉冲信号产生模块的结构示意框图。本实施例的脉冲信号产生模块1包括延时链子模块11、单脉冲产生子模块12和脉冲组合子模块13，其中，延时链子模块11包括依次连接的N个延时单元111，用于产生N个延时信号；单脉冲产生子模块12包括与N个延时单元111一一对应连接的N个单脉冲产生单元121，用于根据N个延时信号产生N个单脉冲信号；脉冲组合子模块13分别连接N个脉冲产生单元121的输出端，用于对N个单脉冲信号进行拼接，以形成超宽带脉冲信号，其中，N≥2。
具体地，请参见图5和图6，图5是本发明实施例提供的一种延时链子模块的结构示意图；图6是本发明实施例提供的一种延时单元的电路图。延时链子模块11包括依次连接的N个延时单元111，每个延时单元111用于产生一个延时信号以及所述延时信号的反相信号。
如图5所示，在本实施例中，延时链子模块11由8个延时单元111级联而成，其在外部触发信号Trigger的触发下，以一定延迟时间对Trigger信号进行移相，共产生八个延时信号VR1-VR8，同时生成所述八个延时信号VR1-VR8的反相信号VF1-VF8，其中，延迟时间由外部电压控制信号VC调节。
具体地，请参见图6，延时单元111包括第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一反相器INV1、第二反相器INV2、第三反相器INV3和第四反向器INV4，其中，第一PMOS管MP1的源极连接电源端VDD，第一PMOS管MP1的栅极作为延时单元111的第一输入端以输入触发信号，第一PMOS管MP1的漏极连接第一反相器INV1的输入端；第一NMOS管MN1的源极连接第一反相器INV1的输入端，第一NMOS管MN1的漏极连接第二NMOS管MN2的源极；第一NMOS管MN1的栅极作为延时单元111的第二输入端以输入电压控制信号VC；第二NMOS管MN2的栅极连接第一PMOS管MP1的栅极，第二NMOS管MN2的漏极连接接地端GND；第一反相器INV1、第二反相器INV2和第三反相器INV3依次串联在第一NMOS管MN1的源极与延时单元111的第一输出端之间；第二PMOS管MP2的栅极连接接地端GND，第二PMOS管MP2的源极连接第一反相器INV1的输出端，第二PMOS管MP2的漏极连接第四反向器INV4的输入端；第三NMOS管MN3的栅极连接电源端GND，第三NMOS管MN3的源极连接第四反向器INV4的输入端，第三NMOS管MN3的漏极连接第一反相器INV1的输出端，第四反向器INV4的输出端作为延时单元111的第二输出端。
如上所述，延时链子模块11由8个相同的延时单元111级联而成。所述延时链子模块11中的第一个延时单元111的输入端输入外部触发信号VR0＝Trigger。此后，前一个延时单元中的输出信号VR[i-1]连接至后一个延时单元中的第一PMOS管MP1和第一NMOS管MN1，其中i＝1,2…7，以一定延迟时间对Trigger信号进行移相，共产生八个延时信号VR1-VR8。当VR[i-1]信号从低电平跳转至高电平时，X点电位从高电平，通过第一NMOS管MN1和第二NMOS管MN2放电至低电平，其中放电时间由第二NMOS管MN2的栅压，即外接电压控制信号VC控制，然后经过三级反相器(第一反相器INV1、第二反相器INV2和第三反相器INV3)产生VRi信号，另一路通过两级反相器(第一反相器INV1和第四反相器INV4)以及由第二PMOS管MP2和第三NMOS管MN3构成的传输门生成与VRi信号反相的信号VFi。
也就是说，VRi信号即为VR[i-1]通过延时单元111之后的延时信号，该延迟时间为X点放电时间和三级反相器延迟时间之和，由外部电压控制信号VC决定。在本实施例中使用了8个延时单元111，会生成相应8个延时信号。随后，在触发信号Trigger从高电平跳转至低电平后，第一NMOS管MN1关断，且第一PMOS管MP1导通，对节点X充电至高电平，实现复位。请参见图7，图7是本发明实施例提供的一种延时链子模块的逻辑时序图，其中，T4表示每个延时单元111的延迟时间，即每个延时单元111均延时T4，且T4的时长由外部电压控制信号VC控制。
值得注意的是，在其他实施例中，延时链子模块11还可以包括其他数量的延时单元111，以产生其他数目的延时信号，其连接关系与工作原理与上述情况相同，这里不再赘述。
进一步地，在本实施例中，单脉冲产生子模块12由8个相同的单脉冲产生单元121构成。如上所述，所述2-4译码器包括四个输出端，分别命名为P1、P2、P3和P4。在此，所述2-4译码器的第一输出端P1同时连接第一单脉冲产生单元的输入端PN1和第二单脉冲产生单元的输入端PN2；所述2-4译码器的第一输出端P2连接第三单脉冲产生单元的输入端PN3和第四单脉冲产生单元的输入端PN4；所述2-4译码器的第三输出端P3连接第五单脉冲产生单元的输入端PN5和第六单脉冲产生单元的输入端PN6；所述2-4译码器的第四输出端P4连接第七单脉冲产生单元的输入端PN7和第八单脉冲产生单元的输入端PN8，从而实现对8个单脉冲产生单元121的控制。在译码器输出端使能的情况下，延时单元输入信号VR[i-1]以及本级输出信号VF[i]相与非，从而实现单脉冲信号的产生。在所述2-4译码器输出信号的控制下，产生的单脉冲数目可以从2、4、6和8变化。
请参见图8，图8是本发明实施例提供的一种单脉冲产生单元的电路图，单脉冲产生单元121包括三输入与非门NAND、第三PMOS管MP3、第四NMOS管MN4、第五反相器INV5、第六反相器INV6和第七反相器INV7，其中，三输入与非门NAND的第一输入端连接译码器模块5，三输入与非门NAND的第二输入端连接相应延时单元111的第一输出端，三输入与非门NAND的第三输入端连接相应延时单元111的第二输出端；第三PMOS管MP3的栅极连接接地端GND，第三PMOS管MP3的源极连接三输入与非门NAND的输出端，第三PMOS管MP3的漏极连接第五反相器INV5的输入端，第五反相器INV5的输出端作为脉冲产生单元121的第一输出端；第四NMOS管MN4的栅极连接电源端VDD，第四NMOS管MN4的漏极连接三输入与非门NAND的输出端，第四NMOS管MN4的源极连接第五反相器INV5的输入端；第六反相器INV6的输入端连接三输入与非门NAND的输出端，第六反相器INV6的输出端连接第七反相器INV7的输入端，第七反相器INV7的输出端作为脉冲产生单元121的第二输出端。
请参见图9，图9是本发明实施例提供的一种单脉冲产生单元的逻辑时序图。如上所述，在本实施例中，单脉冲产生子模块12由8个相同的单脉冲产生单元121构成。单脉冲信号的产生主要是通过三输入与非门NAND实现的。三输入与非门NAND有三个输入端口，分别是PN[i]，VR[i-1]和VF[i]。如上所述，所述2-4译码器包括四个输出端，分别命名为P1、P2、P3和P4。在此，所述2-4译码器的第一输出端P1同时连接第一单脉冲产生单元的输入端PN1和第二单脉冲产生单元的输入端PN2；所述2-4译码器的第一输出端P2连接第三单脉冲产生单元的输入端PN3和第四单脉冲产生单元的输入端PN4；所述2-4译码器的第三输出端P3连接第五单脉冲产生单元的输入端PN5和第六单脉冲产生单元的输入端PN6；所述2-4译码器的第四输出端P4连接第七单脉冲产生单元的输入端PN7和第八单脉冲产生单元的输入端PN8，从而实现对8个单脉冲产生单元121的控制。例如，当2-4译码器输入端输入信号B1B0＝2’b00时，所述2-4译码器的输出信号为4’b0001(表示四位二进制信号0001)，则8个相同的单脉冲产生单元121的相应输出信号为8’b0000 0011，此时对应前2个单脉冲产生单元正常工作，其余单脉冲产生单元输出保持不变，即最终输出2个单脉冲。当2-4译码器输入端输入信号B1B0＝2’b01时，所述2-4译码器的输出信号为4’b0011，则8个相同的单脉冲产生单元121的相应输出信号为8’b0000 1111，对应前4个单脉冲产生单元正常工作，其余单脉冲产生单元输出保持不变，最终输出4个单脉冲。当2-4译码器输入端输入信号B1B0＝2’b10时，所述2-4译码器的输出信号为4’b0111，则8个相同的单脉冲产生单元121的相应输出信号为8’b0011 1111，对应前6个单脉冲产生逻辑单元正常工作，其余单脉冲产生单元输出保持不变，最终输出6个单脉冲。当2-4译码器输入端输入信号B1B0＝2’b11时，所述2-4译码器的输出信号为4’b1111，则8个相同的单脉冲产生单元121的相应输出信号为8’b1111 1111，所有单脉冲产生单元都正常工作，最终输出8个单脉冲。
此外，值得注意的是，在单脉冲产生单元121正常工作的情况下，即PNi的输入为高电平时，三输入与非门NAND的输出只与另外两个输入信号VR[i-1]和VFi相关。参见图7，在VR[i-1]从低电平跳转至高电平后，经过T4时间，VFi才从高电平跳转至低电平。在T4时间内，三输入与非门NAND的三个输入信号PNi，VR[i-1]和VFi都为高电平，三输入与非门NAND的输出为低电平，低电平持续时间为T4，其余时间内维持为高电平输出。经后续反相器和MOS管，即可输出高电平持续T4时间的窄脉冲信号S[i]以及其反相信号SNi。请参见图9，当B1B0＝2’b11时，8个单脉冲产生单元121均正常工作。对于图8中的三输入与非门NAND而言，PN[i]为高电平，其输出由VR[i-1]和VF[i]决定。一并参见图6和图8，第一个单脉冲产生单元输入Trigger信号(即VR[0])和VF1信号，输出相位相反的S1信号和SN1信号；第二个单脉冲产生单元输入VR1信号和VF2信号，输出相位相反的S2信号和SN2信号；第三个单脉冲产生单元输入VR2信号和VF3信号，输出相位相反的S3信号和SN3信号；依次类推，第八个单脉冲产生单元输入VR7信号和VF8信号，输出相位相反的S8信号和SN8信号。
请参见图10，图10是本发明实施例提供的一种脉冲组合子模块的电路图。脉冲组合子模块13包括第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8，其中，第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第五NMOS管MN3、第六NMOS管MN6、第七NMOS管MN7和第八NMOS管MN8的栅极均连接相应脉冲产生单元121的输出端；第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6和第七PMOS管MP7的源极均连接电源端VDD；第四PMOS管MP4的漏极连接第五NMOS管MN5的源极；第五PMOS管MP4的漏极连接第六NMOS管MN5的源极；第六PMOS管MP4的漏极连接第七NMOS管MN5的源极；第七PMOS管MP4的漏极连接第八NMOS管MN5的源极；第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7和第八NMOS管MN8的漏极均连接接地端GND；第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7和第八NMOS管MN8的源极相互连接且作为脉冲组合子模块13的输出端。
如图所示，单脉冲产生单元121的第一输出信号SNi默认为高电平，在单脉冲产生单元121中输入VR[i-1]信号时，产生T4时间的低电平。单脉冲产生单元121的第二输出信号Si默认输出为低电平，在单脉冲产生单元121中输入VR[i-1]信号时，产生T4时间高电平。同时，Si信号和SNi信号在触发信号Trigger从低电平到高电平跳转之后，从S1到S8依次产生高电平脉冲，同时从SN1到SN8产生相同的反相脉冲。在Trigger信号未跳变之前，所有晶体管都是关断状态，脉冲组合子模块13的输出端VOUT1处于高阻状态，保持之前状态。在触发信号Trigger从低电平跳变至高电平后，SN1从高电平跳转至低电平，MP4管导通，脉冲组合子模块13的输出端VOUT1充电至高电平。T4时间后，SN1从低电平跳转至高电平，MP4管关断。此时，S2也从低电平跳转至高电平，MN5管导通，脉冲组合子模块13的输出端VOUT1放电至低电平，完成两个单脉冲信号的拼接，形成一个完整周期。T4时间后，S2从高电平跳转至低电平，MN5管关断。此时，SN3也从高电平跳转至低电平，MP5管导通，VOUT1充电至高电平。T4时间后，SN3从低电平跳转至高电平，MP5管关断。此时，S4也从低电平跳转至高电平，MN6管导通，VOUT1放电至低电平，形成两个完整周期。依次下去，能够完成对所有单脉冲信号的拼接，产生超宽带信号。参考图9，VOUT1即为完成单脉冲组合后的输出信号时序图。
另外，为满足差分应用，本实施例可以使用两个相同的脉冲组合子模块13，最终生成两个反相的超宽带脉冲信号，其反相信号与上述工作原理相同，这里不再赘述。
请参见图11，图11是本发明实施例提供的一种驱动模块的电路图。驱动模块2包括第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第一电阻R1、第二电阻R2、第三电阻R3、第一电容C1和第二电容C2，其中，第一电容C1、第一电阻R1、第二电阻R2、第三电阻R3和第二电阻C2串联在驱动模块2的输入端与输出端之间；第八PMOS管MP8的栅极连接开关控制模块4的正向输出端SW，第八PMOS管MP8的源极连接电源端GND，第八PMOS管MP8的漏极连接第九PMOS管MP9的源极；第九PMOS管MP9的栅极连接在第一电容C1与第一电阻R1之间的节点处，第九PMOS管MP9的漏极连接在第一电阻R1与第二电阻R2之间的节点处；第十PMOS管MP10的栅极连接在第一电阻R1与第二电阻R2之间的节点处，第十PMOS管MP10的源极连接在第八PMOS管MP8的漏极，第十PMOS管MP10的漏极连接在第二电阻R2与第三电阻R3之间的节点处；第十一PMOS管MP11的栅极连接在第二电阻R2与第三电阻R3之间的节点处，第十一PMOS管MP11的源极连接在第八PMOS管MP8的漏极，第十一PMOS管MP11的漏极连接在第三电阻R3与第二电容C2之间；第十二NMOS管MN12的栅极连接开关控制模块4的反向输出端SWN，第十二NMOS管MN12的漏极连接接地端GND；第九NMOS管MN9的栅极连接在第一电容C1与第一电阻R1之间的节点处，第九NMOS管MN9的源极连接在第一电阻R1与第二电阻R2之间的节点处，第九NMOS管MN9的漏极连接第十二NMOS管MN12的源极；第十NMOS管MN10的栅极连接在第一电阻R1与第二电阻R2之间的节点处，第十NMOS管MN10的源极连接在第二电阻R2与第三电阻R3之间的节点处，第十NMOS管MN10的漏极连接第十二NMOS管MN12的源极；第十一NMOS管MN11的栅极连接在第二电阻R2与第三电阻R3之间的节点处，第十一NMOS管MN11的源极连接在第三电阻R3与第二电容C2之间，第十一NMOS管MN11的连接第十二NMOS管MN12的源极。
具体地，驱动模块2的输入端VIN与脉冲组合子模块13的输出端VOUT1相连接。同时，该驱动模块2的第八PMOS管MP8和第十二NMOS管MN12管为开关管，其控制信号SW由开关控制模块4产生，而SWN为SW的反相信号，也就是说，开关控制模块4产生控制信号SW和SW信号的反相信号SWN。如上所述，当触发信号Trigger转变为高电平之前，控制信号SW会提前一定时间触发，驱动模块2在建立至正常工作状态后，脉冲信号产生模块1产生的超宽带信号经第一电容C1交流耦合至高速驱动电路，并被放大驱动后续功率放大电路。其中，脉冲信号产生模块1的输出端为包含直流分量的超宽带信号，其经过交流耦合电容C1和C2能够滤除低频分量，同时高速驱动电路带宽有限，对高频信号产生衰减，最终等效为带通电路。此外，在本实施例中，为满足差分应用，使用两个驱动模块2，两个驱动模块2的电路工作原理相同。
进一步地，请参见图12和图13，图12是本发明实施例提供的一种功率放大模块3的电路图，图13是本发明实施例提供的一种偏置电压产生电路的电路图。本实施例的功率放大模块3包括偏置电压产生电路31，所述偏置电压产生电路31包括第十二电阻R12、第十三电阻R13、第十二电容C12、第十二PMOS管MP12和第二十一NMOS管MN21，其中，第十二电阻R12和第十三电阻R13串联在电源端VDD与接地端GND之间；第十二电容C12的一端连接在第十二电阻R12与第十三电阻R13之间的节点处，另一端连接接地端GND；第十二PMOS管MP12的栅极连接开关控制模块4的第二输出端SWN，第十二PMOS管MP12的源极连接在第十二电阻R12与第十三电阻R13之间的节点处，第十二PMOS管MP12的漏极作为所述偏置电压产生电路31的输出端；第二十一NMOS管MN21的栅极连接开关控制模块4的第二输出端SWN，所述第二十一NMOS管MN21的源极连接所述第十二PMOS管MP12的漏极，所述第二十一NMOS管MN21的漏极连接接地端GND。
功率放大模块3的输入端VIN2和VIP1与驱动模块2的差分输出端分别相连接。如图所示，在本实施例中，在MN15管与MN16管之间，在MN19管和MN20管之间同时添加偏置电压VB2，VB2通过偏置电压产生电路31产生，具体地，由第十二电阻R12和第十三电阻R13分压产生，并通过由MP12管和MN21管构成的开关逻辑控制，其中，MP12管和MN21管由开关控制模块4的第二输出端信号SWN控制，SWN为SW反相信号。当SWN信号为低电平时，MP12管导通，MN21管关断，VB2正常偏置，功率放大器正常工作。当SWN为高电平时，MP12管关断，MN21管导通，VB2被下拉至低电平，MN15管、MN16管、MN19管和MN20管处于截至状态，功率放大模块3关断，不消耗功耗。由于MN15管、MN16管、MN19管和MN20管尺寸较大，其栅端均有较大寄生电容，VB2的建立需要一定时间。如之前所述，开关控制模块4的控制信号SWN提前触发信号Trigger信号T2时间到达，以完成VB2点电位的建立。而后，超宽带脉冲信号由驱动电路送至功率放大电路，并由已经建立至正常工作状态的功率放大电路完成对其放大，并驱动输出端天线负载。在完成超宽带脉冲信号的发射后，Trigger信号跳转至低电平，经过T3时间，开关控制模块4的控制信号SWN由高电平跳转至低电平，关断功率放大电路。由于此时已经完成超宽带脉冲信号的发射，T3>0即可满足要求。
请参见图14，图14是本发明实施例提供的超宽带脉冲信号发射装置的输出波形。如图所示，电压控制信号VC设置为1V，单脉冲数目控制信号B1B0＝2’b11，开关控制信号(SW和SWN)提前触发信号Trigger信号3ns，即T2＝3ns，触发信号Trigger信号脉宽2ns，即T1＝2ns，同时所述开关控制信号SW信号脉宽5ns，即T3＝0ns，同时触发信号和开关控制信号设置为10MHz重频，即Tprf＝100ns。利用示波器探测到的输出信号瞬态波形，其输出功率为17.46dBm，载波频率为5.5GHz。
本发明的另一方面提供了一种超宽带脉冲雷达系统，包括：超宽带脉冲信号接收装置，以及上述实施例中任一项的超宽带脉冲信号发射装置。
本发明通过对高速驱动放大器和功率放大器引入开关控制模块，在其没有信号输入时，将其处于关断状态，降低平均功耗。由于脉冲雷达以一定重频周期工作，并且高速驱动电路和功率放大电路导通时间远小于重频周期，这种方式能够显著降低系统功耗。
本发明采用全数字逻辑实现的超宽带脉冲信号产生电路，其只有在工作过程中产生瞬态功耗，无直流功耗，由于脉冲产生时间也远小于重频周期，能够显著降低系统功耗。同时，该脉冲产生电路通过调节单脉冲宽度和参与组合形成超宽带脉冲信号的单脉冲数目两种方式来同时调节脉冲宽度，具有更大的调节范围。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种超宽带脉冲信号发射装置，其特征在于，包括：
脉冲信号产生模块(1)，用于产生具有一定单脉冲数目的超宽带脉冲信号；
驱动模块(2)，用于对所述超宽带脉冲信号进行信号放大；
功率放大模块(3)，用于对经信号放大的所述超宽带脉冲信号进行功率放大，以产生发射信号；
开关控制模块(4)，用于控制所述驱动模块(2)和所述功率放大模块(3)在预设时段内关断。
2.根据权利要求1所述的超宽带脉冲信号发射装置，其特征在于，还包括译码器模块(5)，连接所述脉冲信号产生模块(1)，用于确定形成所述超宽带脉冲信号的单脉冲数目。
3.根据权利要求2所述的超宽带脉冲信号发射装置，其特征在于，还包括信号发射模块(6)，用于发射所述发射信号。
4.根据权利要求1所述的超宽带脉冲信号发射装置，其特征在于，所述脉冲信号产生模块(1)包括延时链子模块(11)、单脉冲产生子模块(12)和脉冲组合子模块(13)，其中，
所述延时链子模块(11)包括依次连接的N个延时单元(111)，用于产生N个延时信号；
所述单脉冲产生子模块(12)包括与所述N个延时单元(111)一一对应连接的N个单脉冲产生单元(121)，用于根据所述N个延时信号产生N个单脉冲信号；
所述脉冲组合子模块(13)分别连接所述N个脉冲产生单元(121)的输出端，用于对所述N个单脉冲信号进行拼接，以形成所述超宽带脉冲信号。
5.根据权利要求4所述的超宽带脉冲信号发射装置，其特征在于，所述延时单元(111)包括第一PMOS管(MP1)、第二PMOS管(MP2)、第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)和第四反向器(INV4)，其中，
所述第一PMOS管(MP1)的源极连接电源端(VDD)，所述第一PMOS管(MP1)的栅极作为所述延时单元(111)的第一输入端以输入触发信号，所述第一PMOS管(MP1)的漏极连接所述第一反相器(INV1)的输入端；所述第一NMOS管(MN1)的源极连接所述第一反相器(INV1)的输入端，所述第一NMOS管(MN1)的漏极连接所述第二NMOS管(MN2)的源极；所述第一NMOS管(MN1)的栅极作为所述延时单元(111)的第二输入端以输入电压控制信号(VC)；所述第二NMOS管(MN2)的栅极连接所述第一PMOS管(MP1)的栅极，所述第二NMOS管(MN2)的漏极连接接地端(GND)；
所述第一反相器(INV1)、所述第二反相器(INV2)和所述第三反相器(INV3)依次串联在所述第一NMOS管(MN1)的源极与所述延时单元(111)的第一输出端之间；所述第二PMOS管(MP2)的栅极连接接地端(GND)，所述第二PMOS管(MP2)的源极连接所述第一反相器(INV1)的输出端，所述第二PMOS管(MP2)的漏极连接所述第四反向器(INV4)的输入端；所述第三NMOS管(MN3)的栅极连接电源端(GND)，所述第三NMOS管(MN3)的源极连接所述第四反向器(INV4)的输入端，所述第三NMOS管(MN3)的漏极连接所述第一反相器(INV1)的输出端，所述第四反向器(INV4)的输出端作为所述延时单元(111)的第二输出端。
6.根据权利要求5所述的超宽带脉冲信号发射装置，其特征在于，所述单脉冲产生单元(121)包括三输入与非门(NAND)、第三PMOS管(MP3)、第四NMOS管(MN4)、第五反相器(INV5)、第六反相器(INV6)和第七反相器(INV7)，其中，
所述三输入与非门(NAND)的第一输入端连接所述译码器模块(5)，所述三输入与非门(NAND)的第二输入端连接相应所述延时单元(111)的第一输出端，所述三输入与非门(NAND)的第三输入端连接相应所述延时单元(111)的第二输出端；
所述第三PMOS管(MP3)的栅极连接接地端(GND)，所述第三PMOS管(MP3)的源极连接所述三输入与非门(NAND)的输出端，所述第三PMOS管(MP3)的漏极连接所述第五反相器(INV5)的输入端，所述第五反相器(INV5)的输出端作为所述脉冲产生单元(121)的第一输出端；
所述第四NMOS管(MN4)的栅极连接电源端(VDD)，所述第四NMOS管(MN4)的漏极连接所述三输入与非门(NAND)的输出端，所述第四NMOS管(MN4)的源极连接所述第五反相器(INV5)的输入端；
所述第六反相器(INV6)的输入端连接所述三输入与非门(NAND)的输出端，所述第六反相器(INV6)的输出端连接所述第七反相器(INV7)的输入端，所述第七反相器(INV7)的输出端作为所述脉冲产生单元(121)的第二输出端。
7.根据权利要求6所述的超宽带脉冲信号发射装置，其特征在于，所述脉冲组合子模块(13)包括所述第四PMOS管(MP4)、所述第五PMOS管(MP5)、所述第六PMOS管(MP6)、所述第七PMOS管(MP7)、所述第五NMOS管(MN5)、所述第六NMOS管(MN6)、所述第七NMOS管(MN7)、所述第八NMOS管(MN8)，其中，
所述第四PMOS管(MP4)、所述第五PMOS管(MP5)、所述第六PMOS管(MP6)、所述第七PMOS管(MP7)、所述第五NMOS管(MN3)、所述第六NMOS管(MN6)、所述第七NMOS管(MN7)和所述第八NMOS管(MN8)的栅极均连接相应所述脉冲产生单元(121)的输出端；
所述第四PMOS管(MP4)、所述第五PMOS管(MP5)、所述第六PMOS管(MP6)和所述第七PMOS管(MP7)的源极均连接电源端(VDD)；
所述第四PMOS管(MP4)的漏极连接所述第五NMOS管(MN5)的源极；所述第五PMOS管(MP4)的漏极连接所述第六NMOS管(MN5)的源极；所述第六PMOS管(MP4)的漏极连接所述第七NMOS管(MN5)的源极；所述第七PMOS管(MP4)的漏极连接所述第八NMOS管(MN5)的源极；
所述第五NMOS管(MN5)、所述第六NMOS管(MN6)、所述第七NMOS管(MN7)和所述第八NMOS管(MN8)的漏极均连接接地端(GND)；
所述第五NMOS管(MN5)、所述第六NMOS管(MN6)、所述第七NMOS管(MN7)和所述第八NMOS管(MN8)的源极相互连接且作为所述脉冲组合子模块(13)的输出端。
8.根据权利要求7所述的超宽带脉冲信号发射装置，其特征在于，所述驱动模块(2)包括第八PMOS管(MP8)、第九PMOS管(MP9)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第九NMOS管(MN9)、第十NMOS管(MN10)、第十一NMOS管(MN11)、第十二NMOS管(MN12)、第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第一电容(C1)和第二电容(C2)，其中，
所述第一电容(C1)、所述第一电阻(R1)、所述第二电阻(R2)、所述第三电阻(R3)和所述第二电阻(C2)串联在所述驱动模块(2)的输入端与输出端之间；
第八PMOS管(MP8)的栅极连接所述开关控制模块(4)的正向输出端(SW)，第八PMOS管(MP8)的源极连接电源端(GND)，第八PMOS管(MP8)的漏极连接第九PMOS管(MP9)的源极；
第九PMOS管(MP9)的栅极连接在所述第一电容(C1)与第一电阻(R1)之间的节点处，第九PMOS管(MP9)的漏极连接在所述第一电阻(R1)与第二电阻(R2)之间的节点处；
所述第十PMOS管(MP10)的栅极连接在所述第一电阻(R1)与第二电阻(R2)之间的节点处，所述第十PMOS管(MP10)的源极连接在所述第八PMOS管(MP8)的漏极，所述第十PMOS管(MP10)的漏极连接在所述第二电阻(R2)与所述第三电阻(R3)之间的节点处；
所述第十一PMOS管(MP11)的栅极连接在所述第二电阻(R2)与所述第三电阻(R3)之间的节点处，所述第十一PMOS管(MP11)的源极连接在所述第八PMOS管(MP8)的漏极，所述第十一PMOS管(MP11)的漏极连接在所述第三电阻(R3)与所述第二电容(C2)之间；
所述第十二NMOS管(MN12)的栅极连接所述开关控制模块(4)的反向输出端(SWN)，所述第十二NMOS管(MN12)的漏极连接接地端(GND)；
所述第九NMOS管(MN9)的栅极连接在所述第一电容(C1)与第一电阻(R1)之间的节点处，所述第九NMOS管(MN9)的源极连接在所述第一电阻(R1)与第二电阻(R2)之间的节点处，所述第九NMOS管(MN9)的漏极连接所述第十二NMOS管(MN12)的源极；
所述第十NMOS管(MN10)的栅极连接在所述第一电阻(R1)与所述第二电阻(R2)之间的节点处，所述第十NMOS管(MN10)的源极连接在所述第二电阻(R2)与所述第三电阻(R3)之间的节点处，所述第十NMOS管(MN10)的漏极连接所述第十二NMOS管(MN12)的源极；
所述第十一NMOS管(MN11)的栅极连接在所述第二电阻(R2)与所述第三电阻(R3)之间的节点处，所述第十一NMOS管(MN11)的源极连接在所述第三电阻(R3)与所述第二电容(C2)之间，所述第十一NMOS管(MN11)的连接所述第十二NMOS管(MN12)的源极。
9.一种超宽带脉冲雷达系统，其特征在于，包括：
超宽带脉冲信号接收装置，以及
权利要求1至8中任一项所述的超宽带脉冲信号发射装置。
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