CN115659887A - 一种低电压标准逻辑单元门延时模型的建立方法 - Google Patents
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Abstract
本发明提出一种低电压标准逻辑单元门延时模型的建立方法，提高先进工艺近阈值工作电压条件下，电路时序行为描述的准确性。首先，根据工艺参数，晶体管宽度Wn、晶体管长度L、热电压vt、阈值电压Vth，以及经验参数n、I0、γ、λ，建立亚阈值电压下晶体管的沟道电流模型。其次，基于基尔霍夫电流定律，通过晶体管沟道电流模型建立标准逻辑门单元(反相器、二输入与非门、二输入或非门)输出电压随时间变化的解析式。最后，根据输出电压解析式，计算出标准逻辑单元门的延时。
Description
技术领域
本发明涉及一种静态时序分析技术，属于集成电路设计自动化技术领域。
背景技术
随着人们对便携式电子设备需求迅速增加，如何提升这一类设备的续航时间成为研究的热点。由于电池技术相比于集成电路发展缓慢，而穿戴设备、环境检测设备、医疗电子等便携设备对于功耗有很高的要求。因此，通过降低芯片功耗来增加设备的续航时间成为更加有效的方式。通过降低供电电压来减少功耗是一项直接有效的技术。而随着电路规模的急剧增大，快速准确的低电压电路时序仿真验证成为一个亟待解决的问题。另一方面，晶体管沟道电流、本征电容等对工艺参数波动(例如沟道长度等)随着电压的降低变得越来越敏感，可以直接导致电路延时造成300％的延迟波动[5,6]。因此，建立准确的低电压电路延时模型的是非常重要的。
对于数字集成电路设计而言，要使电路正常工作，必须同时满足建立时间，保持时间的要求。所以电路的性能需要基于这个条件满足的前提下提升。当电路中最长延时路径满足建立时间要求，最短延时路径满足保持建立时间要求，则认为电路满足时序要求。而时序路径是由逻辑门组成，因此，准确预测路径的延时的前提，需要给逻辑门单元建立准确的延时模型。
发明内容
技术问题：为了解决现有技术中存在的缺陷，本发明的目的在于提供一种低电压标准逻辑单元门延时模型的建立方法，以提高先进工艺近阈值工作电压条件下，对时序路径延时预测的准确性。
技术方案：本发明是一种低电压标准逻辑单元门延时模型的建立方法，所述的模型包括电流源模型和低电压下标准逻辑单元门延时模型，其中：
所述电流源模型，表示不同栅源电压Vgs和漏源电压Vds表征PMOS和NMOS晶体管的沟道电流源模型；
所述低电压为标准逻辑单元门的供电电压0.4V；
所述标准逻辑单元门，包括反相器、二输入与非门、二输入或非门；
所述延时模型，根据输入信号转换时间、标准逻辑单元门的工艺参数和标准逻辑单元门的经验参数，建立逻辑单元门输出电压解析公式，之后，根据电压解析公式建立延时公式计算出标准逻辑门单元的延时；
所述标准逻辑单元门的工艺参数，包括晶体管宽度W、晶体管长度L、热电压vt、阈值电压Vth；
所述标准逻辑单元门的经验参数，包括参数I0,λ,n,γ；其中，I0是栅源电压、漏源电压为0V时与沟道电流相关的经验参数，λ表示漏致势垒降低效应相关的经验参数，n表示介于1到2之间的常数，γ表示晶体管沟道电流的修正参数；
所述延时模型的建立方法的步骤如下，
步骤1，建立NMOS、PMOS晶体管的沟道电流模型；
步骤2，基于晶体管的沟道电流模型，建立逻辑单元门的输出电压随时间变化的解析模型；
步骤3，基于逻辑单元门的输出电压解析模型，建立逻辑单元的门的延时模型；
步骤4，基于逻辑单元门的延时模型，建立组合电路中时序路径的延时模型。
其中：
所述建立逻辑单元的门的延时模型包括，
步骤21，建立反相器的输出电压解析模型；
步骤22，对于二输入逻辑单元门，建立晶体管串联的节点电压随时间变化的解析模型；
步骤23，基于反相器输出电压和节点电压的解析模型，建立二输入逻辑门单元的输出电压延时模型。
所述晶体管沟道电流模型，在低电压下，根据标准逻辑单元门的工艺参数和拟合的经验参数和沟道电流公式
其中，Vgs,Vds分别为晶体管的漏源电压和栅源电压，建立的修正后的沟道电流公式
其中I0,n,λ,γ表示经验参数，W表示晶体管宽度、L表示晶体管长度、vt表示热电压、Vth表示阈值电压。
所述漏源电压和栅源电压，其相关微分方程考虑了参数米勒电容CM，负载电容CL，输入转换时间τ，分别表示反相器，二输入与非门和二输入或非门，方程式如下
(1)反相器，微分方程为
其中，Vin,Vout分别为输入输出电压，IN,IP分别为流过NMOS，PMOS晶体管的电流；
(2)二输入与非门，微分方程为
其中，VA表示输入信号A，IN1,IP1,IP2分别为流过靠近输出端的NMOS晶体管和两个PMOS晶体管的沟道电流；
(3)二输入或非门，微分方程为
其中，iN1,IN2,IP1分别为流过靠近输出端的PMOS晶体管和两个NMOS晶体管的沟道电流；
所述输出电压随时间变化的分段解析公式，包括的表达式如下，
(1)反相器，输出电压解析式如下，
其中，A＝(nvt/λ)(CL+CM)，B＝CM(Vdd/τ)，M＝I0·W/L·exp(Vth0/nvt)，
D＝1/(k+(B/A))，k＝Vdd/(τ·n·vt)，
T0表示输出电压为
时所对应的事件；
(2)二输入与非门，输出电压解析式如下，
其中，
T10表示二输入与非门中节点电压线性近似需要拟合的参数，
Vmax表示NMOS晶体管串联处的节点电压的最大值，
tmax表示NMOS晶体管串联处的节点电压的最大值所对应的时间；
(3)二输入或非门，输出电压解析式如下，
其中，
T20表示二输入或非门中节点电压线性近似需要拟合的参数，
Vmin表示PMOS晶体管串联处的节点电压的最小值，
tmin表示PMOS晶体管串联处的节点电压的最小值所对应的时间，
vt表示热电压，Vdd表示供电电压，Vout,τ表示输出电压在时间为τ时的电压值。
所述逻辑单元的门的延时模型，基于延时公式tdelay＝t50％vout-t50％vin和输出电压随时间变化解析式得：
(1)反相器延时公式如下，
(2)二输入与非门延时公式如下，
(3)二输入或非门延时公式如下，
所述逻辑单元门的输出电压解析模型，基于基尔霍夫电流定律和晶体管沟道电流模型，通过建立漏源电压和栅源电压相关微分方程，并求解得到的输出电压随时间变化的分段解析式。
有益效果：本发明提出的基于晶体管沟道电流的逻辑单元门延时模型的建立方法，提高先进工艺近阈值工作电压条件下，提高逻辑单元门时序行为描述的准确性。首先，计算反相器逻辑单元门的输出电压随时间变化的解析公式。其次，计算反相器逻辑单元门的延时解析公式。最后，计算标准逻辑单元门延时。该方法与HSPICE仿真相比，平均延时误差不大于4％。并且，本文修正了沟道电流模型，并且提出了通过解析公式建立二输入与非门和二输入或非门的方法。与智能分析反相器链电路的延时模型相比，提高了解析延时模型的应用范围。
附图说明
图1是反相器晶体管级电路图示例，
图1中，Vdd表示工作电压，A表示输入信号，Q表示输出信号，CM,CL分别表示米勒电容和负载电容，ICM,IP,IN,ICL分别表示流过米勒电容的电流，PMOS的沟道电流，NMOS的沟道电流和流过负载电容的电流。
图2是二输入与非门晶体管级电路图示例，
图2中，Vdd表示工作电压，A,B表示输入信号，P表示输出信号。CM,CL分别表示米勒电容和负载电容，ICM,IP1,IP2,IN1,IN2,ICL,分别表示流过米勒电容的电流，PMOS1的沟道电流，PMOS2的沟道电流，NMOS1的沟道电流,NMOS2的沟道电流和流过负载电容的电流。CM1,CM2,Cj是节点Q处的寄生电容，ICM1,ICM2,ICj分别表示流过电容CM1,CM2,Cj的电流。
图3是二输入或非门晶体管级电路图示例，
图3中，Vdd表示工作电压，A,B表示输入信号，P表示输出信号。CM,CL分别表示米勒电容和负载电容，ICM,IP1,IP2,IN1,IN2,ICL,分别表示流过米勒电容的电流，PMOS1的沟道电流，PMOS2的沟道电流，NMOS1的沟道电流,NMOS2的沟道电流和流过负载电容的电流。CM1,CM2,Cj是节点Q处的寄生电容，ICM1,ICM2,ICj分别表示流过电容CM1,CM2,Cj的电流。
图4是计算标准逻辑门单元延时的流程图。
具体实施方式
本发明的一种低电压标准逻辑单元门延时模型的建立方法包括以下步骤，
步骤1，建立NMOS和PMOS晶体管沟道电流模型，公式如下，
其中，Ids分别表示晶体管的源漏沟道电流，Vth0为阈值电压，Vgs,Vds分别表示晶体管的漏源电压和栅源电压，λds表示DBLI(漏端引入的势垒降低)因子，W表示晶体管宽度，L表示晶体管长度，vt为热电压，I0,n为与工艺相关的经验常数。
步骤2，拟合步骤1中提出的沟道电流模型的需要拟合的参数λ,γ,n,I0。拟合的方法是与HSPICE仿真的晶体管沟道电流对比，遍历四个参数，使其与HSPICE的仿真数据的方差最小采用。其算法伪代码如下表所示，
步骤3，基于基尔霍夫电流定律，根据不同逻辑单元门建立不同的方程或方程组，
(1)反相器中输出电压随时间变化的解析式，基于基尔霍夫电流定律，在反相器的输出端点建立微分方程，
其中，其中，CL为负载电容，CM为密勒电容，Vin，Vout分别为输入输出电压，IN，IP分为流过NMOS，PMOS晶体管的电流。
输入从低到高变化的情况下，输入电压满足如下关系，
输入由低到高变化时，主要是由NMOS晶体管对负载电容CL放电，而PMOS晶体管的电流很小可以忽略，即，IP≈0。因此，再结合步骤1、2建立的晶体管沟道电流模
型，得到输出电压随不同时间变化的分段表达式，
当0≤t≤τ时，
得
其中，A＝(nvt/λ)(CL+CM)，B＝CM(Vdd/τ)，M＝I0·W/L·exp(Vth0/nvt)，
D＝1/(k+(B/A))，k＝Vdd/(τ·n·vt)，
当τ＜t＜t3vt时，Vin(t)＝Vdd，得，
当3vt≤Vout≤3vt/γ时，得
其中，
当Vout<3vt时，Vin(t)＝Vdd.t/τ，此时满足1<exp((λVout(t))/(nvt))<exp(3λ/n)≈1，所以可得，
综上，反相器的输出电压随时间变化的解析式如下，
(2)二输入与非门的输出电压随时间变化的解析式，在二输入与非门的输出端点建立微分方程，如下，
对节点Q电压分段线性近似如下，
同反相器分段求解，可得二输入与非门随时间变化的电压如下，
(3)二输入或非门的输出电压随时间变化的解析式，在二输入的或非门输出端点建立微分方程，如下，
对节点Q电压分段线性近似如下，
同反相器分段求解，可得二输入或非门随时间变化的电压如下，
步骤4，根据步骤3建立的输出电压随时间变化的分段解析式，求解得出不同逻辑单元门的延时公式如下，
(1)反相器延时公式如下，
(2)二输入与非门延时公式如下，
(3)二输入或非门延时公式如下，
(1)输入SMIC 28nm工艺PDK文件，使用HSPICE软件，选择TT工艺角，温度25℃，选择供电电压0.4V，在不同Vgs,Vds下，仿真NMOS，PMOS晶体管，以拟合参数I0,n,λ,γ，得到沟道电流模型，仿真条件如表1-1所示。
表1-1仿真参数设置
(2)在(1)的基础上，测试图1，2，3所示的标准逻辑门单元的延时。测量方式，计算不同转换时间和不同负载下逻辑单元门的延时，并与HSPICE仿真延时作为对比。
最后结果表明，与SPICE仿真结果相比，输出电压由高到低变化时，其最大误差小于3.5％，输出电压由低到高变化时，其最大误差不高于2.5％。
Claims (4)
1.一种低电压标准逻辑单元门延时模型的建立方法，其特征在于，所述的模型包括电流源模型和低电压下标准逻辑单元门延时模型，其中：
所述电流源模型，表示不同栅源电压Vgs和漏源电压Vds表征PMOS和NMOS晶体管的沟道电流源模型，其中PMOS晶体管指n型衬底、p沟道，靠空穴的流动运送电流的金属氧化物半导体场效应(MOS)晶体管，NMOS晶体管指p型衬底、n沟道，靠电子的流动运送电流的金属氧化物半导体场效应(MOS)晶体管；
所述低电压为标准逻辑单元门的供电电压0.4V，V是电压单位表示伏特；
所述标准逻辑单元门，其指CMOS组合逻辑门，包括反相器、二输入与非门、二输入或非门；
所述延时模型，根据输入信号转换时间、标准逻辑单元门的工艺参数和标准逻辑单元门的经验参数，建立逻辑单元门输出电压解析公式，之后，根据电压解析公式建立延时公式计算出标准逻辑门单元的延时；
所述标准逻辑单元门的工艺参数，包括晶体管宽度W、晶体管长度L、热电压vt、阈值电压Vth；
所述标准逻辑单元门的经验参数，包括参数I0,λ,n,γ；其中，I0表示
的值，其中，μ表示电子迁移率，Cox表示单位面积的氧化层电容，vt表示热电压；λ表示漏致势垒降低系数，n表示介于1到2之间的常数，γ表示晶体管沟道电流的修正系数；
所述延时模型的建立方法的步骤如下，
步骤1，建立NMOS、PMOS晶体管的沟道电流模型；
步骤2，基于晶体管的沟道电流模型，建立逻辑单元门的输出电压随时间变化的解析模型；
步骤3，基于逻辑单元门的输出电压解析模型，建立逻辑单元的门的延时模型；
2.根据权利要求1所述的低电压标准逻辑单元门延时模型的建立方法，其特征在于，所述晶体管沟道电流模型，在低电压下，根据标准逻辑单元门的工艺参数和拟合的经验参数和沟道电流公式
其中，Vgs,Vds分别为晶体管的漏源电压和栅源电压，建立的修正后的沟道电流公式
其中I0,n,λ,γ表示经验参数，W表示晶体管宽度、L表示晶体管长度、vt表示热电压、Vth表示阈值电压。
所述逻辑单元门输出电压解析公式，其基于基尔霍夫电流定律和晶体管沟道电流模型，通过建立与漏源电压和栅源电压相关微分方程，并求解得到的输出电压随时间变化的分段解析式；
3.根据权利要求2所述的低电压标准逻辑单元门延时模型的建立方法，其特征在于，所述漏源电压和栅源电压相关微分方程，其不同标准逻辑单元门的微分方程如下，
(1)反相器，微分方程为
其中，Vin,Vout分别为输入输出电压，IN,IP分别为流过NMOS，PMOS晶体管的电流。求解该微分方程，得反相器输出电压随时间变化的分段解析式如下，
其中，A＝(nvt/λ)(CL+CM),B＝CM(Vdd/τ)，M＝I0·W/L·exp(Vth0/nvt)，
D＝1/(k+(B/A)),k＝Vdd/(τ·n·vt)，
T0表示输出电压为
时所对应的时间；
(2)二输入与非门，微分方程为
其中，VA表示输入信号A，IN1,IP1,IP2分别为流过NMOS晶体管和两个PMOS晶体管的沟道电流。求解该微分方程，得二输入与非门输出电压随时间变化的分段解析式如下，
其中，
T10表示二输入与非门中节点电压线性近似需要拟合的参数，
Vmax表示NMOS晶体管串联处的节点电压的最大值，
tmax表示NMOS晶体管串联处的节点电压的最大值所对应的时间；
(3)二输入或非门，微分方程为
其中，IN1,IN2,IP1分别为流过两个NMOS晶体管和PMOS晶体管的沟道电流。求解该微分方程，得二输入或非门输出电压随时间变化的分段解析式如下，
其中，
T20表示二输入或非门中节点电压线性近似需要拟合的参数，
Vmin表示PMOS晶体管串联处的节点电压的最小值，
tmin表示PMOS晶体管串联处的节点电压的最小值所对应的时间，
vt表示热电压，Vdd表示供电电压，Vout,τ表示输出电压在时间为τ时的电压值。
4.根据权利要求3所述的低电压标准逻辑单元门延时模型的建立方法，其特征在于，所述逻辑单元的门的延时模型，基于延时公式tdelay＝t50％vout-t50％vin和输出电压随时间变化解析式得，其中，t50％vout表示输出电压为0.5Vdd时对应的时间，t50％vin表示输入电压为0.5Vdd时对应的时间，
(1)反相器延时公式如下，
(2)二输入与非门延时公式如下，
(3)二输入或非门延时公式如下，
其中，CM表示米勒电容，CL表示负载电容，vt表示热电压，n、λ表示经验参数，Vdd表示供电电压，τ表示输入电压转换时间，Vout,τ表示输出电压在时间为τ时的电压值，M、Q11、Q21、P11、P21、C11、C21同权力要求3所述。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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