JPH0722937A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0722937A JPH0722937A JP5163717A JP16371793A JPH0722937A JP H0722937 A JPH0722937 A JP H0722937A JP 5163717 A JP5163717 A JP 5163717A JP 16371793 A JP16371793 A JP 16371793A JP H0722937 A JPH0722937 A JP H0722937A
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- JP
- Japan
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- circuit
- voltage
- input
- level
- buffer
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Abstract
(57)【要約】
【目的】外部電圧の電圧レベル変動に対応して、入力バ
ッファまたはその入力しきい値電圧を切替えることので
きる電圧降下回路を内蔵する半導体集積回路を提供す
る。 【構成】本発明の半導体集積回路は、電源端子４１を介
して外部から入力される電源電圧Ｖ1 を、降圧回路１に
より電圧Ｖ2 に降圧して内部回路に供給する電圧降下回
路を内蔵する半導体集積回路において、電源電圧Ｖ1 の
電位レベルと、降下電圧Ｖ2 の電位レベルとのレベル差
を検出し、所定のレベル信号を出力する電圧比較回路４
と、入力端子４２を介して入力される内部回路に対する
入力信号に対応して、電圧比較回路４より出力されるレ
ベル信号を介して、切替回路５により、入力電圧しきい
値特性が選択される入力バッファ２および３を有するバ
ッファ回路とを少なくとも前記電圧降下回路に付随して
備えている。
ッファまたはその入力しきい値電圧を切替えることので
きる電圧降下回路を内蔵する半導体集積回路を提供す
る。 【構成】本発明の半導体集積回路は、電源端子４１を介
して外部から入力される電源電圧Ｖ1 を、降圧回路１に
より電圧Ｖ2 に降圧して内部回路に供給する電圧降下回
路を内蔵する半導体集積回路において、電源電圧Ｖ1 の
電位レベルと、降下電圧Ｖ2 の電位レベルとのレベル差
を検出し、所定のレベル信号を出力する電圧比較回路４
と、入力端子４２を介して入力される内部回路に対する
入力信号に対応して、電圧比較回路４より出力されるレ
ベル信号を介して、切替回路５により、入力電圧しきい
値特性が選択される入力バッファ２および３を有するバ
ッファ回路とを少なくとも前記電圧降下回路に付随して
備えている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に外部より供給される電源電圧を降圧して内部電源を
生成する電圧降下回路を内蔵する半導体集積回路に関す
る。
特に外部より供給される電源電圧を降圧して内部電源を
生成する電圧降下回路を内蔵する半導体集積回路に関す
る。
【０００２】
【従来の技術】従来の、この種の半導体集積回路におけ
る電圧降下回路は、図４に示されるように、電源端子４
５より供給される外部電圧Ｖ1 の入力に対応して降圧回
路２５が設けられており、外部電圧Ｖ1 は入力保護等の
みに使用され、内部回路には、降圧回路２５により降圧
された電圧Ｖ2 が供給される。また、入力端子４６に
は、当該半導体集積回路に含まれる内部回路に対する入
力信号が入力されるが、この入力端子４６は、５Ｖ系の
入力バッファ２６と３Ｖ系の入力バッファ２７に接続さ
れており、前記入力信号に対応する各入力バッファの出
力信号はインバータ３１、ＯＲ回路３２、３３およびＡ
ＮＤ回路３４を含む切替回路３０に入力される。また、
インバータ３１の入力端およびＯＲ回路３２の一方の入
力端には、電源と接地点との間に直列接続されたヒュー
ズ２８および２９の接合節点が接続されている。
る電圧降下回路は、図４に示されるように、電源端子４
５より供給される外部電圧Ｖ1 の入力に対応して降圧回
路２５が設けられており、外部電圧Ｖ1 は入力保護等の
みに使用され、内部回路には、降圧回路２５により降圧
された電圧Ｖ2 が供給される。また、入力端子４６に
は、当該半導体集積回路に含まれる内部回路に対する入
力信号が入力されるが、この入力端子４６は、５Ｖ系の
入力バッファ２６と３Ｖ系の入力バッファ２７に接続さ
れており、前記入力信号に対応する各入力バッファの出
力信号はインバータ３１、ＯＲ回路３２、３３およびＡ
ＮＤ回路３４を含む切替回路３０に入力される。また、
インバータ３１の入力端およびＯＲ回路３２の一方の入
力端には、電源と接地点との間に直列接続されたヒュー
ズ２８および２９の接合節点が接続されている。
【０００３】図４において、ヒューズ２８が溶断する
と、切替回路３０のＯＲ回路３２およびＯＲ回路３３に
対しては、それぞれ“Ｌ”レベルおよび“Ｈ”レベルが
入力されて、ＡＮＤ回路３４よりは５Ｖ系の入力信号が
選択されて出力され、内部回路に伝達される。また、ヒ
ューズ２９が溶断すると、切替回路３０のＯＲ回路３２
およびＯＲ回路３３に対しては、それぞれ“Ｈ”レベル
および“Ｌ”レベルが入力されて、ＡＮＤ回路３４より
は３Ｖ系の入力信号が選択されて出力され、同様に内部
回路に伝達される。
と、切替回路３０のＯＲ回路３２およびＯＲ回路３３に
対しては、それぞれ“Ｌ”レベルおよび“Ｈ”レベルが
入力されて、ＡＮＤ回路３４よりは５Ｖ系の入力信号が
選択されて出力され、内部回路に伝達される。また、ヒ
ューズ２９が溶断すると、切替回路３０のＯＲ回路３２
およびＯＲ回路３３に対しては、それぞれ“Ｈ”レベル
および“Ｌ”レベルが入力されて、ＡＮＤ回路３４より
は３Ｖ系の入力信号が選択されて出力され、同様に内部
回路に伝達される。
【０００４】従って、本従来例においては、製造時にお
いて、レーザー光等により上述のヒューズの内の何れか
を切断することにより、入力端子４６より入力される信
号に対応して、５Ｖ系の入力バッファ２６を有効とする
か、または３Ｖ系の入力バッファ２７を有効とするかを
任意に選択することができる。
いて、レーザー光等により上述のヒューズの内の何れか
を切断することにより、入力端子４６より入力される信
号に対応して、５Ｖ系の入力バッファ２６を有効とする
か、または３Ｖ系の入力バッファ２７を有効とするかを
任意に選択することができる。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路における電圧降下回路においては、５Ｖ系の入
力バッファおよび３Ｖ系の入力バッファの何れか一方を
用いることになり、３Ｖ〜６Ｖ等の広範囲に亘る電圧範
囲において動作が必要となる場合においても、上記二つ
の入力バッファのみしか利用することができないため
に、選択された片方の入力バッファにより全電圧範囲に
亘って対応する状態とならざるを得ず、入力電圧のしき
い値電圧特性を全動作電圧範囲に亘り有効に適応させる
ことができないという欠点がある。
集積回路における電圧降下回路においては、５Ｖ系の入
力バッファおよび３Ｖ系の入力バッファの何れか一方を
用いることになり、３Ｖ〜６Ｖ等の広範囲に亘る電圧範
囲において動作が必要となる場合においても、上記二つ
の入力バッファのみしか利用することができないため
に、選択された片方の入力バッファにより全電圧範囲に
亘って対応する状態とならざるを得ず、入力電圧のしき
い値電圧特性を全動作電圧範囲に亘り有効に適応させる
ことができないという欠点がある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、外部から入力される電源電圧Ｖ1 を、所定の降下電
圧Ｖ2 に降圧して内部回路に供給する電圧降下回路を内
蔵する半導体集積回路において、前記電源電圧Ｖ1 の電
位レベルと、前記降下電圧Ｖ2 の電位レベルとのレベル
差を検出し、所定のレベル信号を出力する電圧比較回路
と、内部回路に対する所定の入力信号に対応して、前記
電圧比較回路より出力されるレベル信号を介して、入力
電圧しきい値特性を選択制御される入力信号バッファ回
路と、を少なくとも前記電圧降下回路に付随して備える
ことを特徴としている。
は、外部から入力される電源電圧Ｖ1 を、所定の降下電
圧Ｖ2 に降圧して内部回路に供給する電圧降下回路を内
蔵する半導体集積回路において、前記電源電圧Ｖ1 の電
位レベルと、前記降下電圧Ｖ2 の電位レベルとのレベル
差を検出し、所定のレベル信号を出力する電圧比較回路
と、内部回路に対する所定の入力信号に対応して、前記
電圧比較回路より出力されるレベル信号を介して、入力
電圧しきい値特性を選択制御される入力信号バッファ回
路と、を少なくとも前記電圧降下回路に付随して備える
ことを特徴としている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例における電圧
降下回路を示す部分ブロック図である。図１に示される
ように、本実施例においては、電源端子４１より供給さ
れる外部電圧Ｖ1 の入力に対応して降圧回路１が設けら
れており、従来例の場合と同様に、外部電圧Ｖ1 は入力
保護等のみに使用され、内部回路には、降圧回路１によ
り降圧された電圧Ｖ2 が供給される。また、入力端子４
２には、当該半導体集積回路に含まれる内部回路に対す
る入力信号が入力されるが、この入力端子４２は、５Ｖ
系の入力バッファ２および３Ｖ系の入力バッファ３に接
続されており、それぞれの入力バッファの出力信号は、
インバータ６、ＯＲ回路７、８およびＡＮＤ回路９を含
む切替回路５に入力される。また、切替回路５に含まれ
るインバータ６の入力端およびＯＲ回路７の一方の入力
端には、電圧比較回路４より出力されるレベル信号が入
力されている。本実施例の従来例と異なる点は、電圧比
較回路４が設けられており、当該電圧比較回路４の出力
レベルが切替回路５に入力されていることである。
降下回路を示す部分ブロック図である。図１に示される
ように、本実施例においては、電源端子４１より供給さ
れる外部電圧Ｖ1 の入力に対応して降圧回路１が設けら
れており、従来例の場合と同様に、外部電圧Ｖ1 は入力
保護等のみに使用され、内部回路には、降圧回路１によ
り降圧された電圧Ｖ2 が供給される。また、入力端子４
２には、当該半導体集積回路に含まれる内部回路に対す
る入力信号が入力されるが、この入力端子４２は、５Ｖ
系の入力バッファ２および３Ｖ系の入力バッファ３に接
続されており、それぞれの入力バッファの出力信号は、
インバータ６、ＯＲ回路７、８およびＡＮＤ回路９を含
む切替回路５に入力される。また、切替回路５に含まれ
るインバータ６の入力端およびＯＲ回路７の一方の入力
端には、電圧比較回路４より出力されるレベル信号が入
力されている。本実施例の従来例と異なる点は、電圧比
較回路４が設けられており、当該電圧比較回路４の出力
レベルが切替回路５に入力されていることである。
【０００９】また、図２は、上記の電圧比較回路４の内
部構成を示す図である。抵抗１０および抵抗１１は、外
部電圧Ｖ1 と接地点との間に直列に接続されており、こ
の抵抗１０および１１による外部電圧Ｖ1 の分割電圧が
差動増幅器１４のＡ端子に入力される。また、抵抗１２
および抵抗１３は、降下電圧Ｖ2 と接地点との間に直列
に接続されており、この抵抗１２および１３による降下
電圧Ｖ2 の分割電圧が差動増幅器１４のＢ端子に入力さ
れる。差動増幅器１４においては、Ａ端子に対する入力
レベルとＢ端子に対する入力レベルとが比較されて増幅
出力され、Ａ端子に対する入力レベルがＢ端子に対する
入力レベルよりも高い場合には“Ｌ”レベルが出力さ
れ、逆に、Ａ端子に対する入力レベルがＢ端子に対する
入力レベルよりも低い場合には“Ｈ”レベルが出力され
て、切替回路５に入力される。
部構成を示す図である。抵抗１０および抵抗１１は、外
部電圧Ｖ1 と接地点との間に直列に接続されており、こ
の抵抗１０および１１による外部電圧Ｖ1 の分割電圧が
差動増幅器１４のＡ端子に入力される。また、抵抗１２
および抵抗１３は、降下電圧Ｖ2 と接地点との間に直列
に接続されており、この抵抗１２および１３による降下
電圧Ｖ2 の分割電圧が差動増幅器１４のＢ端子に入力さ
れる。差動増幅器１４においては、Ａ端子に対する入力
レベルとＢ端子に対する入力レベルとが比較されて増幅
出力され、Ａ端子に対する入力レベルがＢ端子に対する
入力レベルよりも高い場合には“Ｌ”レベルが出力さ
れ、逆に、Ａ端子に対する入力レベルがＢ端子に対する
入力レベルよりも低い場合には“Ｈ”レベルが出力され
て、切替回路５に入力される。
【００１０】ここにおいて、数値例として降下電圧Ｖ2
を３Ｖとし、抵抗１２および１３の抵抗値をそれぞれ１
ＭΩおよび２ＭΩとすると、差動増幅器１４のＢ端子に
対する入力電圧は２Ｖになる。また、抵抗１０および１
１の抵抗値を共に２ＭΩとすると、外部電圧Ｖ1 が４Ｖ
を越える時点においては、Ａ端子に対する入力電圧は２
Ｖを越えるレベルとなり、これにより、差動増幅器１４
よりは“Ｌ”レベルが出力され、また、外部電圧Ｖ1 が
４Ｖ以下の状態においては、Ａ端子に対する入力電圧は
２Ｖ以下のレベルとなり、これにより、差動増幅器１４
よりは“Ｈ”レベルが出力される。従って、図１におい
て、外部電圧Ｖ1 が４Ｖを越えるレベルの時点において
は、電圧比較回路４よりは“Ｌ”レベルが出力されて切
替回路５に入力され、これにより、切替回路５において
は、５Ｖ系の入力バッファ２より出力される信号が選択
されて出力され、内部回路に伝達される。また、外部電
圧Ｖ1 が４Ｖ以下のレベルの時点においては、電圧比較
回路４よりは“Ｈ”レベルが出力されて切替回路５に入
力され、これにより、切替回路５においては、３Ｖ系の
入力バッファ３より出力される入力信号が選択されて出
力され、内部回路に伝達される。従って、切替回路５に
おいて選択される入力バッファの出力信号は、電圧比較
回路４による外部電圧Ｖ1 に対するレベル識別機能を介
して、適切に選択されて内部回路に伝達される。
を３Ｖとし、抵抗１２および１３の抵抗値をそれぞれ１
ＭΩおよび２ＭΩとすると、差動増幅器１４のＢ端子に
対する入力電圧は２Ｖになる。また、抵抗１０および１
１の抵抗値を共に２ＭΩとすると、外部電圧Ｖ1 が４Ｖ
を越える時点においては、Ａ端子に対する入力電圧は２
Ｖを越えるレベルとなり、これにより、差動増幅器１４
よりは“Ｌ”レベルが出力され、また、外部電圧Ｖ1 が
４Ｖ以下の状態においては、Ａ端子に対する入力電圧は
２Ｖ以下のレベルとなり、これにより、差動増幅器１４
よりは“Ｈ”レベルが出力される。従って、図１におい
て、外部電圧Ｖ1 が４Ｖを越えるレベルの時点において
は、電圧比較回路４よりは“Ｌ”レベルが出力されて切
替回路５に入力され、これにより、切替回路５において
は、５Ｖ系の入力バッファ２より出力される信号が選択
されて出力され、内部回路に伝達される。また、外部電
圧Ｖ1 が４Ｖ以下のレベルの時点においては、電圧比較
回路４よりは“Ｈ”レベルが出力されて切替回路５に入
力され、これにより、切替回路５においては、３Ｖ系の
入力バッファ３より出力される入力信号が選択されて出
力され、内部回路に伝達される。従って、切替回路５に
おいて選択される入力バッファの出力信号は、電圧比較
回路４による外部電圧Ｖ1 に対するレベル識別機能を介
して、適切に選択されて内部回路に伝達される。
【００１１】図３は、本発明の第２の実施例における電
圧降下回路を示す部分回路である。図３に示されるよう
に、本実施例においても、電源端子４３より供給される
外部電圧Ｖ1 の入力に対応して降圧回路１５が設けられ
ており、従来例および第１の実施例の場合と同様に、外
部電圧Ｖ1 は入力保護等のみに使用され、内部回路に
は、降圧回路１５により降圧された電圧Ｖ2 が供給され
る。また、入力端子４４より入力される入力信号のレベ
ルは差動増幅器２１のＡ端子に入力されており、一方、
電圧比較回路２３より出力されるレベル信号は、ＮＭＯ
Ｓトランジスタ２０のゲートに入力されるとともに、イ
ンバータ２４により反転されて、ＮＭＯＳトランジスタ
１９のゲートに入力される。電圧比較回路２３の機能
は、前述の第１の実施例における電圧比較回路４と同様
であり、前述の数値例を引用すると、外部電圧Ｖ1 が４
Ｖを越えるレベルの時点においては、電圧比較回路２３
よりは“Ｌ”レベルが出力され、また、外部電圧Ｖ1 が
４Ｖ以下のレベルの時点においては、電圧比較回路２３
より“Ｈ”レベルが出力される。従って、外部電圧Ｖ1
が４Ｖを越える時点においては、電圧比較回路２３より
“Ｌ”レベルが出力されために、ＮＭＯＳトランジスタ
１９はオンの状態となり、ＮＭＯＳトランジスタ２０は
オフの状態となって、差動増幅器２１のＢ端子に入力さ
れる電位レベルは、抵抗１６および抵抗１７により分圧
された電圧として入力される。また、外部電圧Ｖ1 が４
Ｖ以下の時点においては、電圧比較回路２３よりは
“Ｈ”レベルが出力されるため、ＮＭＯＳトランジスタ
１９はオフの状態となり、ＮＭＯＳトランジスタ２０は
オンの状態となって、差動増幅器２１のＢ端子に入力さ
れる電位レベルは、抵抗１６および抵抗１８により分圧
された電圧として入力される。差動増幅器２１の動作
は、前述の第１の実施例における差動増幅器１４と同一
である。差動増幅器１４においては、Ｂ端子に入力され
る電位レベルによりしきい値電圧が設定され、入力端子
４４を介してＡ端子に入力される入力信号が増幅され、
その出力信号がインバータ２２を介して内部回路に伝達
される。
圧降下回路を示す部分回路である。図３に示されるよう
に、本実施例においても、電源端子４３より供給される
外部電圧Ｖ1 の入力に対応して降圧回路１５が設けられ
ており、従来例および第１の実施例の場合と同様に、外
部電圧Ｖ1 は入力保護等のみに使用され、内部回路に
は、降圧回路１５により降圧された電圧Ｖ2 が供給され
る。また、入力端子４４より入力される入力信号のレベ
ルは差動増幅器２１のＡ端子に入力されており、一方、
電圧比較回路２３より出力されるレベル信号は、ＮＭＯ
Ｓトランジスタ２０のゲートに入力されるとともに、イ
ンバータ２４により反転されて、ＮＭＯＳトランジスタ
１９のゲートに入力される。電圧比較回路２３の機能
は、前述の第１の実施例における電圧比較回路４と同様
であり、前述の数値例を引用すると、外部電圧Ｖ1 が４
Ｖを越えるレベルの時点においては、電圧比較回路２３
よりは“Ｌ”レベルが出力され、また、外部電圧Ｖ1 が
４Ｖ以下のレベルの時点においては、電圧比較回路２３
より“Ｈ”レベルが出力される。従って、外部電圧Ｖ1
が４Ｖを越える時点においては、電圧比較回路２３より
“Ｌ”レベルが出力されために、ＮＭＯＳトランジスタ
１９はオンの状態となり、ＮＭＯＳトランジスタ２０は
オフの状態となって、差動増幅器２１のＢ端子に入力さ
れる電位レベルは、抵抗１６および抵抗１７により分圧
された電圧として入力される。また、外部電圧Ｖ1 が４
Ｖ以下の時点においては、電圧比較回路２３よりは
“Ｈ”レベルが出力されるため、ＮＭＯＳトランジスタ
１９はオフの状態となり、ＮＭＯＳトランジスタ２０は
オンの状態となって、差動増幅器２１のＢ端子に入力さ
れる電位レベルは、抵抗１６および抵抗１８により分圧
された電圧として入力される。差動増幅器２１の動作
は、前述の第１の実施例における差動増幅器１４と同一
である。差動増幅器１４においては、Ｂ端子に入力され
る電位レベルによりしきい値電圧が設定され、入力端子
４４を介してＡ端子に入力される入力信号が増幅され、
その出力信号がインバータ２２を介して内部回路に伝達
される。
【００１２】
【発明の効果】以上説明したように、本発明における電
圧降下回路は、外部電圧の電圧レベルを識別した上で対
応する入力バッファまたは入力しきい値電圧を切替える
ことが可能となるために、動作電圧範囲として、３〜６
Ｖ等の広い動作範囲を要求される場合においても、製造
時または製造後の如何を問わず、常時外部電圧の電圧レ
ベルに対応して入力バッファを適宜切替え選択すること
ができるという効果がある。
圧降下回路は、外部電圧の電圧レベルを識別した上で対
応する入力バッファまたは入力しきい値電圧を切替える
ことが可能となるために、動作電圧範囲として、３〜６
Ｖ等の広い動作範囲を要求される場合においても、製造
時または製造後の如何を問わず、常時外部電圧の電圧レ
ベルに対応して入力バッファを適宜切替え選択すること
ができるという効果がある。
【図１】本発明の第１の実施例における電圧降下回路を
示す部分ブロック図である。
示す部分ブロック図である。
【図２】第１の実施例における電圧比較回路の一実施例
を示す回路図である。
を示す回路図である。
【図３】本発明の第２の実施例における電圧降下回路を
示す部分ブロック図である。
示す部分ブロック図である。
【図４】従来例における電圧降下回路を示す部分ブロッ
ク図である。
ク図である。
１、１５、２５ 降圧回路 ２、３、２６、２７ 入力バッファ ４、２３ 電圧比較回路 ５、３０ 切替回路 ６、２２、２４、３１ インバータ ７、８、３２、３３ ＯＲ回路 ９、３４ ＡＮＤ回路 １０〜１３、１６〜１８ 抵抗 １４、２１ 差動増幅器 １９、２０ ＮＭＯＳトランジスア ２８、２９ ヒューズ
Claims (1)
- 【請求項１】 外部から入力される電源電圧Ｖ1 を、所
定の降下電圧Ｖ2 に降圧して内部回路に供給する電圧降
下回路を内蔵する半導体集積回路において、 前記電源電圧Ｖ1 の電位レベルと、前記降下電圧Ｖ2 の
電位レベルとのレベル差を検出し、所定のレベル信号を
出力する電圧比較回路と、 内部回路に対する所定の入力信号に対応して、前記電圧
比較回路より出力されるレベル信号を介して、入力電圧
しきい値特性を選択制御される入力信号バッファ回路
と、 を少なくとも前記電圧降下回路に付随して備えることを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5163717A JP3016993B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5163717A JP3016993B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0722937A true JPH0722937A (ja) | 1995-01-24 |
| JP3016993B2 JP3016993B2 (ja) | 2000-03-06 |
Family
ID=15779313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5163717A Expired - Lifetime JP3016993B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3016993B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945086A (ja) * | 1995-07-22 | 1997-02-14 | Lg Semicon Co Ltd | 半導体メモリの入力バッファー回路 |
| JP2000091905A (ja) * | 1998-08-31 | 2000-03-31 | Motorola Inc | 入力バッファ |
| JP2006013166A (ja) * | 2004-06-25 | 2006-01-12 | Sharp Corp | 発光ダイオード駆動回路、及びそれを備えた光送信デバイス、並びに電子機器 |
| CN102394610A (zh) * | 2011-11-24 | 2012-03-28 | 福州大学 | 一种高精度电压比较器及其设计方法 |
| US8174910B2 (en) | 2008-12-19 | 2012-05-08 | Fujitsu Semiconductor Limited | Semiconductor device and system for switching between high-voltage and low-voltage operation circuits |
-
1993
- 1993-07-02 JP JP5163717A patent/JP3016993B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945086A (ja) * | 1995-07-22 | 1997-02-14 | Lg Semicon Co Ltd | 半導体メモリの入力バッファー回路 |
| JP2000091905A (ja) * | 1998-08-31 | 2000-03-31 | Motorola Inc | 入力バッファ |
| JP2006013166A (ja) * | 2004-06-25 | 2006-01-12 | Sharp Corp | 発光ダイオード駆動回路、及びそれを備えた光送信デバイス、並びに電子機器 |
| US8174910B2 (en) | 2008-12-19 | 2012-05-08 | Fujitsu Semiconductor Limited | Semiconductor device and system for switching between high-voltage and low-voltage operation circuits |
| CN102394610A (zh) * | 2011-11-24 | 2012-03-28 | 福州大学 | 一种高精度电压比较器及其设计方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3016993B2 (ja) | 2000-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991207 |