KR20100021031A - 데이터의 출력을 제어하는 반도체 집적 회로 - Google Patents

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Abstract

반도체 집적 회로를 개시한다. 개시된 본 발명의 반도체 집적 회로는, 입력 제어 신호에 응답하여 글로벌 입출력 라인 데이터를 래치하고, 출력 제어 신호에 응답하여 래치된 데이터를 출력하는 파이프 래치부를 포함하며, 상기 입력 제어 신호에 응답하는 상기 데이터의 스윙폭보다 상기 출력 제어 신호에 응답하는 상기 래치된 데이터의 스윙폭이 더 크다.
Figure P1020080079727
출력 드라이버, 외부 공급 전원, 레벨 승압

Description

데이터의 출력을 제어하는 반도체 집적 회로{Semiconductor Integrated Circuit for Controlling Output of Data}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로는 데이터의 출력을 제어하는 반도체 집적 회로에 관한 것이다.
일반적으로 비트라인 센스앰프 및 메인 센스앰프를 경유한 소정 레벨의 데이터가 출력 데이터로서 외부 입출력 패드에 제공된다. 이 경우, 출력 데이터는 외부 시스템 또는 외부 주변 회로를 구동시키기에 충분한 전압 레벨이어야 한다. 그리하여, 출력 데이터는 외부 시스템 및 외부 주변 회로의 전원 레벨에 적합하도록 반도체 내부 회로의 데이터 레벨보다 소정 승압시켜 출력되도록 한다. 이에 따라, 내부적으로 처리된 데이터는 레벨 쉬프터(level shifter)를 이용하여 승압된 레벨의 출력 데이터로서 제공된다. 통상적으로 레벨 쉬프터는 출력 드라이버의 입력단에서 사용된다.
하지만, 레벨 쉬프터의 동작 특성으로 인하여PVT(Process, Voltage, Temperature)에 민감한 영향을 받는다. 이로써, 공정 조건이나 환경에 영향을 받아, 리드 동작시 데이터의 출력 타이밍(tAC: Access Timing)을 만족시키기 어려울 수 있다. 또한, 유효 데이터 윈도우(valid data window), 즉 데이터 아이(data eye)에도 영향을 줄 수 있다. 따라서, 종래 기술에 따라 출력 드라이버 입력단에서 레벨 쉬프터를 이용하면 고속 동작시 회로 동작을 안정화시키지 못하게 되어 신뢰성을 저하시킬 수 있다.
본 발명의 기술적 과제는 PVT 공정 변화에 둔감한 출력 데이터를 제공하는 반도체 집적 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 집적 회로는, 입력 제어 신호에 응답하여 글로벌 입출력 라인 데이터를 래치하고, 출력 제어 신호에 응답하여 래치된 데이터를 출력하는 파이프 래치부를 포함하며, 상기 입력 제어 신호에 응답하는 상기 데이터의 스윙폭보다 상기 출력 제어 신호에 응답하는 상기 래치된 데이터의 스윙폭이 더 크다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 입력 제어 신호 응답하여 글로벌 입출력 라인 데이터를 병렬화하여 저장하고, 저장된 데이터를 출력 제어 신호에 동기시켜 직렬화하여 출력하는 파이프 래치부, 및 클럭 신호에 동기하여 상기 파이프 래치부의 출력 신호를 출력 데이터로서 제공하는 출력 드라이버를 포함하며, 상기 파이프 래치부는 하이 레벨의 상기 글로벌 입출력 라인 데이터를 승압하여 소정 승압된 레벨로 상기 출력 드라이버에 제공한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로는, 복수의 입력 제어 신호에 응답하여 글로벌 입출력 라인 데이터를 순차적으로 수신하는 입력 제어부, 상기 입력 제어부의 순차적인 출력 신호 를 래치하는 래치부, 상기 래치부의 출력 신호를 복수의 출력 제어 신호에 동기시켜 순차적으로 출력시키는 출력 제어부, 및 클럭 신호에 동기하여 상기 출력 제어부의 출력 신호를 출력 데이터로서 제공하는 출력 드라이버를 포함하며, 상기 래치부는, 상기 글로벌 입출력 라인 데이터의 하이 레벨과 이에 대응되는 상기 출력 제어부의 출력 신호의 하이 레벨의 차이보다 더 높은 문턱 전압을 갖는다.
본 발명의 실시예에 따르면, 출력 드라이버에 입력되기 전, 미리 파이프 래치부에서 하이 레벨의 데이터에 대해서는 소정 전압 승압시킨다. 입력 제어 유닛이 펄스 신호에 의해 동작하는 3상 인버터이고, 이러한 입력 제어 유닛으로부터 제공받은 데이터의 레벨은 시간에 따라 변하지 않는다. 이를 이용하여, 래치부의 전원 레벨만 변화시켜 수신된 레벨에 대해서 별도의 레벨 쉬프터없이도 승압이 가능하다. 이로써, PVT 공정 변화에도 둔감한 안정적인 출력 데이터를 제공할 수 있다. 또한, 레벨 쉬프터를 사용하지 않으므로 면적 효율이 개선될 수 있다. 더 나아가, 레벨 쉬프터를 사용하지 않으므로 반도체 집적 회로의 전류 소모 및 동작 속도가 개선된다.
이하에서는 본 발명의 일 실시예에 따른 반도체 집적 회로에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로는 비트라인 센스앰프(100), 메인 센스앰프(200), 파이프 래치부(300) 및 출력 드라이버(400)를 포함한다.
우선, 비트라인 쌍(BL, /BL)과 워드라인(WL)이 교차하는 지점에 메모리 셀(cell)이 구비된다.
비트라인 센스앰프(100)는 컬럼계 명령어에 응답하여 데이터를 센싱한다. 본 발명의 일 실시예는 출력 데이터에 대한 것이므로, 리드 경우에 대해서만 간단히 설명하기로 한다. 즉, 비트라인 센스앰프(100)는 리드 명령에 응답하여, 선택된 워드라인(WL)에 연결된 셀(cell)에 저장된 데이터의 미세 전압 차이를 센싱한다.
메인 센스앰프(200)는 통상 입출력 센스앰프(IO sense-amplifier)라고도 하며, 비트라인 센스앰프(100)로부터 전달받은 데이터 신호를 다시 한번 센싱하여 글로벌 입출력 라인 데이터(GIO)로서 파이프 래치부(300)에 제공한다.
파이프 래치부(300)는 정, 부 입력 제어 신호(ipin<0:3>, ipinz<0:3>)에 응답하여 글로벌 입출력 라인 데이터(GIO)를 래치하고, 정, 부 출력 제어 신호(ipout<0:3>, ipoutz<0:3>)에 응답하여 래치된 데이터를 직렬 데이터(DO<0:3>)로서 출력한다. 이 때, 본 발명의 일 실시예에 따른 파이프 래치부(300)는 글로벌 입출력 라인 데이터(GIO)의 하이 레벨에 대해 승압하여 소정 승압시킨 레벨로 출력 드라이버(400)에 제공한다.
출력 드라이버(400)는 클럭 신호(CLK, CLKB)에 동기하여 직렬 데이터(DO<0:3>)를 출력 데이터(DOUT<0:3>)로서 데이터 입출력 패드(DQ PAD)에 제공한다.
도 2는 도 1에 따른 파이프 래치부(300)의 블록도이고, 도 3은 도 2에 따른 파이프 래치부(300) 일부의 상세한 회로도이다.
도 2 및 도 3을 참조하면, 파이프 래치부(300)는 입력 제어부(320), 래치부(340) 및 출력 제어부(340)를 포함한다.
여기서는 4비트 프리페치(pre-fetch)를 지원하는 반도체 집적 회로로 예시하기로 한다.
우선, 입력 제어부(320)는 정, 부 입력 제어 신호(ipin<0:3>, ipinz<0:3>)에 제어되어 글로벌 입출력 라인 데이터(GIO)를 수신하여, 제 1 내지 제 4 반전 데이터(/DO0-/DO3)를 제공한다. 다시 말하면, 입력 제어부(320)는 정, 부 입력 제어 신호(ipin<0:3>, ipinz<0:3>)에 응답하여 글로벌 입출력 라인 데이터(GIO)를 병렬화(parallelize)시킨다.
입력 제어부(320)는 제 1 내지 제 4 입력 제어 유닛(322-328)을 포함한다.
각각의 제 1 내지 제 4 입력 제어 유닛(322-328)은 각각의 정, 부 입력 제어 신호(ipin<0:3>, ipinz<0:3>)에 동기되어, 글로벌 입출력 라인 데이터(GIO)를 순차적으로 수신한다. 입력 제어부(320)의 제 1 전원은 외부 공급 전원(VDD)을, 제 2 전원은 접지 전원(VSS)을 사용한다. 여기서, 정, 부 입력 제어 신호(ipin<0:3>, ipinz<0:3>)는 컬럼계 명령어에 응답하여 활성화되는 펄스 신호로서 예시한다. 이미 잘 알려진 바와 같이, 컬럼계 명령어에 응답하여 컬럼계 회로부를 구동하는 메인 신호인 컬럼계 메인 신호(미도시)가 활성화된다. 이러한 컬럼계 메인 신호(미도시)에 따라 정, 부 입력 제어 신호(ipin<0:3>, ipinz<0:3>)가 글로벌 입출력 라인 데이터(GIO)의 입력 타이밍에 순차적으로 펄싱되어 생성된다. 따라서, 글로벌 입출력 라인 데이터(GIO)는 정, 부 입력 제어 신호(ipin<0:3>, ipinz<0:3>)의 펄스폭 동안만 입력될 수 있다.
한편, 래치부(340)는 제 1 내지 제 4 반전 데이터(/DO0-/DO3)를 수신하여 제 1 내지 제 4 프리 출력 데이터(PDO0-PDO3)를 제공한다.
래치부(340)는 제 1 내지 제 4 반전 데이터(/DO0-/DO3)를 각각 수신하는 제 1 내지 제 4 래치 유닛(342-348)을 포함한다.
본 발명의 일 실시예에 따른 래치부(340)는 글로벌 입출력 라인 데이터(GIO)에 대응하는 데이터를 승압하여 저장함으로써, 글로벌 입출력 라인 데이터(GIO)의 하이 레벨보다는 더 높은 전압의 레벨로 저장할 수 있다. 래치부(340)의 제 1 전원은 외부 시스템용 전원(VDDQ)을, 제 2 전원은 외부용 접지 전원(VSSQ)을 사용한다. 이때, 래치부(340)의 제 1 전원인 외부 시스템용 전원(VDDQ)은 외부 공급 전원(VDD)보다 소정 높은 전압이다. 예컨대, 외부 공급 전원(VDD)은 1.5V이고, 외부 시스템용 전원(VDDQ)은 2.0V라고 예시한다. 다시 말하면, 본 발명의 일 실시예에 따르면, 래치부(340)에 의해 저장되는 신호의 하이 레벨은, 입력 제어부(320)에서 제공한 하이 레벨보다는 높은 레벨이다. 한편, 외부용 접지 전원(VSSQ)은 통상의 접지 전원(VSS)과 동등한 레벨로 예시하나, 외부 시스템의 환경에 따라 접지 전원(VSS)보다 낮은 레벨일 수도 있음은 물론이다. 그리하여, 래치부(340)에 의한 데이터의 스윙폭이 입력 제어부(320)에 의한 데이터의 스윙폭보다는 크다.
출력 제어부(360)는 제 1 내지 제 4 프리 출력 데이터(PDO0-PDO3)를 수신하 여, 정, 부 출력 제어 신호(ipout<0:3>, ipoutz<0:3>)에 동기시켜 직렬화하여 직렬 데이터(DO<0:3>)로서 제공한다.
출력 제어부(360)는 래치부(340)와 마찬가지로, 제 1 전원은 외부 시스템용 전원(VDDQ)을, 제 2 전원은 외부용 접지 전원(VSSQ)을 사용한다.
설명의 편의상, 파이프 래치부(300)의 회로 전체의 설명대신 제 1 입력 제어 유닛(322), 제 1 래치 유닛(342) 및 제 1 출력 제어 유닛(362)에 대해 설명하기로 한다.
제 1 입력 제어 유닛(322)은 제 1 및 제 2 PMOS 트랜지스터(P1, P2), 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 포함한다.
제 1 PMOS 트랜지스터(P1)는 글로벌 입출력 라인 데이터(GIO)를 수신하는 게이트, 외부 공급 전원(VDD)을 인가받는 소스 및 제 2 PMOS 트랜지스터(P2)와 연결된 드레인을 포함한다. 제 2 PMOS 트랜지스터(P2)는 제 1 부 입력 제어 신호(ipinz<0>)를 수신하는 게이트, 제 1 PMOS 트랜지스터(P1)와 연결된 소스 및 노드 a와 연결된 드레인을 포함한다. 한편, 제 1 NMOS 트랜지스터(N1)는 제 1 정 입력 제어 신호(ipin<0>)를 수신하는 게이트, 노드 a와 연결된 드레인 및 제 2 NMOS 트랜지스터(N2)와 연결된 소스를 포함한다. 제 2 NMOS 트랜지스터(N2)는 글로벌 입출력 라인 데이터(GIO)를 수신하는 게이트, 제 1 NMOS 트랜지스터(N1)와 연결된 드레인 및 접지 전원(VSS)과 연결된 소스를 포함한다.
제 1 래치 유닛(342)은 래치 타입으로 연결된 제 1 및 제 2 인버터(INV1, INV2)를 포함한다. 전술한 바와 같이, 제 1 래치 유닛(342)은 외부 시스템용 전 원(VDDQ) 및 외부용 접지 전원(VSSQ)을 채용한다.
제 1 출력 제어 유닛(362)은 제 3 및 제 4 PMOS 트랜지스터(P3, P4), 제 3 및 제 4 NMOS 트랜지스터(N3, N4)를 포함한다.
제 3 PMOS 트랜지스터(P3)는 제 1 프리 출력 데이터(PDO0)를 수신하는 게이트, 외부 시스템용 전원(VDDQ)을 인가받는 소스 및 제 4 PMOS 트랜지스터(P4)와 연결된 드레인을 포함한다. 제 4 PMOS 트랜지스터(P4)는 제 1 부 출력 제어 신호(ipoutz<0>)를 수신하는 게이트, 제 3 PMOS 트랜지스터(P3)와 연결된 소스 및 노드 c와 연결된 드레인을 포함한다. 한편, 제 3 NMOS 트랜지스터(N3)는 제 1 정 출력 제어 신호(ipout<0>)를 수신하는 게이트, 노드 c와 연결된 드레인 및 제 4 NMOS 트랜지스터(N4)와 연결된 소스를 포함한다. 제 4 NMOS 트랜지스터(N4)는 제 1 프리 출력 데이터(PDO0)를 수신하는 게이트, 제 3 NMOS 트랜지스터(N3)와 연결된 드레인 및 외부용 접지 전원(VSSQ)과 연결된 소스를 포함한다.
글로벌 입출력 라인 데이터(GIO)가 하이 레벨인 경우를 설명하기로 한다.
활성화된 제 1 정, 부 입력 제어 신호(ipin<0>, ipinz<0>)의 펄스폭동안 하이 레벨의 글로벌 입출력 라인 데이터(GIO)가 수신된다. 하이 레벨을 수신한 제 2 NMOS 트랜지스터(N2)가 턴온되어, 제 1 반전 데이터(/DO0)는 로우 레벨의 신호로서 제공된다. 다시 제 1 정, 부 입력 제어 신호(ipin<0>, ipinz<0>)는 비활성화된다. 이 경우, 제 1 래치 유닛(342)은 수신된 로우 레벨을 반전하여 외부 시스템용 전원(VDDQ)에 상응하는 하이 레벨의 신호로서 저장할 수 있다.
이와 반대로, 글로벌 입출력 라인 데이터(GIO)가 로우 레벨인 경우를 설명하 기로 한다.
이 경우, 제 1 PMOS 트랜지스터(P1)가 턴온되어, 외부 공급 전원(VDD) 레벨의 하이 레벨 신호가 제 1 래치 유닛(342)에 제공된다. 따라서 제 1 래치 유닛(342)은 수신된 레벨을 반전시켜 로우 레벨의 제 1 프리 출력 데이터(PDO0)를 제공한다.
전술한 대로, 외부 공급 전원(VDD)의 레벨을 1.5V라고 하고, 외부 시스템용 전원(VDDQ)의 레벨을 2.0V일 때, 각 트랜지스터의 문턱 전압을 0.7V라고 하자.
이 경우, 제 1 래치 유닛(342)에 제공되는 제 1 반전 데이터(/DO0)가 1.5V라고 하여도, 제 1 인버터(INV1)의 풀업 소자(미도시)의 게이트-소오스간 전압차이는 문턱 전압보다 낮은0.5V이므로 제 1 인버터(INV1)의 풀업 소자(미도시)는 턴오프(turn off)상태를 유지할 수 있다. 그리하여, 제 1 래치 유닛(342)에 하이 레벨의 제 1 반전 데이터(/DO0)가 수신되어도 관통 전류(direct current)는 흐르지 않는다.
종래 기술에서 레벨 쉬프터를 사용한 것은, 출력 드라이버에 입력되는 레벨과 출력되어야 할 레벨이 다른 경우(이종 전원인 경우)에, 그 레벨의 차이로써 관통 전류(direct current)가 발생할 수 있었기 때문이다. 구체적으로, 출력 드라이버에 수신되는 하이 레벨의 입력 신호와 출력 드라이버에 사용되는 전원의 레벨 차가 생길 경우에 불안정한 레벨의 신호가 출력될 수 있다. 더 나아가, 출력 드라이버에 입력되는 하이 레벨이 신호 라인의 로딩으로 인해 점차 레벨이 낮아지는 경우가 발생하였다. 그리하여, 출력 드라이버의 풀업 소자(예컨대 PMOS 트랜지스터)의 게이트-소스간 전압차가 문턱 전압보다 커지는 경우, 풀업 소자가 턴온됨으로써 관통 전류가 흐르는 것이다. 따라서, 종래에는 레벨 쉬프터를 사용하여 이러한 서로 다른 전원의 신호를 사용할 경우 신호의 레벨을 완충시켜야 했다.
하지만, 본 발명의 일 실시예에 따르면, 제 1 입력 제어 유닛(322)은 펄스 신호에 제어되는 3상(tristate) 인버터 타입이다. 그리하여, 제 1 정, 부 입력 제어 신호(ipin<0>, ipinz<0>)의 펄스폭동안 글로벌 입출력 라인 데이터(GIO)가 수신된다. 또한, 제 1 정, 부 입력 제어 신호(ipin<0>, ipinz<0>)가 비활성화되면 더 이상 글로벌 입출력 라인 데이터(GIO)를 수신하지 않는다. 그리하여, 제 1 래치 유닛(342)에 제공되는 신호 레벨은 시간이 경과함에 따라 변하지 않는다. 이를 바꾸어 설명하면, 제 1 래치 유닛(342)에 제공되는 하이 레벨의 신호는 더 이상 전압의 변화가 생기지 않음을 의미하며, 이로써, 외부 시스템용 전원(VDDQ)과의 전압 차이가 문턱 전압보다 낮도록 유지될 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면 별도의 레벨 쉬프터 없이 이종(異種) 전원의 회로부간에 레벨 승압이 가능하다. 또한, 제 1 래치 유닛(342)이 수신된 신호에 대해 레벨 변환 후 래치함으로써, 안정된 레벨의 제 1 프리 출력 데이터(PDO0)를 제공할 수 있다.
계속해서 설명하면, 제 1 출력 제어 유닛(362)은 제 1 프리 출력 데이터(PDO0)를 제 1 정, 부 출력 제어 신호(ipout<0>, ipoutz<0>)에 동기시켜 제 1 직렬 데이터(DO)로서 제공할 수 있다.
예시된 외부 공급 전원(VDD)과 외부 시스템용 전원(VDDQ)의 차이를 각각 1.5V, 2.0V라고 하였으나, 회로의 구성에 따라 1.3V, 2.0V일 수도 있음은 물론이다. 이 경우에도 마찬가지로, 외부 공급 전원(VDD)과 외부 시스템용 전원(VDDQ)의 차이보다 제 1 래치 유닛(342)에 포함된 트랜지스터의 문턱 전압이 더 높도록 설계하면 본 발명의 목적 범위를 만족할 수 있다.
한편, 제 1 정, 부 출력 제어 신호(ipout<0>, ipoutz<0>)는 클럭 신호(도 1의 CLK, CLKB 참조)에 응답하여 활성화되는 펄스 신호로서 예시한다. 보다 구체적으로는 제 1 정, 부 출력 제어 신호(ipout<0>, ipoutz<0>)는 DLL(Delayed Locked Loop) 사이클을 경유한 내부용 클럭 신호에 응답하여 활성화된다. 이때, 출력 데이터(도 1의DOUT<0:3> 참조)를 출력시키는 타이밍보다 제 1 정, 부 출력 제어 신호(ipout<0>, ipoutz<0>)의 활성화 타이밍이 더 앞선다. 예컨대, 제 1 정, 부 출력 제어 신호(ipout<0>, ipoutz<0>)는 출력 데이터(DOUT<0:3>)를 출력시키는 타이밍보다 반 클럭 주기만큼 앞서 활성화된다. 그리하여, 출력 시점보다 먼저 데이터의 출력 신호 경로를 제공함으로써 보다 안정적으로 출력 데이터(DOUT<0:3>)를 제공할 수 있도록 한다.
도 4는 도 1에 따른 출력 드라이버(400)의 간략한 회로도이다.
도 4를 참조하면, 출력 드라이버(400)는 전송부(410) 및 풀업/풀다운부(420)를 포함한다.
출력 드라이버(400)는 클럭 신호(CLK, CLKB)에 제어되며, 제 1 내지 제 4 직렬 데이터(DO<0:3>)를 수신하여 데이터 입출력 패드(DQ PAD)에 제 1 내지 제 4 출력 데이터(DOUT<0:3>)를 제공할 수 있다.
전송부(410)는 전송 게이트(TR)를 포함한다. 즉, 클럭 신호(CLK, CLKB)에 응답하여 턴온됨으로써, 제 1 내지 제 4 직렬 데이터(DO<0:3>)를 전송시킬 수 있다.
풀업/풀다운부(420)는 풀업 소자(PM) 및 풀다운 소자(NM)를 포함한다.
풀업 소자(PM)는 노드 d와 연결된 게이트, 외부 시스템용 전원(VDDQ)를 인가받는 소오스 및 노드 e와 연결된 드레인을 포함한다.
풀다운 소자(NM)는 노드 d와 연결된 게이트, 외부용 접지 전원(VSSQ)을 인가받는 소스 및 노드 e와 연결된 드레인을 포함한다.
출력 드라이버(400)는 통상적인 출력 드라이버이므로 간단히 설명하기로 한다. 출력 드라이버(400)는 클럭 신호(CLK, CLKB)에 동기하여 제 1 내지 제 4 직렬 데이터(DO<0:3>)를 제 1 내지 제 4 출력 데이터(DOUT<0:3>)로서 순차적으로 출력시킬 수 있다. 출력 드라이버(400)에 수신되기 전 하이 레벨의 데이터에 대해서는 이미 승압된 레벨의 신호로서 제공되므로, 출력 드라이버(400)의 입력단에 별도의 레벨 쉬프팅 동작은 필요하지 않음을 알 수 있다.
이와 같이 본 발명의 실시예에 따르면, 출력 드라이버에 입력되기 전, 미리 파이프 래치부에서 하이 레벨의 데이터에 대해서는 소정 전압 승압시킨다. 입력 제어 유닛이 펄스 신호에 의해 동작하는 3상 인버터이고, 이러한 입력 제어 유닛으로부터 제공받은 데이터의 레벨은 시간에 따라 변하지 않는다. 이를 이용하여, 래치부의 전원 레벨만 변화시켜 수신된 레벨에 대해서 별도의 레벨 쉬프터없이도 승압이 가능하다. 이로써, PVT 공정 변화에도 둔감한 안정적인 출력 데이터를 제공할 수 있다. 또한, 레벨 쉬프터를 사용하지 않으므로 면적 효율이 개선될 수 있다. 더 나아가, 레벨 쉬프터를 사용하지 않으므로 반도체 집적 회로의 전류 소모 및 동작 속도가 개선된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 블록도,
도 2는 도 1에 따른 파이프 래치부의 블록도,
도 3은 도 2에 따른 파이프 래치부의 일부 회로도, 및
도 4 는 도 1에 따른 출력 드라이버의 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 비트라인 센스앰프 200 : 메인 센스앰프
300 : 파이프 래치부 320 : 입력 제어부
340 : 래치부 360 : 출력 제어부
400 : 출력 드라이버

Claims (12)

  1. 입력 제어 신호에 응답하여 글로벌 입출력 라인 데이터를 래치하고, 출력 제어 신호에 응답하여 래치된 데이터를 출력하는 파이프 래치부를 포함하며, 상기 입력 제어 신호에 응답하는 상기 데이터의 스윙폭보다 상기 출력 제어 신호에 응답하는 상기 래치된 데이터의 스윙폭이 더 큰 반도체 집적 회로.
  2. 제 1항에 있어서,
    상기 파이프 래치부는 상기 입력 제어 신호에 응답하여 제공되는 상기 데이터를 래치하는 래치부를 포함하는 반도체 집적 회로.
  3. 제 2항에 있어서,
    상기 래치부의 제 1 전원은 상기 글로벌 입출력 라인 데이터의 하이 레벨보다 더 높은 전압 레벨을 갖고, 제 2 전원은 접지 전원인 반도체 집적 회로.
  4. 제 2항에 있어서,
    상기 래치부는, 상기 글로벌 입출력 라인 데이터의 하이 레벨에 대응하여, 그것의 레벨보다 더 높은 전압의 레벨의 데이터로 저장하는 반도체 집적 회로.
  5. 제 1항에 있어서,
    상기 입력 제어 신호는 컬럼계 명령어에 응답하여 활성화되는 펄스 신호인 반도체 집적 회로.
  6. 입력 제어 신호 응답하여 글로벌 입출력 라인 데이터를 병렬화하여 저장하고, 저장된 데이터를 출력 제어 신호에 동기시켜 직렬화하여 출력하는 파이프 래치부; 및
    클럭 신호에 동기하여 상기 파이프 래치부의 출력 신호를 출력 데이터로서 제공하는 출력 드라이버를 포함하며,
    상기 파이프 래치부는 하이 레벨의 상기 글로벌 입출력 라인 데이터를 승압하여 소정 승압된 레벨로 상기 출력 드라이버에 제공하는 반도체 집적 회로.
  7. 제 6항에 있어서,
    상기 파이프 래치부는,
    복수의 입력 제어 신호에 응답하여 상기 글로벌 입출력 라인 데이터를 순차적으로 수신하는 입력 제어부;
    상기 입력 제어부의 순차적인 출력 신호를 래치하는 래치부; 및
    상기 래치부의 출력 신호를 복수의 출력 제어 신호에 동기시켜 순차적으로 출력시키는 출력 제어부를 포함하는 반도체 집적 회로.
  8. 제 7항에 있어서,
    상기 래치부의 제 1 전원은 상기 글로벌 입출력 라인 데이터의 하이 레벨보다 더 높은 전압 레벨을 갖고, 제 2 전원은 접지 전원인 반도체 집적 회로.
  9. 제 7항에 있어서,
    상기 래치부는, 상기 글로벌 입출력 라인 데이터의 하이 레벨에 대응하여, 그것의 레벨보다 더 높은 전압의 레벨의 데이터로 저장하는 반도체 집적 회로.
  10. 제 7항에 있어서,
    상기 출력 제어부의 출력 신호의 스윙폭은 상기 출력 드라이버의 출력 신호의 스윙폭과 동등한 반도체 집적 회로.
  11. 제 7항에 있어서,
    상기 입력 제어 신호는 컬럼계 명령어에 응답하여 활성화되는 펄스 신호인 반도체 집적 회로.
  12. 제 7항에 있어서,
    상기 출력 제어 신호는 상기 클럭에 응답하여 활성화되는 반도체 집적 회로.
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