KR20030042066A - 에스램 출력 제어 회로 - Google Patents

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Abstract

본 발명은 에스램 출력 제어 회로에 관한 것으로, 전체 메모리 셀들이 다수의 뱅크로 나뉘어진 SRAM에서 각 뱅크에 저장된 데이터를 출력할 때 해당 뱅크나 다른 뱅크의 쓰기 동작에 상관없이 칩 인에이블 신호, 칩 읽기 신호, 칩 출력 신호 및 비동기 동작 인에이블 산호에 의해 발생된 출력 인에이블 신호에 따라 미리 저장된 뱅크의 메모리 데이터를 출력하므로써 데이터의 쓰기 동작 및 읽기 동작을 서로 독립적으로 동시에 수행할 수 있으며, 선택된 뱅크의 데이터만을 출력하므로 뱅크(Multi-bank)간에 전기적 충돌(Conflict)을 방지하고 출력 노드가 플로팅(Floating)되는 것을 방지하여 회로 동작의 신뢰성을 향상시킬 수 있는 에스램 출력 제어 회로가 개시된다.

Description

에스램 출력 제어 회로{Output control circuit in a SRAM}
본 발명은 에스램 출력 제어 회로에 관한 것으로, 특히 전체 메모리 셀들이 다수의 뱅크로 나뉘어진 SRAM에서 각 뱅크에 저장된 데이터를 출력할 때 뱅크간의충돌을 방지할 수 있는 에스램 출력 제어 회로에 관한 것이다.
SRAM에서 읽기/쓰기 동작을 실시할 때 전체 메모리 셀에 대하여 읽기/쓰기 동작을 실시하지 않고, 전체 메모리 셀을 다수의 뱅크로 나누어 소정의 바이트 크기로 나누어진 뱅크에 대하여 따로따로 읽기/쓰기 동작을 실시한다.
이때, 뱅크(Multi-bank)간에 전기적 충돌(Conflict)을 방지하고, 출력 노드가 플로팅(Floating)되는 것을 방지하여 원활한 동작과 정확한 기능(Function)을 수행할 수 있도록 한다. 뱅크(Multi-bank)간에 전기적 충돌(Conflict)을 방지하고 출력 노드가 플로팅(Floating)되는 것을 방지하기 위하여, 칩 내부에서 회로를 디자인(In-house design scheme)하는 방법으로 여러 가지 방법이 실시되지만, 회로를 적용(Application)함에 있어 요구 사항(Spec)에 따라 그 범위와 기능(Function)이 달라 단순 비교할 수 없다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 해당 뱅크나 다른 뱅크의 쓰기 동작에 상관없이 칩 인에이블 신호, 칩 읽기 신호, 칩 출력 신호 및 비동기 동작 인에이블 산호에 의해 발생된 출력 인에이블 신호에 따라 미리 저장된 뱅크의 메모리 데이터를 출력하므로써 데이터의 쓰기 동작 및 읽기 동작을 서로 독립적으로 동시에 수행할 수 있으며, 선택된 뱅크의 데이터만을 출력하므로 뱅크(Multi-bank)간에 전기적 충돌(Conflict)을 방지하고 출력 노드가플로팅(Floating)되는 것을 방지하여 회로 동작의 신뢰성을 향상시킬 수 있는 에스램 출력 제어 회로를 제공하는데 그 목적이 있다.
도 1은 전체 메모리가 소정의 비트 수를 갖는 다수의 뱅크로 나뉘어진 상태를 나타낸 상태도.
도 2는 본 발명에 따른 에스램 출력 제어 회로의 뱅크 선택 회로를 설명하기 위한 회로도.
도 3a 및 도 3b는 본 발명에 따른 에스램 출력 제어 회로를 설명하기 위한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
31, 32, 411 : 비반전 지연부32, 41 : 래치부
본 발명에 따른 에스램 출력 제어 회로는 전체 메모리가 소정의 비트 수로 나뉘어진 다수의 뱅크 중 하나의 뱅크를 선택하여 저장된 데이터를 출력하는 에스램 출력 제어 회로에 있어서, 칩 인에이블 신호, 칩 읽기 신호, 칩 출력 신호 및 비동기 동작 인에이블 산호에 따라 해당 뱅크의 출력 인에이블 신호를 발생시키는 출력 인에이블 신호 발생부와, 해당 뱅크의 데이터를 저장하면서 뱅크 읽기 신호에 따라 해당 뱅크의 새로운 데이터를 저장하며, 출력 인에이블 신호에 따라 해당 뱅크의 데이터를 출력하는 출력 드라이버로 이루어진 것을 특징으로 한다.
출력 인에이블 신호 발생부는 비동기 동작 인에이블 산호를 지연시키는 비반전 지연부와, 칩 인에이블 신호 및 칩 읽기 신호를 조합하는 제 1 논리 소자와, 제 1 논리 소자의 비반전 출력 신호 및 반전 출력 신호에 따라 지연부의 신호를 전송하는 전송 게이트와, 지연부의 신호를 저장하는 래치부와, 래치부에 저장된 신호와 상기 칩 출력 신호를 조합하여 출력 인에이블 신호를 발생시키는 제 2 논리 소자를 포함하여 이루어진다. 상기의 제 1 및 제 2 논리 소자는 NOR 게이트이다.
출력 드라이버는 해당 뱅크의 데이터를 저장하며, 뱅크 읽기 신호에 따라 해당 뱅크의 데이터를 새로 저장하는 래치부와, 출력 인에이블 신호의 비반전 신호 및 래치부에 저장된 데이터를 조합하는 제 1 논리 소자와, 출력 인에이블 신호의반전 신호 및 래치부에 저장된 데이터를 조합하는 제 2 논리 소자와, 전원 전압원에 접속되며 제 1 논리 소자의 출력 신호에 따라 해당 뱅크의 데이터를 전원 전압으로 발생시키는 제 1 스위칭 수단과, 접지에 접속되며 제 2 논리 소자의 출력 신호에 따라 해당 뱅크의 데이터를 접지 전압으로 발생시키는 제 2 스위칭 수단을 포함하여 이루어진다. 상기의 제 1 논리 소자는 NAND 게이트이고, 제 2 논리 소자는 NOR 게이트이며, 제 1 스위칭 수단은 PMOS 트랜지스터이고, 제 2 스위칭 수단은 NMOS 트랜지스터이다.
출력 드라이버의 래치부는 해당 뱅크의 데이터가 인가되는 제 1 인버터와, 제 1 인버터의 출력단이 입력단과 연결되고 출력단이 제 1 인버터의 입력단으로 연결되는 제 2 인버터와, 제 2 인버터 및 접지간에 접속되며 뱅크 읽기 신호에 따라 구동되어 해당 뱅크의 새로운 데이터가 저장되도록 하는 스위칭 수단을 포함하여 이루어진다.
또한, 에스램 출력 제어 회로는 상기의 구성 이외에도 다수의 뱅크 중 특정 뱅크를 선택하기 위한 뱅크 선택 회로를 더 포함하여 이루어진다.
뱅크 선택 회로는 비반전 뱅크 어드레스 신호 및 반전 뱅크 어드레스 신호를 선택하여 스위칭하기 위한 다수의 스위칭 수단과, 다수의 스위칭 수단에 의해 선택된 비반전 뱅크 어드레스 신호 및 반전 뱅크 어드레스 신호를 조합하여 뱅크 선택 신호를 발생시키는 논리 소자로 이루어지며, 논리 소자는 NAND 게이트를 사용한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로한다.
도 1은 전체 메모리가 소정의 비트 수를 갖는 다수의 뱅크로 나뉘어진 상태를 나타낸 상태도이다.
도 1에 도시한 바와 같이, 전체 메모리 셀은 소정의 비트 수를 갖는 다수의 뱅크(S1 내지 S16)로 나뉘어지며, 각 뱅크(S1 내지 S16)로 로컬 버스 라인(Local I/O bus)이 연결되어 각 뱅크(S1 내지 S16)는 메인 버스 라인으로부터 로컬 버스 라인을 통해 데이터를 입력받거나 저장된 데이터를 출력한다.
본 발명의 가장 큰 장점은 확장성과 재사용성에 있다. 즉, 작은 뱅크(Bank)를 모아 원하는 사이즈의 큰 메모리를 만들 수 있고, 그렇게 만든 SRAM을 비슷한 사이즈의 SRAM이 필요한 경우에 재사용할 수 있다. 예를 들어, 용량이 64kb인 메모리의 경우 뱅크의 크기를 4kb로 정하고, 16개의 뱅크를 사용하면 64kb인 메모리를 만들 수 있다. 만약, 다시 68kb 메모리가 필요할 경우 단지 4kb의 소 뱅크를 버스라인에 연결하여 확장시켜주면 68kb 메모리를 간단하게 만들 수 있다. 또한 68.5kb의 메모리가 필요할 경우에도 68kb 메모리에 0.5kb의 소 뱅크를 만들어 연결해 주기만 하면 68.5kb의 메모리를 간단하게 만들 수 있다. 여기서, 각각의 뱅크는 독립적으로 쓰기 동작 및 읽기 동작을 실시할 수 있으므로, 그 자체만으로도 SRAM의 모든 기능을 수행할 수 있다. 상기에서, 전제 평면도(Floorplan)를 고려하여 뱅크의 수와 크기 및 전체 배치를 조절하므로써, 메인 버스 라인을 통해 입출력되는 신호가 신호를 안정화시켜주기 위한 중간 버퍼를 거치지 않아도 회로는 안정적으로 동작할 수 있다. 그러나, 여기서 유의해야할 점은, 긴 버스 라우팅(Routing)으로 인하여 발생되는 출력(Output)의 로딩(Loading) 문제를 고려하여야 하며, 따라서 이는 뱅크간 컨트롤(Control) 전환시 회로의 안정적인 동작을 위하여 반드시 고려해야 할 점이기도 하다.
본 발명에서는 뱅크가 16개로 나뉘어진 경우를 예로 들어 설명하기로 한다.
도 2는 본 발명에 따른 에스램 출력 제어 회로의 뱅크 선택 회로를 설명하기 위한 회로도이다.
도 2에 도시한 바와 같이, 뱅크 선택 회로 메인 버스 라인으로부터 로컬 버스 라인을 통해 인가되는 제 1 내지 제 4 뱅크 어드레스 신호를 각각 반전시키는 제 1 내지 제 4 인버터(I21 내지 I24)와, 제 1 내지 제 4 뱅크 어드레스 신호 또는 반전된 제 1 내지 제 4 뱅크 어드레스 신호를 선택적으로 스위칭하는 제 1 내지 제 4 스위칭 수단(S21 내지 S24)과, 제 1 내지 제 4 스위칭 수단(S21 및 S24)을 통해 인가된 신호를 조합하여 뱅크 선택 신호를 발생시키는 논리 소자(I25)로 이루어지며, 논리 소자(I25)는 4개의 입력 단자를 갖는 NAND 게이트를 사용한다.
뱅크 선택 회로는 뱅크와 로컬 버스 라인간에 설치되며, 뱅크 선택 회로로 인가되는 뱅크 어드레스 신호의 비트 수는 뱅크의 개수에 따라 결정된다. 본 발명에서는 뱅크의 수가 16개인 경우를 설명하고 있으므로, 16개의 뱅크를 선택하기 위해서는 4비트의 뱅크 어드레스가 필요하며 각각의 비트가 제 1 내지 제 4 뱅크 어드레스 신호이다.
각각의 뱅크는 모든 조건이 동일(Identical)하며, 뱅크 선택 회로의 스위칭수단(S21 내지 S24)은 하드 와이어로 이루어진 스위치(Switch implemented by hard wire)를 사용한다.
뱅크 선택 회로에 의해 선택된 뱅크는 에스램 출력 제어 회로에 의해 뱅크에 저장된 데이터를 출력한다. 에스램 출력 제어 회로는 출력 인에이블 신호 발생부와 출력 드라이버로 이루어진다.
도 3a 및 도 3b는 본 발명에 따른 에스램 출력 제어 회로를 설명하기 위한 회로도이다.
도 3a에 도시한 바와 같이, 출력 인에이블 신호 발생부는 비동기 동작 인에이블 산호(OECK)를 지연시키는 제 1 비반전 지연부(31)와, 칩 인에이블 신호(IXCE) 및 칩 읽기 신호(IXRE)를 조합하는 제 1 논리 소자(I33)와, 제 1 논리 소자(I33)의 비반전 출력 신호 및 반전 출력 신호에 따라 지연부(31)의 신호를 전송하는 전송 게이트(I35)와, 지연부(31)의 신호를 저장하는 래치부(32)와, 래치부(32)에 저장된 신호와 칩 출력 신호(IXOE)를 조합하여 출력 인에이블 신호(OXOE)를 발생시키는 제 2 논리 소자(I38)로 이루어지며, 추가로 제 2 논리 소자(I38)의 출력단에는 제 2 비반전 지연부(33)가 설치된다.
제 1 비반전 지연부(31)는 제 1 및 제 2 인버터(I31 및 I32)가 직렬로 접속되어 이루어진다.
전송 게이트(I35)는 PMOS 트랜지스터(P31)와 NMOS 트랜지스터(N31)가 병렬로 접속되어 제 1 논리 소자(I33)의 출력 신호가 NMOS 트랜지스터(N31)의 게이트 단자로 인가되고, 제 3 인버터(I34)에 의해 반전된 제 1 논리 소자(I33)의 출력 신호가PMOS 트랜지스터(P31)의 게이트 단자로 인가되어 제 1 비반전 지연부(31)의 출력 신호를 전송한다.
래치부(32)는 제 4 및 제 5 인버터(I36 및 I37)로 이루어지며, 제 2 비반전 지연부(33)도 제 6 및 제 7 인버터(I39 및 I40)가 직렬로 접속되어 이루어진다.
제 1 및 제 2 논리 소자(I33 및 I38)는 NOR 게이트를 사용한다.
먼저, 칩 읽기 신호(IXRE) 및 칩 인에이블 신호(IXCE)가 인가되면, 제 1 논리 소자(I33)는 이를 조합하여 전송 게이트(I35)를 구동시킨다. 비동기 동작 인에이블 산호(OECK)는 제 1 비반전 지연부(31)를 거쳐 래치부(32)에 저장된다. 제 2 논리 소자(I38)는 칩 출력 신호(IXOE)와 래치부(32)에 저장된 비동기 동작 인에이블 산호(OECK)를 조합하여 출력 인에이블 신호(OXOE)를 발생시키며, 출력 인에이블 신호(OXOE)는 제 2 비반전 지연부(33)를 통해 출력 드라이버로 인가된다.
여기서, 비동기 동작 인에이블 산호(OECK)는 칩 인에이블 신호(IXCE)와 어드레스에서 변화가 발생되면 이를 검출(Detect)하여 펄스를 발생시키는 블록(도시되지 않음)의 출력 신호로써 비동기식 동작의 핵심이 된다.
상기에서, 비동기 동작 인에이블 산호(OECK)가 폴링(Falling)되기 전에 칩 읽기 신호(IXRE)나 칩 인에이블 신호(IXCE)에 의해 전송 게이트(I35)가 닫혀야 하므로 비동기 동작 인에이블 산호(OECK)가 제 1 비반전 지연부(31)를 통해 전송 게이트(I35)로 인가되도록 한다. 그리고, 래치부(32)는 위크 모스(Weak Mos)로 구성하여 전이가 쉽게 이루어질 수 있도록 한다.
도 3b에 도시한 바와 같이, 출력 드라이버는 해당 뱅크의 데이터(IOD)를 저장하며, 뱅크 읽기 신호(reb)에 따라 해당 뱅크의 데이터를 새로 저장하는 래치부(41)와, 제 1 및 제 2 인버터(I41 및 I42)를 통해 비반전 지연된 출력 인에이블 신호(OXOE) 및 래치부(41)에 저장된 데이터(IOD)를 조합하는 제 1 논리 소자(I43)와, 제 1 인버터(I41)에 의해 반전된 출력 인에이블 신호(OXOE) 및 래치부(41)에 저장된 데이터(IOD)를 조합하는 제 2 논리 소자(I44)와, 전원 전압원에 접속되며, 제 1 논리 소자(I43)의 출력 신호에 따라 해당 뱅크의 데이터(OD)를 전원 전압으로 발생시키는 제 1 스위칭 수단(P41)과, 접지에 접속되며, 제 2 논리 소자(I44)의 출력 신호에 따라 해당 뱅크의 데이터(OD)를 접지 전압으로 발생시키는 제 2 스위칭 수단(N41)으로 이루어진다.
제 1 논리 소자(I43)는 NAND 게이트이고, 제 2 논리 소자(I44)는 NOR 게이트이며, 제 1 스위칭 수단(P41)은 PMOS 트랜지스터이고, 제 2 스위칭 수단(N41)은 NMOS 트랜지스터이다.
래치부는 해당 뱅크의 데이터(IOD)가 인가되는 제 3 인버터(I45)와, 상기 제 3 인버터(I45)의 출력단이 입력단과 연결되고 출력단이 제 3 인버터(I45)의 입력단으로 연결되는 제 4 인버터(I46)와, 제 4 인버터(I46) 및 접지간에 접속되며 뱅크 읽기 신호(reb)에 따라 구동되어 해당 뱅크의 새로운 데이터가 저장되도록 하는 제 3 스위칭 수단(N42)으로 이루어지며, 뱅크 읽기 신호(reb)는 제 5 및 제 6 인버터(I47 및 I48)가 직렬로 접속된 비반전 지연부(411)를 거쳐 제 3 스위칭 수단(N42)으로 인가된다.
래치부(41)에는 해당 뱅크의 데이터(IOD)가 저장되며, 뱅크 읽기 신호(reb)에 따라 제 4 인버터(I46)와 접지간에 접속된 제 3 스위칭 수단(N42)이 오프되면, 제 3 및 제 4 인버터(I45 및 I46)의 피드백에 의해 이루어지는 래치 동작이 중지되고 새로운 데이터가 쉽게 저장될 수 있도록 준비한다. 다시 뱅크 읽기 신호(reb)에 따라 제 3 스위칭 수단(N42)이 동작하면 정상적으로 래치 동작이 이루어져 래치부(41)에는 해당 뱅크의 새로운 데이터가 저장된다.
출력 인에이블 신호(OXOE)는 제 2 논리 소자(I43)로 인가되어 제 2 논리 소자(I43)의 동작을 제어하고, 반전된 출력 인에이블 신호(OXOE)는 제 1 논리 소자(I43)로 인가되어 제 1 논리 소자(I43)의 동작을 제어한다.
이때, 해당 뱅크의 데이터(IOD)가 제 1 및 제 2 논리 소자(I43 및 I44)로 인가되면, 제 1 및 제 2 논리 소자(I43 및 I44)는 제 1 및 제 2 스위칭 수단(P41 및 N41)을 제어하여 전원 전압이나 접지 전압으로 최종 데이터(OD)를 발생시킨다.
하기의 표 1은 도 3a 및 도 3b에 도시된 출력 인에이블 신호 발생부와 출력 드라이버로 이루어진 에스램 출력 제어 회로의 주요 동작에 대한 진리표이다.
IXCE IXRE IXWE IXOE 회로의 내부상태 회로의 출력상태
1 X X 1 대기(Standby) 하이 임피던스(High-Z)
0 1 1 1 이전 데이터 유지(Hold) 하이 임피던스(High-Z)
0 0 1 1 읽기 동작(Read) 하이 임피던스(High-Z)
0 1 0 1 쓰기 동작(Write) 하이 임피던스(High-Z)
1 X X 0 대기(Standby) 이전 데이터 유지(Hold)
0 1 1 0 이전 데이터 유지(Hold) 이전 데이터 유지(Hold)
0 0 1 0 읽기 동작(Read) 데이터 출력(DO)
0 1 0 0 쓰기 동작(Write) 이전 데이터 유지(Hold)
X : Don't care
상기의 표 1에 따른 주요 기본 동작인 읽기/쓰기는 일반 SRAM 동작 측면에서 쉽게 구현될 수 있으나, 설계 시 어려운 점은 출력 버퍼의 동작이다. 특히 뱅크간에 읽기/쓰기 전환 시 어려움이 크다. 또한, 칩 인에이블 신호(CE)와 출력 인에이블 신호(OE)의 조합으로 인하여 출력이 플로팅(High-Z)되거나, 출력이 플로팅되지 않고 래칭(Latching)되는 동작이 저전력(Low power)에서 이루어질 수 있도록 구현하기가 쉽지 않다.
상기의 문제점은 본 발명의 출력 인에이블 신호 발생부 및 출력 드라이버로 이루어진 에스램 출력 제어 회로를 통해 표 1의 모든 기능(Function)뿐만 아니라 스태이트(State)간의 전이에서도 오동작이 발생하지 않으며, 특히 전이시 발생될 수 있는 불필요한 전력 소모를 감소시킬 수 있다.
예를 들면, 도 1의 제 1 뱅크(S1)에서 읽기 동작을 실시한 후 제 16 뱅크(S16)에서 쓰기 동작을 실시하는 과정에서 제 1 뱅크(S1)는 읽기 동작에서 출력된 데이터를 계속 출력하고 있어야 한다.
제 1 뱅크(S1)의 출력 인에이블 신호 발생부에서 칩 읽기 신호(IXRE) 및 칩 인에이블 신호(IXCE)에 의해 전송 게이트(I35)가 동작하여 래치부(32)의 입력 노드는 하이 레벨의 상태가 되고 칩 출력 신호(IXOE)가 로우 레벨로 인가되면 출력 인에이블 신호(OXOE)에 의해 출력 드라이버(Output)가 인에이블되어 전체 버스(Bus)를 드라이브(Drive)하게 한다.
이후 제 16 뱅크(S16)가 선택(On)되어 쓰기 동작을 실시하여도, 제 1뱅크(S1)에 구비된 출력 인에이블 신호 발생부의 래치부(32)와 출력 드라이버의 래치부(41)에 저장된 데이터에 따라 제 1 뱅크(S1)의 데이터가 계속 출력된다.
다시 제 16 뱅크(S16)가 읽기 동작을 하게 되면, 그 순간 제 1 뱅크(S1)에 구비된 출력 인에이블 신호 발생부의 전송 게이트(I35)가 오픈되면서 래치부(32)의 입력 노드의 전위가 로우 레벨로 변하고, 제 16 뱅크(S16)에 구비된 출력 인에이블 신호 발생부의 래치부(32)에 하이 레벨의 신호가 저장되어 제 16 뱅크(S16)의 출력 드라이버를 동작시킨다.
상기와 같이, 본 발명은 래치부에 저장된 데이터에 따라 각각의 뱅크가 읽기 동작 및 쓰기 동작을 충돌 없이 독립적으로 행할 수 있다.
상술한 바와 같이, 본 발명은 전체 메모리를 소정 개수의 뱅크로 나누고, 출력 인에이블 신호 발생부 및 출력 드라이버로 이루어진 에스램 출력 제어 회로를 이용해 각각의 뱅크가 독립적으로 동작할 수 있도록 하므로써 뱅크의 크기를 감소시켜 버퍼와 같은 로직 없이 버스만으로 각각의 뱅크를 연결할 수 있으며, 재설계가 용이하고, 저전력에서 구동이 가능하다.

Claims (9)

  1. 전체 메모리가 소정의 비트 수로 나뉘어진 다수의 뱅크 중 하나의 뱅크를 선택하여 저장된 데이터를 출력하는 에스램 출력 제어 회로에 있어서,
    칩 인에이블 신호, 칩 읽기 신호, 칩 출력 신호 및 비동기 동작 인에이블 산호에 따라 해당 뱅크의 출력 인에이블 신호를 발생시키는 출력 인에이블 신호 발생부와,
    해당 뱅크의 데이터를 저장하면서 뱅크 읽기 신호에 따라 해당 뱅크의 새로운 데이터를 저장하며, 상기 출력 인에이블 신호에 따라 상기 해당 뱅크의 데이터를 출력하는 출력 드라이버로 이루어진 것을 특징으로 하는 에스램 출력 제어 회로.
  2. 제 1 항에 있어서,
    상기 출력 인에이블 신호 발생부는 상기 비동기 동작 인에이블 산호를 지연시키는 비반전 지연부와,
    상기 칩 인에이블 신호 및 상기 칩 읽기 신호를 조합하는 제 1 논리 소자와,
    상기 제 1 논리 소자의 비반전 출력 신호 및 반전 출력 신호에 따라 상기 지연부의 신호를 전송하는 전송 게이트와,
    상기 지연부의 신호를 저장하는 래치부와,
    상기 래치부에 저장된 신호와 상기 칩 출력 신호를 조합하여 상기 출력 인에이블 신호를 발생시키는 제 2 논리 소자를 포함하여 이루어지는 것을 특징으로 하는 에스램 출력 제어 회로.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 논리 소자는 NOR 게이트인 것을 특징으로 하는 에스램 출력 제어 회로.
  4. 제 1 항에 있어서,
    상기 출력 드라이버는 상기 해당 뱅크의 데이터를 저장하며, 상기 뱅크 읽기 신호에 따라 해당 뱅크의 데이터를 새로 저장하는 래치부와,
    상기 출력 인에이블 신호의 비반전 신호 및 상기 래치부에 저장된 데이터를 조합하는 제 1 논리 소자와,
    상기 출력 인에이블 신호의 반전 신호 및 상기 래치부에 저장된 데이터를 조합하는 제 2 논리 소자와,
    전원 전압원에 접속되며, 상기 제 1 논리 소자의 출력 신호에 따라 상기 해당 뱅크의 데이터를 전원 전압으로 발생시키는 제 1 스위칭 수단과,
    접지에 접속되며, 상기 제 2 논리 소자의 출력 신호에 따라 상기 해당 뱅크의 데이터를 접지 전압으로 발생시키는 제 2 스위칭 수단으로 이루어진 것을 특징으로 하는 에스램 출력 제어 회로.
  5. 제 4 항에 있어서,
    상기 제 1 논리 소자는 NAND 게이트이고, 상기 제 2 논리 소자는 NOR 게이트이며, 상기 제 1 스위칭 수단은 PMOS 트랜지스터이고, 상기 제 2 스위칭 수단은 NMOS 트랜지스터인 것을 특징으로 하는 에스램 출력 제어 회로.
  6. 제 4 항에 있어서,
    상기 래치부는 상기 해당 뱅크의 데이터가 인가되는 제 1 인버터와,
    상기 제 1 인버터의 출력단이 입력단과 연결되고 출력단이 상기 제 1 인버터의 입력단으로 연결되는 제 2 인버터와,
    상기 제 2 인버터 및 접지간에 접속되며, 상기 뱅크 읽기 신호에 따라 구동되어 상기 해당 뱅크의 새로운 데이터가 저장되도록 하는 스위칭 수단으로 이루어진 것을 특징으로 하는 에스램 출력 제어 회로.
  7. 제 1 항에 있어서,
    상기 다수의 뱅크 중 특정 뱅크를 선택하기 위한 뱅크 선택 회로를 더 포함하여 이루어지는 것을 특징으로 하는 에스램 출력 제어 회로.
  8. 제 7 항에 있어서,
    상기 뱅크 선택 회로는 비반전 뱅크 어드레스 신호 및 반전 뱅크 어드레스 신호를 선택하여 스위칭하기 위한 다수의 스위칭 수단과,
    상기 다수의 스위칭 수단에 의해 선택된 상기 비반전 뱅크 어드레스 신호 및 상기 반전 뱅크 어드레스 신호를 조합하여 뱅크 선택 신호를 발생시키는 논리 소자로 이루어진 것을 특징으로 하는 에스램 출력 제어 회로.
  9. 제 7 항에 있어서,
    상기 논리 소자는 NAND 게이트인 것을 특징으로 하는 에스램 출력 제어 회로.
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