KR20030002750A - 반도체 소자의 오토프리차지회로 - Google Patents

반도체 소자의 오토프리차지회로 Download PDF

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KR20030002750A
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Abstract

열 버스트 신호에 따라 열 버스트 동작 종료 제어 신호를 생성하기 위한 제 1 수단;
상기 열 버스트 동작 종료 신호가 설정된 행 어드레스 스트로브 최소 시간과 같을 때는 즉시 오토프리차지 제어 신호를 생성하고 설정된 행 어드레스 스트로브 최소 시간보다 짧을 때는 일정 시간 지연 후 상기 오토프리차지 제어신호가 생성되도록 하기 위한 제 2 수단;
상기 제 2 수단으로부터의 오토프리 차지 제어 신호에 따라 오토 프리차지 제어신호를 생성하기 위한 제 3 수단을 포함하여 구성된 반도체 소자의 오토프리차지 회로가 제공된다.

Description

반도체 소자의 오토프리차지회로{Auto precharge circuit in a semiconductor device}
본 발명은 외부에서 프리차지 명령을 주지 않았을 때 내부에서 자동으로 프리차지 명령을 수행하는 반도체 소자의 오토 프리차지 회로에 관한 것으로, 특히 행 어드레스 액티브 이후 센싱 및 리스토어 과정을 통해 재 저장된 데이터를 상실하지 않고 견딜 수 있게 하거나, 서입시 쓰여진 데이터가 충분히 셀에 저장될 시간을 보장하는 행 어드레스 스트로브 최소 시간(Row address strove minum time:tRAS)규격을 만족하도록 한 반도체 소자의 오토 프리차지 회로에 관한 것이다.
tRAS 란 RAS 액티브 시간(Active time)이며 RAS 액티브 이후 읽기나 서입 동작이 가능한 시점 까지 소요되는 시간을 의미한다. RAS 액티브 명령은 행 어드레스를 디코딩하여 해당 뱅크에서 하나 이상의 메모리 블록을 선정하고 디코딩된 어드레스가 지정하는 각각의 메보리 블록에서 한개의 워드라인을 활성화(Active)시킨다. 활성화된 워드라인은 DRAM 셀의 패스 트랜지스터를 포화 모드에 진입시켜 캐패시터의 저장노드가 갖고 있는 데이터의 전위를 비트라인에 전달한다. 이들 데이터 전달은 비트라인과 셀 캐패시터의 정전용량의 차이에 의하여 차지 분배(Sharing)현상을 일으키고 비트라인에서는 본래 스트로지가 갖고 있던 전위로부터 그 세력이 매우 작아진 전위값으로 데이터의 존재가 나타난다. 이러한 현상이 충분히 완료되었을 때 비로서 비트라인 센스 앰프 집단이 동작을 시작하여 그 결과 비트라인의 미세신호는 충분한 vdd 수준의 증폭된 값으로 셀의 스트로지 노드를 통하여 케패시터에 저장된다. 이러한 일련의 과정을 센싱 및 리스토어라고 부른다. 이 과정을 통해 재 저장된 데이터는 오랜 기간 상실되지 않도록 하는 것이 중요하지만 반도체 규격은 오랜시간을 허용하지 않는다.
도 1 은 SDRAM에 있어서 버스트 길이(Burst length)에 따른 열 어드레스 스트로브 최소 시간과 오토 프리차지 시작 포인트와의 관계를 설명하기 위한 타이밍도이다.
도 1에서 tCK(System clock cycle time)가 5ns 로 설정된 경우 열 어드레스 스트로브 최소 시간(tRASmim) 규격은 35ns(7클럭)이고 tRCD(RAS to CAS delay)는 3 클럭이다. 기존의 회로에서 오토프리차지 동작 포인트는 버스트(Burst)동작이 끝나고 바로 다음 클럭이다. 도 1에서 보는 바와 같이 tCK가 5ns로 설정된 경우 BL4에서의 tRASmim은 7클럭 인 반면 BL2 및 BL1은 각각 2 및 1 클럭이 된다. 즉, BL4는 4 번째 버스트 신호 다음에 오토 프리차지 동작이 시작되고, BL2는 2번째 버스트 신호 다음에 오토 프리차지 동작이 시작되며, BL1은 첫번째 버스트 신호 다음에 오토 프리차지 동작이 시작된다. 따라서 BL4는 규정된 tRASmim 시간 후에 오토프리차지 동작이 이루어지지만 BL2 및 BL1은 규정된 tRASmim 시간 전에 오토프리차지 동작이 이루어 지므로 데이터 서입동작에 오류를 유발 시킬 수 있다.
도 2 내지 4 를 참조하여 종래 오토프리차지 동작을 살펴보기로 한다.
도 2 는 종래의 오토프리차지 회로의 블록도이다.
RAS, CAS 및 WE 신호의 조합에 의해 외부 명령을 받아들이면 코멘드 디코더(10)에서 행 액티브 시작신호(rowatv6) 와 열 억세스(독출 및 서입)시작 신호(casatv6)를 만들어 낸다.
외부의 액티브 코멘드(ACT)에 따라 행 액티브 시작신호(rowatv6)가 행 어드레스 스트로브 구분기(20)에서 버퍼링 된 다음 행 어드레스 스트로브 디터미네이션(30)에 입력된다. 외부 명령에 따라 행 어드레스 스트로브 생성기(30)에서는 행 뱅크 구분 신호(rasatv)를 생성한다
WA(Write with autoprecharge)코멘드에 따라 열 억세스 시작신호(casatv6)r가 열 어드레스 활성 신호 생성기(40)에서 활성화 되고 이 생성기(40)에서 해당 열에 대한 열 시작 신호(casatv8)가 생성된다. 열 어드레스 스트로브 생성기(50)는 다른 뱅크가 다시 활성화 되거나, 버스트 동작이 끝날 때 해당 열을 디스에이블 시키기 위하여 열 어드레스 스트로브 신호(ca8)를 생성한다.
열 버스트 신호 생성기(70)는 열 억세스 시작 신호(casatv6)에 따라 버스트 서입 기간 동안 열 버스트 신호(ybst)를 생성한다. 열 버스트 동작 종료 신호 생성기(80)는 열 버스트 신호(ybst) 및 클럭신호(clkt4)에 따라 열 버스트 동작 종료 신호(ybnd-autopcg)를 생성한다.
오토프리차지 신호 생성기(60)는 열 어드레스 스트로브 활성 신호 생성기(40)로부터의 열 시작 신호(casatv8), 열 어드레스 스트로브 생성기(50)로부터의 열 어드레스 스트로브 신호(ca8) 및 열 버스트 동작 종료 신호 생성기(80)로 부터의 열 버스트 동작 종료 신호(ybnd_autopcg)에 따라 오토프리차지 제어신호(autopcg)를 생성한다. 행 어드레스 스트로브 생성기(30)는 오토프리차지 제어신호(autopcg)에 따라 오토프리차지 동작을 위한 오토프리차지 신호(raspcg)를 생성하게 되는데 이 오토프리차지 신호에 따라 오토 프리차지 동작이 시작된다.
도 3은 도 1의 열 버스트 동작 종료 신호 생성기의 상세 회로도이다.
열 버스트 신호(ybst)신호는 반전게이트(G1)에 의해 반전되며 이 반전된 신호에 의해 트랜지스터(Q1 및 Q2)가 언 또는 오프된다. 또한 트랜지스터(Q3)는 클럭 신호(clkt4_c)신호에 따라 온 또는 오프되며, 파워 업 신호(pwrup)는 반전게이트(G2)에 의해 반전된다. 반전된 파워 업 신호(pwrupb)신호에 의해 트랜 지스터(Q4)가 온 또는 오프되고, 트랜지스터(Q1, Q2 및 Q3)의 동작에 따라 제어신호(ybst_1)가 생성된다. 반전게이트(G3 및 G4)는 래치기능을 갖도록 접속되어 있는데 트랜지스터 (Q4)의 동작에 따라 제어신호(ybst_1)를 래치한다. 제어신호(ybst_1)는 노아 게이트(G9)의 한 입력단자에 직접 입력되는 한편, 반전게이트(G3 및 G4)로 구성된 래치 및 반전게이트(G5, G6, G7 및 G8)를 경유해 노아게이트(G9)의 다른 입력단자에 입력된다. 노아 게이트(G9)의 출력은 반전게이트(G10 및 G11)을 통해 출력되는데, 반전게이트(G11)의 출력이 버스트 동작 종료 신호(ybnd_autopcg)가 된다.
즉, 도 3의 열 버스트 종료 신호 생성기는 행 시작 명령에 의해 생긴 열 시작 신호(casatv6)에 의해 버스트 길이(burst length)만큼 행 버스트 신호가 인에이블 되어 있다가 버스트가 끝나는 시점에서 다시 로우(low)상태가 된 후 바로 다음 클럭의 상승 엣지(clkt4_c의 상승 엣지)에서 제어신호(ybst_1)를 로우 상태로 만든다. 따라서 버스트 동작 종료신호(ybnd_autopcg)가 로우 펄스 형태로 된다.
도 4는 도 1의 오토프리차지 신호 생성기의 상세회로도이다.
행 어드레스 스트로브 활성 플래그 신호(casatvfls) 및 오토 프리차지 플래그 신호(ab<10>)가 낸드 게이트(G12)에 의해 논리 조합된다. 트랜지스터(Q5)는 낸드 게이트(G12)의 출력에 따라 온 또는 오프되며, 트랜지스터(Q6)는 파워 업 신호(pwrup)에 따라 온 또는 오프 된다. 열 시작 신호(casatv8)에 의해 트랜지스터(Q7)의 동작이 제어되고, 신호(a<10>)에 의해 트랜지스터(Q8)의 동작이 제어된다. 트랜지스터(Q6)과 트랜지스터(Q7)의 접속 노드(a)의 전위는 반전 게이트(G13 및 G14)로 이루어 진 래치에 래치된다. 래치의 출력(aa)은 반전게이트(G15, G16, G17 및 G18)를 통해 낸드 게이트(G10)의 한 입력단자(ad)에 입력된다. 또한, 버스트 동작 종료신호(ybnd_autopcg)및 다른 뱅크에 독출이나 서입 명령이 들어 왔음을 알리는 신호(ca8)는 낸드 게이트(G19)에 의해 논리 조합된 다음 낸드 게이트(G20)의 다른 입력단자(af)에 입력된다. 낸드 게이트(G20)의 출력은 반전게이트(G21)에 의해 반전되는데, 반전게이트(G21)의 출력이 오토프리차지 제어 신호(autopcg)가 된다.
즉, 외부에서 프리차지 명령을 주면 도 2의 열 어드레스 스트로브 프리차지신호(raspcg)로 프리차지를 수행하고 내부 명령으로 프리차지를 수행할 때는 10번 어드레스가 로우 상태이므로 ab<10>이 하이가 되고 a<10>이 로우 상태가 되어 노드(ab)가 로우 상태로 된다. 또한 노드(a)가 하이 상태가 되어 오토 프리차지 신호가 뜨지 않게 된다. 물론 초기에 파워 업 신호(pwrup)가 로우 상태 였다가 하이 상태가 되므로 파워 업 신호(pwrup)신호가 로우 상태일 때는 트랜지스터(Q6)가 온 상태이므로 노드(a)가 하이 상태가 되어 래치의 출력은 하이 상태가 된다.
그러나 오토프리차지를 수행하면 오토프리차지 플래그 신호인 어드레스 10번(a<10>)이 하이 상태이고 열 시작신호(casatv8)가 하이 상태이므로 노드(ab)가 로우 상태, 노드(ad)가 하이 상태가 된다. 따라서 노드(af)가 하이 상태가 되면 오토프리차지 동작이 시작 된다.
상술한 바와 같이 종래의 오토프리 차지 회로는 WA(Write with autopcg)명령 후 버스트 동작이 끝나는 다음 클럭에서 오토프리차지 신호가 생성된다. 그로인하여 도 1에 도시된 바와 같이 버스트 길이(BL1, BL2)에서 행 억세스 스트로브 최소 시간(tRASmim)을 보장하지 못하는 문제가 발생한다.
따라서 본 발명은 행 억세스 스트로브 최소 시간을 만족하지 않은 상태에서 프리차지가 실행되는 것을 방지하여 상술한 문제점을 해결할 수 있는 반도체 소자의 오토프리차지 회로를 제공하는데 그목적이 있다.
도 1 은 열 어드레스 스트로브 활성 최소 시간과 오토 프리차지 시작 포인트와의 관계를 설명하기 위한 타이밍도.
도 2 는 종래의 오토프리차지 회로의 동작을 설명하기 위한 블럭도.
도 3 은 도 2의 열 버스트 종료 신호 생성기의 상세회로도.
도 4 는 도 2의 오토프리차지 신호 생성기의 상세회로도.
도 5 는 본 발명에 따른 오토 프리차지 동작을 설명하기 위한 블럭도.
도 6 은 도 5의 오토프리차지 제어 신호기의 상세회로도
도 7 은 도 6의 지연부의 상세회로도.
도 8 은 본 발명에 따른 반도체 소자의 오토프리차지 동작을 설명하기 위한 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
10: 코멘드 디코더 20: 행 어드레스 스트로브 구분기
30: 행 어드레스 스트로브 생성기
40:열 어드레스 스트로브 활성신호 생성기
50: 열 어드레스 스트로브 생성기
60: 오토프리차지 신호 생성기
70: 열버스트 신호 생성기 80: 열 버스트 종료 신호 생성기
90: 오토프리차지 제어 신호기 100: 지연부
본 발명에 따른 반도체 소자의 오토프리차지 회로는 행 액티브 시작신호 와 열 억세스 시작 신호를 생성하기 위한 코멘드 디코더;
외부의 액티브 코멘드에 따라 상기 행 액티브 시작신호를 버퍼링하기 위한행 어드레스 스트로브 구분기:
WA(Write with autoprecharge)코멘드에 따라 상기 열 억세스 시작신호를 활성화 하여 해당 열에 대한 열 어드레스 스트로브 활성신호를 생성하기 위한 열 어드레스 활성 신호 생성기;
상기 열 어드레스 활성 신호에 따라 다른 뱅크가 다시 활성화 되거나, 버스트 동작이 끝날 때 해당 열을 디스에이블 시키기 위하여 열 어드레스 스트로브 신호를 생성하는 열 어드레스 스트로브 생성기;
상기 열 억세스 시작 신호에 따라 버스트 서입 기간 동안 열 버스트 신호를 생성하기 위한 열 버스트 신호 생성기;
상기 열 버스트 신호 및 클럭신호에 따라 열 버스트 동작 종료 신호를 생성하기 위한 열 버스트 종료 신호 생성기;
상기 열 어드레스 스트로브 활성 신호, 상기 열 어드레스 스트로브 신호 및 상기 열 버스트 종료 신호에 따라 오토프리차지 인에이블 신호를 생성하기 위한 오토프리차지 인에블 신호 생성기;
상기 오토프리차지 인에이블 신호 및 액티브 명령시 비트라인 센스 앰프를 차지분배(charge sharing) 후 벌려 주는 센싱 생성 신호에 따라 오토프리차지 제어신호를 생성하되 버스트 동작이 설정된 행 어드레스 스트로브 최소시간보다 짧은 경우 행 어드레스 최소시간을 만족할 때까지 지연 시킨 다음 오토프리차지 제어 신호를 생성하기 위한 오토프리차지 제어 신호기;
외부 명령 및 상기 버퍼링된 행 액티브 시작 신호에 따라 행 뱅크 구분 신호를 생성하며 상기 오토프리차지 제어신호에 따라 오토프리차지 신호를 생성하기 위한 어드레스 스트로브 생성기를 포함하여 구성된다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 5는 본 발명에 따른 반도체 소자의 오토프리차지 회로의 블록도이다.
RAS, CAS 및 WE 신호의 조합에 의해 외부 명령을 받아들이면 코멘드 디코더(10)에서 도 8에 도시된 바와 같이 행 액티브 시작신호(rowatv6) 와 열 억세스(독출 및 서입)시작 신호(casatv6)를 만들어 낸다.
외부의 액티브 코멘드(ACT)에 따라 행 액티브 시작신호(rowatv6)가 행 어드레스 스트로브 구분기(20)에서 버퍼링 된 다음 행 어드레스 스트로브 생성기(30)에 입력된다. 외부 명령에 따라 행 어드레스 스트로브 생성기(30)에서는 도 8에 도시된 바와 같이 행 뱅크 구분 신호(rasatv)를 생성한다
WA(Write with autoprecharge)코멘드에 따라 열 억세스 시작신호(casatv6)r가 열 어드레스 활성 신호 생성기(40)에서 활성화 되고 이 생성기(40)에서 도 8에 도시된 바와 같이 해당 열에 대한 열 시작 신호(casatv8)가 생성된다. 열 어드레스 스트로브 생성기(50)는 다른 뱅크가 다시 활성화 되거나, 버스트 동작이 끝날 때 해당 열을 디스에이블 시키기 위하여 도 8에 도시된 바와 같이 열 어드레스 스트로브 신호(ca8<0> 내지 <2>)를 생성한다.
열 버스트 신호 생성기(70)는 열 시작 신호(casatv6)에 따라 버스트 서입 기간 동안 도 8에 도시된 바와 같이 열 버스트 신호(ybst)를 생성한다. 열 버스트 종료 신호 생성기(80)는 도 8에 도시된 바와 같이 열 버스트 신호(ybst) 및 클럭신호(clkt4)에 따라 열 버스트 동작 종료 신호(ybnd-autopcg)를 생성한다.
오토프리차지 인에블 신호 생성기(60A; 도 2의 오토프리차지 제어신호 발생기와 동일한 구성임)는 열 어드레스 스트로브 활성 신호 생성기(40)로부터의 열 어드레스 스트로브 활성신호(casatv8), 열 어드레스 스트로브 신호 생성기(50)로부터의 열 어드레스 스트로브 신호(ca8) 및 열 버스트 동작 종료 신호 생성기(80)로 부터의 열 버스트 동작 종료 신호(ybnd_autopcg)에 따라 오토프리차지 인에이블 신호(ap_en)를 생성한다. 오토프리 차지 제어 신호기(90)는 오토프리차지 인에이블 신호(ap_en) 및 액티브 명령(ACT)시 비트라인 센스 앰프(BLSA)를 차지분배(charge sharing) 후 벌려 주는 도 8에 도시된 바와 같은 센싱 생성 신호(sg)에 따라 오토프리차지 제어신호(autopcg)를 생성하는데 버스트 길이가 도 1의 BL1 또는 BL2와 같이 행 어드레스 스트로브 최소시간(tRASmim)을 만족하지 못할 경우에는 행 어드레스 최소시간을 만족할 때까지 지연 시킨 다음 오토프리차지 제어신호(autopcg)를 생성하고, 행 어드레스 스트로브 최소 시간을 만족하는 경우에는 종전과 같이 버스트 동작 종료 후에 바로 오토프리차지 제어신호(autopcg)를 생성한다. 행 어드레스 스트로브 생성기(30)는 오토프리차지 제어신호(autopcg)에 따라 오토프리차지 동작을 위한 오토프리차지 신호(raspcg)를 생성하게 되는데 이 오토프리차지 신호에 따라 오토 프리차지 동작이 시작된다.
도 6은 도 5의 오토프리차지 제어 신호기에 대한 상세회로도로써 도 8을 참조하여 설명하기로 한다.
오토프리차지 인에이블 신호(ap_en)에 따라 트랜지스터(Q9 또는 Q10)가 동작된다. 트랜지스터(Q9) 및 트랜지스터(Q10)의 접속점 노드(node1)의 전위는 반전게이트(G22 및 G23)로 이루어진 래치에 래치됨과 동시에 낸드게이트(G25)의 한 입력이 된다. 센싱 생성신호(sg)는 반전게이트(G24)에 의해 반전된 다음 지연부(100)에서 일정시간 동안 지연된다. 지연회로의 출력(node2)은 낸드게이트(G25)의 다른 입력단자에 입력된다. 낸드게이트(G25)의 출력은 직접 낸드게이트(G31)의 한 입력 단자에 입력되는 한편 반전 게이트(G26, G27, G28, G29 및 G30)을 경유해 반전 게이트(G31)의 다른 입력단자에 입력된다. 반전 게이트(G31)의 출력이 오토프리차지 제어신호(autopcg)신호가 된다.
즉, 오토프리차지 인에이블 신호(ap_en)가 하이 상태이면 노드(node1)가 로우 상태가 되므로 바로 오토프리차지 제어신호(autopcg)가 활성화 되지 못한다. 센싱 생성신호(sg)가 지연회로(100)에서 정해진 시간 동안 지연되어 노드(node2)가 로우 상태로 될때 비로서 오토프리차지 제어신호(autopcg)가 활성화 된다.
도 7은 도 6의 지연부에 대한 상세회로도이다. 상세히 설명하면 다음과 같다.
도 7에 도시된 바와 같이 지연회로는 직렬 접속된 제 1 내지 제 8 지연 블럭(100A 내지 100G)으로 이루어 진다. 지연 시간(dly)은 저항 소자 및 모스 캐패시터에 의해 결정되는데, 스위칭 소자(SW1 내지 SW8)를 적절히 조정하면 된다. 지연된 신호는 내드 게이트(G32)를 통해 도 6의 낸드게이트(G25)에 인가된다. 발생기(30)에 공급된다.
상술한 바와 같이 본 발명에 의하면, 짧은 버스트 동작 후 오토프리차지를 수행 할 필요성이 있을 때에도 행 어드레스 최소 시간을 보장 해 줌으로써 타임 마진 문제를 해결할 수 있다.

Claims (5)

  1. 행 액티브 시작신호 와 열 억세스 시작 신호를 생성하기 위한 코멘드 디코더;
    외부의 액티브 코멘드에 따라 상기 행 액티브 시작신호를 버퍼링하기 위한행 어드레스 스트로브 구분기:
    WA(Write with autoprecharge)코멘드에 따라 상기 열 억세스 시작신호를 활성화 하여 해당 열에 대한 열 어드레스 스트로브 활성신호를 생성하기 위한 열 어드레스 활성 신호 생성기;
    상기 열 어드레스 활성 신호에 따라 다른 뱅크가 다시 활성화 되거나, 버스트 동작이 끝날 때 해당 열을 디스에이블 시키기 위하여 열 어드레스 스트로브 신호를 생성하는 열 어드레스 스트로브 생성기;
    상기 열 억세스 시작 신호에 따라 버스트 서입 기간 동안 열 버스트 신호를 생성하기 위한 열 버스트 신호 생성기;
    상기 열 버스트 신호 및 클럭신호에 따라 열 버스트 동작 종료 신호를 생성하기 위한 열 버스트 종료 신호 생성기;
    상기 열 어드레스 스트로브 활성 신호, 상기 열 어드레스 스트로브 신호 및 상기 열 버스트 동작 종료 신호에 따라 오토프리차지 인에이블 신호를 생성하기 위한 오토프리차지 인에블 신호 발생기;
    상기 오토프리차지 인에이블 신호 및 액티브 명령시 비트라인 센스 앰프를차지분배(charge sharing) 후 벌려 주는 센싱 생성 신호에 따라 오토프리차지 제어신호를 생성하되 버스트 동작이 설정된 행 어드레스 스트로브 최소시간보다 짧은 경우 행 어드레스 최소시간을 만족할 때까지 지연 시킨 다음 오토프리차지 제어 신호를 생성하기 위한 해오토프리차지 제어 신호기;
    외부 명령 및 상기 버퍼링된 행 액티브 시작 신호에 따라 행 뱅크 구분 신호를 생성하며 상기 오토프리차지 제어신호에 따라 오토프리차지 신호를 생성하기 위한 어드레스 스트로브 생성기를 포함하여 구성된 것을 특징으로하는 반도체 소자의 오토프리차지 회로.
  2. 제 1 항에 있어서,
    상기 오토프리차지 제어 신호기는 오토프리차지 인에이블 제어 신호에 따라 생성된 논리 신호를 래치하기 위한 래치 수단;
    상기 센싱 생성 신호를 일정시간 지연시키기 위한 지연수단;
    상기 지연수단의 출력에 따라 상기 래치 수단에 래치된 데이터를 출력하기 위한 제 1 논리 수단;
    상기 논리 수단의 출력을 지연 및 반전 시키기 위한 지연 및 반전 수단;
    상기 지연 수단의 출력에 따라 상기 논리 수단의 출력을 출력하여 오토프리차지 제어신호를 생성하기 위한 제 2 논리 수단을 포함하여 이루어 진 것을 특징으로 하는 반도체 소자의 오토프리차지 회로.
  3. 제 2 항에 있어서,
    상기 지연 수단은 직렬 접속된 다수의 지연회로를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 오토프리차지 회로.
  4. 제 2 항에 있어서,
    상기 제 1 및 제 2 수단 각각은 낸드게이트로 구성되는 것을 특징으로 하는 반도체 소자의 오토프리차지 회로.
  5. 열 버스트 신호에 따라 열 버스트 동작 종료 제어 신호를 생성하기 위한 제 1 수단;
    상기 열 버스트 동작 종료 신호가 설정된 행 어드레스 스트로브 최소 시간과 같을 때는 즉시 오토프리차지 제어 신호를 생성하고 설정된 행 어드레스 스트로브 최소 시간보다 짧을 때는 일정 시간 지연 후 상기 오토프리차지 제어신호가 생성되도록 하기 위한 제 2 수단;
    상기 제 2 수단으로부터의 오토프리 차지 제어 신호에 따라 오토 프리차지 제어신호를 생성하기 위한 제 3 수단을 포함하여 구성된 것을 특징으로 하는 반도체 소자의 오토프리차지 회로.
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