JP2019040660A - センスアンプ、半導体装置、及びその動作方法、並びに電子機器 - Google Patents

センスアンプ、半導体装置、及びその動作方法、並びに電子機器 Download PDF

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Abstract

【課題】トランジスタの特性ばらつきの影響を受けにくいセンスアンプ、半導体装置、およびその動作方法を提供する。【解決手段】センスアンプが有する増幅回路は、第一回路と、第二回路とを有する。第一回路および第二回路は、それぞれ、インバータ、第一トランジスタ、第二トランジスタ、および容量素子を有する。容量素子の第一端子は第一ビット線と、第二端子はインバータの入力端子と接続される。第一トランジスタはインバータの入力端子と出力端子を、第二トランジスタはインバータの出力端子と第二ビット線を、それぞれ導通または非導通とするスイッチとしての機能を有する。第一回路と第二回路は、第一ビット線と第二ビット線が逆に接続された関係である。第一回路および第二回路は、インバータの入力端子と出力端子との間を導通状態にしたときに得られる電位によって初期化されることを特徴とする。【選択図】図４

Description

本発明の一形態は、センスアンプまたは半導体装置に関する。特に、記憶装置がメモリセルからデータを読み出す際に使用するセンスアンプに関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置、発光装置、電気光学装置、蓄電装置、半導体回路および電子機器は、半導体装置を有する場合がある。
なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、代表的なメモリとして広く用いられている。ＤＲＡＭは、原理的に無制限に書き込みができる、書き込みおよび読み出しの速度が高速である、セルの素子数が少ないため高集積化が容易である等の特徴を有し、大容量メモリとして多くの電子機器に組み込まれている。
一般的にＤＲＡＭにおけるメモリセル（以下、ＤＲＡＭセル、ともいう）は、１個のトランジスタ（１Ｔ）と１個の容量素子（１Ｃ）とで構成され、ビット線とワード線に電気的に接続されている。トランジスタのゲートはワード線に電気的に接続され、トランジスタは、ビット線と容量素子とを導通または非導通とするスイッチとしての機能を有している。ＤＲＡＭは容量素子に電荷を保持することでデータを記憶するメモリであり、ＤＲＡＭセルに記憶されるデータは、ビット線およびトランジスタを介して書き込みおよび読み出しが行われる。
ＤＲＡＭセルに記憶されているデータを読み出す場合、トランジスタはビット線と容量素子との間を導通状態にするが、ビット線が有する容量のため、容量素子に保持されている電荷によって変化するビット線の電位はわずかである。センスアンプはビット線と電気的に接続され、わずかに変化するビット線の電位を増幅し、ＤＲＡＭセルに記憶されているデータを読み出すことができる。
一方、チャネル形成領域に金属酸化物を有するトランジスタ（「酸化物半導体トランジスタ」、「ＯＳトランジスタ」ともいう）を、ＤＲＡＭセルに適用したＤＲＡＭが提案されている（例えば、特許文献１、２、非特許文献１）。ＯＳトランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいため、リフレッシュ期間が長く消費電力の少ないメモリを作製することができる。本明細書等では、ＯＳトランジスタがＤＲＡＭセルに適用されたＤＲＡＭを、「酸化物半導体ＤＲＡＭ」、または、「ＤＯＳＲＡＭ（登録商標、Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ、ドスラム）」と呼ぶこととする。
また、近年では電子機器の小型化、軽量化に伴い、トランジスタや容量素子などを、微細化や異なる層に形成するなどの方法で、高密度に集積した半導体装置の要求が高まっている。
特開２０１２―２５６８２０号公報 国際公開第２０１５／１５５６３５号
ＤＲＡＭやＤＯＳＲＡＭ等の記憶装置において、メモリセルに記憶されているデータを読み出す際に使用するセンスアンプは、メモリセルの容量素子に保持されている電荷によってわずかに変化するビット線の電位を増幅する機能を有する。センスアンプを構成するトランジスタの特性ばらつきは、センスアンプの精度に影響し、特性ばらつきが大きいと、ビット線電位の微小な変化をとらえられなくなるという問題があった。
本発明の一形態は、トランジスタの特性ばらつきの影響を受けにくいセンスアンプを提供することを課題の一つとする。また、本発明の一形態は、トランジスタの特性ばらつきの影響を受けにくい半導体装置を提供することを課題の一つとする。また、本発明の一形態は、トランジスタの特性ばらつきの影響を受けにくいセンスアンプの動作方法を提供することを課題の一つとする。また、本発明の一形態は、トランジスタの特性ばらつきの影響を受けにくい半導体装置の動作方法を提供することを課題の一つとする。また、本発明の一形態は、新規な半導体装置、または、新規な半導体装置の動作方法を提供することを課題の一つとする。
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一形態は、インバータと、第一のトランジスタと、第二のトランジスタと、容量素子と、入力部と、出力部とを有する半導体装置である。半導体装置は、第一の制御線と、第二の制御線とに電気的に接続され、容量素子の第一端子は、入力部と電気的に接続され、容量素子の第二端子は、インバータの入力端子と電気的に接続される。第一のトランジスタは、インバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、第二のトランジスタは、インバータの出力端子と出力部とを、導通または非導通とするスイッチとしての機能を有する。第一のトランジスタのゲートは、第一の制御線に電気的に接続され、第二のトランジスタのゲートは、第二の制御線に電気的に接続されることを特徴とする。
また、本発明の一形態は、インバータと、第一のトランジスタと、第二のトランジスタと、入力部と、出力部とを有する半導体装置である。半導体装置は、第一の制御線と、第二の制御線とに電気的に接続され、インバータの入力端子は、入力部と電気的に接続される。第一のトランジスタは、インバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、第二のトランジスタは、インバータの出力端子と出力部とを、導通または非導通とするスイッチとしての機能を有する。第一のトランジスタのゲートは、第一の制御線に電気的に接続され、第二のトランジスタのゲートは、第二の制御線に電気的に接続されることを特徴とする。
また、上記形態において、半導体装置は、初期化動作を行う機能を有する。初期化動作は、第一のトランジスタを用いて、インバータの入力端子と出力端子との間を導通状態にすること、を含むことを特徴とする。
また、上記形態において、第一のトランジスタは、チャネル形成領域に金属酸化物を含む。
また、本発明の一形態は、増幅回路と、プリチャージ回路とを有するセンスアンプである。センスアンプは、第一の配線と、第二の配線とに電気的に接続され、プリチャージ回路は、第一の配線および第二の配線を、第一の電位に設定する機能を有する。増幅回路は、第一の回路と、第二の回路とを有し、第一の回路は、第一のインバータと、第一のトランジスタと、第二のトランジスタと、第一の容量素子とを有し、第二の回路は、第二のインバータと、第三のトランジスタと、第四のトランジスタと、第二の容量素子とを有する。第一の容量素子の第一端子は、第一の配線と電気的に接続され、第一の容量素子の第二端子は、第一のインバータの入力端子と電気的に接続される。第一のトランジスタは、第一のインバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、第二のトランジスタは、第一のインバータの出力端子と第二の配線とを、導通または非導通とするスイッチとしての機能を有する。第二の容量素子の第一端子は、第二の配線と電気的に接続され、第二の容量素子の第二端子は、第二のインバータの入力端子と電気的に接続される。第三のトランジスタは、第二のインバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、第四のトランジスタは、第二のインバータの出力端子と第一の配線とを、導通または非導通とするスイッチとしての機能を有することを特徴とする。
また、本発明の一形態は、増幅回路と、プリチャージ回路とを有するセンスアンプである。センスアンプは、第一の配線と、第二の配線とに電気的に接続され、プリチャージ回路は、第一の配線および第二の配線を、第一の電位に設定する機能を有する。増幅回路は、第一の回路と、第二の回路とを有し、第一の回路は、第一のインバータと、第一のトランジスタと、第二のトランジスタと、第一の容量素子と、第一の導電体とを有し、第二の回路は、第二のインバータと、第三のトランジスタと、第四のトランジスタと、第二の容量素子と、第二の導電体とを有する。第一の容量素子の第一端子は、第一の配線と電気的に接続され、第一のインバータは、第五のトランジスタと、第六のトランジスタとを有し、第一の容量素子の第二端子は、第一の導電体を介して、第五のトランジスタおよび第六のトランジスタの、いずれか一方または双方のゲートと電気的に接続される。第一の導電体は、第一の容量素子の電極としての機能を有し、第一のトランジスタは、第一のインバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、第二のトランジスタは、第一のインバータの出力端子と第二の配線とを、導通または非導通とするスイッチとしての機能を有する。第二の容量素子の第一端子は、第二の配線と電気的に接続され、第二のインバータは、第七のトランジスタと、第八のトランジスタとを有し、第二の容量素子の第二端子は、第二の導電体を介して、第七のトランジスタおよび第八のトランジスタの、いずれか一方または双方のゲートと電気的に接続される。第二の導電体は、第二の容量素子の電極としての機能を有し、第三のトランジスタは、第二のインバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、第四のトランジスタは、第二のインバータの出力端子と第一の配線とを、導通または非導通とするスイッチとしての機能を有することを特徴とする。
また、本発明の一形態は、第一の回路と、第二の回路とを有するセンスアンプである。センスアンプは、第一の配線と、第二の配線とに電気的に接続され、第一の回路は、第一のインバータと、第一のトランジスタと、第二のトランジスタとを有し、第二の回路は、第二のインバータと、第三のトランジスタと、第四のトランジスタとを有する。第一のインバータの入力端子は、第一の配線と電気的に接続され、第一のトランジスタは、第一のインバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、第二のトランジスタは、第一のインバータの出力端子と第二の配線とを、導通または非導通とするスイッチとしての機能を有する。第二のインバータの入力端子は、第二の配線と電気的に接続され、第三のトランジスタは、第二のインバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、第四のトランジスタは、第二のインバータの出力端子と第一の配線とを、導通または非導通とするスイッチとしての機能を有することを特徴とする。
また、上記形態において、センスアンプは、初期化動作を行う機能を有する。初期化動作は、第一のトランジスタを用いて、第一のインバータの入力端子と出力端子との間を導通状態にすること、および、第三のトランジスタを用いて、第二のインバータの入力端子と出力端子との間を導通状態にすること、を含むことを特徴とする。
また、上記形態において、センスアンプは、第一の動作乃至第四の動作を含む、初期化動作を行う機能を有する。第一の動作は、第一のトランジスタを用いて、第一のインバータの入力端子と出力端子との間を導通状態にする、第二の動作は、第三のトランジスタを用いて、第二のインバータの入力端子と出力端子との間を導通状態にする、第三の動作は、第二のトランジスタを用いて、第一のインバータの出力端子と第二の配線との間を導通状態にする、第四の動作は、第四のトランジスタを用いて、第二のインバータの出力端子と第一の配線との間を導通状態にする、であることを特徴とする。
また、本発明の一形態は、第一の回路と、第二の回路とを有するセンスアンプである。センスアンプは、第一の配線と、第二の配線とに電気的に接続され、第一の回路は、第一のインバータと、第一のトランジスタと、第二のトランジスタと、第一の容量素子とを有し、第二の回路は、第二のインバータと、第三のトランジスタと、第四のトランジスタと、第二の容量素子とを有する。第一の容量素子の第一端子は、第一の配線と電気的に接続され、第一の容量素子の第二端子は、第一のインバータの入力端子と電気的に接続される。第一のトランジスタは、第一のインバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、第二のトランジスタは、第一のインバータの出力端子と第二の配線とを、導通または非導通とするスイッチとしての機能を有する。第二の容量素子の第一端子は、第二の配線と電気的に接続され、第二の容量素子の第二端子は、第二のインバータの入力端子と電気的に接続される。第三のトランジスタは、第二のインバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、第四のトランジスタは、第二のインバータの出力端子と第一の配線とを、導通または非導通とするスイッチとしての機能を有する。センスアンプは、第一の動作乃至第四の動作を含む、初期化動作を行う機能を有する。第一の動作は、第一のトランジスタを用いて、第一のインバータの入力端子と出力端子との間を導通状態にする、第二の動作は、第三のトランジスタを用いて、第二のインバータの入力端子と出力端子との間を導通状態にする、第三の動作は、第二のトランジスタを用いて、第一のインバータの出力端子と第二の配線との間を導通状態にする、第四の動作は、第四のトランジスタを用いて、第二のインバータの出力端子と第一の配線との間を導通状態にする、であることを特徴とする。
また、上記形態において、第一のトランジスタおよび第三のトランジスタは、チャネル形成領域に金属酸化物を含む。
また、上記形態において、第一のトランジスタと、第三のトランジスタと、第五のトランジスタおよび第六のトランジスタのいずれか一方、および、第七のトランジスタおよび第八のトランジスタのいずれか一方は、チャネル形成領域に金属酸化物を含む。
本発明の一形態により、トランジスタの特性ばらつきの影響を受けにくいセンスアンプを提供することができる。また、本発明の一形態により、トランジスタの特性ばらつきの影響を受けにくい半導体装置を提供することができる。また、本発明の一形態により、トランジスタの特性ばらつきの影響を受けにくいセンスアンプの動作方法を提供することができる。また、本発明の一形態により、トランジスタの特性ばらつきの影響を受けにくい半導体装置の動作方法を提供することができる。
なお、本発明の一形態の効果は、上記列挙した効果に限定されない。また、上記列挙した効果は、他の効果の存在を妨げるものではない。他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一形態は、上記列挙した効果、および他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一形態は、場合によっては、上記列挙した効果を有さない場合もある。
半導体装置の構成例を示すブロック図および回路図。 半導体装置の構成例を示すブロック図。 半導体装置の構成例を示すブロック図。 メモリセルとセンスアンプの構成例を示す回路図。 メモリセルとセンスアンプの構成例を示す回路図。 メモリセルとセンスアンプの構成例を示す回路図。 メモリセルとセンスアンプの構成例を示す回路図。 メモリセルとセンスアンプの構成例を示す回路図。 メモリセルとセンスアンプの構成例を示す回路図。 メモリセルとセンスアンプの構成例を示す回路図。 メモリセルとセンスアンプの構成例を示す回路図。 センスアンプと増幅回路の構成例を示す回路図。 タイミングチャート。 タイミングチャート。 メモリセルとセンスアンプの構成例を示す回路図。 メモリセルとセンスアンプの構成例を示す回路図。 メモリセルとセンスアンプの構成例を示す回路図。 メモリセルとセンスアンプの構成例を示す回路図。 センスアンプと増幅回路の構成例を示す回路図。 タイミングチャート。 半導体装置を説明する上面図および断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 電子部品の例を示す模式図。 電子機器の例を示す模式図。 電子機器の例を示す模式図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、図面等において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「電圧」とは、ある電位と基準の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位差とは言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む、少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、またはドレイン電極）とソース（ソース端子、ソース領域、またはソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等において、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル型トランジスタのオフ電流とは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流、という場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソース電流をいう場合がある。また、オフ電流と同じ意味で、リーク電流という場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインの間に流れる電流を指す場合がある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳトランジスタ、またはＯＳ ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
本実施の形態では、本発明の一形態に係わる半導体装置について説明する。本発明の一形態に係わる半導体装置は、ＯＳトランジスタを用いて形成されたメモリセルを有する。
＜半導体装置の構成例＞
図１（Ａ）は、本発明の一形態に係わる半導体装置１０の構成例を示すブロック図である。
半導体装置１０は、複数のメモリセルＭＣと、メモリセルＭＣと電気的に接続されたセンスアンプＳＡを有している（図１（Ａ）参照）。
メモリセルＭＣは、トランジスタＯＳ１と容量素子Ｃ０を有している（図１（Ｂ）参照）。メモリセルＭＣは、容量素子Ｃ０が電荷を保持することで、データの記憶が可能な揮発性メモリである。
配線ＷＬは、トランジスタＯＳ１のオン・オフを制御する信号を供給する。すなわち、配線ＷＬはメモリセルＭＣのワード線としての機能を有する。配線ＢＬは、トランジスタＯＳ１を介して、容量素子Ｃ０に書き込む電荷を供給する。すなわち、配線ＢＬはメモリセルＭＣのビット線としての機能を有する。メモリセルＭＣは、容量素子Ｃ０に電荷を書き込んだ後、トランジスタＯＳ１をオフにすることで、容量素子Ｃ０に書き込まれた電荷を保持することができる。
メモリセルＭＣは、配線ＢＬを介してセンスアンプＳＡと電気的に接続されている。センスアンプＳＡは、メモリセルＭＣに記憶されたデータの電位を増幅し出力する機能を有する。メモリセルＭＣから読み出された電位が微弱な場合でも、読み出された電位がセンスアンプＳＡによって増幅されるため、半導体装置１０はデータの読み出しを確実に行うことができる。
なお、図１（Ａ）において、メモリセルＭＣは、センスアンプＳＡと異なる層に形成される例を示している。図１（Ａ）において、メモリセルＭＣはセンスアンプＳＡの上層に形成され、少なくとも１つ以上のメモリセルＭＣがセンスアンプＳＡと重なる領域を有するように配置されている。これにより、メモリセルＭＣとセンスアンプＳＡが同一の層に形成される場合と比較して、半導体装置１０の面積を削減することができる。
図１（Ａ）においては、メモリセルＭＣがセンスアンプＳＡの上層に形成される例を示したが、この限りではなく、メモリセルＭＣとセンスアンプＳＡが同一の層に形成されていてもよい。図２は、メモリセルＭＣとセンスアンプＳＡが同一の層に形成された、半導体装置１０の構成例を示すブロック図である。
半導体装置１０は、セルアレイ７０、センスアンプ回路６０を有する。セルアレイ７０は、複数のメモリセルＭＣを有する。各メモリセルＭＣは、配線ＷＬおよび配線ＢＬと電気的に接続されている。配線ＷＬに供給される電位によってメモリセルＭＣの選択が行われ、メモリセルＭＣに書き込むデータに対応した電位（以下、書き込み電位ともいう）が配線ＢＬに供給されることにより、メモリセルＭＣにデータが書き込まれる。
セルアレイ７０に含まれるメモリセルＭＣの数は自由に設定することができる。例えば、１２８個以上５１２個以下とすることができる。ここでは、セルアレイ７０がｉ行ｊ列（ｉ、ｊは２以上の整数）のメモリセルＭＣを有する場合について説明する。従って、セルアレイ７０にはｉ本の配線ＷＬとｊ本の配線ＢＬが設けられている。
また、図１（Ａ）に示すセルアレイ７０において、ある配線ＢＬと電気的に接続されたメモリセルＭＣは、当該配線ＢＬに隣接する配線ＢＬと電気的に接続されたメモリセルＭＣと、同一の配線ＷＬに電気的に接続されない構成としている。従って、セルアレイ７０は、ｉ×ｊ／２個のメモリセルＭＣを有する。
本発明の一形態においては、セルアレイ７０のレイアウト方式として、折り返し型や開放型などを適用することができる。折り返し型を適用する場合、配線ＷＬの電位変化によって、配線ＢＬに出力される読み出し電位に生じるノイズを低減することができる。また、開放型を適用する場合、折り返し型に比べてメモリセルＭＣの密度を高めることができ、セルアレイ７０の面積を縮小することができる。図１（Ａ）は、折り返し型を適用した場合のセルアレイ７０の構成例を示している。
センスアンプ回路６０は、複数の配線ＢＬおよび配線ＧＢＬと電気的に接続されている。センスアンプ回路６０は、入力された信号を増幅する機能と、増幅した信号の出力を制御する機能を有する。具体的には、メモリセルＭＣに記憶されたデータに対応する配線ＢＬの電位（以下、読み出し電位ともいう）を増幅し、所定のタイミングで配線ＧＢＬに出力する機能を有する。センスアンプ回路６０によって読み出し電位を増幅することにより、メモリセルＭＣから読み出された電位が微弱な場合でも、データの読み出しを確実に行うことができる。また、増幅した信号の配線ＧＢＬへの出力を制御することにより、配線ＧＢＬを共有化することができる。センスアンプ回路６０は、複数のセンスアンプＳＡを有する。
センスアンプＳＡは、基準となる電位と、配線ＢＬに供給される読み出し電位との電位差を増幅し、増幅された電位差を保持する機能を有する。また、増幅された電位の配線ＧＢＬへの出力を制御する機能を有する。ここでは、センスアンプＳＡが２本の配線ＢＬと２本の配線ＧＢＬに電気的に接続されている例を示す。
図１（Ｂ）に、メモリセルＭＣの構成例を示す。メモリセルＭＣは、トランジスタＯＳ１、容量素子Ｃ０を有する。トランジスタＯＳ１のゲートは配線ＷＬと電気的に接続され、ソースまたはドレインの一方は容量素子Ｃ０の一方の電極と電気的に接続され、ソースまたはドレインの他方は配線ＢＬと電気的に接続されている。また、容量素子Ｃ０の他方の電極は、所定の電位（接地電位など）が供給される配線または端子と接続されている。ここで、トランジスタＯＳ１のソースまたはドレインの一方および容量素子Ｃ０の一方の電極と接続されたノードを、ノードＮとする。
トランジスタＯＳ１は、非導通状態となることにより、ノードＮに蓄積された電荷を保持する機能を有する。そのため、トランジスタＯＳ１のオフ電流は小さいことが好ましい。トランジスタＯＳ１のオフ電流が小さいと、ノードＮに保持されている電荷のリークを低減することができる。そのため、メモリセルＭＣに記憶されたデータを長時間保持することができる。
ここで、シリコン等よりもバンドギャップが広く、真性キャリア密度が低い半導体をチャネル形成領域に有するトランジスタは、オフ電流を小さくすることができるため、トランジスタＯＳ１として用いるのに好適である。このような半導体材料として、例えば、シリコンの２倍以上の大きなバンドギャップを有する酸化物半導体などが挙げられる。チャネル形成領域に酸化物半導体を含むトランジスタ（ＯＳトランジスタともいう）は、シリコンなど酸化物半導体以外の材料を用いたトランジスタに比べて、オフ電流が極めて小さい。そのため、トランジスタＯＳ１にＯＳトランジスタを用いることにより、メモリセルＭＣに書き込まれたデータを長時間にわたって保持することができ、リフレッシュ動作の間隔を長くすることができる。具体的には、リフレッシュ動作の間隔を１時間以上とすることができる。
また、トランジスタＯＳ１を、バックゲートを有するトランジスタとしてもよい。図１（Ｃ）に示すトランジスタＯＳ２はバックゲートを有し、トランジスタＯＳ２のバックゲートは、配線ＢＧＬに電気的に接続されている。配線ＢＧＬは、電圧Ｖｂｇ＿ｗ１を供給する。電圧Ｖｂｇ＿ｗ１を負電圧にすることで、トランジスタＯＳ２の閾値電圧を正電位側にシフトさせることができ、メモリセルＭＣの保持時間を長くすることができる。
メモリセルＭＣが有するトランジスタＯＳ１にＯＳトランジスタを用いることにより、半導体装置１０を長時間データの記憶が可能な記憶装置として用いることができる。そのため、半導体装置１０は、データの書き込みまたは読み出しを行わない場合、電源供給を停止することができる。リフレッシュ動作の間隔を長くする、データの書き込みまたは読み出しを行わない場合の電源供給を停止することによって、半導体装置１０は消費電力を削減することができる。
半導体装置１０のより具体的な構成例を、図３を用いて説明する。
図３に示す半導体装置１０は、図１（Ａ）に示す半導体装置１０に、駆動回路８０、メインアンプ８１および入出力回路８２を加えたものである。
メインアンプ８１は、センスアンプ回路６０および入出力回路８２と接続されている。メインアンプ８１は、入力された信号を増幅する機能を有する。具体的には、配線ＧＢＬの電位を増幅して入出力回路８２に出力する機能を有する。なお、メインアンプ８１は省略することもできる。
なお、図３において、メモリセルＭＣは、センスアンプＳＡ、駆動回路８０、メインアンプ８１および入出力回路８２と異なる層に形成される例を示している。図３において、メモリセルＭＣはセンスアンプＳＡの上層に形成され、少なくとも１つ以上のメモリセルＭＣがセンスアンプＳＡと重なる領域を有するように配置されている。これにより、半導体装置１０の面積を削減することができる。
図３においては、メモリセルＭＣがセンスアンプＳＡの上層に形成される例を示したが、この限りではなく、メモリセルＭＣとセンスアンプＳＡが同一の層に形成されていてもよい。また、メモリセルＭＣが、センスアンプＳＡ、駆動回路８０、メインアンプ８１および入出力回路８２と同一の層に形成されていてもよい。
入出力回路８２は、配線ＧＢＬの電位またはメインアンプ８１から出力された電位を、読み出しデータとして外部に出力する機能を有する。
駆動回路８０は、配線ＷＬを介してメモリセルＭＣと接続されている。駆動回路８０は、所定の配線ＷＬに、データの書き込みを行うメモリセルＭＣを選択するための信号（以下、書き込みワード信号ともいう）を供給する機能を有する。駆動回路８０は、デコーダなどによって構成することができる。
センスアンプＳＡは、配線ＢＬを介してメモリセルＭＣと接続されている。ここでは、隣接する２本の配線ＢＬ（配線ＢＬ＿１および配線ＢＬ＿２）が同一のセンスアンプＳＡと接続されている構成例を示している。センスアンプＳＡは、増幅回路６２およびスイッチ回路６３を有する。
増幅回路６２は、配線ＢＬの電位を増幅する機能を有する。具体的には、増幅回路６２は配線ＢＬの電位と基準電位との差を増幅し、増幅された電位差を保持する機能を有する。例えば、配線ＢＬ＿１の電位を増幅する場合は、配線ＢＬ＿２の電位を基準電位として、配線ＢＬ＿１と配線ＢＬ＿２の電位差を増幅する。また、配線ＢＬ＿２の電位を増幅する場合は、配線ＢＬ＿１の電位を基準電位として、配線ＢＬ＿１と配線ＢＬ＿２の電位差を増幅する。
スイッチ回路６３は、増幅された配線ＢＬの電位を配線ＧＢＬに出力するか否かを選択する機能を有する。ここでは、スイッチ回路６３が２本の配線ＧＢＬ（配線ＧＢＬ＿１および配線ＧＢＬ＿２）と接続されている例を示している。スイッチ回路６３は、配線ＢＬ＿１と配線ＧＢＬ＿１との導通状態、および配線ＢＬ＿２と配線ＧＢＬ＿２との導通状態を制御する機能を有する。
スイッチ回路６３は、複数の配線ＣＳＥＬのうちいずれかと接続されており、駆動回路８０から配線ＣＳＥＬに供給される信号に基づいて、スイッチ回路６３の動作が制御される。半導体装置１０は、スイッチ回路６３および配線ＣＳＥＬを用いて、外部に出力する信号を選択することができる。そのため、入出力回路８２は、マルチプレクサなどを用いた信号を選択する機能が不要となり、回路構成を簡略化することができる。
なお、ここでは配線ＷＬおよび配線ＣＳＥＬが駆動回路８０と接続されている構成例を示したが、配線ＷＬと配線ＣＳＥＬが別々の駆動回路と接続されていてもよい。この場合、配線ＷＬと配線ＣＳＥＬの電位は別々の駆動回路によって制御される。
なお、配線ＧＢＬの本数は特に限定されず、セルアレイ７０が有する配線ＢＬの本数（ｊ本）よりも小さい任意の数とすることができる。例えば、１本の配線ＧＢＬと接続された配線ＢＬの数がｋ本（ｋは２以上の整数）の場合、配線ＧＢＬの本数はｊ／ｋ本となる。
＜センスアンプＳＡ１＞
次に、半導体装置１０が有するセンスアンプＳＡに適用可能なセンスアンプである、センスアンプＳＡ１の構成例について説明する。
図４に、メモリセルＭＣと、メモリセルＭＣと電気的に接続されたセンスアンプＳＡ１の回路構成例を示す。メモリセルＭＣは、配線ＢＬを介してセンスアンプＳＡ１と接続されている。ここでは、メモリセルＭＣ＿１が配線ＢＬ＿１を介してセンスアンプＳＡ１と接続され、メモリセルＭＣ＿２が配線ＢＬ＿２を介してセンスアンプＳＡ１と接続されている構成例を示す。
なお、図４では、１本の配線ＢＬに１つのメモリセルＭＣが接続されている構成例を示しているが、配線ＢＬに複数のメモリセルＭＣが接続されていてもよい。
センスアンプＳＡ１は、増幅回路６２、スイッチ回路６３、プリチャージ回路６４を有する。
増幅回路６２は、ｐチャネル型のトランジスタ２１およびトランジスタ２２と、ｎチャネル型のトランジスタ２３およびトランジスタ２４、ならびにトランジスタ３１乃至トランジスタ３４と、容量素子Ｃ１１および容量素子Ｃ１２とを有する。
ここで、ｎチャネル型のトランジスタ３１乃至トランジスタ３４は、ｐチャネル型であっても良い。図５に、トランジスタ３１乃至トランジスタ３４を、それぞれ、ｐチャネル型のトランジスタ３５乃至トランジスタ３８とした、センスアンプＳＡ１の回路構成例を示す。この場合、トランジスタ３５乃至トランジスタ３８のゲートのそれぞれは、論理を反転するため、インバータＩＮＶ２またはインバータＩＮＶ３を介して、配線ＰＬ２または配線ＰＬ３の一方と接続されている。配線ＰＬ２および配線ＰＬ３については後述する。
または、ｎチャネル型のトランジスタ３１乃至トランジスタ３４は、アナログスイッチであっても良い。図６に、トランジスタ３１乃至トランジスタ３４を、それぞれ、アナログスイッチＡＳＷ１乃至アナログスイッチＡＳＷ４とした、センスアンプＳＡ１の回路構成例を示す。
もしくは、ｎチャネル型のトランジスタ３１乃至トランジスタ３４を、何らかのスイッチング素子とすることができる。図７に、トランジスタ３１乃至トランジスタ３４を、それぞれ、スイッチＳＷ１乃至スイッチＳＷ４とした、センスアンプＳＡ１の回路構成例を示す。
また、ｐチャネル型のトランジスタ２１およびトランジスタ２２は、ｎチャネル型であっても良い。例えば、ｐチャネル型のトランジスタ２１およびトランジスタ２２を、ｎチャネル型のトランジスタ４１およびトランジスタ４２とし、トランジスタ４１およびトランジスタ４２は、それぞれソースまたはドレインの一方とゲートを接続することで、ダイオード接続としてもよい。図８に、図４に示すトランジスタ２１およびトランジスタ２２を、それぞれ、ｎチャネル型のトランジスタ４１およびトランジスタ４２とした、センスアンプＳＡ１の回路構成例を示す。
または、ｐチャネル型のトランジスタ２１およびトランジスタ２２を、抵抗素子としてもよい。図９に、図４に示すトランジスタ２１およびトランジスタ２２を、それぞれ、抵抗素子Ｒ１１および抵抗素子Ｒ１２とした、センスアンプＳＡ１の回路構成例を示す。トランジスタ２１およびトランジスタ２２を、ｎチャネル型のトランジスタまたは抵抗素子とすることで、増幅回路６２を単極性トランジスタによって構成することができる。この場合、増幅回路６２が有するトランジスタを同一工程によって製造することができるため、製造工程を短くすることが可能である。
または、ｐチャネル型のトランジスタ２１およびトランジスタ２２を、ディプリーション型（ノーマリオン型ともいう）であるｎチャネル型のトランジスタとしてもよい。図１０に、図４に示すトランジスタ２１およびトランジスタ２２を、それぞれ、ディプリーション型のトランジスタ４３およびトランジスタ４４とした、センスアンプＳＡ１の回路構成例を示す。
または、ｐチャネル型のトランジスタ２１およびトランジスタ２２をｎチャネル型とし、図１（Ｃ）に示すトランジスタＯＳ２と同様、バックゲートを有するトランジスタとしてもよい。例えば、ｐチャネル型のトランジスタ２１およびトランジスタ２２を、バックゲートを有するｎチャネル型のトランジスタとし、ｎチャネル型のトランジスタのソースまたはドレインの一方とゲートをそれぞれ接続することでダイオード接続とする。さらに、バックゲートに正電圧を印加することでｎチャネル型のトランジスタの閾値電圧を負電位側にシフトさせ、ｎチャネル型のトランジスタをディプリーション型のトランジスタとして使用してもよい。
より具体的に、図１１に、図４に示すトランジスタ２１およびトランジスタ２２を、それぞれ、バックゲートを有するトランジスタ４５およびトランジスタ４６とした、センスアンプＳＡ１の回路構成例を示す。トランジスタ４５およびトランジスタ４６のバックゲートは、それぞれ、配線ＢＧＬに接続され、配線ＢＧＬを介して正電圧を供給することで、トランジスタ４５およびトランジスタ４６をディプリーション型のトランジスタとすることができる。トランジスタ２１およびトランジスタ２２をｎチャネル型とすることで、増幅回路６２を単極性トランジスタによって構成することができる。
トランジスタ２１のソースまたはドレインの一方は配線Ｖｄと接続され、ソースまたはドレインの他方は、トランジスタ２３のソースまたはドレインの一方、トランジスタ３１のソースまたはドレインの一方、およびトランジスタ３３のソースまたはドレインの一方と接続されている（図４参照）。トランジスタ２３のソースまたはドレインの他方は配線Ｖｓと接続され、トランジスタ３３のソースまたはドレインの他方は配線ＢＬ＿１と接続されている。トランジスタ３１のソースまたはドレインの他方は、トランジスタ２１のゲート、トランジスタ２３のゲート、および容量素子Ｃ１１の一方の電極と接続され、容量素子Ｃ１１の他方の電極は配線ＢＬ＿２と接続されている。また、トランジスタ３１のゲートは配線ＰＬ２と接続され、トランジスタ３３のゲートは配線ＰＬ３と接続されている。ここで、トランジスタ３１のソースまたはドレインの他方、トランジスタ２１のゲート、トランジスタ２３のゲート、および容量素子Ｃ１１の一方の電極と接続されたノードを、ノードＮ１１とする。
トランジスタ２２のソースまたはドレインの一方は配線Ｖｄと接続され、ソースまたはドレインの他方は、トランジスタ２４のソースまたはドレインの一方、トランジスタ３２のソースまたはドレインの一方、およびトランジスタ３４のソースまたはドレインの一方と接続されている。トランジスタ２４のソースまたはドレインの他方は配線Ｖｓと接続され、トランジスタ３４のソースまたはドレインの他方は配線ＢＬ＿２と接続されている。トランジスタ３２のソースまたはドレインの他方は、トランジスタ２２のゲート、トランジスタ２４のゲート、および容量素子Ｃ１２の一方の電極と接続され、容量素子Ｃ１２の他方の電極は配線ＢＬ＿１と接続されている。また、トランジスタ３２のゲートは配線ＰＬ２と接続され、トランジスタ３４のゲートは配線ＰＬ３と接続されている。ここで、トランジスタ３２のソースまたはドレインの他方、トランジスタ２２のゲート、トランジスタ２４のゲート、および容量素子Ｃ１２の一方の電極と接続されたノードを、ノードＮ１２とする。
ここで、配線Ｖｄは、高電位電源ＶＨ＿ＳＰを供給する配線であり、配線Ｖｓは、低電位電源ＶＬ＿ＳＮを供給する配線である。なお、高電位電源ＶＨ＿ＳＰおよび低電位電源ＶＬ＿ＳＮは、断続的に供給されてもよい。つまり、配線Ｖｄおよび配線Ｖｓを介して、高電位電源ＶＨ＿ＳＰおよび低電位電源ＶＬ＿ＳＮが供給される期間と供給されない期間が存在してもよい。
また、トランジスタ３１およびトランジスタ３２は、非導通状態となることにより、ノードＮ１１およびノードＮ１２に蓄積された電荷を保持する機能を有する。そのため、トランジスタ３１およびトランジスタ３２のオフ電流は小さいことが好ましい。例えば、トランジスタ３１およびトランジスタ３２に、ＯＳトランジスタを用いてもよい。
増幅回路６２は、配線ＢＬ＿１の電位を増幅する機能、および配線ＢＬ＿２の電位を増幅する機能を有する。なお、図４に示す増幅回路６２を有するセンスアンプＳＡ１は、ラッチ型のセンスアンプとして機能する。
なお、増幅回路６２は、増幅回路６５を２個有する構成としてもよい。増幅回路６２が増幅回路６５を２個有する場合の、センスアンプＳＡ１の回路構成例を、図１２（Ａ）に示す。また、増幅回路６５の回路構成例を、図１２（Ｂ）に示す。
図１２（Ａ）に示すように、増幅回路６２は増幅回路６５を２個有し、増幅回路６５は入力端子ＩＮ１と出力端子ＯＵＴ１を有する。一方の増幅回路６５は、入力端子ＩＮ１が配線ＢＬ＿１と接続され、出力端子ＯＵＴ１が配線ＢＬ＿２と接続される。他方の増幅回路６５は、入力端子ＩＮ１が配線ＢＬ＿２と接続され、出力端子ＯＵＴ１が配線ＢＬ＿１と接続される。
増幅回路６５は、ｐチャネル型のトランジスタ２１と、ｎチャネル型のトランジスタ２３、トランジスタ３１、およびトランジスタ３３と、容量素子Ｃ１１とを有する。
トランジスタ２１のソースまたはドレインの一方は配線Ｖｄと接続され、ソースまたはドレインの他方は、トランジスタ２３のソースまたはドレインの一方、トランジスタ３１のソースまたはドレインの一方、およびトランジスタ３３のソースまたはドレインの一方と接続されている。トランジスタ２３のソースまたはドレインの他方は配線Ｖｓと接続され、トランジスタ３３のソースまたはドレインの他方は出力端子ＯＵＴ１と接続されている。トランジスタ３１のソースまたはドレインの他方は、トランジスタ２１のゲート、トランジスタ２３のゲート、および容量素子Ｃ１１の一方の電極と接続され、容量素子Ｃ１１の他方の電極は入力端子ＩＮ１と接続されている。また、トランジスタ３１のゲートは配線ＰＬ２と接続され、トランジスタ３３のゲートは配線ＰＬ３と接続されている。
スイッチ回路６３は、ｎチャネル型のトランジスタ２５およびトランジスタ２６を有する。トランジスタ２５およびトランジスタ２６は、ｐチャネル型であっても良い。トランジスタ２５のソースまたはドレインの一方は配線ＢＬ＿１と接続され、ソースまたはドレインの他方は配線ＧＢＬ＿１と接続されている。トランジスタ２６のソースまたはドレインの一方は配線ＢＬ＿２と接続され、ソースまたはドレインの他方は配線ＧＢＬ＿２と接続されている。
また、トランジスタ２５のゲートおよびトランジスタ２６のゲートは、配線ＣＳＥＬと接続されている。スイッチ回路６３は、配線ＣＳＥＬに供給される電位に基づいて、配線ＢＬ＿１と配線ＧＢＬ＿１の導通状態、および配線ＢＬ＿２と配線ＧＢＬ＿２の導通状態を制御する機能を有する。
プリチャージ回路６４は、ｎチャネル型のトランジスタ２７、トランジスタ２８、およびトランジスタ２９を有する。トランジスタ２７乃至トランジスタ２９は、ｐチャネル型であっても良い。トランジスタ２７のソースまたはドレインの一方は配線ＢＬ＿１と接続され、ソースまたはドレインの他方は配線Ｐｒｅ、およびトランジスタ２８のソースまたはドレインの一方と接続されている。トランジスタ２８のソースまたはドレインの他方は配線ＢＬ＿２と接続されている。
トランジスタ２９のソースまたはドレインの一方は配線ＢＬ＿１と接続され、ソースまたはドレインの他方は配線ＢＬ＿２と接続されている。また、トランジスタ２７のゲート、トランジスタ２８のゲート、およびトランジスタ２９のゲートは、配線ＰＬ１と接続されている。プリチャージ回路６４は、配線ＢＬ＿１および配線ＢＬ＿２の電位を初期化する機能を有する。
＜センスアンプＳＡ１の動作例１＞
次に、図４に示したメモリセルＭＣとセンスアンプＳＡ１について、データ読み出し時における動作例を、図１３に示すタイミングチャートを用いて説明する。
期間Ｔ１では、プリチャージ回路６４が有するトランジスタ２７乃至トランジスタ２９をオンにして、配線ＢＬ＿１および配線ＢＬ＿２の電位を初期化する。具体的には、配線ＰＬ１にハイレベルの電位ＶＨ＿ＰＬを与え、プリチャージ回路６４においてトランジスタ２７乃至トランジスタ２９をオンにする。これにより、配線ＢＬ＿１および配線ＢＬ＿２に、配線Ｐｒｅの電位Ｖｐｒｅが与えられる。電位Ｖｐｒｅは、例えば、（ＶＨ＿ＳＰ＋ＶＬ＿ＳＮ）／２とすることができる。
また、期間Ｔ１では、増幅回路６２が有するトランジスタ３１およびトランジスタ３２をオンにして、ノードＮ１１およびノードＮ１２の電位を初期化する。具体的には、配線ＰＬ２にハイレベルの電位ＶＨ＿ＰＬを与え、増幅回路６２においてトランジスタ３１およびトランジスタ３２をオンにする。
ここで、トランジスタ２１およびトランジスタ２３はインバータを形成しているため、トランジスタ３１をオンにしてインバータの入力と出力との間を導通状態にすることにより、ノードＮ１１の電位は、トランジスタ２１およびトランジスタ２３の特性に応じた中間電位となる。この電位を、Ｖｎ１１とする。中間電位Ｖｎ１１は、トランジスタ２１およびトランジスタ２３の特性ばらつきの影響を反映して決まる電位であり、トランジスタ２１およびトランジスタ２３によって形成されるインバータは、入力電位が中間電位Ｖｎ１１から変動した場合、敏感に反応することができる。
同様に、トランジスタ２２およびトランジスタ２４はインバータを形成しているため、トランジスタ３２をオンにしてインバータの入力と出力との間を導通状態にすることにより、ノードＮ１２の電位は、トランジスタ２２およびトランジスタ２４の特性に応じた中間電位となる。この電位を、Ｖｎ１２とする。中間電位Ｖｎ１２は、トランジスタ２２およびトランジスタ２４の特性ばらつきの影響を反映して決まる電位であり、トランジスタ２２およびトランジスタ２４によって形成されるインバータは、入力電位が中間電位Ｖｎ１２から変動した場合、敏感に反応することができる。
なお、期間Ｔ１では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられており、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６はオフの状態である。また、配線ＷＬ＿１にはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセルＭＣ＿１においてトランジスタＯＳ１はオフの状態にある。同様に、図１３には図示していないが、配線ＷＬ＿２にはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセルＭＣ＿２においてトランジスタＯＳ１はオフの状態である。
次いで、配線ＰＬ１にローレベルの電位ＶＬ＿ＰＬを与え、プリチャージ回路６４においてトランジスタ２７乃至トランジスタ２９をオフにする。同様に、配線ＰＬ２にローレベルの電位ＶＬ＿ＰＬを与え、増幅回路６２においてトランジスタ３１およびトランジスタ３２をオフにする。
配線ＰＬ２にローレベルの電位ＶＬ＿ＰＬを与えるタイミングで、高電位電源ＶＨ＿ＳＰおよび低電位電源ＶＬ＿ＳＮの供給を停止してもよい。高電位電源ＶＨ＿ＳＰおよび低電位電源ＶＬ＿ＳＮの供給を停止することで、トランジスタ２１およびトランジスタ２３を介して流れる貫通電流、および、トランジスタ２２およびトランジスタ２４を介して流れる貫通電流を阻止し、消費電力を低減することができる。また、高電位電源ＶＨ＿ＳＰおよび低電位電源ＶＬ＿ＳＮの供給を停止した場合、後述する期間Ｔ３において、配線ＰＬ３にハイレベルの電位ＶＨ＿ＰＬを与えるタイミングで、高電位電源ＶＨ＿ＳＰおよび低電位電源ＶＬ＿ＳＮの供給を復帰する。
また、期間Ｔ１の一部において、配線Ｖｄおよび配線Ｖｓが電位Ｖｐｒｅを供給する期間を設けてもよい。配線Ｖｄおよび配線Ｖｓが電位Ｖｐｒｅを供給する期間では、トランジスタ２１およびトランジスタ２３が形成するインバータと、トランジスタ２２およびトランジスタ２４が形成するインバータは、電位Ｖｐｒｅを出力する。この期間において、トランジスタ３１およびトランジスタ３２をオフ、トランジスタ３３およびトランジスタ３４をオンにすることで、配線ＢＬ＿１および配線ＢＬ＿２に電位Ｖｐｒｅを与えることができる。すなわち、プリチャージ回路６４の機能を、増幅回路６２を使用して行うことができる。
期間Ｔ２では、配線ＷＬ＿１を選択する。具体的には、配線ＷＬ＿１にハイレベルの電位ＶＨ＿ＷＬを与え、メモリセルＭＣ＿１においてトランジスタＯＳ１をオンにする。上記動作により、配線ＢＬ＿１と容量素子Ｃ０が、トランジスタＯＳ１を介して導通状態となる。配線ＢＬ＿１と容量素子Ｃ０が導通状態になると、容量素子Ｃ０に保持されている電荷量に従って、配線ＢＬ＿１の電位が変動する。
図１３に示すタイミングチャートでは、容量素子Ｃ０に保持されている電荷量が多い場合を示している。容量素子Ｃ０に保持されている電荷量が多い場合、容量素子Ｃ０から配線ＢＬ＿１へ電荷が放出されることで、電位ＶｐｒｅからΔＶ１だけ配線ＢＬ＿１の電位が上昇する。逆に、容量素子Ｃ０に保持されている電荷量が少ない場合、配線ＢＬ＿１から容量素子Ｃ０へ電荷が流入することで、配線ＢＬ＿１の電位はΔＶ２（図示せず）だけ下降する。
配線ＢＬ＿１の電位が、電位ＶｐｒｅからΔＶ１だけ上昇すると、容量素子Ｃ１２を介してノードＮ１２の電位も中間電位Ｖｎ１２からΔＶ３だけ上昇する。ノードＮ１２の電位が、トランジスタ２２およびトランジスタ２４の特性に応じた中間電位Ｖｎ１２からΔＶ３だけ上昇することで、トランジスタ２２およびトランジスタ２４が形成するインバータは、低電位電源ＶＬ＿ＳＮを出力する。
なお、期間Ｔ２では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられたままであり、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６はオフの状態を維持している。
次いで、期間Ｔ３では、増幅回路６２が有するトランジスタ３３およびトランジスタ３４をオンにして、増幅回路６２は配線ＢＬ＿１および配線ＢＬ＿２に出力する。具体的には、配線ＰＬ３にハイレベルの電位ＶＨ＿ＰＬを与え、増幅回路６２においてトランジスタ３３およびトランジスタ３４をオンにする。
図１３の場合（容量素子Ｃ０に保持されている電荷量が多い場合）、増幅回路６２においてトランジスタ３３およびトランジスタ３４がオンになると、増幅回路６２は配線ＢＬ＿２に低電位電源ＶＬ＿ＳＮを出力する。配線ＢＬ＿２の電位がＶｐｒｅから低電位電源ＶＬ＿ＳＮに近づいていくと、容量素子Ｃ１１を介してノードＮ１１の電位が下降し、トランジスタ２１およびトランジスタ２３が形成するインバータは、高電位電源ＶＨ＿ＳＰを出力する。そして、増幅回路６２は配線ＢＬ＿１に高電位電源ＶＨ＿ＳＰを出力し、配線ＢＬ＿１の電位はＶｐｒｅ＋ΔＶ１から高電位電源ＶＨ＿ＳＰに近づいていく。ノードＮ１２の電位も、容量素子Ｃ１２を介して上昇する。
なお、容量素子Ｃ０に保持されている電荷量が少なく、期間Ｔ３の開始当初、配線ＢＬ＿１の電位が電位Ｖｐｒｅ−ΔＶ２である場合、トランジスタ３３およびトランジスタ３４がオンになることで、配線ＢＬ＿２の電位はＶｐｒｅから高電位電源ＶＨ＿ＳＰに近づいていき、配線ＢＬ＿１の電位は電位Ｖｐｒｅ−ΔＶ２から低電位電源ＶＬ＿ＳＮに近づいていく。
また、期間Ｔ３では、配線ＰＬ１にはローレベルの電位ＶＬ＿ＰＬが与えられたままであり、プリチャージ回路６４においてトランジスタ２７乃至トランジスタ２９はオフの状態を維持している。同様に、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられたままであり、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６はオフの状態を維持している。そして、配線ＷＬ＿１にはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、メモリセルＭＣ＿１においてトランジスタＯＳ１はオンの状態を維持しているため、メモリセルＭＣ＿１では、配線ＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が容量素子Ｃ０に蓄積される。
期間Ｔ４では、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオンにする。具体的には、配線ＣＳＥＬにハイレベルの電位ＶＨ＿ＣＳＥＬを与え、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６をオンにする。これにより、配線ＢＬ＿１の電位が配線ＧＢＬ＿１に供給され、配線ＢＬ＿２の電位が配線ＧＢＬ＿２に供給される。
なお、期間Ｔ４では、配線ＰＬ１にはローレベルの電位ＶＬ＿ＰＬが与えられたままであり、プリチャージ回路６４においてトランジスタ２７乃至トランジスタ２９はオフの状態を維持している。そして、配線ＷＬ＿１にはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、メモリセルＭＣ＿１においてトランジスタＯＳ１はオンの状態を維持しているため、メモリセルＭＣ＿１では、配線ＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が容量素子Ｃ０に蓄積されたままである。
期間Ｔ４が終了すると、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオフにする。具体的には、配線ＣＳＥＬにローレベルの電位ＶＬ＿ＣＳＥＬを与え、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６をオフにする。また、配線ＰＬ３にローレベルの電位ＶＬ＿ＰＬを与え、増幅回路６２においてトランジスタ３３およびトランジスタ３４をオフにする。
期間Ｔ４が終了すると、配線ＷＬ＿１の選択は終了する。具体的には、配線ＷＬ＿１にローレベルの電位ＶＬ＿ＷＬを与え、メモリセルＭＣ＿１においてトランジスタＯＳ１をオフにする。上記動作により、配線ＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が、容量素子Ｃ０に保持される。データの読み出しが行われた後も、上記データがメモリセルＭＣ＿１において保持される。
なお、期間Ｔ１において、ノードＮ１１およびノードＮ１２の電位を初期化する動作は、毎回行う必要はない。一度、配線ＢＬ＿１、配線ＢＬ＿２、ノードＮ１１、およびノードＮ１２の電位を初期化すると、配線ＢＬ＿１および配線ＢＬ＿２の電位が変化して、ノードＮ１１およびノードＮ１２の電位が変化しても、再び配線ＢＬ＿１および配線ＢＬ＿２の電位が初期化されると、ノードＮ１１およびノードＮ１２の電位もそれぞれＶｎ１１およびＶｎ１２に戻るためである。この場合、トランジスタ３１およびトランジスタ３２のオフ電流は小さいことが好ましい。例えば、トランジスタ３１およびトランジスタ３２に、ＯＳトランジスタを用いることができる。
上述した期間Ｔ１乃至期間Ｔ４における動作により、メモリセルＭＣ＿１からのデータ読み出しが行われる。メモリセルＭＣ＿２からのデータ読み出しも、同様に行うことができる。
また、メモリセルＭＣへのデータ書き込みも、上記と同様の原理で行うことができる。具体的には、データ読み出しを行う場合と同様に、まず、プリチャージ回路６４が有するトランジスタ２７乃至トランジスタ２９をオンにして、配線ＢＬ＿１および配線ＢＬ＿２の電位を初期化し、増幅回路６２が有するトランジスタ３１およびトランジスタ３２をオンにして、ノードＮ１１およびノードＮ１２の電位を初期化する。
次いで、データ書き込みを行いたいメモリセルＭＣ＿１と接続された配線ＷＬ＿１、またはメモリセルＭＣ＿２と接続された配線ＷＬ＿２を選択し、メモリセルＭＣ＿１またはメモリセルＭＣ＿２において、トランジスタＯＳ１をオンにする。上記動作により、配線ＢＬ＿１または配線ＢＬ＿２と、容量素子Ｃ０とが、トランジスタＯＳ１を介して導通状態になる。
次いで、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオンにする。配線ＢＬ＿１と配線ＧＢＬ＿１が導通状態となり、配線ＢＬ＿２と配線ＧＢＬ＿２が導通状態となる。
そして、配線ＧＢＬ＿１、配線ＧＢＬ＿２のそれぞれに書き込み電位を与えることで、スイッチ回路６３を介して配線ＢＬ＿１および配線ＢＬ＿２に書き込み電位が与えられる。上記動作により、配線ＢＬ＿１または配線ＢＬ＿２の電位に従い容量素子Ｃ０に電荷が蓄積され、メモリセルＭＣ＿１またはメモリセルＭＣ＿２にデータが書き込まれる。
なお、配線ＢＬ＿１に配線ＧＢＬ＿１の電位が与えられ、配線ＢＬ＿２に配線ＧＢＬ＿２の電位が与えられた後は、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６をオフにしても、配線ＢＬ＿１の電位と配線ＢＬ＿２の電位の高低の関係は、増幅回路６２により保持される。
＜センスアンプＳＡ１の動作例２＞
図４に示したメモリセルＭＣとセンスアンプＳＡ１について、図１３に示すタイミングチャートと異なる動作例を、図１４に示すタイミングチャートを用いて説明する。
期間Ｔ１では、増幅回路６２が有するトランジスタ３１およびトランジスタ３２をオンにして、ノードＮ１１およびノードＮ１２の電位を初期化する。具体的には、配線ＰＬ２にハイレベルの電位ＶＨ＿ＰＬを与え、増幅回路６２においてトランジスタ３１およびトランジスタ３２をオンにする。
また、期間Ｔ１では、増幅回路６２が有するトランジスタ３３およびトランジスタ３４をオンにして、配線ＢＬ＿１および配線ＢＬ＿２の電位を初期化する。具体的には、配線ＰＬ３にハイレベルの電位ＶＨ＿ＰＬを与え、増幅回路６２においてトランジスタ３３およびトランジスタ３４をオンにする。
ここで、トランジスタ２１およびトランジスタ２３はインバータを形成しているため、トランジスタ３１をオンにしてインバータの入力と出力との間を導通状態にすることにより、ノードＮ１１の電位は、トランジスタ２１およびトランジスタ２３の特性に応じた中間電位となる。この電位を、Ｖｎ１１とする。中間電位Ｖｎ１１は、トランジスタ２１およびトランジスタ２３の特性ばらつきの影響を反映して決まる電位であり、トランジスタ２１およびトランジスタ２３によって形成されるインバータは、入力電位がＶｎ１１から変動した場合、敏感に反応することができる。
また、トランジスタ３３をオンにして、トランジスタ２１およびトランジスタ２３によって形成されるインバータの出力と配線ＢＬ＿１との間を導通状態にすることにより、配線ＢＬ＿１の電位もＶｎ１１となる。中間電位Ｖｎ１１は、トランジスタ２１およびトランジスタ２３の特性に応じた中間電位であるため、トランジスタ２１およびトランジスタ２３によって形成されるインバータの入力がＶｎ１１から変動した場合、インバータの出力もＶｎ１１から変動することとなる。配線ＢＬ＿１の電位をＶｎ１１に初期化することで、インバータの入力がＶｎ１１から変動した場合の出力の変化を、配線ＢＬ＿１に素早く伝えることができる。
同様に、トランジスタ２２およびトランジスタ２４はインバータを形成しているため、トランジスタ３２をオンにしてインバータの入力と出力との間を導通状態にすることにより、ノードＮ１２の電位は、トランジスタ２２およびトランジスタ２４の特性に応じた中間電位となる。この電位を、Ｖｎ１２とする。中間電位Ｖｎ１２は、トランジスタ２２およびトランジスタ２４の特性ばらつきの影響を反映して決まる電位であり、トランジスタ２２およびトランジスタ２４によって形成されるインバータは、入力電位がＶｎ１２から変動した場合、敏感に反応することができる。
同様に、トランジスタ３４をオンにして、トランジスタ２２およびトランジスタ２４によって形成されるインバータの出力と配線ＢＬ＿２との間を導通状態にすることにより、配線ＢＬ＿２の電位もＶｎ１２となる。中間電位Ｖｎ１２は、トランジスタ２２およびトランジスタ２４の特性に応じた中間電位であるため、トランジスタ２２およびトランジスタ２４によって形成されるインバータの入力がＶｎ１２から変動した場合、インバータの出力もＶｎ１２から変動することとなる。配線ＢＬ＿２の電位をＶｎ１２に初期化することで、インバータの入力がＶｎ１２から変動した場合の出力の変化を、配線ＢＬ＿２に素早く伝えることができる。
なお、増幅回路６２が有するトランジスタ３３およびトランジスタ３４をオンにして、配線ＢＬ＿１および配線ＢＬ＿２の電位を初期化する場合、プリチャージ回路６４は必要なく、図１４では期間Ｔ１乃至期間Ｔ４において、配線ＰＬ１にはローレベルの電位ＶＬ＿ＰＬが与えられている。
また、期間Ｔ１では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられており、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６はオフの状態である。配線ＷＬ＿１にはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセルＭＣ＿１においてトランジスタＯＳ１はオフの状態にある。同様に、図１４には図示していないが、配線ＷＬ＿２にはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセルＭＣ＿２においてトランジスタＯＳ１はオフの状態である。
次いで、配線ＰＬ２および配線ＰＬ３にローレベルの電位ＶＬ＿ＰＬを与え、増幅回路６２においてトランジスタ３１乃至トランジスタ３４をオフにする。
配線ＰＬ２および配線ＰＬ３にローレベルの電位ＶＬ＿ＰＬを与えるタイミングで、高電位電源ＶＨ＿ＳＰおよび低電位電源ＶＬ＿ＳＮの供給を停止してもよい。高電位電源ＶＨ＿ＳＰおよび低電位電源ＶＬ＿ＳＮの供給を停止することで、トランジスタ２１およびトランジスタ２３を介して流れる貫通電流、および、トランジスタ２２およびトランジスタ２４を介して流れる貫通電流を阻止し、消費電力を低減することができる。また、高電位電源ＶＨ＿ＳＰおよび低電位電源ＶＬ＿ＳＮの供給を停止した場合、後述する期間Ｔ３において、配線ＰＬ３にハイレベルの電位ＶＨ＿ＰＬを与えるタイミングで、高電位電源ＶＨ＿ＳＰおよび低電位電源ＶＬ＿ＳＮの供給を復帰する。
期間Ｔ２では、配線ＷＬ＿１を選択する。具体的には、配線ＷＬ＿１にハイレベルの電位ＶＨ＿ＷＬを与え、メモリセルＭＣ＿１においてトランジスタＯＳ１をオンにする。上記動作により、配線ＢＬ＿１と容量素子Ｃ０が、トランジスタＯＳ１を介して導通状態となる。配線ＢＬ＿１と容量素子Ｃ０が導通状態になると、容量素子Ｃ０に保持されている電荷量に従って、配線ＢＬ＿１の電位が変動する。
図１４に示すタイミングチャートでは、容量素子Ｃ０に保持されている電荷量が多い場合を示している。容量素子Ｃ０に保持されている電荷量が多い場合、容量素子Ｃ０から配線ＢＬ＿１へ電荷が放出されることで、電位Ｖｎ１１からΔＶ４だけ配線ＢＬ＿１の電位が上昇する。逆に、容量素子Ｃ０に保持されている電荷量が少ない場合、配線ＢＬ＿１から容量素子Ｃ０へ電荷が流入することで、配線ＢＬ＿１の電位はΔＶ５（図示せず）だけ下降する。
配線ＢＬ＿１の電位が、電位Ｖｎ１１からΔＶ４だけ上昇すると、容量素子Ｃ１２を介してノードＮ１２の電位もΔＶ６だけ上昇する。ノードＮ１２の電位が、トランジスタ２２およびトランジスタ２４の特性に応じた中間電位Ｖｎ１２からΔＶ６だけ上昇することで、トランジスタ２２およびトランジスタ２４が形成するインバータは、低電位電源ＶＬ＿ＳＮを出力する。
なお、期間Ｔ２では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられたままであり、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６はオフの状態を維持している。
次いで、期間Ｔ３では、増幅回路６２が有するトランジスタ３３およびトランジスタ３４をオンにして、増幅回路６２は配線ＢＬ＿１および配線ＢＬ＿２に出力する。具体的には、配線ＰＬ３にハイレベルの電位ＶＨ＿ＰＬを与え、増幅回路６２においてトランジスタ３３およびトランジスタ３４をオンにする。
図１４の場合（容量素子Ｃ０に保持されている電荷量が多い場合）、増幅回路６２においてトランジスタ３３およびトランジスタ３４がオンになると、増幅回路６２は配線ＢＬ＿２に低電位電源ＶＬ＿ＳＮを出力する。配線ＢＬ＿２の電位がＶｎ１２から低電位電源ＶＬ＿ＳＮに近づいていくと、容量素子Ｃ１１を介してノードＮ１１の電位が下降し、トランジスタ２１およびトランジスタ２３が形成するインバータは、高電位電源ＶＨ＿ＳＰを出力する。そして、増幅回路６２は配線ＢＬ＿１に高電位電源ＶＨ＿ＳＰを出力し、配線ＢＬ＿１の電位はＶｎ１１＋ΔＶ４から高電位電源ＶＨ＿ＳＰに近づいていく。ノードＮ１２の電位も、容量素子Ｃ１２を介して上昇する。
なお、容量素子Ｃ０に保持されている電荷量が少なく、期間Ｔ３の開始当初、配線ＢＬ＿１の電位が電位Ｖｎ１１−ΔＶ５である場合、トランジスタ３３およびトランジスタ３４がオンになることで、配線ＢＬ＿２の電位はＶｎ１２から高電位電源ＶＨ＿ＳＰに近づいていき、配線ＢＬ＿１の電位は電位Ｖｎ１１−ΔＶ５から低電位電源ＶＬ＿ＳＮに近づいていく。
また、期間Ｔ３では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられたままであり、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６はオフの状態を維持している。そして、配線ＷＬ＿１にはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、メモリセルＭＣ＿１においてトランジスタＯＳ１はオンの状態を維持しているため、メモリセルＭＣ＿１では、配線ＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が容量素子Ｃ０に蓄積される。
期間Ｔ４では、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオンにする。具体的には、配線ＣＳＥＬにハイレベルの電位ＶＨ＿ＣＳＥＬを与え、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６をオンにする。これにより、配線ＢＬ＿１の電位が配線ＧＢＬ＿１に供給され、配線ＢＬ＿２の電位が配線ＧＢＬ＿２に供給される。
なお、期間Ｔ４では、配線ＷＬ＿１にはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、メモリセルＭＣ＿１においてトランジスタＯＳ１はオンの状態を維持しているため、メモリセルＭＣ＿１では、配線ＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が容量素子Ｃ０に蓄積されたままである。
期間Ｔ４が終了すると、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオフにする。具体的には、配線ＣＳＥＬにローレベルの電位ＶＬ＿ＣＳＥＬを与え、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６をオフにする。また、配線ＰＬ３にローレベルの電位ＶＬ＿ＰＬを与え、増幅回路６２においてトランジスタ３３およびトランジスタ３４をオフにする。
期間Ｔ４が終了すると、配線ＷＬ＿１の選択は終了する。具体的には、配線ＷＬ＿１にローレベルの電位ＶＬ＿ＷＬを与え、メモリセルＭＣ＿１においてトランジスタＯＳ１をオフにする。上記動作により、配線ＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が、容量素子Ｃ０に保持される。データの読み出しが行われた後も、上記データがメモリセルＭＣ＿１において記憶される。
上述した期間Ｔ１乃至期間Ｔ４における動作により、メモリセルＭＣ＿１からのデータ読み出しが行われる。メモリセルＭＣ＿２からのデータ読み出しも、同様に行うことができる。
また、メモリセルＭＣへのデータ書き込みも、上記と同様の原理で行うことができる。具体的には、データ読み出しを行う場合と同様に、まず、増幅回路６２が有するトランジスタ３１およびトランジスタ３２をオンにして、ノードＮ１１およびノードＮ１２の電位を初期化し、増幅回路６２が有するトランジスタ３３およびトランジスタ３４をオンにして、配線ＢＬ＿１および配線ＢＬ＿２の電位を初期化する。
次いで、データ書き込みを行いたいメモリセルＭＣ＿１と接続された配線ＷＬ＿１、またはメモリセルＭＣ＿２と接続された配線ＷＬ＿２を選択し、メモリセルＭＣ＿１またはメモリセルＭＣ＿２において、トランジスタＯＳ１をオンにする。上記動作により、配線ＢＬ＿１または配線ＢＬ＿２と、容量素子Ｃ０とが、トランジスタＯＳ１を介して導通状態になる。
次いで、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオンにする。配線ＢＬ＿１と配線ＧＢＬ＿１が導通状態となり、配線ＢＬ＿２と配線ＧＢＬ＿２が導通状態となる。
そして、配線ＧＢＬ＿１、配線ＧＢＬ＿２のそれぞれに書き込み電位を与えることで、スイッチ回路６３を介して配線ＢＬ＿１および配線ＢＬ＿２に書き込み電位が与えられる。上記動作により、配線ＢＬ＿１または配線ＢＬ＿２の電位に従い容量素子Ｃ０に電荷が蓄積され、メモリセルＭＣ＿１またはメモリセルＭＣ＿２にデータが書き込まれる。
なお、配線ＢＬ＿１に配線ＧＢＬ＿１の電位が与えられ、配線ＢＬ＿２に配線ＧＢＬ＿２の電位が与えられた後は、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６をオフにしても、配線ＢＬ＿１の電位と配線ＢＬ＿２の電位の高低の関係は、増幅回路６２により保持される。
＜センスアンプＳＡ２＞
次に、図４に示したセンスアンプＳＡ１とは異なるセンスアンプの構成例について、図１５を用いて説明する。
図１５に示すセンスアンプＳＡ２は、プリチャージ回路６４を有さない点、および、増幅回路６２において容量素子Ｃ１１および容量素子Ｃ１２を有さない点で、センスアンプＳＡ１と異なる。以下、センスアンプＳＡ２の構成例について説明するが、センスアンプＳＡ１と同様の構成要素についてはセンスアンプＳＡ１の説明を援用する。
図１５に、メモリセルＭＣと、メモリセルＭＣと電気的に接続されたセンスアンプＳＡ２の回路構成例を示す。メモリセルＭＣは、配線ＢＬを介してセンスアンプＳＡ２と接続されている。ここでは、メモリセルＭＣ＿１が配線ＢＬ＿１を介してセンスアンプＳＡ２と接続され、メモリセルＭＣ＿２が配線ＢＬ＿２を介してセンスアンプＳＡ２と接続されている構成例を示す。
センスアンプＳＡ２は、増幅回路６２、スイッチ回路６３を有する。
増幅回路６２は、ｐチャネル型のトランジスタ２１およびトランジスタ２２と、ｎチャネル型のトランジスタ２３およびトランジスタ２４、ならびにトランジスタ３１乃至トランジスタ３４とを有する。
ここで、ｎチャネル型のトランジスタ３１乃至トランジスタ３４は、ｐチャネル型であっても良い。図１６に、トランジスタ３１乃至トランジスタ３４を、それぞれ、ｐチャネル型のトランジスタ３５乃至トランジスタ３８とした、センスアンプＳＡ２の回路構成例を示す。この場合、トランジスタ３５乃至トランジスタ３８のゲートのそれぞれは、論理を反転するため、インバータＩＮＶ２またはインバータＩＮＶ３を介して、配線ＰＬ２または配線ＰＬ３の一方と接続されている。
または、ｎチャネル型のトランジスタ３１乃至トランジスタ３４は、アナログスイッチであっても良い。図１７に、トランジスタ３１乃至トランジスタ３４を、それぞれ、アナログスイッチＡＳＷ１乃至アナログスイッチＡＳＷ４とした、センスアンプＳＡ２の回路構成例を示す。
もしくは、ｎチャネル型のトランジスタ３１乃至トランジスタ３４を、何らかのスイッチング素子とすることができる。図１８に、トランジスタ３１乃至トランジスタ３４を、それぞれ、スイッチＳＷ１乃至スイッチＳＷ４とした、センスアンプＳＡ２の回路構成例を示す。
トランジスタ２１、トランジスタ２２については、センスアンプＳＡ１の説明を援用する。
トランジスタ２１のソースまたはドレインの一方は配線Ｖｄと接続され、ソースまたはドレインの他方は、トランジスタ２３のソースまたはドレインの一方、トランジスタ３１のソースまたはドレインの一方、およびトランジスタ３３のソースまたはドレインの一方と接続されている（図１５参照）。トランジスタ２３のソースまたはドレインの他方は配線Ｖｓと接続され、トランジスタ３３のソースまたはドレインの他方は配線ＢＬ＿１と接続されている。トランジスタ３１のソースまたはドレインの他方は、トランジスタ２１のゲート、トランジスタ２３のゲート、および配線ＢＬ＿２と接続されている。また、トランジスタ３１のゲートは配線ＰＬ２と接続され、トランジスタ３３のゲートは配線ＰＬ３と接続されている。
トランジスタ２２のソースまたはドレインの一方は配線Ｖｄと接続され、ソースまたはドレインの他方は、トランジスタ２４のソースまたはドレインの一方、トランジスタ３２のソースまたはドレインの一方、およびトランジスタ３４のソースまたはドレインの一方と接続されている。トランジスタ２４のソースまたはドレインの他方は配線Ｖｓと接続され、トランジスタ３４のソースまたはドレインの他方は配線ＢＬ＿２と接続されている。トランジスタ３２のソースまたはドレインの他方は、トランジスタ２２のゲート、トランジスタ２４のゲート、および配線ＢＬ＿１と接続されている。また、トランジスタ３２のゲートは配線ＰＬ２と接続され、トランジスタ３４のゲートは配線ＰＬ３と接続されている。
配線Ｖｄは高電位電源ＶＨ＿ＳＰを供給する配線であり、配線Ｖｓは低電位電源ＶＬ＿ＳＮを供給する配線である。なお、高電位電源ＶＨ＿ＳＰおよび低電位電源ＶＬ＿ＳＮは、断続的に供給されてもよい。つまり、配線Ｖｄおよび配線Ｖｓを介して、高電位電源ＶＨ＿ＳＰおよび低電位電源ＶＬ＿ＳＮが供給される期間と供給されない期間が存在してもよい。
増幅回路６２は、配線ＢＬ＿１の電位を増幅する機能、および配線ＢＬ＿２の電位を増幅する機能を有する。なお、図１５に示す増幅回路６２を有するセンスアンプＳＡ２は、ラッチ型のセンスアンプとして機能する。
なお、増幅回路６２は、増幅回路６６を２個有する構成としてもよい。増幅回路６２が増幅回路６６を２個有する場合の、センスアンプＳＡ２の回路構成例を、図１９（Ａ）に示す。また、増幅回路６６の回路構成例を、図１９（Ｂ）に示す。
図１９（Ａ）に示すように、増幅回路６２は増幅回路６６を２個有し、増幅回路６６は入力端子ＩＮ２と出力端子ＯＵＴ２を有する。一方の増幅回路６６は、入力端子ＩＮ２が配線ＢＬ＿１と接続され、出力端子ＯＵＴ２が配線ＢＬ＿２と接続される。他方の増幅回路６６は、入力端子ＩＮ２が配線ＢＬ＿２と接続され、出力端子ＯＵＴ２が配線ＢＬ＿１と接続される。
増幅回路６６は、ｐチャネル型のトランジスタ２１と、ｎチャネル型のトランジスタ２３、トランジスタ３１、およびトランジスタ３３とを有する。
トランジスタ２１のソースまたはドレインの一方は配線Ｖｄと接続され、ソースまたはドレインの他方は、トランジスタ２３のソースまたはドレインの一方、トランジスタ３１のソースまたはドレインの一方、およびトランジスタ３３のソースまたはドレインの一方と接続されている。トランジスタ２３のソースまたはドレインの他方は配線Ｖｓと接続され、トランジスタ３３のソースまたはドレインの他方は出力端子ＯＵＴ２と接続されている。トランジスタ３１のソースまたはドレインの他方は、トランジスタ２１のゲート、トランジスタ２３のゲート、および入力端子ＩＮ２と接続されている。また、トランジスタ３１のゲートは配線ＰＬ２と接続され、トランジスタ３３のゲートは配線ＰＬ３と接続されている。
スイッチ回路６３については、センスアンプＳＡ１の説明を援用する。
＜センスアンプＳＡ２の動作例１＞
次に、図１５に示したメモリセルＭＣとセンスアンプＳＡ２について、データ読み出し時における動作例を、図２０に示すタイミングチャートを用いて説明する。
期間Ｔ１では、増幅回路６２が有するトランジスタ３１およびトランジスタ３２をオンにして、配線ＢＬ＿１および配線ＢＬ＿２の電位を初期化する。具体的には、配線ＰＬ２にハイレベルの電位ＶＨ＿ＰＬを与え、増幅回路６２においてトランジスタ３１およびトランジスタ３２をオンにする。
トランジスタ２１およびトランジスタ２３はインバータを形成しているため、トランジスタ３１をオンにしてインバータの入力と出力との間を導通状態にすることにより、配線ＢＬ＿２の電位は、トランジスタ２１およびトランジスタ２３の特性に応じた中間電位となる。この電位を、Ｖｂｌ２とする。中間電位Ｖｂｌ２は、トランジスタ２１およびトランジスタ２３の特性ばらつきの影響を反映して決まる電位であり、トランジスタ２１およびトランジスタ２３によって形成されるインバータは、入力電位がＶｂｌ２から変動した場合、敏感に反応することができる。
同様に、トランジスタ２２およびトランジスタ２４はインバータを形成しているため、トランジスタ３２をオンにしてインバータの入力と出力との間を導通状態にすることにより、配線ＢＬ＿１の電位は、トランジスタ２２およびトランジスタ２４の特性に応じた中間電位となる。この電位を、Ｖｂｌ１とする。中間電位Ｖｂｌ１は、トランジスタ２２およびトランジスタ２４の特性ばらつきの影響を反映して決まる電位であり、トランジスタ２２およびトランジスタ２４によって形成されるインバータは、入力電位がＶｂｌ１から変動した場合、敏感に反応することができる。
なお、期間Ｔ１では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられており、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６はオフの状態である。また、配線ＷＬ＿１にはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセルＭＣ＿１においてトランジスタＯＳ１はオフの状態にある。同様に、図２０には図示していないが、配線ＷＬ＿２にはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセルＭＣ＿２においてトランジスタＯＳ１はオフの状態である。
次いで、配線ＰＬ２にローレベルの電位ＶＬ＿ＰＬを与え、増幅回路６２においてトランジスタ３１およびトランジスタ３２をオフにする。
配線ＰＬ２にローレベルの電位ＶＬ＿ＰＬを与えるタイミングで、高電位電源ＶＨ＿ＳＰおよび低電位電源ＶＬ＿ＳＮの供給を停止してもよい。高電位電源ＶＨ＿ＳＰおよび低電位電源ＶＬ＿ＳＮの供給を停止することで、トランジスタ２１およびトランジスタ２３を介して流れる貫通電流、および、トランジスタ２２およびトランジスタ２４を介して流れる貫通電流を阻止し、消費電力を低減することができる。また、高電位電源ＶＨ＿ＳＰおよび低電位電源ＶＬ＿ＳＮの供給を停止した場合、後述する期間Ｔ３において、配線ＰＬ３にハイレベルの電位ＶＨ＿ＰＬを与えるタイミングで、高電位電源ＶＨ＿ＳＰおよび低電位電源ＶＬ＿ＳＮの供給を復帰する。
期間Ｔ２では、配線ＷＬ＿１を選択する。具体的には、配線ＷＬ＿１にハイレベルの電位ＶＨ＿ＷＬを与え、メモリセルＭＣ＿１においてトランジスタＯＳ１をオンにする。上記動作により、配線ＢＬ＿１と容量素子Ｃ０が、トランジスタＯＳ１を介して導通状態となる。配線ＢＬ＿１と容量素子Ｃ０が導通状態になると、容量素子Ｃ０に保持されている電荷量に従って、配線ＢＬ＿１の電位が変動する。
図２０に示すタイミングチャートでは、容量素子Ｃ０に保持されている電荷量が多い場合を示している。容量素子Ｃ０に保持されている電荷量が多い場合、容量素子Ｃ０から配線ＢＬ＿１へ電荷が放出されることで、電位Ｖｂｌ１からΔＶ７だけ配線ＢＬ＿１の電位が上昇する。逆に、容量素子Ｃ０に保持されている電荷量が少ない場合、配線ＢＬ＿１から容量素子Ｃ０へ電荷が流入することで、配線ＢＬ＿１の電位はΔＶ８（図示せず）だけ下降する。
配線ＢＬ＿１の電位が、トランジスタ２２およびトランジスタ２４の特性に応じた中間電位Ｖｂｌ１からΔＶ７だけ上昇すると、トランジスタ２２およびトランジスタ２４が形成するインバータは、低電位電源ＶＬ＿ＳＮを出力する。
なお、期間Ｔ２では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられたままであり、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６はオフの状態を維持している。
次いで、期間Ｔ３では、増幅回路６２が有するトランジスタ３３およびトランジスタ３４をオンにして、増幅回路６２は配線ＢＬ＿１および配線ＢＬ＿２に出力する。具体的には、配線ＰＬ３にハイレベルの電位ＶＨ＿ＰＬを与え、増幅回路６２においてトランジスタ３３およびトランジスタ３４をオンにする。
図２０の場合（容量素子Ｃ０に保持されている電荷量が多い場合）、増幅回路６２においてトランジスタ３３およびトランジスタ３４がオンになると、増幅回路６２は配線ＢＬ＿２に低電位電源ＶＬ＿ＳＮを出力する。配線ＢＬ＿２の電位がＶｂｌ２から低電位電源ＶＬ＿ＳＮに近づいていくと、トランジスタ２１およびトランジスタ２３が形成するインバータは、高電位電源ＶＨ＿ＳＰを出力する。そして、増幅回路６２は配線ＢＬ＿１に高電位電源ＶＨ＿ＳＰを出力し、配線ＢＬ＿１の電位はＶｂｌ１＋ΔＶ７から高電位電源ＶＨ＿ＳＰに近づいていく。
なお、容量素子Ｃ０に保持されている電荷量が少なく、期間Ｔ３の開始当初、配線ＢＬ＿１の電位が電位Ｖｂｌ１−ΔＶ８である場合、トランジスタ３３およびトランジスタ３４がオンになることで、配線ＢＬ＿２の電位はＶｂｌ２から高電位電源ＶＨ＿ＳＰに近づいていき、配線ＢＬ＿１の電位は電位Ｖｂｌ１−ΔＶ８から低電位電源ＶＬ＿ＳＮに近づいていく。
また、期間Ｔ３では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられたままであり、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６はオフの状態を維持している。配線ＷＬ＿１にはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、メモリセルＭＣ＿１においてトランジスタＯＳ１はオンの状態を維持しているため、メモリセルＭＣ＿１では、配線ＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が容量素子Ｃ０に蓄積される。
期間Ｔ４では、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオンにする。具体的には、配線ＣＳＥＬにハイレベルの電位ＶＨ＿ＣＳＥＬを与え、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６をオンにする。これにより、配線ＢＬ＿１の電位が配線ＧＢＬ＿１に供給され、配線ＢＬ＿２の電位が配線ＧＢＬ＿２に供給される。
なお、期間Ｔ４では、配線ＷＬ＿１にはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、メモリセルＭＣ＿１においてトランジスタＯＳ１はオンの状態を維持しているため、メモリセルＭＣ＿１では、配線ＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が容量素子Ｃ０に蓄積されたままである。
期間Ｔ４が終了すると、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオフにする。具体的には、配線ＣＳＥＬにローレベルの電位ＶＬ＿ＣＳＥＬを与え、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６をオフにする。また、配線ＰＬ３にローレベルの電位ＶＬ＿ＰＬを与え、増幅回路６２においてトランジスタ３３およびトランジスタ３４をオフにする。
期間Ｔ４が終了すると、配線ＷＬ＿１の選択は終了する。具体的には、配線ＷＬ＿１にローレベルの電位ＶＬ＿ＷＬを与え、メモリセルＭＣ＿１においてトランジスタＯＳ１をオフにする。上記動作により、配線ＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が、容量素子Ｃ０に保持される。データの読み出しが行われた後も、上記データがメモリセルＭＣ＿１において保持される。
上述した期間Ｔ１乃至期間Ｔ４における動作により、メモリセルＭＣ＿１からのデータ読み出しが行われる。メモリセルＭＣ＿２からのデータ読み出しも、同様に行うことができる。
また、メモリセルＭＣへのデータ書き込みも、上記と同様の原理で行うことができる。具体的には、データ読み出しを行う場合と同様に、まず、増幅回路６２が有するトランジスタ３１およびトランジスタ３２をオンにして、配線ＢＬ＿１および配線ＢＬ＿２の電位を初期化する。
次いで、データ書き込みを行いたいメモリセルＭＣ＿１と接続された配線ＷＬ＿１、またはメモリセルＭＣ＿２と接続された配線ＷＬ＿２を選択し、メモリセルＭＣ＿１またはメモリセルＭＣ＿２において、トランジスタＯＳ１をオンにする。上記動作により、配線ＢＬ＿１または配線ＢＬ＿２と、容量素子Ｃ０とが、トランジスタＯＳ１を介して導通状態になる。
次いで、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオンにする。配線ＢＬ＿１と配線ＧＢＬ＿１が導通状態となり、配線ＢＬ＿２と配線ＧＢＬ＿２が導通状態となる。
そして、配線ＧＢＬ＿１、配線ＧＢＬ＿２のそれぞれに書き込み電位を与えることで、スイッチ回路６３を介して配線ＢＬ＿１および配線ＢＬ＿２に書き込み電位が与えられる。上記動作により、配線ＢＬ＿１または配線ＢＬ＿２の電位に従い容量素子Ｃ０に電荷が蓄積され、メモリセルＭＣ＿１またはメモリセルＭＣ＿２にデータが書き込まれる。
なお、配線ＢＬ＿１に配線ＧＢＬ＿１の電位が与えられ、配線ＢＬ＿２に配線ＧＢＬ＿２の電位が与えられた後は、スイッチ回路６３においてトランジスタ２５およびトランジスタ２６をオフにしても、配線ＢＬ＿１の電位と配線ＢＬ＿２の電位の高低の関係は、増幅回路６２により保持される。
＜センスアンプＳＡ２の動作例２＞
図１５に示したメモリセルＭＣとセンスアンプＳＡ２についても、「センスアンプＳＡ１の動作例２」と同様に、期間Ｔ１において、増幅回路６２が有するトランジスタ３１およびトランジスタ３２に加えて、トランジスタ３３およびトランジスタ３４もオンにすることができる。
この場合、センスアンプＳＡ１が有していた容量素子Ｃ１１および容量素子Ｃ１２を、センスアンプＳＡ２は有さないため、配線ＢＬ＿１および配線ＢＬ＿２のそれぞれに、電位Ｖｂｌ１と電位Ｖｂｌ２の双方が出力される。つまり、トランジスタ２１およびトランジスタ２３によって形成されるインバータは電位Ｖｂｌ２を、トランジスタ２２およびトランジスタ２４によって形成されるインバータは電位Ｖｂｌ１を、配線ＢＬ＿１および配線ＢＬ＿２のそれぞれに出力する。
その結果、配線ＢＬ＿１および配線ＢＬ＿２の電位は、電位Ｖｂｌ１と電位Ｖｂｌ２の中間電位となる。電位Ｖｂｌ１と電位Ｖｂｌ２の双方を、配線ＢＬ＿１および配線ＢＬ＿２のそれぞれに出力することで、配線ＢＬ＿１および配線ＢＬ＿２の電位を、トランジスタ２１乃至トランジスタ２４の特性に応じた中間電位とすることができる。
以上、本発明の一形態により、センスアンプを構成するトランジスタの特性がばらついても、トランジスタの特性に応じた電位に、配線やノードを初期化することで、トランジスタの特性ばらつきの影響を受けにくいセンスアンプを構成することができる。トランジスタや容量素子などを微細化し、電源電圧に対する特性ばらつきの影響が大きくなっても、精度の高いセンスアンプを構成することができる。また、本実施の形態に示す構成や動作方法などは、適宜組み合わせて実施することができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、上記実施の形態で例示した半導体装置の一例について、図２１乃至図２４を用いて説明する。また、上記ＯＳトランジスタに用いることができる金属酸化物について説明する。以下では特に、金属酸化物とＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）の詳細について説明する。
＜半導体装置の構成例＞
図２１（Ａ）、図２１（Ｂ）、図２２（Ａ）、図２２（Ｂ）、および図２３は、本発明の一形態に係るトランジスタ２００、トランジスタ５００、および容量素子１００を有する半導体装置６００の上面図および断面図である。ここでは、トランジスタ２００およびトランジスタ５００は、バックゲートを有するトランジスタである。
なお、半導体装置６００は、センスアンプＳＡ１における増幅回路６２の一部と対応し、トランジスタ２００はトランジスタ３１と、トランジスタ５００はトランジスタ２３と、容量素子１００は容量素子Ｃ１１と対応する。または、トランジスタ２００はトランジスタ３２と、トランジスタ５００はトランジスタ２４と、容量素子１００は容量素子Ｃ１２と対応する。
また、センスアンプＳＡ１における増幅回路６２において、トランジスタ２１およびトランジスタ２２がｎチャネル型のトランジスタである場合、トランジスタ５００はトランジスタ２１またはトランジスタ２２と対応してもよい。
図２１（Ａ）は、半導体装置６００の上面図である。また、図２１（Ｂ）、図２２（Ａ）、図２２（Ｂ）、および図２３は、半導体装置６００の断面図である。
ここで、図２１（Ｂ）は、図２１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向、およびトランジスタ５００のチャネル幅方向の断面を示している。図２２（Ａ）は、図２１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面を示している。図２２（Ｂ）は、図２１（Ａ）にＡ５−Ａ６の一点鎖線で示す部位の断面図であり、トランジスタ５００のチャネル長方向の断面を示している。図２３は、図２１（Ａ）にＡ７−Ａ８の一点鎖線で示す部位の断面図であり、トランジスタ２００のソース領域またはドレイン領域の断面を示している。なお、図２１（Ａ）に示す上面図では、図の明瞭化のために一部の要素を省いて図示している。
半導体装置６００は、トランジスタ２００と、トランジスタ５００と、容量素子１００と、層間膜として機能する絶縁体２１０、絶縁体２１２、絶縁体２７３、絶縁体２７４、絶縁体２８０を有する。また、トランジスタ２００と電気的に接続し、配線として機能する導電体２０３、およびプラグとして機能する導電体２４０（導電体２４０ａ、導電体２４０ｂ）とを有する。また、トランジスタ５００と電気的に接続し、配線として機能する導電体５０３、およびプラグとして機能する導電体５４０ａとを有する。また、容量素子１００と電気的に接続し、プラグとして機能する導電体５４０ｂとを有する。なお、以下において導電体５４０ａおよび導電体５４０ｂをまとめて導電体５４０とする場合がある。ここで、導電体５０３は導電体２０３と、導電体５４０は導電体２４０と、同じ層に形成され、同様の構成を有する。よって、導電体５０３は導電体２０３の、導電体５４０は導電体２４０の記載を参酌することができる。
なお、導電体２０３は、絶縁体２１２の開口の内壁に接して第１の導電体が形成され、さらに内側に第２の導電体が形成されている。ここで、導電体２０３の上面の高さと、絶縁体２１２の上面の高さは同程度にできる。なお、本実施の形態では、導電体２０３の第１の導電体および導電体２０３の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０３を単層、または３層以上の積層構造として設ける構成にしてもよい。また、構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。なお、導電体５０３も導電体２０３と同様の構成を有する。
絶縁体２７３は、トランジスタ２００、トランジスタ５００、および容量素子１００の上に配置される。絶縁体２７４は絶縁体２７３上に配置される。絶縁体２８０は絶縁体２７４上に配置される。
また、導電体２４０は、絶縁体２７３、絶縁体２７４、および絶縁体２８０の開口の内壁に接して形成されている。ここで、導電体２４０の上面の高さと、絶縁体２８０の上面の高さは同程度にできる。なお、本実施の形態では、導電体２４０が２層の積層構造である構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０は、単層、又は３層以上の積層構造でもよい。なお、導電体５４０も導電体２４０と同様の構成を有する。
図２１、図２２（Ａ）に示すように、トランジスタ２００は、基板（図示せず）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６と導電体２０５の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、酸化物２３０の上に配置された絶縁体２５０と、絶縁体２５０上に配置された金属酸化物２５２と、金属酸化物２５２の上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、導電体２６０の上に配置された絶縁体２７０と、絶縁体２７０上に配置された絶縁体２７１と、少なくとも酸化物２３０ｃ、絶縁体２５０、金属酸化物２５２、および導電体２６０の側面と接して配置された絶縁体２７５と、酸化物２３０上に形成された層２４２と、を有する。また、層２４２の一方に接して導電体２４０ａが配置される。
トランジスタ２００において、層２４２の一方がソースまたはドレインの一方として機能し、層２４２の他方がソースまたはドレインの他方として機能し、導電体２６０がフロントゲートとして機能し、導電体２０５がバックゲートとして機能する。また、導電体２４０ｂは、配線ＢＬ＿１または配線ＢＬ＿２に相当する導電体に電気的に接続される。また、導電体２６０は配線ＰＬ２に相当する導電体に電気的に接続される。
また、図２１、図２２（Ｂ）に示すように、トランジスタ５００は、基板（図示せず）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体５０５と、絶縁体２１６と導電体５０５の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、酸化物５３０の上に配置された絶縁体５５０と、絶縁体５５０上に配置された金属酸化物５５２と、金属酸化物５５２の上に配置された導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、導電体５６０の上に配置された絶縁体５７０と、絶縁体５７０上に配置された絶縁体５７１と、少なくとも酸化物５３０ｃ、絶縁体５５０、金属酸化物５５２、および導電体５６０の側面と接して配置された絶縁体５７５と、酸化物５３０上に形成された層５４２とを有する。また、層５４２の一方に接して導電体５４０ａが配置され、層５４２の他方に接して導電体５４０ｂが配置される。
トランジスタ５００において、層５４２の一方がソースまたはドレインの一方として機能し、層５４２の他方がソースまたはドレインの他方として機能し、導電体５６０がフロントゲートとして機能し、導電体５０５がバックゲートとして機能する。また、導電体５６０は、ノードＮ１１またはノードＮ１２に相当する導電体１１０に電気的に接続される。
ここで、トランジスタ５００は、トランジスタ２００と同じ層に形成され、同様の構成を有する。よって、酸化物５３０は、酸化物２３０と同様の構成を有し、酸化物２３０の記載を参酌することができる。導電体５０５は、導電体２０５と同様の構成を有し、導電体２０５の記載を参酌することができる。絶縁体５２４は、絶縁体２２４と同様の構成を有し、絶縁体２２４の記載を参酌することができる。絶縁体５５０は、絶縁体２５０と同様の構成を有し、絶縁体２５０の記載を参酌することができる。金属酸化物５５２は、金属酸化物２５２と同様の構成を有し、金属酸化物２５２の記載を参酌することができる。導電体５６０は、導電体２６０と同様の構成を有し、導電体２６０の記載を参酌することができる。絶縁体５７０は、絶縁体２７０と同様の構成を有し、絶縁体２７０の記載を参酌することができる。絶縁体５７１は、絶縁体２７１と同様の構成を有し、絶縁体２７１の記載を参酌することができる。絶縁体５７５は、絶縁体２７５と同様の構成を有し、絶縁体２７５の記載を参酌することができる。以下において、特段の記載がない限り、上記のようにトランジスタ５００の構成は、トランジスタ２００の構成の記載を参酌することができる。
なお、トランジスタ２００では、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００の酸化物５３０についても同様である。また、トランジスタ２００では、導電体２６０ａおよび導電体２６０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。また、トランジスタ５００の導電体５６０についても同様である。
容量素子１００は、導電体１１０と、導電体１１０上に絶縁体１３０、絶縁体１３０上に導電体１２０を有する。導電体１２０は、絶縁体１３０を介して、少なくとも一部が導電体１１０と重なるように、配置されることが好ましい。また、導電体１２０の上に接して導電体２４０ｂが配置される。導電体１１０は、トランジスタ２００のソースまたはドレインの一方として機能する層２４２と接し、且つ絶縁体５７０および絶縁体５７１の開口を介して導電体５６０と接する。
容量素子１００において、導電体１１０は電極の一方として機能し、導電体１２０は電極の他方として機能する。また、絶縁体１３０は容量素子１００の誘電体として機能する。導電体２４０ｂは、配線ＢＬ＿１または配線ＢＬ＿２に相当する導電体に電気的に接続される。ここで、導電体１１０は、トランジスタ２００のソースまたはドレインの一方、およびトランジスタ５００のゲートと接続されており、ノードＮ１１またはノードＮ１２として機能する。
図２１（Ａ）に示すように、容量素子１００の一部が、トランジスタ２００およびトランジスタ５００と重畳するように形成される。これにより、トランジスタ２００、トランジスタ５００、および容量素子１００の投影面積の合計を小さくし、半導体装置６００の占有面積を低減することができる。よって、上記半導体装置の微細化および高集積化が容易になる。また、トランジスタ２００、トランジスタ５００、および容量素子１００を同じ工程で形成することができるので、工程を短縮し、生産性を向上させることができる。
なお、半導体装置６００において、トランジスタ２００のチャネル長方向とトランジスタ５００のチャネル長方向が直交するように、トランジスタ２００、トランジスタ５００および容量素子１００を設けているが、本実施の形態に示す半導体装置はこれに限られるものではない。
次に、トランジスタ２００に用いる酸化物２３０に係る詳細の説明を行う。以下において、特段の記載を行わない場合、トランジスタ５００の酸化物５３０についても酸化物２３０の記載を参酌するものとする。トランジスタ２００は、チャネルが形成される領域（チャネル形成領域ともいう）を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、酸化物半導体として機能する金属酸化物（酸化物半導体ともいう）を用いることが好ましい。
チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
ここで、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属元素が添加されることで、金属化合物を形成し、低抵抗化する。なお、好ましくは、アルミニウム、チタン、タンタル、タングステンなどを用いることが好ましい。
酸化物半導体に、金属元素を添加するには、例えば、酸化物半導体上に、当該金属元素を含む金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が当該膜などに吸収され、酸素欠損を形成し、当該界面近傍が低抵抗化する場合がある。
また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下での熱処理により、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜から、当該膜の成分である金属元素が酸化物半導体へ、または酸化物半導体の成分である金属元素が当該膜へと拡散し、酸化物半導体と、当該膜とが金属化合物を形成し、低抵抗化することができる。酸化物半導体に添加された金属元素は、酸化物半導体の金属元素と、金属化合物を形成することで、比較的安定な状態となるため、信頼性の高い半導体装置を提供することができる。
また、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜と、酸化物半導体との界面に、化合物層（以下、異層ともいう）が形成されていてもよい。なお、化合物層（異層）とは、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜の成分と、酸化物半導体の成分とを含む金属化合物を有する層とする。例えば、化合物層として、酸化物半導体の金属元素と、添加された金属元素とが、合金化した層が形成されていてもよい。当該合金化した層は、比較的安定な状態であり、信頼性の高い半導体装置を提供することができる。
また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によって、酸化物半導体の低抵抗化した領域、または金属化合物が形成された領域は、より低抵抗化し、低抵抗化していない酸化物半導体は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する傾向がある。
また、酸化物半導体は、水素、または窒素などの不純物元素が存在すると、キャリア密度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ると、キャリア密度は増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。
従って、酸化物半導体に、金属元素、並びに、水素、および窒素などの不純物元素を、選択的に添加することで、酸化物半導体に高抵抗領域、および低抵抗領域を設けることができる。つまり、酸化物２３０を選択的に低抵抗化することで、島状に加工した酸化物２３０に、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン領域として機能する低抵抗化した領域を設けることができる。
ここで、図２１（Ｂ）において破線で囲む、選択的に低抵抗化した酸化物２３０ｂを含む領域２３９の拡大図を図２４に示す。
図２４に示すように、酸化物２３０は、トランジスタのチャネル形成領域として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、領域２３４と領域２３１との間に設けられる領域２３２（領域２３２ａ、および領域２３２ｂ）とを有する。
ソース領域またはドレイン領域として機能する領域２３１は、酸素濃度が低く、低抵抗化した領域である。また、チャネル形成領域として機能する領域２３４は、ソース領域またはドレイン領域として機能する領域２３１よりも、酸素濃度が高く、キャリア密度が低い高抵抗領域である。また、領域２３２は、ソース領域またはドレイン領域として機能する領域２３１よりも、酸素濃度が高く、キャリア密度が低い、かつ、チャネル形成領域として機能する領域２３４よりも、酸素濃度が低く、キャリア密度が高い領域である。
なお、領域２３１は、金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一つの濃度が領域２３２、および領域２３４よりも高いことが好ましい。
例えば、領域２３１は、酸化物２３０が有する金属元素の他に、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を有することが好ましい。
領域２３１を形成するために、例えば、酸化物２３０に接して、金属元素を有する膜を設ければよい。当該金属元素を有する膜は、領域２３１の形成後に、島状にパターニングして導電体１１０となる。なお、当該金属元素を有する膜として、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜を用いることができる。その際、当該金属元素を有する膜と、酸化物２３０との界面に、層２４２が形成されていてもよい。例えば、層２４２は、酸化物２３０の上面および側面に形成される場合がある。なお、層２４２は、当該金属元素を有する膜の成分と、酸化物２３０の成分とを含む金属化合物を有する層とし、化合物層と呼ぶこともできる。例えば、層２４２として、酸化物２３０中の金属元素と、添加された金属元素とが、合金化した層が形成されていてもよい。
酸化物２３０に、金属元素が添加されることで、酸化物２３０中に、金属化合物が形成され、領域２３１を低抵抗化することができる。なお、当該金属化合物は、必ずしも、酸化物２３０中に形成されていなくともよい。例えば、上記金属元素を有する膜（導電体１１０）に、金属化合物が形成されていてもよい。また、例えば、酸化物２３０の表面、導電体１１０の表面、または導電体１１０と酸化物２３０との界面に形成された層２４２に設けられていてもよい。
従って、領域２３１は、層２４２の低抵抗化領域も含む場合がある。よって、層２４２の少なくとも一部がトランジスタ２００のソース領域またはドレイン領域として機能する場合がある。
領域２３２は、絶縁体２７５と重畳する領域を有する。領域２３２は、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３４よりも高いことが好ましい。例えば、酸化物２３０の領域２３１に接して、上記金属元素を有する膜を設けることで、上記金属元素を有する膜中の成分と、酸化物半導体の成分とが、金属化合物を形成する場合がある。当該金属化合物は、酸化物２３０に含まれる水素を引き寄せる場合がある。従って、領域２３１の近傍である領域２３２の水素の濃度が高くなる場合がある。
なお、領域２３２ａ、および領域２３２ｂのいずれか一方または双方は、導電体２６０と重畳する領域を有する構成としてもよい。当該構成とすることで、導電体２６０と、領域２３２ａおよび領域２３２ｂとを、オーバーラップさせることが可能となる。
また、図２４では、領域２３４、領域２３１、および領域２３２が、酸化物２３０ｂに形成されているが、これに限られない。例えば、これらの領域は層２４２、層２４２と酸化物２３０との間に形成された化合物層、酸化物２３０ａ、および酸化物２３０ｃにも、形成されていてもよい。また、図２４では、各領域の境界を、酸化物２３０の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域２３２が酸化物２３０ｂの表面近傍では導電体２６０側に張り出し、酸化物２３０ｂの下面近傍では、導電体２４０ａ側または導電体２４０ｂ側に後退する形状になる場合がある。
また、酸化物２３０において、各領域の境界は明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう）していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに水素、および窒素などの不純物元素の濃度が減少していればよい。
酸化物２３０を、選択的に低抵抗化するには、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの導電性を高める金属元素、および不純物の少なくとも一つを、所望の領域に添加すればよい。なお、不純物としては、酸素欠損を形成する元素、または酸素欠損に捕獲される元素などを用いればよい。例えば、当該元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス等が挙げられる。また、希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。
領域２３１は、上述の導電性を高める金属元素、酸素欠損を形成する元素、または酸素欠損に捕獲される元素の含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。
領域２３１を低抵抗化するために、例えば、酸化物２３０の領域２３１に接して、上記金属元素を有する膜を成膜するとよい。当該金属元素を有する膜としては、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜などを用いることができる。当該金属元素を有する膜は、少なくとも、絶縁体２５０、金属酸化物２５２、導電体２６０、絶縁体２７０、絶縁体２７１、および絶縁体２７５を介して、酸化物２３０上に設けることが好ましい。なお、上記金属元素を有する膜は、１０ｎｍ以上２００ｎｍ以下の膜厚にするとよい。上記金属元素を有する膜は、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素を含む膜とする。なお、上記金属元素を有する膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
酸化物２３０と上記金属元素を有する膜とが接することにより、当該金属元素を有する膜の成分と、酸化物２３０の成分とが、金属化合物を形成し、低抵抗化し、領域２３１を形成する。また、酸化物２３０と当該金属元素を有する膜との界面、または当該界面近傍に位置する酸化物２３０中の酸素の一部が層２４２に吸収され、酸化物２３０に酸素欠損を形成し、低抵抗化し、領域２３１を形成する場合がある。
また、酸化物２３０と、上記金属元素を有する膜とが、接した状態で、窒素を含む雰囲気下において熱処理を行うとよい。当該熱処理により、当該金属元素を有する膜から、当該金属元素を有する膜の成分である金属元素が酸化物２３０へ、または酸化物２３０の成分である金属元素が当該金属元素を有する膜へと拡散し、酸化物２３０と、当該金属元素を有する膜とが金属化合物を形成し、低抵抗化する。このようにして、酸化物２３０と当該金属元素を有する膜との間に層２４２が形成される。なお、その際、酸化物２３０の金属元素と、当該金属元素を有する膜の金属元素とが、合金化してもよい。従って、層２４２は合金を含む場合がある。当該合金は、比較的安定な状態であり、信頼性の高い半導体装置を提供することができる。
上記熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、熱処理は、窒素または不活性ガス雰囲気で行う。また、熱処理は減圧状態で行ってもよい。また、窒素または不活性ガス雰囲気で熱処理した後に、酸化性ガスを含む雰囲気で熱処理を行ってもよい。
また、酸化物２３０中の水素は、領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、領域２３４に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入り、比較的安定な状態となる。従って、熱処理によって、領域２３１は、より低抵抗化し、領域２３４は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する。
一方、酸化物２３０の領域２３４および領域２３２は、導電体２６０および絶縁体２７５と重畳しているため、金属元素の添加が抑制される。また、酸化物２３０の領域２３４、および領域２３２において、酸化物２３０中の酸素原子が、上述した上記金属元素を有する膜へ吸収されることが抑制される。
また、上記金属元素を有する膜に、酸化物２３０の領域２３１、および領域２３１に近接する領域２３２の酸素が吸収されることで、領域２３１、および領域２３２に酸素欠損が生じる場合がある。酸化物２３０中の水素が、当該酸素欠損に入ることで、領域２３１、および領域２３２のキャリア密度は増加する。従って、酸化物２３０の領域２３１、および領域２３２は、低抵抗化される。
ここで、上記金属元素を有する膜が、水素を吸収する特性を有する場合、酸化物２３０中の水素は、当該膜へと吸収される。従って、酸化物２３０中の不純物である水素を低減することができる。上記金属元素を有する膜は、後に導電体１１０にパターニングされるので、酸化物２３０から吸収した水素の大部分は除去される。
層２４２を形成した後で、上記金属元素を有する膜の一部を除去して、島状の導電体１１０を形成する。当該金属元素を有する膜の膜厚を十分厚く、例えば１０ｎｍ以上２００ｎｍ以下程度にしておくことで、導電体１１０に十分な導電性を与えることができる。よって、導電体１１０も、上記金属元素を有する膜と同様に、膜厚は１０ｎｍ以上２００ｎｍ以下が好ましく、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素を含むことが好ましい。また、導電体１１０は、金属元素を有する酸化膜、または金属元素を有する窒化膜としてもよい。
導電体１１０と酸化物２３０の間には、層２４２が形成される。層２４２は、上記金属元素を有する膜の金属元素と、酸化物２３０の金属元素とが、合金化している場合があり、導電体１１０と領域２３１ｂの間の抵抗が低減される場合がある。
図２１（Ｂ）に示すように、導電体１１０は、絶縁体５７０および絶縁体５７１の開口を介して、トランジスタ５００のゲートとして機能する導電体５６０に接する。このように十分な導電性を有する導電体１１０を用いることにより、トランジスタ２００とトランジスタ５００の間の導電性を良好にし、ノードＮ１１またはノードＮ１２に初期化された電位を正確に保持することができる。さらに、このようにトランジスタ２００とトランジスタ５００を同じ層に形成し、導電体１１０で接続することで、余計なプラグを形成して、上層または下層でトランジスタ２００とトランジスタ５００を接続しなくてもよい。よって、トランジスタ２００及びトランジスタ５００を形成する層に、形成するプラグの数を減らすことができるので、当該プラグを通じて、トランジスタ２００及びトランジスタ５００に水素などの不純物が拡散することを抑制することができる。
ここで、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。従って、チャネルが形成される領域２３４中の酸素欠損はできる限り低減されていることが好ましい。
そこで、図２４に示すように、絶縁体２５０、酸化物２３０ｂの領域２３２、および酸化物２３０ｃに接して、化学量論的組成を満たす酸素よりも多くの酸素（過剰酸素ともいう）を含む絶縁体２７５を設けることが好ましい。つまり、絶縁体２７５が有する過剰酸素が、酸化物２３０の領域２３４へと拡散することで、酸化物２３０の領域２３４における酸素欠損を低減することができる。
また、絶縁体２７５に過剰酸素領域を設けるには、絶縁体２７５に接する絶縁体２７３として、酸化物を、スパッタリング法により成膜するとよい。酸化物の成膜にスパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。スパッタリング法を用いる場合は、例えば、対向ターゲット型のスパッタリング装置を用いて成膜することが好ましい。対向ターゲット型のスパッタリング装置は、対向するターゲット間の高電界領域に被成膜面が晒されることなく成膜できるので、被成膜面がプラズマによる損傷を受けにくく成膜することができ、絶縁体２７３となる絶縁体の成膜時に酸化物２３０への成膜ダメージを小さくすることができるので好ましい。対向ターゲット型のスパッタリング装置を用いた成膜法を、ＶＤＳＰ（Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ＳＰ）（登録商標）と呼ぶことができる。
スパッタリング法による成膜時には、ターゲットと基板との間には、イオンとスパッタされた粒子とが存在する。例えば、ターゲットは、電源が接続されており、電位Ｅ０が与えられる。また、基板は、接地電位などの電位Ｅ１が与えられる。ただし、基板が電気的に浮いていてもよい。また、ターゲットと基板の間には電位Ｅ２となる領域が存在する。各電位の大小関係は、Ｅ２＞Ｅ１＞Ｅ０である。
プラズマ内のイオンが、電位差Ｅ２−Ｅ０によって加速され、ターゲットに衝突することにより、ターゲットからスパッタされた粒子がはじき出される。このスパッタされた粒子が成膜表面に付着し、堆積することにより成膜が行われる。また、一部のイオンはターゲットによって反跳し、反跳イオンとして形成された膜を通過し、被成膜面と接する絶縁体２７５に取り込まれる場合がある。また、プラズマ内のイオンは、電位差Ｅ２−Ｅ１によって加速され、成膜表面を衝撃する。この際、一部のイオンは、絶縁体２７５内部まで到達する。イオンが絶縁体２７５に取り込まれることにより、イオンが取り込まれた領域が絶縁体２７５に形成される。つまり、イオンが酸素を含むイオンであった場合において、絶縁体２７５に過剰酸素領域が形成される。
絶縁体２７５に過剰な酸素を導入することで、絶縁体２７５中に過剰酸素領域を形成することができる。絶縁体２７５の過剰な酸素は、酸化物２３０の領域２３４に供給され、酸化物２３０の酸素欠損を補償することができる。
なお、絶縁体２７５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを用いることが好ましい。酸化窒化シリコンなどの材料は、過剰酸素領域を形成されやすい傾向がある。一方、上述の酸化窒化シリコンなどの材料と比較して、酸化物２３０は、酸化膜を、酸化物２３０上にスパッタリング法を用いて形成したとしても、過剰酸素領域が形成しにくい傾向がある。従って、過剰酸素領域を有する絶縁体２７５を、酸化物２３０の領域２３４の周辺に設けることで、酸化物２３０の領域２３４へ、絶縁体２７５の過剰酸素を効果的に供給することができる。
また、絶縁体２７３は、酸化アルミニウムを用いることが好ましい。酸化アルミニウムは、酸化物２３０と近接した状態で、熱処理を行うことで、酸化物２３０中の水素を引き抜く場合がある。なお、酸化物２３０と、酸化アルミニウムとの間に層２４２が設けられている場合、層２４２中の水素を酸化アルミニウムが吸収し、水素が低減された層２４２は、酸化物２３０中の水素を吸収する場合がある。従って、酸化物２３０中の水素濃度を低減することができる。また、絶縁体２７３と、酸化物２３０とを近接した状態で熱処理を行うことで、絶縁体２７３から酸化物２３０、絶縁体２２４、または絶縁体２２２に酸素を供給できる場合がある。
上記構成、または上記工程を組み合わせることで、酸化物２３０の選択的な低抵抗化を行うことができる。
つまり、酸化物２３０に低抵抗領域を形成する際に、ゲート電極として機能する導電体２６０、および絶縁体２７５をマスクとすることで、自己整合的に酸化物２３０は低抵抗化する。そのため、複数のトランジスタ２００を同時に形成する場合、トランジスタ間の電気特性バラつきを小さくすることができる。また、トランジスタ２００のチャネル長は、導電体２６０の幅、および絶縁体２７５の成膜膜厚により決定され、導電体２６０の幅を最小加工寸法とすることにより、トランジスタ２００の微細化が可能となる。
以上より、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。また、チャネル形成領域に酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置を提供できる。また、トランジスタ２００は、オフ電流が小さいため、ノードＮ１１またはノードＮ１２に初期化された電位を長期にわたり保持することができる。
以上より、オン電流が大きいトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
以下、半導体装置６００の詳細な構成について説明する。また、以下において、特段の記載を行わない場合、トランジスタ５００の詳細な構成についてもトランジスタ２００の詳細な構成の記載を参酌するものとする。
導電体２０３は、図２１（Ａ）、および図２２（Ａ）に示すように、チャネル幅方向に延伸されており、導電体２０５に電位を印加する配線として機能する。なお、導電体２０３は、絶縁体２１２に埋め込まれて設けることが好ましい。
導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、導電体２０３の上に接して設けるとよい。また、導電体２０５は、絶縁体２１４および絶縁体２１６に埋め込まれて設けることが好ましい。
ここで、導電体２６０は、第１のゲート（フロントゲートともいう）電極として機能する場合がある。また、導電体２０５は、第２のゲート（バックゲートともいう）電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００の閾値電圧を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００の閾値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、導電体２０３上に導電体２０５を設けることで、第１のゲート電極としての機能を有する導電体２６０と、配線としての機能を有する導電体２０３との距離を適宜設計することが可能となる。つまり、導電体２０３と導電体２６０の間に絶縁体２１４および絶縁体２１６などが設けられることで、導電体２０３と導電体２６０の間の寄生容量を低減し、導電体２０３と導電体２６０の間の絶縁耐圧を高めることができる。
また、導電体２０３と導電体２６０の間の寄生容量を低減することで、トランジスタ２００のスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体２０３と導電体２６０の間の絶縁耐圧を高めることで、トランジスタ２００の信頼性を向上させることができる。よって、絶縁体２１４および絶縁体２１６の膜厚を厚くすることが好ましい。なお、導電体２０３の延伸方向はこれに限られず、例えば、トランジスタ２００のチャネル長方向に延伸されてもよい。
なお、導電体２０５は、図２１（Ａ）に示すように、酸化物２３０、および導電体２６０と重なるように配置する。また、導電体２０５は、酸化物２３０における領域２３４よりも、大きく設けるとよい。特に、図２２（Ａ）に示すように、導電体２０５は、酸化物２３０の領域２３４のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側の領域において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。
上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界とがつながり、酸化物２３０に形成されるチャネル形成領域を電気的に取り囲むことができる。
つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体２０５は、絶縁体２１４および絶縁体２１６の開口の内壁に接して第１の導電体が形成され、さらに内側に第２の導電体が形成されている。ここで、第１の導電体および第２の導電体の上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２０５の第１の導電体および導電体２０５の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
ここで、導電体２０５、または導電体２０３の第１の導電体は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（前記不純物が透過しにくい）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（前記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、前記不純物、または前記酸素のいずれか一つ、または、すべての拡散を抑制する機能とする。
導電体２０５、または導電体２０３の第１の導電体が酸素の拡散を抑制する機能を持つことにより、導電体２０５、または導電体２０３の第２の導電体が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５、または導電体２０３の第１の導電体としては、上記導電性材料を単層または積層とすればよい。これにより、水素、水などの不純物が、導電体２０３、および導電体２０５を通じて、トランジスタ２００側に拡散するのを抑制することができる。
また、導電体２０５の第２の導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５の第２の導電体を単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
また、導電体２０３の第２の導電体は、配線として機能するため、導電体２０５の第２の導電体より導電性が高い導電体を用いることが好ましい。例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２０３の第２の導電体は積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
特に、導電体２０３に、銅を用いることが好ましい。銅は抵抗が小さいため、配線等に用いることが好ましい。一方、銅は拡散しやすいため、酸化物２３０に拡散することで、トランジスタ２００の電気特性を低下させる場合がある。そこで、例えば、絶縁体２１４には、銅の透過性が低い酸化アルミニウム、または酸化ハフニウムなどの材料を用いることで、銅の拡散を抑えることができる。
なお、導電体２０５、絶縁体２１４、および絶縁体２１６は必ずしも設けなくともよい。その場合、導電体２０３の一部が第２のゲート電極として機能することができる。
絶縁体２１０、および絶縁体２１４は、水または水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１０、および絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（前記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（前記酸素が透過しにくい）絶縁性材料を用いることが好ましい。また、絶縁体２８０の上に、絶縁体２１０または絶縁体２１４と同様のバリア絶縁膜として機能する絶縁体を設けてもよい。これにより、絶縁体２８０の上から、水または水素などの不純物が、トランジスタ２００に混入するのを抑制することができる。
例えば、絶縁体２１０として酸化アルミニウムなどを用い、絶縁体２１４として窒化シリコンなどを用いることが好ましい。絶縁体２１０および絶縁体２１４により、水素、水などの不純物が基板側からトランジスタ２００側に拡散することを抑制することができる。または、絶縁体２１０および絶縁体２１４により、絶縁体２２４などに含まれる酸素が基板側に拡散することを抑制することができる。
また、導電体２０３の上に導電体２０５を積層して設ける構成にすることにより、導電体２０３と導電体２０５の間に絶縁体２１４を設けることができる。ここで、導電体２０３の第２の導電体に銅など拡散しやすい金属を用いても、絶縁体２１４として窒化シリコンなどを設けることにより、当該金属が絶縁体２１４より上の層に拡散するのを抑制することができる。
また、層間膜として機能する絶縁体２１２、絶縁体２１６、および絶縁体２８０は、絶縁体２１０、または絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
例えば、絶縁体２１２、絶縁体２１６、および絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
絶縁体２２０、絶縁体２２２、および絶縁体２２４は、ゲート絶縁体としての機能を有する。また、トランジスタ５００に設けられる絶縁体５２４も、絶縁体２２４と同様にゲート絶縁体としての機能を有する。なお、本実施の形態では、絶縁体２２４と絶縁体５２４は分離されているが、絶縁体２２４と絶縁体５２４がつながっていてもよい。
ここで、酸化物２３０と接する絶縁体２２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、昇温脱離ガス分析（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析）にて、酸素分子に換算しての酸素の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（前記酸素が透過しにくい）ことが好ましい。
絶縁体２２２が、酸素の拡散を抑制する機能を有することで、絶縁体２２４が有する過剰酸素領域の酸素は、絶縁体２２０側へ拡散することなく、効率よく酸化物２３０へ供給することができる。また、導電体２０５が、絶縁体２２４が有する過剰酸素領域の酸素と反応することを抑制することができる。
絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、および酸素などの拡散を抑制する機能を有する（前記不純物および前記酸素が透過しにくい）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコンまたは酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体２２０を得ることができる。
なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を用いることができる。
また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端のエネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物２３０ｂとなる。酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流を得られる。
また、酸化物２３０は、領域２３１、領域２３２、および領域２３４を有する。なお、領域２３１の少なくとも一部は、絶縁体２７３と近接する領域を有する。また、領域２３２は、少なくとも、絶縁体２７５と重畳する領域を有する。
なお、トランジスタ２００をオンさせると、領域２３１ａ、または領域２３１ｂは、ソース領域、またはドレイン領域として機能する。一方、領域２３４の少なくとも一部は、チャネルが形成される領域として機能する。領域２３１と、領域２３４の間に領域２３２を有することで、トランジスタ２００において、オン電流を大きくし、かつ、非導通時のリーク電流（オフ電流）を小さくすることができる。
トランジスタ２００において、領域２３２を設けることで、ソース領域およびドレイン領域として機能する領域２３１と、チャネルが形成される領域２３４との間に高抵抗領域が形成されないため、トランジスタのオン電流、および移動度を大きくすることができる。また、領域２３２を有することで、チャネル長方向において、ソース領域およびドレイン領域と、第１のゲート電極（導電体２６０）とが重ならないため、両者の間で不要な容量が形成されることを抑制できる。また、領域２３２を有することで、非導通時のリーク電流を小さくすることができる。
つまり、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。例えば、トランジスタ２００をオフ電流が小さくなる構成とし、トランジスタ５００をオン電流が大きくなる構成とすることができる。
酸化物２３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、領域２３４となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、ＴＤＳ分析にて、酸素分子に換算しての酸素の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、絶縁体２５０から、酸化物２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体２５０が有する過剰酸素を、効率的に酸化物２３０へ供給するために、金属酸化物２５２を設けてもよい。従って、金属酸化物２５２は、絶縁体２５０からの酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物２５２を設けることで、絶縁体２５０から導電体２６０への過剰酸素の拡散が抑制される。つまり、酸化物２３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体２６０の酸化を抑制することができる。
なお、金属酸化物２５２は、第１のゲート電極の一部としての機能を有してもよい。例えば、酸化物２３０として用いることができる酸化物半導体を、金属酸化物２５２として用いることができる。その場合、導電体２６０をスパッタリング法で成膜することで、金属酸化物２５２の電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、金属酸化物２５２は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物２５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
トランジスタ２００において、金属酸化物２５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁体の一部として機能する金属酸化物とを積層して設けてもよい。
金属酸化物２５２を有することで、ゲート電極として機能する場合は、導電体２６０からの電界の影響を弱めることなく、トランジスタ２００のオン電流の向上を図ることができる。または、ゲート絶縁体として機能する場合は、絶縁体２５０と、金属酸化物２５２との物理的な厚みにより、導電体２６０と、酸化物２３０との間の距離を保つことで、導電体２６０と酸化物２３０との間のリーク電流を抑制することができる。従って、絶縁体２５０、および金属酸化物２５２との積層構造を設けることで、導電体２６０と酸化物２３０との間の物理的な距離、および導電体２６０から酸化物２３０へかかる電界強度を、容易に適宜調整することができる。
具体的には、酸化物２３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物２５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物２５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
第１のゲート電極として機能する導電体２６０は、導電体２６０ａ、および導電体２６０ａ上の導電体２６０ｂを有する。導電体２６０ａは、導電体２０５の第１の導電体と同様に、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０、および金属酸化物２５２が有する過剰酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。
また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
また、図２２（Ａ）に示すように、導電体２０５が、酸化物２３０のチャネル幅方向と交わる端部よりも外側の領域において、延伸している場合、導電体２６０は、当該領域において、絶縁体２５０を介して、導電体２０５と重畳していることが好ましい。つまり、酸化物２３０の側面の外側の領域において、導電体２０５と、絶縁体２５０と、導電体２６０とは、積層構造を形成することが好ましい。
上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界とがつながり、酸化物２３０に形成されるチャネル形成領域を電気的に取り囲むことができる。
つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。
また、導電体２６０ｂの上に、バリア膜として機能する絶縁体２７０を配置してもよい。絶縁体２７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２７０よりも上方からの酸素で導電体２６０が酸化するのを抑制することができる。また、絶縁体２７０よりも上方からの水または水素などの不純物が、導電体２６０および絶縁体２５０を介して、酸化物２３０に混入することを抑制することができる。
また、絶縁体２７０上に、ハードマスクとして機能する絶縁体２７１を配置することが好ましい。絶縁体２７１を設けることで、導電体２６０の加工の際、導電体２６０の側面が概略垂直、具体的には、導電体２６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。導電体２６０をこのような形状に加工することで、次に形成する絶縁体２７５を所望の形状に形成することができる。
なお、絶縁体２７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア膜としての機能を兼ねさせてもよい。その場合、絶縁体２７０は設けなくともよい。
バッファ層として機能する絶縁体２７５は、酸化物２３０ｃの側面、絶縁体２５０の側面、金属酸化物２５２の側面、導電体２６０の側面、絶縁体２７０の側面、および絶縁体２７１の側面に接して設ける。
例えば、絶縁体２７５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
また、絶縁体２７５は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２７５として、酸化物２３０ｃ、および絶縁体２５０と接して設けることで、絶縁体２５０から、酸化物２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁体２７５中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体１３０は、比誘電率の大きい絶縁体を用いることが好ましく、絶縁体２２２などに用いることができる絶縁体を用いればよい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。また、絶縁体１３０は、積層構造であってもよく、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウムおよび酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウムおよび酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子１００とすることができる。
図２１（Ａ）に示すように、上面図において、絶縁体１３０の側面は、導電体１１０および導電体１２０の側面と一致しているが、これに限られるものではない。例えば、絶縁体１３０をパターン形成せずに、絶縁体１３０がトランジスタ２００およびトランジスタ５００を覆う構成にしてもよい。
導電体１２０は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体１２０は積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体２７３は、少なくとも層２４２、絶縁体２７５、層５４２、絶縁体５７５、および導電体１２０上に設けられる。絶縁体２７３をスパッタリング法で成膜することで、絶縁体２７５および絶縁体５７５へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物２３０および酸化物５３０中に酸素を供給することができる。また、絶縁体２７３を、酸化物２３０の層２４２、および酸化物５３０の層５４２上に設けることで、酸化物２３０および酸化物５３０中の水素を、絶縁体２７３へと引き抜くことができる。
例えば、絶縁体２７３として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。
また、絶縁体２７３の上に、絶縁体２７４を設ける。絶縁体２７４は、バリア性を有し、水素濃度が低減された膜を用いることが好ましい。例えば、絶縁体２７４としては、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコンなどを用いるとよい。バリア性を有する絶縁体２７３と、バリア性を有する絶縁体２７４を設けることで、層間膜など、他の構造体から不純物がトランジスタ２００へ拡散することを抑制することができる。
また、絶縁体２７４の上に、層間膜として機能する絶縁体２８０を設けることが好ましい。絶縁体２８０は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。なお、絶縁体２８０の上に絶縁体２１０と同様の絶縁体を設けてもよい。当該絶縁体をスパッタリング法で成膜することで、絶縁体２８０の不純物を低減することができる。
また、絶縁体２８０、絶縁体２７４、および絶縁体２７３に形成された開口に、導電体２４０ａ、導電体２４０ｂ、導電体５４０ａ、および導電体５４０ｂを配置する。導電体２４０ａおよび導電体２４０ｂは、導電体２６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。なお、導電体２４０ａ、導電体２４０ｂ、導電体５４０ａ、および導電体５４０ｂの上面の高さは、絶縁体２８０の上面と、同一平面上としてもよい。
なお、絶縁体２８０、絶縁体２７４、および絶縁体２７３の開口の内壁に接して導電体２４０ａが形成されている。当該開口の底部の少なくとも一部には酸化物２３０の領域２３１ａが位置しており、導電体２４０ａが領域２３１ａと接する。導電体５４０ａ、導電体５４０ｂについても同様である。
ここで、図２３に示すように、導電体２４０ａは、酸化物２３０の側面と重畳することが好ましい。特に、導電体２４０ａは、酸化物２３０のチャネル幅方向と交わる側面において、Ａ７側の側面、およびＡ８側の側面の双方または一方と重畳することが好ましい。また、導電体２４０ａが、酸化物２３０のチャネル長方向と交わる側面において、Ａ１側（Ａ２側）の側面と重畳する構成としてもよい。このように、導電体２４０ａが、ソース領域またはドレイン領域となる領域２３１、および酸化物２３０の側面と重畳する構成とすることで、導電体２４０ａとトランジスタ２００のコンタクト部の投影面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体２４０ａとトランジスタ２００の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。また、酸化物２３０のソース領域またはドレイン領域となる領域２３１と接する導電体１１０も同様に酸化物２３０および層２４２と接することが好ましい。また、導電体５４０ａ、導電体５４０ｂについても同様である。
導電体２４０ａ、導電体２４０ｂ、導電体５４０ａ、および導電体５４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａ、導電体２４０ｂ、導電体５４０ａ、および導電体５４０ｂは積層構造としてもよい。
ここで、例えば、絶縁体２８０、絶縁体２７４、および絶縁体２７３に開口を形成する際に、酸化物２３０において、領域２３１の低抵抗化した領域が除去され、低抵抗化していない酸化物２３０が露出する場合がある。その場合、導電体２４０の酸化物２３０と接する導電体（以下、導電体２４０の第１の導電体ともいう）に用いる導電体として、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いるとよい。つまり、低抵抗化していない酸化物２３０と導電体２４０の第１の導電体とが接することで、金属化合物、または酸化物２３０に酸素欠損が形成され、酸化物２３０の領域２３１が、低抵抗化する。従って、導電体２４０の第１の導電体と接する酸化物２３０を低抵抗化することで、酸化物２３０と導電体２４０とのコンタクト抵抗を低減することができる。従って、導電体２４０の第１の導電体は、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、などの金属元素を含むことが好ましい。導電体５４０も同様の構造にすればよい。
また、導電体２４０および導電体５４０を積層構造とする場合、絶縁体２８０、絶縁体２７４、および絶縁体２７３と接する導電体には、導電体２０５の第１の導電体などと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０より上層から水素、水などの不純物が、導電体２４０および導電体５４０を通じて酸化物２３０および酸化物５３０に混入するのを抑制することができる。
また、図示しないが、導電体２４０および導電体５４０の上面に接して配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、導電体２０３などと同様に、絶縁体に設けられた開口に埋め込むように形成してもよい。
＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。以下において、特段の記載を行わない場合、トランジスタ２００に用いることができる構成材料は、トランジスタ５００に用いることができるものとする。
以下に示す構成材料の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。よって、欠陥の少ない膜が得られる。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
また、当該構成材料の加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウエットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、レジスト上に直接描画を行うため、上述のレジスト露光用のマスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウエットエッチング処理を行う、ドライエッチング処理後にウエットエッチング処理を行う、またはウエットエッチング処理後にドライエッチング処理を行うなどで、除去することができる。
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、当該構成材料上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。当該構成材料のエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。当該構成材料のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
＜＜基板＞＞
トランジスタ２００およびトランジスタ５００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。すなわち、丈夫な半導体装置を提供することができる。
可撓性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。また、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。可撓性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板として好適である。
＜＜絶縁体＞＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
また、特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定である。そのため、例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
例えば、絶縁体２７３として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。また、酸化ハフニウムは、酸化アルミニウムよりもバリア性が低いが、膜厚を厚くすることによりバリア性を高めることができる。したがって、酸化ハフニウムの膜厚を調整することで、水素、および窒素の適切な添加量を調整することができる。
例えば、ゲート絶縁体の一部として機能する絶縁体２２４および絶縁体２５０は、過剰酸素領域を有する絶縁体であることが好ましい。例えば、過剰酸素領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
また、例えば、ゲート絶縁体の一部として機能する絶縁体２２２において、アルミニウム、ハフニウム、およびガリウムの一種または複数種の酸化物を含む絶縁体を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
例えば、絶縁体２２０には、熱に対して安定である酸化シリコンまたは酸化窒化シリコンを用いることが好ましい。ゲート絶縁体として、熱に対して安定な膜と、比誘電率が高い膜との積層構造とすることで、物理膜厚を保持したまま、ゲート絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
上記積層構造とすることで、ゲート電極からの電界の影響を弱めることなく、オン電流の向上を図ることができる。また、ゲート絶縁体の物理的な厚みにより、ゲート電極と、チャネルが形成される領域との間の距離を保つことで、ゲート電極とチャネル形成領域との間のリーク電流を抑制することができる。
絶縁体２１２、絶縁体２１６、絶縁体２７１、絶縁体２７５、および絶縁体２８０は、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
絶縁体２１０、絶縁体２１４、絶縁体２７０、および絶縁体２７３としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体２７０および絶縁体２７３としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
＜＜導電体＞＞
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料とを組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料とを組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料とを組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料とを組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
導電体２６０、導電体２０３、導電体２０５、および導電体２４０としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
＜＜金属酸化物＞＞
酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ‐Ｍ‐Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
以下では、本発明の一形態で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一形態の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
本発明の一形態により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一形態により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一形態により、オン電流の大きい半導体装置を提供することができる。または、本発明の一形態により、信頼性の高い半導体装置を提供することができる。または、本発明の一形態により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一形態により、消費電力が低減された半導体装置を提供することができる。または、本発明の一形態により、生産性の高い半導体装置を提供することができる。
なお、本実施の形態に示す構成、構造、方法などは、少なくともその一部を本明細書に記載する他の実施の形態に示す構成、構造、方法などと適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一形態に係わる半導体装置１０が組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
半導体装置１０が組み込まれた電子部品の例を、図２５（Ａ）、（Ｂ）を用いて説明する。
図２５（Ａ）に示す電子部品７０００はＩＣチップであり、リードおよび回路部を有する。電子部品７０００は、例えば、プリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。
電子部品７０００の回路部は、例えば、基板７０３１、層７０３２、層７０３３が積層された構造である。
基板７０３１としてシリコンなどの半導体基板を用いた場合、基板７０３１にＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの集積回路を形成し、その上にＯＳトランジスタを有する層７０３２を形成してもよい。
層７０３２は、上記実施の形態に示すＯＳトランジスタを有する。例えば、センスアンプ回路６０、駆動回路８０、メインアンプ８１、入出力回路８２などを、層７０３２に設けることができる。
層７０３３は、複数のメモリセルＭＣを有する。当該メモリセルＭＣとして、例えば、ＤＯＳＲＡＭ（登録商標）などのＯＳトランジスタを用いたメモリセル（以下、ＯＳメモリと呼ぶ）を用いることができる。
ＯＳメモリは、他の半導体素子に積層させて設けることができるため、電子部品７０００を小型化することができる。また、ＯＳトランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいため、リフレッシュ期間が長く消費電力の少ないメモリを作製することができる。すなわち、電子部品７０００の消費電力を低減させることができる。
上記ＯＳメモリは、層７０３３ではなく、層７０３２に設けてもよい。そうすることで、ＩＣチップの製造工程を短縮することができる。
層７０３３はＯＳメモリ以外に、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）などのメモリを設けてもよい。
図２５（Ａ）では、電子部品７０００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの形態はこれに限定されない。
図２５（Ｂ）に示す電子部品７４００はカメラモジュールであり、イメージセンサチップ７４５１を内蔵している。
電子部品７４００は、イメージセンサチップ７４５１を固定するパッケージ基板７４１１、レンズカバー７４２１、およびレンズ７４３５等を有する。また、パッケージ基板７４１１およびイメージセンサチップ７４５１の間には、撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ７４９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。
ランド７４４１は電極パッド７４６１と電気的に接続され、電極パッド７４６１はイメージセンサチップ７４５１またはＩＣチップ７４９０と、ワイヤ７４７１によって電気的に接続されている。なお、図２５（Ｂ）は、電子部品７４００の内部を示すために、レンズカバー７４２１およびレンズ７４３５の一部を省略して図示している。
イメージセンサチップ７４５１の回路部は、例えば、基板７０３１、層７０３２、層７０３３、層７０３４が積層された構造である。
基板７０３１、層７０３２および層７０３３の詳細は、上記の電子部品７０００の説明を援用する。
層７０３４は受光素子を有する。当該受光素子として、例えば、セレン系材料を光電変換層としたｐｎ接合型フォトダイオードなどを用いることができる。セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高く、高感度の光センサを実現することができる。
セレン系材料は、ｐ型半導体として用いることができる。セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。
上記ｐｎ接合型フォトダイオードのｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。
また、層７０３４が有する受光素子として、ｐ型シリコン半導体とｎ型シリコン半導体を用いたｐｎ接合型フォトダイオードを用いてもよい。また、ｐ型シリコン半導体とｎ型シリコン半導体の間にｉ型シリコン半導体層を設けた、ｐｉｎ接合型フォトダイオードであってもよい。
上記シリコンを用いたフォトダイオードは、単結晶シリコンを用いて形成することができる。このとき、層７０３３と層７０３４とは、貼り合わせ工程を用いて電気的な接続を得ることが好ましい。また、上記シリコンを用いたフォトダイオードは、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。
＜電子機器＞
次に、上記電子部品を備えた電子機器の例を、図２６および図２７を用いて説明する。
図２６（Ａ）に示すロボット２１００は、演算装置２１１０、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７、移動機構２１０８を備える。
ロボット２１００において、演算装置２１１０、照度センサ２１０１、上部カメラ２１０３、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７等に、上記電子部品を使用することができる。
マイクロフォン２１０２は、使用者の話し声および環境音等を検知する機能を有する。また、スピーカ２１０４は、音声を発する機能を有する。ロボット２１００は、マイクロフォン２１０２およびスピーカ２１０４を用いて、使用者とコミュニケーションをとることが可能である。
ディスプレイ２１０５は、種々の情報の表示を行う機能を有する。ロボット２１００は、使用者の望みの情報をディスプレイ２１０５に表示することが可能である。ディスプレイ２１０５は、タッチパネルを搭載していてもよい。
上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮影する機能を有する。また、障害物センサ２１０７は、移動機構２１０８を用いてロボット２１００が前進する際の進行方向における障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７を用いて、周囲の環境を認識し、安全に移動することが可能である。
図２６（Ｂ）に、互いに別々の言語で話す複数の人間のコミュニケーションにおいて、携帯型情報端末２１３０に同時通訳を行わせる状況を示す。
携帯型情報端末２１３０は、マイクロフォンおよびスピーカ等を有し、使用者の話し声を認識してそれを話し相手の話す言語に翻訳する機能を有する。携帯型情報端末２１３０の演算装置に、上記電子部品を使用することができる。
また、図２６（Ｂ）において、使用者は携帯型マイクロフォン２１３１を有する。携帯型マイクロフォン２１３１は、無線通信機能を有し、検知した音声を携帯型情報端末２１３０に送信する機能を有する。
図２７は、掃除ロボットの一例を示す模式図である。
掃除ロボット５１００は、上面に配置されたディスプレイ５１０１、側面に配置された複数のカメラ５１０２、ブラシ５１０３、操作ボタン５１０４等を有する。また、図示されていないが、掃除ロボット５１００の下面には、タイヤ、吸い込み口等が備えられている。掃除ロボット５１００は、その他に赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなどの各種センサを備えている。また、掃除ロボット５１００は、無線による通信手段を備えている。
カメラ５１０２に、上記電子部品を用いることができる。
掃除ロボット５１００は自走し、ゴミ５１２０を検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
また、掃除ロボット５１００はカメラ５１０２が撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシ５１０３に絡まりそうな物体を検知した場合は、ブラシ５１０３の回転を止めることができる。
ディスプレイ５１０１には、バッテリーの残量や、吸引したゴミの量などを表示することができる。また、掃除ロボット５１００が走行した経路をディスプレイ５１０１に表示させてもよい。また、ディスプレイ５１０１にタッチパネルを設け、操作ボタン５１０４をディスプレイ５１０１に表示してもよい。
掃除ロボット５１００は、スマートフォンなどの携帯型情報端末５１４０と通信することができる。カメラ５１０２が撮影した画像は、携帯型情報端末５１４０に表示させることができる。そのため、掃除ロボット５１００の持ち主は、外出先からでも、部屋の様子を知ることができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
ＡＳＷ１ アナログスイッチ
ＡＳＷ４ アナログスイッチ
ＢＬ＿１ 配線
ＢＬ＿２ 配線
Ｃ０ 容量素子
Ｃ１１ 容量素子
Ｃ１２ 容量素子
Ｅ０ 電位
Ｅ１ 電位
Ｅ２ 電位
Ｅ２−Ｅ０ 電位差
Ｅ２−Ｅ１ 電位差
ＧＢＬ＿１ 配線
ＧＢＬ＿２ 配線
ＩＮ１ 入力端子
ＩＮ２ 入力端子
ＯＵＴ１ 出力端子
ＯＵＴ２ 出力端子
ＭＣ＿１ メモリセル
ＭＣ＿２ メモリセル
Ｎ１１ ノード
Ｎ１２ ノード
ＯＳ１ トランジスタ
ＯＳ２ トランジスタ
ＰＬ１ 配線
ＰＬ２ 配線
ＰＬ３ 配線
Ｒ１１ 抵抗素子
Ｒ１２ 抵抗素子
ＳＡ１ センスアンプ
ＳＡ２ センスアンプ
ＳＷ１ スイッチ
ＳＷ４ スイッチ
Ｔ１ 期間
Ｔ２ 期間
Ｔ３ 期間
Ｔ４ 期間
Ｖｂｌ１ 電位
Ｖｂｌ２ 電位
Ｖｎ１１ 電位
Ｖｎ１２ 電位
ＷＬ＿１ 配線
ＷＬ＿２ 配線
１０ 半導体装置
２１ トランジスタ
２２ トランジスタ
２３ トランジスタ
２４ トランジスタ
２５ トランジスタ
２６ トランジスタ
２７ トランジスタ
２８ トランジスタ
２９ トランジスタ
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３８ トランジスタ
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
４４ トランジスタ
４５ トランジスタ
４６ トランジスタ
６０ センスアンプ回路
６２ 増幅回路
６３ スイッチ回路
６４ プリチャージ回路
６５ 増幅回路
６６ 増幅回路
７０ セルアレイ
８０ 駆動回路
８１ メインアンプ
８２ 入出力回路
１００ 容量素子
１１０ 導電体
１２０ 導電体
１３０ 絶縁体
２００ トランジスタ
２０３ 導電体
２０５ 導電体
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２３０ 酸化物
２３０ａ 酸化物
２３０ｂ 酸化物
２３０ｃ 酸化物
２３１ 領域
２３１ａ 領域
２３１ｂ 領域
２３２ 領域
２３２ａ 領域
２３２ｂ 領域
２３４ 領域
２３９ 領域
２４０ 導電体
２４０ａ 導電体
２４０ｂ 導電体
２４２ 層
２５０ 絶縁体
２５２ 金属酸化物
２６０ 導電体
２６０ａ 導電体
２６０ｂ 導電体
２７０ 絶縁体
２７１ 絶縁体
２７３ 絶縁体
２７４ 絶縁体
２７５ 絶縁体
２８０ 絶縁体
５００ トランジスタ
５０３ 導電体
５０５ 導電体
５２４ 絶縁体
５３０ 酸化物
５３０ａ 酸化物
５３０ｂ 酸化物
５３０ｃ 酸化物
５４０ 導電体
５４０ａ 導電体
５４０ｂ 導電体
５４２ 層
５５０ 絶縁体
５５２ 金属酸化物
５６０ 導電体
５６０ａ 導電体
５６０ｂ 導電体
５７０ 絶縁体
５７１ 絶縁体
５７５ 絶縁体
６００ 半導体装置
２１００ ロボット
２１０１ 照度センサ
２１０２ マイクロフォン
２１０３ 上部カメラ
２１０４ スピーカ
２１０５ ディスプレイ
２１０６ 下部カメラ
２１０７ 障害物センサ
２１０８ 移動機構
２１１０ 演算装置
２１３０ 携帯型情報端末
２１３１ 携帯型マイクロフォン
５１００ 掃除ロボット
５１０１ ディスプレイ
５１０２ カメラ
５１０３ ブラシ
５１０４ 操作ボタン
５１２０ ゴミ
５１４０ 携帯型情報端末
７０００ 電子部品
７００２ プリント基板
７００４ 実装基板
７０３１ 基板
７０３２ 層
７０３３ 層
７０３４ 層
７４００ 電子部品
７４１１ パッケージ基板
７４２１ レンズカバー
７４３５ レンズ
７４４１ ランド
７４５１ イメージセンサチップ
７４６１ 電極パッド
７４７１ ワイヤ
７４９０ ＩＣチップ

Claims (12)

  1. インバータと、
    第一のトランジスタと、
    第二のトランジスタと、
    容量素子と、
    入力部と、
    出力部と、を有する半導体装置であって、
    前記半導体装置は、第一の制御線と、第二の制御線と、に電気的に接続され、
    前記容量素子の第一端子は、前記入力部と電気的に接続され、
    前記容量素子の第二端子は、前記インバータの入力端子と電気的に接続され、
    前記第一のトランジスタは、前記インバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、
    前記第二のトランジスタは、前記インバータの出力端子と前記出力部とを、導通または非導通とするスイッチとしての機能を有し、
    前記第一のトランジスタのゲートは、前記第一の制御線に電気的に接続され、
    前記第二のトランジスタのゲートは、前記第二の制御線に電気的に接続されることを特徴とする、半導体装置。
  2. インバータと、
    第一のトランジスタと、
    第二のトランジスタと、
    入力部と、
    出力部と、を有する半導体装置であって、
    前記半導体装置は、第一の制御線と、第二の制御線と、に電気的に接続され、
    前記インバータの入力端子は、前記入力部と電気的に接続され、
    前記第一のトランジスタは、前記インバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、
    前記第二のトランジスタは、前記インバータの出力端子と前記出力部とを、導通または非導通とするスイッチとしての機能を有し、
    前記第一のトランジスタのゲートは、前記第一の制御線に電気的に接続され、
    前記第二のトランジスタのゲートは、前記第二の制御線に電気的に接続されることを特徴とする、半導体装置。
  3. 請求項１または請求項２において、
    前記半導体装置は、初期化動作を行う機能を有し、
    前記初期化動作は、前記第一のトランジスタを用いて、前記インバータの入力端子と出力端子との間を導通状態にすること、を含むことを特徴とする、半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第一のトランジスタは、チャネル形成領域に金属酸化物を含む、半導体装置。
  5. 増幅回路と、
    プリチャージ回路と、を有するセンスアンプであって、
    前記センスアンプは、第一の配線と、第二の配線と、に電気的に接続され、
    前記プリチャージ回路は、前記第一の配線および前記第二の配線を、第一の電位に設定する機能を有し、
    前記増幅回路は、第一の回路と、第二の回路と、を有し、
    前記第一の回路は、第一のインバータと、第一のトランジスタと、第二のトランジスタと、第一の容量素子と、を有し、
    前記第二の回路は、第二のインバータと、第三のトランジスタと、第四のトランジスタと、第二の容量素子と、を有し、
    前記第一の容量素子の第一端子は、前記第一の配線と電気的に接続され、
    前記第一の容量素子の第二端子は、前記第一のインバータの入力端子と電気的に接続され、
    前記第一のトランジスタは、前記第一のインバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、
    前記第二のトランジスタは、前記第一のインバータの出力端子と前記第二の配線とを、導通または非導通とするスイッチとしての機能を有し、
    前記第二の容量素子の第一端子は、前記第二の配線と電気的に接続され、
    前記第二の容量素子の第二端子は、前記第二のインバータの入力端子と電気的に接続され、
    前記第三のトランジスタは、前記第二のインバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、
    前記第四のトランジスタは、前記第二のインバータの出力端子と前記第一の配線とを、導通または非導通とするスイッチとしての機能を有することを特徴とする、センスアンプ。
  6. 増幅回路と、
    プリチャージ回路と、を有するセンスアンプであって、
    前記センスアンプは、第一の配線と、第二の配線と、に電気的に接続され、
    前記プリチャージ回路は、前記第一の配線および前記第二の配線を、第一の電位に設定する機能を有し、
    前記増幅回路は、第一の回路と、第二の回路と、を有し、
    前記第一の回路は、第一のインバータと、第一のトランジスタと、第二のトランジスタと、第一の容量素子と、第一の導電体と、を有し、
    前記第二の回路は、第二のインバータと、第三のトランジスタと、第四のトランジスタと、第二の容量素子と、第二の導電体と、を有し、
    前記第一の容量素子の第一端子は、前記第一の配線と電気的に接続され、
    前記第一のインバータは、第五のトランジスタと、第六のトランジスタと、を有し、
    前記第一の容量素子の第二端子は、前記第一の導電体を介して、前記第五のトランジスタおよび前記第六のトランジスタの、いずれか一方または双方のゲートと電気的に接続され、
    前記第一の導電体は、前記第一の容量素子の電極としての機能を有し、
    前記第一のトランジスタは、前記第一のインバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、
    前記第二のトランジスタは、前記第一のインバータの出力端子と前記第二の配線とを、導通または非導通とするスイッチとしての機能を有し、
    前記第二の容量素子の第一端子は、前記第二の配線と電気的に接続され、
    前記第二のインバータは、第七のトランジスタと、第八のトランジスタと、を有し、
    前記第二の容量素子の第二端子は、前記第二の導電体を介して、前記第七のトランジスタおよび前記第八のトランジスタの、いずれか一方または双方のゲートと電気的に接続され、
    前記第二の導電体は、前記第二の容量素子の電極としての機能を有し、
    前記第三のトランジスタは、前記第二のインバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、
    前記第四のトランジスタは、前記第二のインバータの出力端子と前記第一の配線とを、導通または非導通とするスイッチとしての機能を有することを特徴とする、センスアンプ。
  7. 第一の回路と、
    第二の回路と、を有するセンスアンプであって、
    前記センスアンプは、第一の配線と、第二の配線と、に電気的に接続され、
    前記第一の回路は、第一のインバータと、第一のトランジスタと、第二のトランジスタと、を有し、
    前記第二の回路は、第二のインバータと、第三のトランジスタと、第四のトランジスタと、を有し、
    前記第一のインバータの入力端子は、前記第一の配線と電気的に接続され、
    前記第一のトランジスタは、前記第一のインバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、
    前記第二のトランジスタは、前記第一のインバータの出力端子と前記第二の配線とを、導通または非導通とするスイッチとしての機能を有し、
    前記第二のインバータの入力端子は、前記第二の配線と電気的に接続され、
    前記第三のトランジスタは、前記第二のインバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、
    前記第四のトランジスタは、前記第二のインバータの出力端子と前記第一の配線とを、導通または非導通とするスイッチとしての機能を有することを特徴とする、センスアンプ。
  8. 請求項５乃至請求項７のいずれか一項において、
    前記センスアンプは、初期化動作を行う機能を有し、
    前記初期化動作は、前記第一のトランジスタを用いて、前記第一のインバータの入力端子と出力端子との間を導通状態にすること、および、前記第三のトランジスタを用いて、前記第二のインバータの入力端子と出力端子との間を導通状態にすること、を含むことを特徴とする、センスアンプ。
  9. 請求項７において、
    前記センスアンプは、第一の動作乃至第四の動作を含む、初期化動作を行う機能を有し、
    前記第一の動作は、前記第一のトランジスタを用いて、前記第一のインバータの入力端子と出力端子との間を導通状態にする、
    前記第二の動作は、前記第三のトランジスタを用いて、前記第二のインバータの入力端子と出力端子との間を導通状態にする、
    前記第三の動作は、前記第二のトランジスタを用いて、前記第一のインバータの出力端子と前記第二の配線との間を導通状態にする、
    前記第四の動作は、前記第四のトランジスタを用いて、前記第二のインバータの出力端子と前記第一の配線との間を導通状態にする、であることを特徴とする、センスアンプ。
  10. 第一の回路と、
    第二の回路と、を有するセンスアンプであって、
    前記センスアンプは、第一の配線と、第二の配線と、に電気的に接続され、
    前記第一の回路は、第一のインバータと、第一のトランジスタと、第二のトランジスタと、第一の容量素子と、を有し、
    前記第二の回路は、第二のインバータと、第三のトランジスタと、第四のトランジスタと、第二の容量素子と、を有し、
    前記第一の容量素子の第一端子は、前記第一の配線と電気的に接続され、
    前記第一の容量素子の第二端子は、前記第一のインバータの入力端子と電気的に接続され、
    前記第一のトランジスタは、前記第一のインバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、
    前記第二のトランジスタは、前記第一のインバータの出力端子と前記第二の配線とを、導通または非導通とするスイッチとしての機能を有し、
    前記第二の容量素子の第一端子は、前記第二の配線と電気的に接続され、
    前記第二の容量素子の第二端子は、前記第二のインバータの入力端子と電気的に接続され、
    前記第三のトランジスタは、前記第二のインバータの入力端子と出力端子とを、導通または非導通とするスイッチとしての機能を有し、
    前記第四のトランジスタは、前記第二のインバータの出力端子と前記第一の配線とを、導通または非導通とするスイッチとしての機能を有し、
    前記センスアンプは、第一の動作乃至第四の動作を含む、初期化動作を行う機能を有し、
    前記第一の動作は、前記第一のトランジスタを用いて、前記第一のインバータの入力端子と出力端子との間を導通状態にする、
    前記第二の動作は、前記第三のトランジスタを用いて、前記第二のインバータの入力端子と出力端子との間を導通状態にする、
    前記第三の動作は、前記第二のトランジスタを用いて、前記第一のインバータの出力端子と前記第二の配線との間を導通状態にする、
    前記第四の動作は、前記第四のトランジスタを用いて、前記第二のインバータの出力端子と前記第一の配線との間を導通状態にする、であることを特徴とする、センスアンプ。
  11. 請求項５乃至請求項１０のいずれか一項において、
    前記第一のトランジスタおよび前記第三のトランジスタは、チャネル形成領域に金属酸化物を含む、センスアンプ。
  12. 請求項６において、
    前記第一のトランジスタと、前記第三のトランジスタと、前記第五のトランジスタおよび前記第六のトランジスタのいずれか一方、および、前記第七のトランジスタおよび前記第八のトランジスタのいずれか一方は、チャネル形成領域に金属酸化物を含む、センスアンプ。
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