TWI713023B - 半導體裝置 - Google Patents

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TWI713023B TW106107853A TW106107853A TWI713023B TW I713023 B TWI713023 B TW I713023B TW 106107853 A TW106107853 A TW 106107853A TW 106107853 A TW106107853 A TW 106107853A TW I713023 B TWI713023 B TW I713023B
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黒川義元
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日商半導體能源硏究所股份有限公司
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Abstract

本發明的目的之一是抑制能夠執行類比資料的算術處理的半導體裝置的電路規模。在該半導體裝置中，記憶單元生成對應於第一類比資料的第一電流並生成對應於第一類比資料及第二類比資料的第二電流，參考用記憶單元生成對應於參考資料的參考電流，第一電路在第一電流小於參考電流的情況下生成對應於第一電流與參考電流之差分的第三電流並保持第三電流，第二電路在第一電流大於參考電流的情況下生成對應於第一電流與參考電流之差分的第四電流並保持第四電流，並且，第一電路和第二電路中的一個生成對應於第三類比資料的第五電流。

Description

半導體裝置
本發明的一個實施方式係關於一種處理類比資料的算術處理電路等半導體裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域係關於一種物體、方法或製造方法。或者，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組成物(composition of matter)。由此，更明確而言，作為本說明書所公開的本發明的一個實施方式的技術領域的一個例子可以舉出半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、這些裝置的驅動方法或者這些裝置的製造方法。
當在將類比資料轉換為數位資料之後進行算術處理時，需要執行龐大量的算術處理，因此難以縮短算術處理所需要的時間。因此，提出了與在以神經元為基本單位的腦子中執行的類比資料的處理同樣地以不將類比資料轉換為數位資料的方式進行算術處理的各種方法。
以下專利文獻1公開了能夠同時執行獨立的非線性變換算術及加權算術的算術電路。
[專利文獻1]日本專利申請公開第2004-110421號公報
積和運算(Product-sum operation)處理是在數位電路中經常使用的算術處理。在由數位電路執行類比資料的積和運算處理的情況下，明確而言，在乘法電路中執行多個第一數位資料與對應於多個第一數位資料的多個第二數位資料的乘法，將相當於所得到的結果的多個第三數位資料儲存於數位記憶體中。接著，依次從上述數字記憶體讀出多個第三數位資料，在加法電路中執行多個第三數位資料的加法，由此可以獲得積和運算處理的結果。換言之，在由數位電路執行的積和運算處理中，需要頻繁地將第三數位資料從數位記憶體讀出且儲存於數位記憶體中，因此算術處理的速度取決於存取數位記憶體的速度。另外，也可以藉由在數位電路中設置多個乘法電路或加法電路來縮短算術處理所需要的時間，但卻此時難以抑制數位電路的功耗。
鑒於上述技術背景，本發明的一個實施方式的目的之一是減小能夠執行類比資料的算術處理的半導體裝置的電路規模。另外，本發明的一個實施方式的目的之一是提供一種能夠抑制類比資料的算術處理所需要的時間的半導體裝置。另外，本發明的一個實施方式的目的之一是降低能夠執行類比資料的算術處理的半導體裝置的功耗。
另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置等。注意，這些目的的記載不妨礙其他目的的存在。另外，本發明的一個實施方式並不需要實現所有上述目的。另外，可以從說明書、圖式、申請專利範圍等的記載得知並衍生上述以外的目的。
鑒於上述目的，本發明的一個實施方式的半導體裝置包括記憶單元、參考用記憶單元、第一電路及第二電路，其中，記憶單元生成對應於第一類比資料的第一電流並生成對應於第一類比資料及第二類比資料的第二電流，參考用記憶單元生成對應於參考資料的參考電流，第一電路在第一電流小於參考電流的情況下生成對應於第一電流與參考電流之差分的第三電流並保持第三電流，第二電路在第一電流大於參考電流的情況下生成對應於第一電流與參考電流之差分的第四電流並保持第四電流，並且，第一電路和第二電路中的一個從第三電流和第四電流中的一個及第二電流生成對應於第三類比資料的第五電流。
鑒於上述目的，本發明的一個實施方式的半導體裝置包括第一記憶單元、第二記憶單元、第一參考用記憶單元、第二參考用記憶單元、第一電路及第二電路，其中，第一記憶單元生成對應於第一類比資料的第一電流並生成對應於第一類比資料及第二類比資料的第二電流，第二記憶單元生成對應於第三類比資料的第三電流並生成對應於第三類比資料及第四類比資料的第四電流，第一參考用記憶單元生成對應於參考資料的第一參考電流，第二參考用記憶單元生成對應於參考資料的第二參考電流，第一電路在第一電流及第三電流之和小於第一參考電流及第二參考電流之和的情況下生成對應於第一電流及第三電流之和與第一參考電流及第二參考電流之和的差分的第五電流並保持第五電流，第二電路在第一電流及第三電流之和大於第一參考電流及第二參考電流之和的情況下生成對應於第一電流及第三電流之和與第一參考電流及第二參考電流之和的差分的第六電流並保持第六電流，並且，第一電路和第二電路中的一個從第五電流和第六電流中的一個以及第二電流和第四電流之和生成對應於第五類比資料的第七電流。
藉由本發明的一個實施方式可以減小能夠執行類比資料的算術處理的半導體裝置的電路規模。另外，藉由本發明的一個實施方式可以提供一種能夠抑制類比資料的算術處理所需要的時間的半導體裝置。另外，藉由本發明的一個實施方式可以降低能夠執行類比資料的算術處理的半導體裝置的功耗。
另外，根據本發明的一個實施方式，可以提供一種新穎的半導體裝置等。注意，這些效果的記載不妨礙其他效果的存在。另外，本發明的一個實施方式並不需要具有所有上述效果。另外，可以從說明書、圖式、申請專利範圍等的記載得知並衍生上述以外的效果。
10‧‧‧半導體裝置
11‧‧‧記憶體電路
12‧‧‧參考用記憶體電路
13‧‧‧電路
14‧‧‧電路
15‧‧‧電流源電路
18‧‧‧電流電壓轉換電路
19‧‧‧放大器
20‧‧‧電阻元件
21‧‧‧驅動電路
21R‧‧‧驅動電路
22‧‧‧解碼器
23‧‧‧取樣電路
24‧‧‧類比緩衝器
25‧‧‧偏移電路
26‧‧‧選擇電路
27‧‧‧選擇電路
71‧‧‧PLL
72‧‧‧RAM
80‧‧‧PLD
350‧‧‧插板
351‧‧‧晶片
352‧‧‧端子
353‧‧‧模鑄樹脂
501‧‧‧電晶體
511‧‧‧絕緣層
512‧‧‧絕緣層
513‧‧‧絕緣層
514‧‧‧絕緣層
515‧‧‧絕緣層
516e‧‧‧Ec
516‧‧‧絕緣層
517e‧‧‧Ec
517‧‧‧絕緣層
518‧‧‧絕緣層
519‧‧‧絕緣層
520‧‧‧絕緣層
521‧‧‧金屬氧化物膜
521e‧‧‧Ec
522‧‧‧金屬氧化物膜
522e‧‧‧Ec
523‧‧‧金屬氧化物膜
524‧‧‧金屬氧化物膜
524e‧‧‧Ec
527e‧‧‧Et
530‧‧‧氧化物層
550‧‧‧導電層
551‧‧‧導電層
552‧‧‧導電層
553‧‧‧導電層
560‧‧‧單晶矽晶圓
561‧‧‧CMOS層
562‧‧‧電晶體層
565‧‧‧電極
800‧‧‧面板
801‧‧‧印刷線路板
802‧‧‧封裝
803‧‧‧FPC
804‧‧‧電池
5001‧‧‧外殼
5002‧‧‧外殼
5003‧‧‧顯示部
5004‧‧‧顯示部
5005‧‧‧麥克風
5006‧‧‧揚聲器
5007‧‧‧操作鍵
5008‧‧‧觸控筆
5301‧‧‧外殼
5302‧‧‧顯示部
5303‧‧‧支架
5401‧‧‧外殼
5402‧‧‧顯示部
5403‧‧‧鍵盤
5404‧‧‧指向裝置
5701‧‧‧外殼
5702‧‧‧顯示部
5801‧‧‧外殼
5802‧‧‧外殼
5803‧‧‧顯示部
5804‧‧‧操作鍵
5805‧‧‧透鏡
5806‧‧‧連接部
5901‧‧‧外殼
5902‧‧‧顯示部
5903‧‧‧照相機
5904‧‧‧揚聲器
5905‧‧‧按鈕
5906‧‧‧外部連接部
5907‧‧‧麥克風
在圖式中：圖1示出半導體裝置的結構；圖2示出記憶體電路及參考用記憶體電路的具體結構； 圖3示出記憶單元MC及記憶單元MCR的具體電路結構及連接關係；圖4示出電路13、電路14及電流源電路的具體結構；圖5為時序圖；圖6示出電路13、電路14、電流源電路及開關的具體連接關係；圖7示出電流電壓轉換電路的結構；圖8示出驅動電22路的結構；圖9示出半導體裝置的結構；圖10A至圖10C示出電晶體的結構；圖11示出能帶結構的示意圖；圖12示出半導體裝置的剖面結構；圖13A和圖13B示出晶片及模組；圖14示出PLD的結構；圖15A至圖15F示出電子裝置。
下面，參照圖式對本發明的實施方式進行詳細說明。但是，本發明不侷限於以下說明，而所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
在圖式中，為了方便起見，有時誇大表示大小、層的厚度或區域。因此，本發明並不一定限定於該尺度。另外，在圖式中，示意性地示出理想的例子，而不侷限於圖式所示的形狀或數值等。例如，可以包括因雜訊或定時偏差等所引起的信號、電壓或電流的偏差等。
在本說明書中，為了方便起見，有時使用“上”“下”等表示配置的詞句以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於本說明書中所說明的詞句，根據情況可以適當地換詞句。
方塊圖中的各電路區塊的位置關係是為了便於說明而指定的，即便方 塊圖示出了不同的電路區塊實現不同的功能的情況，也可能實際上有一個電路區塊實現不同的功能的情況。此外，各電路區塊的功能是為了便於說明而指定的，即便示出的是一個電路區塊進行處理的情況，也可能實際上有由多個電路區塊進行該處理的情況。
在本說明書等中，半導體裝置是指利用半導體特性的裝置以及包括半導體元件(電晶體、二極體等)的電路及包括該電路的裝置等。另外，半導體裝置是指能夠利用半導體特性而發揮作用的所有裝置。例如，積體電路、具備積體電路的晶片是半導體裝置的一個例子。另外，記憶體裝置、顯示裝置、發光裝置、照明設備以及電子裝置等有時本身是半導體裝置，或者有時包括半導體裝置。
例如，在本說明書等中，當明確地記載為“X與Y連接”時，在本說明書等中公開了如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，圖式或文中所示的連接關係以外的連接關係也記載於圖式或文中。X和Y都是物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
電晶體包括閘極、源極以及汲極這三個端子。閘極被用作控制電晶體的導通狀態的控制節點。在用作源極或汲極的兩個輸入輸出節點中，根據電晶體的類型或者供應到各端子的電位位準將一個端子用作源極而將另一個端子用作汲極。因此，在本說明書等中，“源極”和“汲極”可以互相調換。另外，在本說明書等中，有時將閘極以外的兩個端子稱為第一端子及第二端子。
節點可以根據電路結構或裝置結構等換稱為端子、佈線、電極、導電層、導電體或雜質區域等。另外，端子、佈線等也可以換稱為節點。
電壓大多指某個電位與參考電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓換稱為電位。電位是相對性的。因此，即使記載為“接地電位”，也並不一定是指0V的。
在本說明書等中，“膜”和“層”可以根據情形或狀況相互調換。例如，有時可以將“導電層”換稱為“導電膜”。還有時可以將“絕緣膜”換稱為“絕緣層”。
在本說明書等中，有時為了避免組件的混淆而附有“第一”、“第二”、“第三”等序數詞，此時，該序數詞不是為了在數目方面或者順序方面上進行限定而附加的。
實施方式1
圖1示出本發明的一個實施方式的半導體裝置10的結構實例。圖1所示的半導體裝置10包括記憶體電路11(MEM)、參考用記憶體電路12(RMEM)、電路13及電路14。半導體裝置10可以還包括電流源電路15(CREF)。
記憶體電路11(MEM)包括記憶單元MC[i，j]及記憶單元MC[i+1，j]等記憶單元MC。各記憶單元MC包括具有將被輸入的電位轉換為電流的功能的元件。作為具有上述功能的元件，例如可以使用電晶體等主動元件。圖1例示出各記憶單元MC包括電晶體Tr1的情況。
對記憶單元MC從佈線WD[j]等佈線WD輸入第一類比電位。第一類比電位對應於第一類比資料。記憶單元MC具有生成對應於第一類比電位的第一類比電流的功能。明確而言，可以將在對電晶體Tr1的閘極供應第一類比電位時得到的電晶體Tr1的汲極電流用作第一類比電流。以下，將流過記憶單元MC[i，j]的電流稱為I[i，j]，將流過記憶單元MC[i+1，j]的電流稱為I[i+1，j]。
在電晶體Tr1在飽和區域中工作的情況下，汲極電流不依賴於源極與汲極之間的電壓，而被閘極電壓與臨界電壓的差分控制。因此，較佳為使電晶體Tr1在飽和區域中工作。為了使電晶體Tr1在飽和區域中工作，適當地將閘極電壓及源極與汲極之間的電壓設定為能夠使電晶體Tr1在飽和區域中工作的電壓範圍。
明確而言，在圖1所示的半導體裝置10中，對記憶單元MC[i，j]從佈線WD[j]輸入第一類比電位Vx[i，j]或對應於第一類比電位Vx[i，j]的電位。記憶單元MC[i，j]具有生成對應於第一類比電位Vx[i，j]的第一類比電流的功能。此時記憶單元MC[i，j]的電流I[i，j]相當於第一類比電流。
明確而言，在圖1所示的半導體裝置10中，對記憶單元MC[i+1，j]從佈線WD[j]輸入第一類比電位Vx[i+1，j]或對應於第一類比電位Vx[i+1，j]的電位。記憶單元MC[i+1，j]具有生成對應於第一類比電位Vx[i+1，j]的第一類比電流的功能。此時記憶單元MC[i+1，j]的電流I[i+1，j]相當於第一類比電流。
記憶單元MC具有保持第一類比電位的功能。換言之，記憶單元MC具有保持對應於第一類比電位的第一類比電流的功能。
對記憶單元MC從佈線RW[i]及佈線RW[i+1]等佈線RW輸入第二類比電位。第二類比電位對應於第二類比資料。記憶單元MC具有對已保持的第一類比電位加上第二類比電位或對應於第二類比電位的電位的功能及保持藉由該加法得到的第三類比電位的功能。記憶單元MC還具有生成對應於第三類比電位的第二類比電流的功能。換言之，記憶單元MC具有保持對應於第三類比電位的第二類比電流的功能。
明確而言，在圖1所示的半導體裝置10中，對記憶單元MC[i，j]從佈線RW[i]輸入第二類比電位Vw[i，j]。記憶單元MC[i，j]具有保持對應於第一類比電位Vx[i，j]及第二類比電位Vw[i，j]的第三類比電位的功能。另外，記憶單元MC[i，j]具有生成對應於第三類比電位的第二類比電流的功能。此時記憶單元MC[i，j]的電流I[i，j]相當於第二類比電流。
另外，在圖1所示的半導體裝置10中，對記憶單元MC[i+1，j]從佈線RW[i+1]輸入第二類比電位Vw[i+1，j]。記憶單元MC[i+1，j]具有保持對應於第一類比電位Vx[i+1，j]及第二類比電位Vw[i+1，j]的第三類比電位的功能。另外，記憶單元MC[i+1，j]具有生成對應於第三類比電位的第二類比電流的功能。此時記憶單元MC[i+1，j]的電流I[i+1，j]相當於第二類比電流。
電流I[i，j]藉由記憶單元MC[i，j]流過佈線BL[j]與佈線VR[j]之間。電流I[i+1，j]藉由記憶單元MC[i+1，j]流過佈線BL[j]與佈線VR[j]之間。因此，相當於電流I[i，j]與電流I[i+1，j]之和的電流I[j]藉由記憶單元MC[i，j]及記憶單元MC[i+1，j]流過佈線BL[j]與佈線VR[j]之間。
參考用記憶體電路12(RMEM)包括記憶單元MCR[i]及記憶單元MCR[i+1]等記憶單元MCR。對記憶單元MCR從佈線WDREF輸入第一參考電位VPR。記憶單元MCR具有生成對應於第一參考電位VPR的第一參考電流的功能。以下，將流過記憶單元MCR[i]的電流稱為IREF[i]，將流過記憶單元MCR[i+1]的電流稱為IREF[i+1]。
明確而言，在圖1所示的半導體裝置10中，對記憶單元MCR[i]從佈線WDREF輸入第一參考電位VPR。記憶單元MCR[i]具有生成對應於第一參考電位VPR的第一參考電流的功能。此時記憶單元MCR[i]的電流IREF[i]相當於第一參考電流。
另外，在圖1所示的半導體裝置10中，對記憶單元MCR[i+1]從佈線WDREF輸入第一參考電位VPR。記憶單元MCR[i+1]具有生成對應於第一參考電位VPR的第一參考電流的功能。此時記憶單元MCR[i+1]的電流IREF[i+1]相當於第一參考電流。
記憶單元MCR具有保持第一參考電位VPR的功能。換言之，記憶單元MCR具有保持對應於第一參考電位VPR的第一參考電流的功能。
對記憶單元MCR從佈線RW[i]及佈線RW[i+1]等佈線RW輸入第二類比電位。記憶單元MCR具有對已保持的第一參考電位VPR加上第二類比電位或對應於第二類比電位的電位的功能及保持藉由該加法得到的第二參考電位的功能。記憶單元MCR還具有生成對應於第二參考電位的第二參考電流的功能。換言之，記憶單元MCR具有保持對應於第二參考電位的第二參考電流的功能。
明確而言，在圖1所示的半導體裝置10中，對記憶單元MCR[i]從佈 線RW[i]輸入第二類比電位Vw[i，j]。記憶單元MCR[i]具有保持對應於第一參考電位VPR及第二類比電位Vw[i，j]的第二參考電位的功能。另外，記憶單元MCR[i]具有生成對應於第二參考電位的第二參考電流的功能。此時記憶單元MCR[i]的電流IREF[i]相當於第二參考電流。
另外，在圖1所示的半導體裝置10中，對記憶單元MCR[i+1]從佈線RW[i+1]輸入第二類比電位Vw[i+1，j]。記憶單元MCR[i+1]具有保持對應於第一參考電位VPR及第二類比電位Vw[i+1，j]的第二參考電位的功能。另外，記憶單元MCR[i+1]具有生成對應於第二參考電位的第二參考電流的功能。此時記憶單元MCR[i+1]的電流IREF[i+1]相當於第二參考電流。
電流IREF[i]藉由記憶單元MCR[i]流過佈線BLREF與佈線VRREF之間。電流IREF[i+1]藉由記憶單元MCR[i+1]流過佈線BLREF與佈線VRREF之間。因此，相當於電流IREF[i]與電流IREF[i+1]之和的電流IREF藉由記憶單元MCR[i]及記憶單元MCR[i+1]流過佈線BLREF與佈線VRREF之間。
電流源電路15具有將與流過佈線BLREF的電流IREF相同的值的電流或者對應於電流IREF的電流供應到佈線BL的功能。當設定後述的偏移電流時，在藉由記憶單元MC[i，j]及記憶單元MC[i+1，j]流過佈線BL[j]與佈線VR[j]之間的電流I[j]不同於藉由記憶單元MCR[i]及記憶單元MCR[i+1]流過佈線BLREF與佈線VRREF之間的電流IREF的情況下，差分電流流過電路13或電路14。電路13具有電流拉出電路(current source circuit)的功能，電路14具有電流灌入電路(current sink circuit)的功能。
明確而言，電路13具有在電流I[j]大於電流IREF的情況下生成相當於電流I[j]與電流IREF的差分的電流△I[j]的功能。另外，電路13具有將所生成的電流△I[j]供應到佈線BL[j]的功能。換言之，電路13具有保持電流△I[j]的功能。
明確而言，電路14具有在電流I[j]小於電流IREF的情況下生成相當於電流I[j]與電流IREF的差分的電流△I[j]的功能。另外，電路14具有將對應於所生成的電流△I[j]的絕對值的電流從佈線BL[j]灌入的功能。換言之，電路14具有保持電流△I[j]的功能。
接著，對圖1所示的半導體裝置10的工作實例進行說明。
首先，將對應於第一類比電位的電位儲存於記憶單元MC[i，j]。明確而言，從第一參考電位VPR減去第一類比電位Vx[i，j]而得到的電位VPR-Vx[i，j]藉由佈線WD[j]被輸入到記憶單元MC[i，j]。記憶單元MC[i，j]保持電位VPR-Vx[i，j]。記憶單元MC[i，j]生成對應於電位VPR-Vx[i，j]的電流I[i，j]。例如，將第一參考電位VPR設定為高於接地電位的高位準電位。明確而言，第一參考電位VPR較佳為高於接地電位且等於或低於供應到電流源電路15的高位準電位VDD。
另外，將第一參考電位VPR儲存於記憶單元MCR[i]。明確而言，第一參考電位VPR藉由佈線WDREF被輸入到記憶單元MCR[i]。記憶單元MCR[i]保持第一參考電位VPR。記憶單元MCR[i]生成對應於第一參考電位VPR的電流IREF[i]。
另外，將對應於第一類比電位的電位儲存於記憶單元MC[i+1，j]。明確而言，從第一參考電位VPR減去第一類比電位Vx[i+1，j]而得到的電位VPR-Vx[i+1，j]藉由佈線WD[j]被輸入到記憶單元MC[i+1，j]。記憶單元MC[i+1，j]保持電位VPR-Vx[i+1，j]。記憶單元MC[i+1，j]生成對應於電位VPR-Vx[i+1，j]的電流I[i+1，j]。
另外，將第一參考電位VPR儲存於記憶單元MCR[i+1]。明確而言，第一參考電位VPR藉由佈線WDREF被輸入到記憶單元MCR[i+1]。記憶單元MCR[i+1]保持第一參考電位VPR。記憶單元MCR[i+1]生成對應於第一參考電位VPR的電流IREF[i+1]。
在上述工作中，將佈線RW[i]及佈線RW[i+1]設定為參考電位。例如，作為參考電位可以使用接地電位或低於接地電位的低位準電位VSS等。或者，當作為參考電位使用電位VSS與電位VDD之間的電位，不管第二類比電位Vw是正值還是負值，都可以使佈線RW的電位高於接地電位，所以容易生成信號，而可以對正值的類比資料和負值的類比資料進行乘法，所以是較佳的。
藉由上述工作，在與佈線BL[j]電連接的各記憶單元MC中生成的電流的總電流流過佈線BL[j]。明確而言，在圖1中，在記憶單元MC[i，j]中生成的電流I[i，j]與在記憶單元MC[i+1，j]中生成的電流I[i+1，j]的總電流I[j]流過佈線BL[j]。另外，藉由上述工作，在與佈線BLREF電連接的各記憶單元MCR中生成的電流的總電流流過佈線BLREF。明確而言，在圖1中，在記憶單元MCR[i]中生成的電流IREF[i]與在記憶單元MCR[i+1]中生成的電流IREF[i+1]的總電流IREF流過佈線BLREF。
接著，在將佈線RW[i]及佈線RW[i+1]的電位保持為參考電位的狀態下，在電路13或電路14中保持藉由第一類比電位的輸入獲得的電流I[j]和藉由第一參考電位的輸入獲得的電流IREF之差分的偏移電流Ioffset[j]。
明確而言，在電流I[j]大於電流IREF的情況下，電路13將電流Ioffset[j]供應到佈線BL[j]。換言之，流過電路13的電流ICM[j]相當於電流Ioffset[j]。該電流ICM[j]保持在電路13中。另外，在電流I[j]小於電流IREF的情況下，電路14將電流Ioffset[j]從佈線BL[j]灌入。換言之，流過電路14的電流ICP[j]相當於電流Ioffset[j]。該電流ICP[j]保持在電路14中。
接著，以對已保持在記憶單元MC[i，j]中的第一類比電位或對應於第一類比電位的電位加上第二類比電位或者對應於第二類比電位的電位的方式將第二類比電位或者對應於第二類比電位的電位儲存於記憶單元MC[i，j]。明確而言，藉由將佈線RW[i]的電位設定為對參考電位加上Vw[i]的電位，來將第二類比電位Vw[i]藉由佈線RW[i]輸入記憶單元MC[i，j]。記憶單元MC[i，j]保持電位VPR-Vx[i，j]+Vw[i]。另外，記憶單元MC[i，j]生成對應於電位VPR-Vx[i，j]+Vw[i]的電流I[i，j]。
另外，以對已保持在記憶單元MC[i+1，j]中的第一類比電位或對應於第一類比電位的電位加上第二類比電位或者對應於第二類比電位的電位的方式將第二類比電位或者對應於第二類比電位的電位儲存於記憶單元MC[i+1，j]。明確而言，藉由將佈線RW[i+1]的電位設定為對參考電位加上Vw[i+1]的電位，來將第二類比電位Vw[i+1]藉由佈線RW[i+1]輸入記憶單元MC[i+1，j]。記憶單元MC[i+1，j]保持電位VPR-Vx[i+1，j]+Vw[i+1]。 另外，記憶單元MC[i+1，j]生成對應於電位VPR-Vx[i+1，j]+Vw[i+1]的電流I[i+1，j]。
在作為將電位轉換為電流的元件使用在飽和區域中工作的電晶體Tr1的情況下，假設佈線RW[i]的電位為Vw[i]且佈線RW[i+1]的電位為Vw[i+1]，由於記憶單元MC[i，j]中的電晶體Tr1的汲極電流相當於電流I[i，j]，因此第二類比電流由以下公式1表示。注意，k為係數，Vth為電晶體Tr1的臨界電壓。
I[i，j]=k(Vw[i]-Vth+VPR-Vx[i，j])2 (公式1)
另外，記憶單元MCR[i]中的電晶體Tr1的汲極電流相當於電流IREF[i]，因此第二參考電流由以下公式2表示。
IREF[i]=k(Vw[i]-Vth+VPR)2 (公式2)
相當於流過記憶單元MC[i，j]的電流I[i，j]與流過記憶單元MC[i+1，j]的電流I[i+1，j]之和的電流I[j]為ΣiI[i，j]，相當於流過記憶單元MCR[i]的電流IREF[i]與流過記憶單元MCR[i+1]的電流IREF[i+1]之和的電流IREF為ΣiIREF[i]，相當於電流I[j]與電流IREF之差分的電流△I[j]由以下公式3表示。
△I[j]=IREF-I[j]=ΣiIREF[i]-ΣiI[i，j] (公式3)
根據公式1、公式2及公式3，可以藉由以下公式4得出電流△I[j]。
△I[j]=Σi{k(Vw[i]-Vth+VPR)2-k(Vw[i]-Vth+VPR-Vx[i，j])2}=2kΣi(Vw[i]．Vx[i，j])-2kΣi(Vth-VPR)．Vx[i，j]-kΣiVx[i，j]2 (公式4)
在公式4中，由2kΣi(Vw[i]．Vx[i，j])表示之項相當於第一類比電位Vx[i，j]及第二類比電位Vw[i]的積與第一類比電位Vx[i+1，j]及第二類比電 位Vw[i+1]的積之和。
另外，如果將電流Ioffset[j]定義為在佈線RW的電位是參考電位(亦即，第二類比電位Vw[i]及第二類比電位Vw[i+1]都是0)時的電流△I[j]，則根據公式4可以得出公式5。
Ioffset[j]=-2kΣi(Vth-VPR)．Vx[i，j]-kΣiVx[i，j]2 (公式5)
因此，根據公式3至公式5，相當於第一類比資料與第二類比資料之積和值的2kΣi(Vw[i]．Vx[i，j])可以由以下公式6表示。
2kΣi(Vw[i]．Vx[i，j])=IREF-I[j]-Ioffset[j] (公式6)
將流過記憶單元MC的電流之和稱為電流I[j]，將流過記憶單元MCR的電流之和稱為電流IREF，將流過電路13或電路14的電流稱為電流Ioffset[j]。此時，在佈線RW[i]的電位為Vw[i]且佈線RW[i+1]的電位為Vw[i+1]時從佈線BL[j]流出的電流Iout[j]由IREF-I[j]-Ioffset[j]表示。根據公式6可知，電流Iout[j]為2kΣi(Vw[i]．Vx[i，j])，相當於第一類比電位Vx[i，j]及第二類比電位Vw[i]的積與第一類比電位Vx[i+1，j]及第二類比電位Vw[i+1]的積之和。
電晶體Tr1較佳為在飽和區域中工作，但是即使電晶體Tr1的工作區域與理想的飽和區域不同，只要能夠以所希望的範圍內的精度獲得相當於第一類比電位Vx[i，j]及第二類比電位Vw[i]的積與第一類比電位Vx[i+1，j]及第二類比電位Vw[i+1]的積之和的電流，就可以視為電晶體Tr1在飽和區域中工作。
藉由本發明的一個實施方式，可以以不將類比資料轉換為數位資料的方式進行算術處理，因此可以減小半導體裝置的電路規模。另外，藉由本發明的一個實施方式，可以以不將類比資料轉換為數位資料的方式進行算術處理，因此可以抑制類比資料的算術處理所需要的時間。另外，藉由本發明的一個實施方式，可以同時實現類比資料的算術處理所需要的時間的縮短及半導體裝置的低功耗化。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式2
接著，參照圖2對記憶體電路11(MEM)及參考用記憶體電路12(RMEM)的具體結構實例進行說明。
圖2示出記憶體電路11(MEM)包括y行x列(x、y為自然數)的多個記憶單元MC，參考用記憶體電路12(RMEM)包括y行1列的多個記憶單元MCR的情況。
記憶體電路11與佈線RW、佈線WW、佈線WD、佈線VR及佈線BL電連接。在圖2中，佈線RW[1]至佈線RW[y]分別與各行的記憶單元MC電連接，佈線WW[1]至佈線WW[y]分別與各行的記憶單元MC電連接，佈線WD[1]至佈線WD[x]分別與各列的記憶單元MC電連接，佈線BL[1]至佈線BL[x]分別與各列的記憶單元MC電連接。另外，在圖2中，佈線VR[1]至佈線VR[x]分別與各列的記憶單元MC電連接。佈線VR[1]至佈線VR[x]可以彼此電連接。
參考用記憶體電路12與佈線RW、佈線WW、佈線WDREF、佈線VRREF、及佈線BLREF電連接。在圖2中，佈線RW[1]至佈線RW[y]分別與各行的記憶單元MCR電連接，佈線WW[1]至佈線WW[y]分別與各行的記憶單元MCR電連接，佈線WDREF與一列的記憶單元MCR電連接，佈線BLREF與一列的記憶單元MCR電連接，佈線VRREF與一列的記憶單元MCR電連接。佈線VRREF也可以與佈線VR[1]至佈線VR[x]電連接。
接著，作為一個例子，圖3示出圖2所示的多個記憶單元MC中的任意的2行2列的記憶單元MC及圖2所示的多個記憶單元MCR中的任意的2行1列的記憶單元MCR的具體電路結構及連接關係。
明確而言，在圖3中，示出第i行第j列的記憶單元MC[i，j]、第i+1行第j列的記憶單元MC[i+1，j]、第i行第j+1列的記憶單元MC[i，j+1] 及第i+1行第j+1列的記憶單元MC[i+1，j+1]。另外，明確而言，圖3示出第i行的記憶單元MCR[i]及第i+1行的記憶單元MCR[i+1]。i為1至y的任意數，j為1至x的任意數。
第i行的記憶單元MC[i，j]、記憶單元MC[i，j+1]、記憶單元MCR[i]與佈線RW[i]及佈線WW[i]電連接。另外，第i+1行的記憶單元MC[i+1，j]、記憶單元MC[i+1，j+1]及記憶單元MCR[i+1]與佈線RW[i+1]及佈線WW[i+1]電連接。
第j列的記憶單元MC[i，j]及記憶單元MC[i+1，j]與佈線WD[j]、佈線VR[j]及佈線BL[j]電連接。另外，第j+1列的記憶單元MC[i，j+1]及記憶單元MC[i+1，j+1]與佈線WD[j+1]、佈線VR[j+1]及佈線BL[j+1]電連接。另外，第i行的記憶單元MCR[i]及第i+1行的記憶單元MCR[i+1]與佈線WDREF、佈線VRREF及佈線BLREF電連接。
記憶單元MC的每一個及記憶單元MCR的每一個包括電晶體Tr1、電晶體Tr2及電容元件C1。電晶體Tr2具有控制對記憶單元MC或記憶單元MCR輸入第一類比電位的功能。電晶體Tr1具有根據被輸入到閘極的電位生成類比電流的功能。電容元件C1具有對保持在記憶單元MC或記憶單元MCR中的第一類比電位或對應於第一類比電位的電位加上第二類比電位或對應於第二類比電位的電位的功能。
明確而言，在圖3所示的記憶單元MC中，電晶體Tr2的閘極與佈線WW電連接，源極和汲極中的一個與佈線WD電連接，源極和汲極中的另一個與電晶體Tr1的閘極電連接。另外，電晶體Tr1的源極和汲極中的一個與佈線VR電連接，源極和汲極中的另一個與佈線BL電連接。電容元件C1的第一電極與佈線RW電連接，第二電極與電晶體Tr1的閘極電連接。
另外，在圖3所示的記憶單元MCR中，電晶體Tr2的閘極與佈線WW電連接，源極和汲極中的一個與佈線WDREF電連接，源極和汲極中的另一個與電晶體Tr1的閘極電連接。另外，電晶體Tr1的源極和汲極中的一個與佈線VRREF電連接，源極和汲極中的另一個與佈線BLREF電連接。電容元件C1的第一電極與佈線RW電連接，第二電極與電晶體Tr1的閘極電 連接。
在記憶單元MC中，將電晶體Tr1的閘極稱為節點N。在記憶單元MC中，第一類比電位或對應於第一類比電位的電位藉由電晶體Tr2被輸入到節點N，接著，在電晶體Tr2處於關閉狀態時節點N處於浮動狀態，節點N保持第一類比電位或對應於第一類比電位的電位。另外，在記憶單元MC中，當節點N處於浮動狀態時，被輸入到電容元件C1的第一電極的第二類比電位或對應於第二類比電位的電位被供應到節點N。藉由上述工作，節點N的電位變為對第一類比電位或對應於第一類比電位的電位加上第二類比電位或對應於第二類比電位的電位的電位。
注意，電容元件C1的第一電極的電位藉由電容元件C1供應到節點N，因此，實際上第一電極的電位的變化量不直接反映到節點N的電位的變化量。明確而言，藉由根據電容元件C1的電容值、電晶體Tr1的閘極電容的電容值及寄生電容的電容值確定為唯一值的耦合係數乘以第一電極的電位的變化量，可以正確地算出節點N的電位的變化量。以下，為了容易理解，對第一電極的電位的變化量大致反映到節點N的電位的變化量的情況進行說明。
電晶體Tr1的汲極電流取決於節點N的電位。因此，當電晶體Tr2處於關閉狀態時節點N的電位被保持，此時電晶體Tr1的汲極電流的值也被保持。第一類比電位及第二類比電位反映到上述汲極電流。
在記憶單元MCR中，將電晶體Tr1的閘極稱為節點NREF。在記憶單元MCR中，第一參考電位或對應於第一參考電位的電位藉由電晶體Tr2被輸入到節點NREF，接著，在電晶體Tr2處於關閉狀態時節點NREF處於浮動狀態，節點NREF保持第一參考電位或對應於第一參考電位的電位。另外，在記憶單元MCR中，當節點NREF處於浮動狀態時，被輸入到電容元件C1的第一電極的第二類比電位或對應於第二類比電位的電位被供應到節點NREF。藉由上述工作，節點NREF的電位變為對第一參考電位或對應於第一參考電位的電位加上第二類比電位或對應於第二類比電位的電位的電位。
電晶體Tr1的汲極電流取決於節點NREF的電位。因此，當電晶體Tr2處於關閉狀態時節點NREF的電位被保持，此時電晶體Tr1的汲極電流的值也被保持。第一參考電位及第二類比電位反映到上述汲極電流。
將流過記憶單元MC[i，j]的電晶體Tr1的汲極電流稱為電流I[i，j]，將流過記憶單元MC[i+1，j]的電晶體Tr1的汲極電流稱為電流I[i+1，j]。此時，從佈線BL[j]供應到記憶單元MC[i，j]及記憶單元MC[i+1，j]的電流之和為電流I[j]。另外，將流過記憶單元MC[i，j+1]的電晶體Tr1的汲極電流稱為電流I[i，j+1]，將流過記憶單元MC[i+1，j+1]的電晶體Tr1的汲極電流稱為電流I[i+1，j+1]。此時，從佈線BL[j+1]供應到記憶單元MC[i，j+1]及記憶單元MC[i+1，j+1]的電流之和為電流I[j+1]。另外，將流過記憶單元MCR[i]的電晶體Tr1的汲極電流稱為電流IREF[i]，將流過記憶單元MCR[i+1]的電晶體Tr1的汲極電流稱為電流IREF[i+1]。此時，從佈線BLREF供應到記憶單元MCR[i]及記憶單元MCR[i+1]的電流之和為電流IREF。
接著，參照圖4對電路13、電路14及電流源電路15(CREF)的具體結構實例進行說明。
圖4示出對應於圖3所示的記憶單元MC及記憶單元MCR的電路13、電路14、電流源電路15的結構實例。明確而言，圖4所示的電路13包括對應於第j列的記憶單元MC的電路13[j]及對應於第j+1列的記憶單元MC的電路13[j+1]。另外，圖4所示的電路14包括對應於第j列的記憶單元MC的電路14[j]及對應於第j+1列的記憶單元MC的電路14[j+1]。
電路13[j]及電路14[j]與佈線BL[j]電連接。另外，電路13[j+1]及電路14[j+1]與佈線BL[j+1]電連接。
電流源電路15與佈線BL[j]、佈線BL[j+1]及佈線BLREF電連接。電流源電路15具有將電流IREF供應到佈線BLREF的功能及將與電流IREF相同的電流或對應於電流IREF的電流供應到佈線BL[j]及佈線BL[j+1]的每一個的功能。
明確而言，電路13[j]及電路13[j+1]的每一個包括電晶體Tr7至Tr9及 電容元件C3。當設定偏移電流時，電路13[j]的電晶體Tr7在電流I[j]大於電流IREF的情況下生成相當於電流I[j]與電流IREF的差分的電流ICM[j]。另外，電路13[j+1]的電晶體Tr7在電流I[j+1]大於電流IREF的情況下生成相當於電流I[j+1]與電流IREF的差分的電流ICM[j+1]。電流ICM[j]及電流ICM[j+1]從電路13[j]及電路13[j+1]被供應到佈線BL[j]及佈線BL[j+1]。
在電路13[j]及電路13[j+1]中，電晶體Tr7的源極和汲極中的一個與對應的佈線BL電連接，源極和汲極中的另一個與被供應指定電位的佈線電連接。電晶體Tr8的源極和汲極中的一個與佈線BL電連接，源極和汲極中的另一個與電晶體Tr7的閘極電連接。電晶體Tr9的源極和汲極中的一個與電晶體Tr7的閘極電連接，源極和汲極中的另一個與被供應指定電位的佈線電連接。電容元件C3的第一電極與電晶體Tr7的閘極電連接，第二電極與被供應指定電位的佈線電連接。
電晶體Tr8的閘極與佈線OSM電連接，電晶體Tr9的閘極與佈線ORM電連接。
圖4例示出電晶體Tr7為p通道電晶體且電晶體Tr8及Tr9為n通道電晶體的情況。
另外，電路14[j]及電路14[j+1]的每一個包括電晶體Tr4至Tr6及電容元件C2。當設定偏移電流時，電路14[j]的電晶體Tr4在電流I[j]小於電流IREF的情況下生成相當於電流IREF與電流I[j]的差分的電流ICP[j]。另外，電路14[j+1]的電晶體Tr4在電流I[j+1]小於電流IREF的情況下生成相當於電流IREF與電流I[j+1]的差分的電流ICP[j+1]。電流ICP[j]及電流ICP[j+1]從佈線BL[j]及佈線BL[j+1]被灌入到電路14[j]及電路14[j+1]。
電流ICM[j]及電流ICP[j]相當於電流Ioffset[j]。另外，電流ICM[j+1]及電流ICP[j+1]相當於電流Ioffset[j+1]。
在電路14[j]及電路14[j+1]中，電晶體Tr4的源極和汲極中的一個與對應的佈線BL電連接，源極和汲極中的另一個與被供應指定電位的佈線電連接。電晶體Tr5的源極和汲極中的一個與佈線BL電連接，源極和汲極中的 另一個與電晶體Tr4的閘極電連接。電晶體Tr6的源極和汲極中的一個與電晶體Tr4的閘極電連接，源極和汲極中的另一個與被供應指定電位的佈線電連接。電容元件C2的第一電極與電晶體Tr4的閘極電連接，第二電極與被供應指定電位的佈線電連接。
電晶體Tr5的閘極與佈線OSP電連接，電晶體Tr6的閘極與佈線ORP電連接。
圖4例示出電晶體Tr4至Tr6為n通道電晶體的情況。
電流源電路15包括對應於佈線BL的電晶體Tr10及對應於佈線BLREF的電晶體Tr11。明確而言，圖4所示的電流源電路15例示出作為電晶體Tr10使用對應於佈線BL[j]的電晶體Tr10[j]及對應於佈線BL[j+1]的電晶體Tr10[j+1]的情況。
電晶體Tr10的閘極與電晶體Tr11的閘極電連接。另外，電晶體Tr10的源極和汲極中的一個與對應的佈線BL電連接，源極和汲極中的另一個與被供應指定電位的佈線電連接。電晶體Tr11的源極和汲極中的一個與佈線BLREF電連接，源極和汲極中的另一個與被供應指定電位的佈線電連接。
電晶體Tr10及電晶體Tr11具有相同的極性。圖4例示出電晶體Tr10及電晶體Tr11都是p通道電晶體的情況。
電晶體Tr11的汲極電流相當於電流IREF。由於電晶體Tr10及電晶體Tr11起電流鏡電路的作用，因此電晶體Tr10的汲極電流具有大致與電晶體Tr11的汲極電流相同的值或者對應於電晶體Tr11的汲極電流的值。
另外，也可以在圖4所示的電路13[j]與電路14[j]之間設置開關。另外，也可以在電路13[j+1]與電路14[j+1]之間設置開關。或者，也可以在電流源電路15中的電晶體Tr11與參考用記憶體電路12之間設置開關。
圖6示出電路13[j]、電路14[j]、控制電路13[j]與電路14[j]的電連接的開關SW[j]及電流源電路15的連接關係的例子。圖6還示出電路13[j+1]、 電路14[j+1]、控制電路13[j+1]與電路14[j+1]的電連接的開關SW[j+1]及電流源電路15的連接關係的例子。
明確而言，開關SW[j]具有控制電路13[j]的電晶體Tr7的源極和汲極中的一個與電路14[j]的電晶體Tr4的源極和汲極中的一個之間的電連接的功能。另外，開關SW[j+1]具有控制電路13[j+1]的電晶體Tr7的源極和汲極中的一個與電路14[j+1]的電晶體Tr4的源極和汲極中的一個之間的電連接的功能。
藉由設置開關SW[j]，可以防止在將第一類比電位寫入記憶單元MC時電流流過電流源電路15或電路13[j]與電路14[j]或記憶體電路11之間。藉由設置開關SW[j+1]，可以防止在將第一類比電位寫入記憶單元MC時電流流過電流源電路15或電路13[j+1]與電路14[j+1]或記憶體電路11之間。
接著，參照圖3至圖5對本發明的一個實施方式的半導體裝置10的具體工作實例進行說明。
圖5相當於圖3所示的記憶單元MC及記憶單元MCR、圖4所示的電路13、電路14及電流源電路15的工作時序圖的例子。在圖5中，在時刻T01至時刻T04，將第一類比資料儲存於記憶單元MC及記憶單元MCR。在時刻T05至時刻T10，設定電路13及電路14所流動的偏移電流Ioffset的電流值。在時刻T11至時刻T16，取得對應於第一類比資料與第二類比資料之積和值的資料。
對佈線VR[j]及佈線VR[j+1]供應低位準電位。另外，對與電路13電連接的具有指定電位的所有的佈線供應高位準電位VDD。另外，對與電路14電連接的具有指定電位的所有的佈線供應低位準電位VSS。另外，對與電流源電路15電連接的具有指定電位的所有的佈線供應高位準電位VDD。
電晶體Tr1、Tr4、Tr7、Tr10[j]、Tr10[j+1]及Tr11在飽和區域中工作。
首先，在時刻T01至時刻T02，對佈線WW[i]供應高位準電位，對佈線WW[i+1]供應低位準電位。藉由上述工作，圖3所示的記憶單元MC[i， j]、記憶單元MC[i，j+1]、記憶單元MCR[i]中的電晶體Tr2成為導通狀態。另外，記憶單元MC[i+1，j]、記憶單元MC[i+1，j+1]及記憶單元MCR[i+1]中的電晶體Tr2維持關閉狀態。
另外，在時刻T01至時刻T02，對圖3所示的佈線WD[j]及佈線WD[j+1]供應從第一參考電位VPR減去第一類比電位而得到的電位。明確而言，對佈線WD[j]供應電位VPR-Vx[i，j]，對佈線WD[j+1]供應電位VPR-Vx[i，j+1]。另外，對佈線WDREF供應第一參考電位VPR，對佈線RW[i]及佈線RW[i+1]作為參考電位供應電位VSS與電位VDD之間的電位，例如電位(VDD+VSS)/2。
因此，電位VPR-Vx[i，j]藉由電晶體Tr2被供應到圖3所示的記憶單元MC[i，j]的節點N[i，j]，電位VPR-Vx[i，j+1]藉由電晶體Tr2被供應到記憶單元MC[i，j+1]的節點N[i，j+1]，第一參考電位VPR藉由電晶體Tr2被供應到記憶單元MCR[i]的節點NREF[i]。
在時刻T02結束時，供應到圖3所示的佈線WW[i]的電位從高位準變為低位準，在記憶單元MC[i，j]、記憶單元MC[i，j+1]及記憶單元MCR[i]中電晶體Tr2成為關閉狀態。藉由上述工作，節點N[i，j]保持電位VPR-Vx[i，j]，節點N[i，j+1]保持電位VPR-Vx[i，j+1]，節點NREF[i]保持第一參考電位VPR。
接著，在時刻T03至時刻T04，圖3所示的佈線WW[i]的電位維持低位準，對佈線WW[i+1]供應高位準電位。藉由上述工作，圖3所示的記憶單元MC[i+1，j]、記憶單元MC[i+1，j+1]、記憶單元MCR[i+1]中的電晶體Tr2成為導通狀態。另外，記憶單元MC[i，j]、記憶單元MC[i，j+1]及記憶單元MCR[i]中的電晶體Tr2維持關閉狀態。
另外，在時刻T03至時刻T04，對圖3所示的佈線WD[j]及佈線WD[j+1]供應從第一參考電位VPR減去第一類比電位而得到的電位。明確而言，對佈線WD[j]供應電位VPR-Vx[i+1，j]，對佈線WD[j+1]供應電位VPR-Vx[i+1，j+1]。另外，對佈線WDREF供應第一參考電位VPR，對佈線RW[i]及佈線RW[i+1]作為參考電位供應電位VSS與電位VDD之間的電 位，例如電位(VDD+VSS)/2。
因此，電位VPR-Vx[i+1，j]藉由電晶體Tr2被供應到圖3所示的記憶單元MC[i+1，j]的節點N[i+1，j]，電位VPR-Vx[i+1，j+1]藉由電晶體Tr2被供應到記憶單元MC[i+1，j+1]的節點N[i+1，j+1]，第一參考電位VPR藉由電晶體Tr2被供應到記憶單元MCR[i+1]的節點NREF[i+1]。
在時刻T04結束時，供應到圖3所示的佈線WW[i+1]的電位從高位準變為低位準，在記憶單元MC[i+1，j]、記憶單元MC[i+1，j+1]及記憶單元MCR[i+1]中電晶體Tr2成為關閉狀態。藉由上述工作，節點N[i+1，j]保持電位VPR-Vx[i+1，j]，節點N[i+1，j+1]保持電位VPR-Vx[i+1，j+1]，節點NREF[i+1]保持第一參考電位VPR。
接著，在時刻T05至時刻T06，對圖4所示的佈線ORP及佈線ORM供應高位準電位。在圖4所示的電路13[j]及電路13[j+1]中，在佈線ORM被供應高位準電位時，電晶體Tr9成為導通狀態，電晶體Tr7的閘極被供應電位VDD而被重設。在圖4所示的電路14[j]及電路14[j+1]中，在佈線ORP被供應高位準電位時，電晶體Tr6成為導通狀態，電晶體Tr4的閘極被供應電位VSS而被重設。
在時刻T06結束時，供應到圖4所示的佈線ORP及佈線ORM的電位從高位準變為低位準，電路13[j]及電路13[j+1]的電晶體Tr9成為關閉狀態，電路14[j]及電路14[j+1]的電晶體Tr6成為關閉狀態。藉由上述工作，電路13[j]及電路13[j+1]的電晶體Tr7的閘極保持電位VDD，電路14[j]及電路14[j+1]的電晶體Tr4的閘極保持電位VSS。
接著，在時刻T07至時刻T08，對圖4所示的佈線OSP供應高位準電位。另外，對圖3所示的佈線RW[i]及佈線RW[i+1]作為參考電位供應電位VSS與電位VDD之間的電位，例如電位(VDD+VSS)/2。當對佈線OSP供應高位準電位時，電路14[j]及電路14[j+1]的電晶體Tr5成為導通狀態。
在流過佈線BL[j]的電流I[j]小於流過佈線BLREF的電流IREF，亦即，電流△I[j]為正值的情況下，這意味著圖3所示的記憶單元MC[i，j]的電晶 體Tr1能夠灌入的電流及記憶單元MC[i+1，j]的電晶體Tr1能夠灌入的電流之和小於電晶體Tr10[j]的汲極電流。因此，在電流△I[j]為正值的情況下，在電路14[j]的電晶體Tr5成為導通狀態時，電晶體Tr10[j]的汲極電流的一部分流入電晶體Tr4的閘極，使電晶體Tr4的閘極電位開始上升。當電晶體Tr4的汲極電流上升至大致等於電流△I[j]的值時，電晶體Tr4的閘極電位收斂到指定值。此時的電晶體Tr4的閘極電位相當於電晶體Tr4的汲極電流為電流△I[j](亦即電流Ioffset[j](=ICP[j]))時的電位。換言之，電路14[j]的電晶體Tr4被設為能夠流動電流ICP[j]的電流源的狀態。
同樣地，在流過佈線BL[j+1]的電流I[j+1]小於流過佈線BLREF的電流IREF，亦即，電流△I[j+1]為正值的情況下，在電路14[j+1]的電晶體Tr5成為導通狀態時，電晶體Tr10[j+1]的汲極電流的一部分流入電晶體Tr4的閘極，使電晶體Tr4的閘極電位開始上升。當電晶體Tr4的汲極電流上升至大致等於電流△I[j+1]的值時，電晶體Tr4的閘極電位收斂到指定值。此時的電晶體Tr4的閘極電位相當於電晶體Tr4的汲極電流為電流△I[j+1](亦即電流Ioffset[j+1](=ICP[j+1]))時的電位。換言之，電路14[j+1]的電晶體Tr4被設為能夠流動電流ICP[j+1]的電流源的狀態。
在時刻T08結束時，供應到圖4所示的佈線OSP的電位從高位準變為低位準，電路14[j]及電路14[j+1]的電晶體Tr5成為關閉狀態。藉由上述工作，保持電晶體Tr4的閘極電位。因此，電路14[j]維持被設為能夠流動電流ICP[j]的電流源的狀態，電路14[j+1]維持被設為能夠流動電流ICP[j+1]的電流源的狀態。
接著，在時刻T09至時刻T10，對圖4所示的佈線OSM供應高位準電位。另外，對圖3所示的佈線RW[i]及佈線RW[i+1]作為參考電位供應電位VSS與電位VDD之間的電位，例如電位(VDD+VSS)/2。當對佈線OSM供應高位準電位時，電路13[j]及電路13[j+1]的電晶體Tr8成為導通狀態。
在流過佈線BL[j]的電流I[j]大於流過佈線BLREF的電流IREF，亦即，電流△I[j]為負值的情況下，這意味著圖3所示的記憶單元MC[i，j]的電晶體Tr1能夠灌入的電流及記憶單元MC[i+1，j]的電晶體Tr1能夠灌入的電流之和大於電晶體Tr10[j]的汲極電流。因此，在電流△I[j]為負值的情況下， 在電路13[j]的電晶體Tr8成為導通狀態時，電流從電晶體Tr7的閘極流出到佈線BL[j]，使電晶體Tr7的閘極電位開始下降。當電晶體Tr7的汲極電流下降至大致等於電流△I[j]的值時，電晶體Tr7的閘極電位收斂到指定值。此時的電晶體Tr7的閘極電位相當於電晶體Tr7的汲極電流為電流△I[j](亦即電流Ioffset[j](=ICM[j]))時的電位。換言之，電路13[j]的電晶體Tr7被設為能夠流動電流ICM[j]的電流源的狀態。
同樣地，在流過佈線BL[j+1]的電流I[j+1]大於流過佈線BLREF的電流IREF，亦即，電流△I[j+1]為負值的情況下，在電路13[j+1]的電晶體Tr8成為導通狀態時，電流從電晶體Tr7的閘極流出到佈線BL[j+1]，使電晶體Tr7的閘極電位開始下降。當電晶體Tr7的汲極電流下降至大致等於電流△I[j+1]的絕對值的值時，電晶體Tr7的閘極電位收斂到指定值。此時的電晶體Tr7的閘極電位相當於電晶體Tr7的汲極電流值與電流△I[j+1](亦即電流Ioffset[j+1](=ICM[j+1]))的絕對值相同時的電位。換言之，電路13[j+1]的電晶體Tr7被設為能夠流動電流ICM[j+1]的電流源的狀態。
在時刻T10結束時，供應到圖4所示的佈線OSM的電位從高位準變為低位準，電路13[j]及電路13[j+1]的電晶體Tr8成為關閉狀態。藉由上述工作，保持電晶體Tr7的閘極電位。因此，電路13[j]維持被設為能夠流動電流ICM[j]的電流源的狀態，電路13[j+1]維持被設為能夠流動電流ICM[j+1]的電流源的狀態。
在電路14[j]及電路14[j+1]中，電晶體Tr4具有灌入電流的功能。因此，在時刻T07至時刻T08，在流過佈線BL[j]的電流I[j]大於流過佈線BLREF的電流IREF，亦即電流△I[j]為負值的情況下，或者，在流過佈線BL[j+1]的電流I[j+1]大於流過佈線BLREF的電流IREF，亦即電流△I[j+1]為負值的情況下，可能不容易從電路14[j]或電路14[j+1]對佈線BL[j]或佈線BL[j+1]充分地供應電流。在此情況下，由於調整流過佈線BL[j]或佈線BL[j+1]的電流與流過佈線BLREF的電流的平衡，因此記憶單元MC的電晶體Tr1、電路14[j]或電路14[j+1]的電晶體Tr4及電晶體Tr10[j]或Tr10[j+1]則有可能不容易在飽和區域中工作。
為了在時刻T07至時刻T08在電流△I[j]為負值的情況下也確保電晶體 Tr1、Tr4、Tr10[j]或Tr10[j+1]在飽和區域中工作，也可以在時刻T05至時刻T06中將電晶體Tr7的閘極電位設定為能夠獲得指定的汲極電流的位準，而不將電晶體Tr7的閘極重設到電位VDD。藉由採用上述結構，除了電晶體Tr10[j]或Tr10[j+1]的汲極電流以外，還可以從電晶體Tr7供應電流，因此，可以由電晶體Tr4在一定程度上灌入相當於電晶體Tr1不能灌入的部分的電流，因此可以確保電晶體Tr1、Tr4、Tr10[j]或Tr10[j+1]在飽和區域工作。
在時刻T09至時刻T10，在流過佈線BL[j]的電流I[j]小於流過佈線BLREF的電流IREF，亦即電流△I[j]為正值的情況下，由於在時刻T07至時刻T08，電路14[j]已被設為能夠流動電流ICP[j]的電流源，因此電路13[j]的電晶體Tr7的閘極電位大致保持電位VDD。同樣地，在流過佈線BL[j+1]的電流I[j+1]小於流過佈線BLREF的電流IREF，亦即電流△I[j+1]為正值的情況下，由於在時刻T07至時刻T08，電路14[j+1]已被設為能夠流動電流ICP[j+1]的電流源，因此電路13[j+1]的電晶體Tr7的閘極電位大致保持電位VDD。
接著，在時刻T11至時刻T12，對圖3所示的佈線RW[i]供應第二類比電位Vw[i]。另外，繼續對佈線RW[i+1]作為參考電位供應電位VSS與電位VDD之間的電位，例如電位(VDD+VSS)/2。明確而言，佈線RW[i]的電位為對作為參考電位的電位VSS與電位VDD之間的電位(例如，電位(VDD+VSS)/2)加上電位差Vw[i]的電位，但是，下面，為了容易理解，假設佈線RW[i]的電位為第二類比電位Vw[i]。
當佈線RW[i]成為第二類比電位Vw[i]時，假設電容元件C1的第一電極的電位的變化量大致反映到節點N的電位的變化量，圖3所示的記憶單元MC[i，j]的節點N的電位變為VPR-Vx[i，j]+Vw[i]，記憶單元MC[i，j+1]的節點N的電位變為VPR-Vx[i，j+1]+Vw[i]。根據上述公式6可知對應於記憶單元MC[i，j]的第一類比資料及第二類比資料之積和值反映到從電流△I[j]減去電流Ioffset[j]的電流，亦即從佈線BL[j]流出的電流Iout[j]。另外，可知對應於記憶單元MC[i，j+1]的第一類比資料及第二類比資料之積和值反映到從電流△I[j+1]減去電流Ioffset[j+1]的電流，亦即從佈線BL[j+1]流出的電流Iout[j+1]。
在時刻T12結束時，再次對佈線RW[i]供應作為參考電位的電位VSS與電位VDD之間的電位，例如電位(VDD+VSS)/2。
接著，在時刻T13至時刻T14，對圖3所示的佈線RW[i+1]供應第二類比電位Vw[i+1]。另外，繼續對佈線RW[i]作為參考電位供應電位VSS與電位VDD之間的電位，例如電位(VDD+VSS)/2。明確而言，佈線RW[i+1]的電位為對作為參考電位的電位VSS與電位VDD之間的電位(例如，電位(VDD+VSS)/2)加上電位差Vw[i+1]的電位，但是，下面，為了容易理解，假設佈線RW[i+1]的電位為第二類比電位Vw[i+1]。
當佈線RW[i+1]成為第二類比電位Vw[i+1]時，假設電容元件C1的第一電極的電位的變化量大致反映到節點N的電位的變化量，圖3所示的記憶單元MC[i+1，j]的節點N的電位變為VPR-Vx[i+1，j]+Vw[i+1]，記憶單元MC[i+1，j+1]的節點N的電位變為VPR-Vx[i+1，j+1]+Vw[i+1]。根據上述公式6可知對應於記憶單元MC[i+1，j]的第一類比資料及第二類比資料之積和值反映到從電流△I[j]減去電流Ioffset[j]的電流，亦即電流Iout[j]。另外，可知對應於記憶單元MC[i+1，j+1]的第一類比資料及第二類比資料之積和值反映到從電流△I[j+1]減去電流Ioffset[j+1]的電流，亦即電流Iout[j+1]。
在時刻T14結束時，再次對佈線RW[i+1]供應作為參考電位的電位VSS與電位VDD之間的電位，例如電位(VDD+VSS)/2。
接著，在時刻T15至時刻T16，對圖3所示的佈線RW[i]供應第二類比電位Vw[i]，對佈線RW[i+1]供應第二類比電位Vw[i+1]。明確而言，佈線RW[i]的電位為對作為參考電位的電位VSS與電位VDD之間的電位，(例如，電位(VDD+VSS)/2)加上電位差Vw[i]的電位，佈線RW[i+1]的電位為對作為參考電位的電位VSS與電位VDD之間的電位(例如，電位(VDD+VSS)/2)加上電位差Vw[i+1]的電位，但是，下面，為了容易理解，假設佈線RW[i]的電位為第二類比電位Vw[i]，佈線RW[i+1]的電位為第二類比電位Vw[i+1]。
當佈線RW[i]成為第二類比電位Vw[i]時，假設電容元件C1的第一電極的電位的變化量大致反映到節點N的電位的變化量，圖3所示的記憶單元MC[i，j]的節點N的電位變為VPR-Vx[i，j]+Vw[i]，記憶單元MC[i，j+1]的節點N的電位變為VPR-Vx[i，j+1]+Vw[i]。當佈線RW[i+1]成為第二類比電位Vw[i+1]時，假設電容元件C1的第一電極的電位的變化量大致反映到節點N的電位的變化量，圖3所示的記憶單元MC[i+1，j]的節點N的電位變為VPR-Vx[i+1，j]+Vw[i+1]，記憶單元MC[i+1，j+1]的節點N的電位變為VPR-Vx[i+1，j+1]+Vw[i+1]。
根據上述公式6可知對應於記憶單元MC[i，j]及記憶單元MC[i+1，j]的第一類比資料及第二類比資料之積和值反映到從電流△I[j]減去電流Ioffset[j]的電流，亦即電流Iout[j]。另外，可知對應於記憶單元MC[i，j+1]及記憶單元MC[i+1，j+1]的第一類比資料及第二類比資料之積和值反映到從電流△I[j+1]減去電流Ioffset[j+1]的電流，亦即電流Iout[j+1]。
在時刻T16結束時，再次對佈線RW[i]及佈線RW[i+1]供應作為參考電位的電位VSS與電位VDD之間的電位，例如電位(VDD+VSS)/2。
藉由上述結構，可以以較小的電路規模執行積和運算。另外，藉由上述結構，可以高速執行積和運算。另外，藉由上述結構，可以以低功耗執行積和運算。
注意，作為電晶體Tr2、Tr5、Tr6、Tr8或Tr9較佳為使用關態電流極低的電晶體。藉由作為電晶體Tr2使用關態電流極低的電晶體，可以長時間保持節點N的電位。另外，藉由作為電晶體Tr5及Tr6使用關態電流極低的電晶體，可以長時間保持電晶體Tr4的閘極電位。另外，藉由作為電晶體Tr8及Tr9使用關態電流極低的電晶體，可以長時間保持電晶體Tr7的閘極電位。
為了減少電晶體的關態電流，例如使用能隙大的半導體形成通道形成區即可。半導體的能隙較佳為2.5eV以上、2.7eV以上或3eV以上。作為上述半導體材料可以舉出氧化物半導體。例如，作為電晶體Tr2、Tr5、Tr6、Tr8或Tr9可以使用其通道形成區包含氧化物半導體的電晶體(以下稱為 OS電晶體)。在源極-汲極間電壓為10V，室溫(25℃左右)的狀態下，以通道寬度標準化的OS電晶體的洩漏電流可以為10×10-21A/μm(10zA/μm)以下。應用於Tr2、Tr5、Tr6、Tr8或Tr9的OS電晶體的洩漏電流在室溫(25℃左右)下較佳為1×10-18A以下、1×10-21A以下或1×10-24A以下。或者，洩漏電流在85℃下較佳為1×10-15A以下、1×10-18A以下或1×10-21A以下。
氧化物半導體是能隙大，電子不容易被激發，電洞的有效質量大的半導體。因此，OS電晶體與使用矽等的一般的電晶體相比有時不容易發生突崩潰(avalanche breakdown)等。藉由抑制起因於突崩潰的熱載子劣化等，OS電晶體具有高汲極耐壓，由此能夠以高汲極電壓驅動。
電晶體的通道形成區所包含的氧化物半導體較佳為含有銦(In)及鋅(Zn)中的至少一個的氧化物半導體。作為該氧化物半導體，典型為In氧化物、Zn氧化物、In-Zn氧化物、In-M-Zn氧化物(元素M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)。藉由減少成為電子施體(施體)的氫等雜質且減少氧空位，可以使氧化物半導體成為i型半導體(本質半導體)或無限趨近於i型半導體。可以將該氧化物半導體稱為被高度純化了的氧化物半導體。
通道形成區較佳為由載子密度低的氧化物半導體形成。氧化物半導體的載子密度例如較佳為低於8 1011/cm3且為1 10-9/cm3以上。載子密度較佳為低於1 1011/cm3，更佳為低於1 1010/cm3。
另外，因為在高純度本質或實質上高純度本質的氧化物半導體中，載子發生源少，所以可以降低載子密度。另外，高純度本質或實質上高純度本質的氧化物的缺陷態密度低，所以有時其陷阱態密度也低。另外，被氧化物半導體的陷阱態俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成通道區的電晶體的電特性不穩定。
因此，為了使OS電晶體的電特性穩定，降低通道形成區中的雜質濃度是有效的。另外，為了降低通道形成區中的雜質濃度，較佳為還降低靠近通道形成區的區域中的雜質濃度。作為氧化物半導體的雜質有氫、氮、碳、 矽、鹼金屬、鹼土金屬等。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式3
接著，對具有將流過佈線BL的類比電流轉換為類比電壓的功能的電流電壓轉換電路18的結構進行說明。
圖7示出電流電壓轉換電路18的結構實例。電流電壓轉換電路18包括對應於各佈線BL的開關SWout、放大器19及電阻元件20。
明確而言，在圖7中，佈線BL[j]藉由開關SWout[j]與放大器19[j]的反相輸入端子(-)電連接。放大器19[j]的非反相輸入端子(+)與被供應指定電位的佈線電連接。電阻元件20[j]的一個端子與反相輸入端子(-)電連接，另一個端子與放大器19[j]的輸出端子OUT[j]電連接。對應於類比電流Iout[j]的類比電壓從放大器19[j]的輸出端子OUT[j]輸出。
佈線BL[j+1]、開關SWout[j+1]、放大器19[j+1]、電阻元件20[j+1]的連接關係也與佈線BL[j]、開關SWout[j]、放大器19[j]、電阻元件20[j]的連接關係同樣。
實施方式4
接著，對具有對佈線WD供應第一類比電位的功能的驅動電路及對佈線RW供應第二類比電位的功能的驅動電路的結構實例進行說明。
圖8所示的驅動電路21(DR)包括解碼器22(DEC)、取樣電路23(SAM)及類比緩衝器24(BUF)。
解碼器22具有根據記憶單元MC的位址資料選擇佈線WD或佈線RW的功能。
取樣電路23具有對被選擇的記憶單元MC的類比資料進行取樣的功能。明確而言，取樣電路23具有在驅動電路21(DR)具有對佈線WD供應第一類比電位的功能的情況下取得且保持對應於被選擇的記憶單元MC的第一類比電位的功能。另外，還具有在驅動電路21(DR)具有對佈線RW供應第二類比電位的功能的情況下取得且保持對應於被選擇的記憶單元MC的第二類比電位的功能。被取樣的類比資料藉由類比緩衝器被輸入到對應的佈線WD或佈線RW。
接著，圖9示出本發明的一個實施方式的半導體裝置10的結構實例。圖9作為具有對佈線WD供應第一類比電位的功能的驅動電路示出驅動電路21W(DR)。另外，作為具有對佈線RW供應第二類比電位的功能的驅動電路示出驅動電路21R(DR)。
圖9所示的半導體裝置10包括記憶體電路11(MEM)、參考用記憶體電路12(RMEM)、電流源電路15(CREF)、偏移電路25(OFC)、選擇電路26(SEL)及選擇電路27(SEL)。偏移電路25包括電路13及電路14。
選擇電路26(SEL)具有控制對與偏移電路25電連接的佈線OSM、佈線ORM、佈線ORP及佈線OSP(參照圖4或圖6)供應的電位的功能。另外，選擇電路27(SEL)具有控制對與記憶體電路11(MEM)及參考用記憶體電路12(RMEM)電連接的佈線WW供應的電位的功能。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式5
接著，對使用氧化物半導體的電晶體的結構實例進行說明。
〈電晶體的結構實例〉
圖10A是示出電晶體的結構實例的俯視圖。圖10B是圖10A的X1-X2線之間的剖面圖，圖10C是圖10A的Y1-Y2線之間的剖面圖。在此，有時將X1-X2線的方向稱為通道長度方向，將Y1-Y2線的方向稱為通道寬度方向。圖10B是示出電晶體的通道長度方向上的剖面結構的圖，圖10C是示 出電晶體的通道寬度方向上的剖面結構的圖。為了明確地示出裝置結構，在圖10A中省略部分組件。
根據本發明的一個實施方式的半導體裝置包括絕緣層512至520、金屬氧化物膜521至524、導電層550至553。電晶體501形成在絕緣表面。圖10A和圖10B示出電晶體501形成在絕緣層511上的情況。電晶體501被絕緣層518及絕緣層519覆蓋。
構成電晶體501的絕緣層、金屬氧化物膜、導電層等可以為單層或多個膜的疊層。在製造這些層時，可以使用濺射法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射燒蝕(PLA：Pulsed Laser Ablation)法、CVD法、原子層沉積(ALD：Atomic Layer Deposition)法等各種成膜方法。CVD法包括電漿CVD法、熱CVD法、有機金屬CVD法等。
導電層550包括被用作電晶體501的閘極電極的區域。導電層551及導電層552包括被用作源極電極或汲極電極的區域。導電層553包括被用作背閘極電極的區域。絕緣層517包括被用作閘極電極(前閘極電極)一側的閘極絕緣層的區域，由絕緣層514至絕緣層516的疊層構成的絕緣層包括被用作背閘極電極一側的閘極絕緣層的區域。絕緣層518被用作層間絕緣層。絕緣層519被用作障壁層。
將金屬氧化物膜521至524總稱為氧化物層530。如圖10B和圖10C所示，氧化物層530包括依次層疊有金屬氧化物膜521、金屬氧化物膜522及金屬氧化物膜524的區域。此外，一對金屬氧化物膜523分別位於導電層551及導電層552上。在電晶體501處於導通狀態時，通道形成區主要形成在氧化物層530的金屬氧化物膜522中。
金屬氧化物膜524覆蓋金屬氧化物膜521至523、導電層551及導電層552。絕緣層517位於金屬氧化物膜523與導電層550之間。導電層551及導電層552都包括隔著金屬氧化物膜523、金屬氧化物膜524及絕緣層517與導電層550重疊的區域。
導電層551及導電層552由用來形成金屬氧化物膜521及金屬氧化物 膜522的硬遮罩形成。由此，導電層551及導電層552不包括與金屬氧化物膜521及金屬氧化物膜522的側面接觸的區域。例如，藉由下述步驟可以形成金屬氧化物膜521、522及導電層551、導電層552：首先，在層疊的兩層金屬氧化物膜上形成導電膜；將該導電膜加工為所希望的形狀(進行蝕刻)，來形成硬遮罩；使用硬遮罩對兩層金屬氧化物膜的形狀進行加工，來形成金屬氧化物膜521和金屬氧化物膜522的疊層；接著，將硬遮罩加工為所希望的形狀，來形成導電層551及導電層552。
作為用於絕緣層511至518的絕緣材料，有如下材料：氮化鋁、氧化鋁、氮氧化鋁、氧氮化鋁、氧化鎂、氮化矽、氧化矽、氮氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭、矽酸鋁等。絕緣層511至518由包括這些絕緣材料的單層或疊層構成。構成絕緣層511至518的層可以包含多種絕緣材料。
在本說明書等中，氧氮化物是指氧含量大於氮含量的化合物，氮氧化物是指氮含量大於氧含量的化合物。
為了抑制氧化物層530中的氧缺陷的增加，絕緣層516至絕緣層518較佳為包含氧的絕緣層。絕緣層516至絕緣層518較佳為使用藉由加熱可釋放氧的絕緣膜(以下也稱為“包含過量氧的絕緣膜”)形成。藉由從包含過量氧的絕緣膜向氧化物層530供應氧，可以填補氧化物層530中的氧缺陷。可以提高電晶體501的可靠性及電特性。
包含過量氧的絕緣層為在利用熱脫附譜分析法(TDS：Thermal Desorption Spectroscopy)時膜表面溫度為100℃以上且700℃以下或100℃以上且500℃以下的範圍內的氧分子的釋放量為1.0×1018[分子/cm3]以上的膜。氧分子的釋放量較佳為3.0×1020atoms/cm3以上。
包含過剰氧的絕緣膜可以藉由進行對絕緣膜添加氧的處理來形成。作為氧的添加處理，可以使用氧氛圍下的加熱處理、離子植入法、離子摻雜法、電漿浸沒離子佈植技術或電漿處理等。作為用來添加氧的氣體，可以使用16O2或18O2等氧氣體、一氧化二氮氣體或臭氧氣體等。
為了防止氧化物層530中的氫濃度的增加，較佳為降低絕緣層512至519中的氫濃度。尤其較佳為降低絕緣層513至518中的氫濃度。明確而言，其氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。
為了防止氧化物層530中的氮濃度的增加，較佳為降低絕緣層513至518中的氮濃度。明確而言，其氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
上述氫濃度及氮濃度是藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)而測量的值。
在電晶體501中，氧化物層530較佳為被對氧和氫具有阻擋性的絕緣層(以下也稱為障壁層)包圍。藉由採用該結構，可以抑制氧從氧化物層530釋放出並可以抑制氫侵入氧化物層530。因此，可以提高電晶體501的可靠性及電特性。
例如，將絕緣層519用作障壁層且將絕緣層511、512、514中的至少一個用作障壁層。障壁層可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、氮化矽等的材料形成。
示出絕緣層511至518的結構實例。在該實例中，絕緣層511、512、515、519都被用作障壁層。絕緣層516至518是包含過剰氧的氧化物層。絕緣層511是氮化矽層，絕緣層512是氧化鋁層，絕緣層513是氧氮化矽層。被用作背閘極電極一側的閘極絕緣層的絕緣層514至516是氧化矽、氧化鋁和氧化矽的疊層。被用作前閘極一側的閘極絕緣層的絕緣層517是氧氮化矽層。被用作層間絕緣層的絕緣層518是氧化矽層。絕緣層519是氧化鋁層。
作為用於導電層550至553的導電材料，有鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬或以上述金屬為成分的金屬氮化物(氮化鉭、氮化鈦、氮化鉬、氮化鎢)等。可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包 含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等導電材料。
示出導電層550至553的結構實例。導電層550是氮化鉭或鎢的單層。或者，導電層550是氮化鉭、鉭及氮化鉭的疊層。導電層551是氮化鉭的單層或者氮化鉭和鎢的疊層。導電層552的結構與導電層551相同。導電層553是氮化鉭的單層或者氮化鉭與鎢的疊層。
為了降低電晶體501的關態電流，金屬氧化物膜522例如較佳為具有大能隙。金屬氧化物膜522的能隙為2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
氧化物層530較佳為具有結晶性。較佳的是，至少金屬氧化物膜522具有結晶性。藉由採用上述結構，可以實現可靠性及電特性優異的電晶體501。
可以用於金屬氧化物膜522的氧化物例如是In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物(M為Al、Ga、Y或Sn)。金屬氧化物膜522不侷限於包含銦的氧化物層。金屬氧化物膜522例如可以使用Zn-Sn氧化物、Ga-Sn氧化物、Zn-Mg氧化物等形成。金屬氧化物膜521、523、524也可以使用與金屬氧化物膜522同樣的氧化物形成。尤其是，金屬氧化物膜521、523、524都可以使用Ga氧化物形成。
當介面能階形成在金屬氧化物膜522與金屬氧化物膜521之間的介面時，由於通道區域還形成在介面附近的區域中，因此電晶體501的臨界電壓發生變動。因此，金屬氧化物膜521較佳為包含構成金屬氧化物膜522的金屬元素中的至少一個作為其組件。由此，在金屬氧化物膜522與金屬氧化物膜521之間的介面就不容易形成介面能階，而可以降低電晶體501的臨界電壓等電特性的偏差。
金屬氧化物膜524較佳為包含構成金屬氧化物膜522的金屬元素中的至少一個作為其組件。由此，在金屬氧化物膜522與金屬氧化物膜524之間的介面不容易發生介面散射，不容易阻礙載子的遷移，因此可以提高電 晶體501的場效移動率。
較佳的是，在金屬氧化物膜521至524中，金屬氧化物膜522具有最高的載子移動率。由此，可以在遠離絕緣層516、517的金屬氧化物膜522中形成通道。
例如，In-M-Zn氧化物等包含In的金屬氧化物可以藉由提高In的含量來提高載子移動率。在In-M-Zn氧化物中，主要是重金屬的s軌域推動載子傳導，藉由增加銦含量可增加s軌域的重疊，由此銦含量多的氧化物的移動率比銦含量少的氧化物高。因此，藉由將銦含量多的氧化物用於金屬氧化物膜，可以提高載子移動率。
因此，例如，使用In-Ga-Zn氧化物形成金屬氧化物膜522，並且使用Ga氧化物形成金屬氧化物膜521、523。例如，當使用In-M-Zn氧化物形成金屬氧化物膜521至523時，使金屬氧化物膜522的In含量高於金屬氧化物膜521、523。當利用濺射法形成In-M-Zn氧化物時，藉由改變靶材中的金屬元素的原子數比，可以改變In含量。
例如，用來形成金屬氧化物膜522的靶材的金屬元素的原子數比較佳為In：M：Zn=1：1：1、3：1：2或4：2：4.1。例如，用來形成金屬氧化物膜521、523的靶材的金屬元素的原子數比較佳為In：M：Zn=1：3：2或1：3：4。使用In：M：Zn=4：2：4.1的靶材形成的In-M-Zn氧化物的原子數比大致為In：M：Zn=4：2：3。
為了對電晶體501賦予穩定的電特性，較佳為降低氧化物層530中的雜質濃度。在金屬氧化物中，氫、氮、碳、矽以及除了主要成分以外的金屬元素都是雜質。例如，氫和氮引起施體能階的形成，導致載子密度增高。此外，矽和碳引起金屬氧化物中的雜質能階的形成。該雜質能階成為陷阱，有時使電晶體的電特性劣化。
例如，氧化物層530具有矽濃度為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下的區域。氧化物層530中的碳濃度也是同樣的。
氧化物層530具有鹼金屬濃度為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下的區域。氧化物層530的鹼土金屬濃度也是同樣的。
氧化物層530具有氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下的區域。
氧化物層530具有氫濃度低於1×1020atoms/cm3，較佳為低於1×1019atoms/cm3，更佳為低於5×1018atoms/cm3，進一步較佳為低於1×1018atoms/cm3的區域。
上述氧化物層530中的雜質濃度是藉由SIMS而測量的。
在金屬氧化物膜522具有氧缺陷的情況下，有時因為氫進入該氧缺陷部而形成施體能階。其結果是，成為電晶體501的通態電流降低的原因。注意，氧缺陷部在氧進入時比氫進入時更加穩定。因此，藉由降低金屬氧化物膜522中的氧缺陷，有時能夠提高電晶體501的通態電流。由此，藉由減少金屬氧化物膜522中的氫來防止氫進入氧缺陷部的方法對通態電流特性是有效的。
包含在金屬氧化物中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧缺陷。當氫進入該氧缺陷時，有時產生作為載子的電子。另外，有時氫的一部分與鍵合於金屬原子的氧鍵合，而產生作為載子的電子。由於通道形成區形成在金屬氧化物膜522中，所以當金屬氧化物膜522包含氫時，電晶體501容易具有常開啟特性。由此，較佳為儘可能減少金屬氧化物膜522中的氫。
圖10A至圖10C示出氧化物層530為四層結構的例子，但是不侷限於此。例如，氧化物層530也可以為沒有金屬氧化物膜521或金屬氧化物膜523的三層結構。或者，可以在氧化物層530的任意的層之間、氧化物層530之上和氧化物層530之下中的任兩個以上的位置設置一層或多層與金屬氧化物膜521至524同樣的金屬氧化物膜。
參照圖11對金屬氧化物膜521、522、524的疊層的效果進行說明。圖11是電晶體501的通道形成區的能帶結構的示意圖。
在圖11中，Ec516e、Ec521e、Ec522e、Ec524e、Ec517e分別表示絕緣層516、金屬氧化物膜521、金屬氧化物膜522、金屬氧化物膜524、絕緣層517的導帶底的能量。
這裡，真空能階與導帶底的能量之間的能量差(也稱為“電子親和力”)是從真空能階與價帶頂之間的能量差(也稱為游離電位)減去能隙而得到的值。能隙可以利用光譜橢圓偏光計(HORIBA JOBIN YVON公司製造的UT-300)來測量。真空能階與價帶頂之間的能量差可以利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置(PHI公司製造的VersaProbe)來測量。
因為絕緣層516、517是絕緣體，所以Ec516e及Ec517e比Ec521e、Ec522e及Ec524e更接近於真空能階(其電子親和力小)。
金屬氧化物膜522的電子親和力比金屬氧化物膜521、524大。例如，金屬氧化物膜522與金屬氧化物膜521的電子親和力之差以及金屬氧化物膜522與金屬氧化物膜524的電子親和力之差都為0.07eV以上且1.3eV以下。該電子親和力之差較佳為0.1eV以上且0.7eV以下，更佳為0.15eV以上且0.4eV以下。電子親和力是真空能階與導帶底之間的能量差。
當對電晶體501的閘極電極(導電層550)施加電壓時，通道主要形成在金屬氧化物膜521、金屬氧化物膜522和金屬氧化物膜524中的電子親和力較大的金屬氧化物膜522中。
銦鎵氧化物具有小電子親和力和高氧阻擋性。因此，金屬氧化物膜524較佳為包含銦鎵氧化物。鎵原子的比率[Ga/(In+Ga)]例如為70%以上，較佳為80%以上，更佳為90%以上。
有時在金屬氧化物膜521與金屬氧化物膜522之間存在金屬氧化物膜521和金屬氧化物膜522的混合區域。另外，有時在金屬氧化物膜524與金 屬氧化物膜522之間存在金屬氧化物膜524和金屬氧化物膜522的混合區域。混合區域的介面態密度較低，因此層疊有金屬氧化物膜521、522、524的區域的能帶結構中，各介面附近的能量連續地變化(也稱為連續接合)。
在具有上述能帶結構的氧化物層530中，電子主要在金屬氧化物膜522中遷移。因此，即使在金屬氧化物膜521與絕緣層516之間的介面或者金屬氧化物膜524與絕緣層517之間的介面存在能階，這些介面能階也不容易阻礙氧化物層530中的電子遷移，因此可以增加電晶體501的通態電流。
此外，如圖11所示，雖然在金屬氧化物膜521與絕緣層516之間的介面附近以及金屬氧化物膜524與絕緣層517之間的介面附近有可能形成起因於雜質或缺陷的陷阱能階Et526e、Et527e，但是由於金屬氧化物膜521、524的存在，可以使金屬氧化物膜522遠離陷阱能階Et526e、Et527e。
在此，當Ec521e與Ec522e的能量差小時，有時金屬氧化物膜522的電子越過該能量差達到陷阱能階Et526e。在電子被陷阱能階Et526e俘獲時，在絕緣膜的介面產生固定負電荷，這導致電晶體的臨界電壓向正方向漂移。在Ec522e與Ec524e的能量差小時也是同樣的。
為了減小電晶體501的臨界電壓的變動而提高電晶體501的電特性，Ec521e與Ec522e的能量差以及Ec524e與Ec522e的能量差較佳為0.1eV以上，更佳為0.15eV以上。
注意，電晶體501也可以具有不包括背閘極電極的結構。
圖12示出圖3所示的記憶單元MC中的電晶體Tr1、Tr2及電容元件C1的疊層結構。
半導體裝置10由CMOS層561、佈線層W1至W5、電晶體層562、佈線層W6、W7的疊層構成。
在CMOS層561中設置有其通道形成區包含矽的電晶體。該電晶體Tr1的活性層設置在單晶矽晶圓560中。電晶體Tr1的閘極藉由佈線層W1至 W5與電晶體Tr2的源極和汲極中的另一個及電容元件C1的第二電極565電連接。
在電晶體層562中設置有電晶體Tr2。在圖12中，電晶體Tr2具有與電晶體501(圖10A至圖10C)同樣的結構。在本實施方式中，示出電晶體Tr2的背閘極設置在佈線層W5中的情況。另外，在佈線層W6中設置有電容元件C1。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式6
在本實施方式中，說明氧化物半導體。氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(c-axis-aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體，有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。
一般而言，非晶結構具有如下特徵：具有各向同性而不具有不均勻結構；處於準穩態且原子的配置沒有被固定化；鍵角不固定；具有短程有序而不具有長程有序；等。
亦即，不能將穩定的氧化物半導體稱為完全非晶(completely amorphous)氧化物半導體。另外，不能將不具有各向同性(例如，在微小區域中具有週期結構)的氧化物半導體稱為完全非晶氧化物半導體。另一方面，a-like OS不具有各向同性但卻是具有空洞(void)的不穩定結構。在不穩定這一點上，a-like OS在物性上接近於非晶氧化物半導體。
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導 體之一。
CAAC-OS具有c軸配向性，其多個結晶部(奈米晶)在a-b面方向上連結而結晶結構具有畸變。一個結晶部的尺寸為1nm以上或3nm以上。因此，可以將CAAC-OS的結晶部稱為奈米晶，並且可以將CAAC-OS稱為具有CAA crystal(c-axis-aligned a-b-plane-anchored crystal)的氧化物半導體。
CAAC-OS是結晶性高的氧化物半導體。氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷(氧空位等)少的氧化物半導體。
雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
當氧化物半導體包含雜質或缺陷時，其特性有時會因光或熱等發生變動。例如，包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。例如，氧化物半導體中的氧空位有時會成為載子陷阱或因俘獲氫而成為載子發生源。
雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。明確而言，該氧化物半導體可以具有低於8×1011/cm-3，較佳為低於1×1011cm-3，更佳為低於1×1010cm-3且為1×10-9cm-3以上的載子密度。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷態密度低。亦即，可以說CAAC-OS是具有穩定特性的氧化物半導體。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。nc-OS在不同的結晶部之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配 向性。在結晶部(奈米晶)之間結晶定向沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
由於nc-OS的結晶不具有配向性，所以有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
另外，a-like OS的密度比nc-OS及CAAC-OS低。明確而言，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，當不存在相同組成的單晶氧化物半導體時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均估計出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來估計密度。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS中的兩種以上的疊層膜。氧化物半導體的結構可以利用X射線繞射(XRD)、奈米束電子繞射、TEM(穿透式電子顯微鏡)觀察等確定。
接著，對氧化物半導體的載子密度進行說明。
作為影響氧化物半導體的載子密度的因素，可以舉出氧化物半導體中的氧缺陷(Vo)或氧化物半導體中的雜質等。
當氧化物半導體中的氧缺陷增多時，氫與該氧缺陷鍵合(也可以將該狀態稱為VoH)而使缺陷態密度增高。另外，當氧化物半導體中的雜質增多時，缺陷態密度也增高。由此，可以藉由控制氧化物半導體中的缺陷態密度來控制氧化物半導體的載子密度。
下面，對將氧化物半導體用於通道區的電晶體進行說明。
在以抑制電晶體的臨界電壓的負向漂移或降低電晶體的關態電流為目的的情況下，較佳為減少氧化物半導體的載子密度。為了降低氧化物半導體的載子密度，降低氧化物半導體中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質的氧化物半導體的載子密度小於8×1015cm-3，較佳為小於1×1011cm-3，更佳為小於1×1010cm-3，且為1×10-9cm-3以上，即可。
另一方面，在以增加電晶體的通態電流或提高電晶體的場效移動率為目的的情況下，較佳為提高氧化物半導體的載子密度。為了增加氧化物半導體的載子密度，稍微提高氧化物半導體的雜質濃度，或者稍微提高氧化物半導體的缺陷態密度。或者，較佳為縮小氧化物半導體的能帶間隙。例如，在得到電晶體的Id-Vg特性的導通/截止比的範圍中，雜質濃度稍高或缺陷態密度稍高的氧化物半導體可以被看作實質上本質。此外，因電子親和力大而能帶間隙小的熱激發電子(載子)密度增加的氧化物半導體可以被看作實質上本質。另外，在使用電子親和力更大的氧化物半導體的情況下，電晶體的臨界電壓更低。
上述載子密度得到提高的氧化物半導體稍微被n型化。因此，也可以將載子密度得到提高的氧化物半導體稱為“Slightly-n”。
實質上本質的氧化物半導體的載子密度較佳為1×105cm-3以上且小於1×1018cm-3，進一步較佳為1×107cm-3以上且1×1017cm-3以下，進一步較佳為 1×109cm-3以上且5×1016cm-3以下，進一步較佳為1×1010cm-3以上且1×1016cm-3以下，進一步較佳為1×1011cm-3以上且1×1015cm-3以下。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式7
圖13A示出使用引線框架型插板(interposer)的封裝的剖面結構的透視圖。
在圖13A所示的封裝中，相當於根據本發明的一個實施方式的半導體裝置的晶片351藉由利用打線接合法與插板350上的端子352連接。端子352配置在插板350的設置有晶片351的面上。晶片351也可以由模鑄樹脂353密封，這裡在各端子352的一部分露出的狀態下進行密封。
圖13B示出其中封裝被安裝在電路板上的電子裝置的模組的結構。
在圖13B所示的行動電話機的模組中，印刷線路板801安裝有封裝802及電池804。另外，印刷線路板801藉由FPC803安裝到設置有顯示元件的面板800。
圖14示出使用本發明的一個實施方式的半導體裝置的半導體裝置10的可程式邏輯裝置(PLD：Programmable Logic Device)的結構實例。在圖14中，PLD80包括I/O70、PLL(phase lock loop：鎖相環)71、RAM72和半導體裝置10。I/O70具有控制來自PLD80的外部電路的信號輸入或向外部電路的信號輸出的介面的功能。PLL71具有生成信號CLK的功能。RAM72具有儲存用於邏輯運算的資料的功能。半導體裝置10具有積和運算電路的功能。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式8
本發明的一個實施方式的記憶體裝置可以用於顯示裝置、個人電腦或具備儲存媒體的影像再現裝置(典型的是，能夠播放儲存媒體如DVD(Digital Versatile Disc：數位影音光碟)等並具有可以顯示其影像的顯示器的裝置)。另外，作為可以使用根據本發明的一個實施方式的記憶體裝置的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、視頻攝影機、數位相機等影像拍攝裝置、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動販賣機以及醫療設備等。圖15A至圖15F示出這些電子裝置的具體例子。
圖15A示出可攜式遊戲機，該可攜式遊戲機包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007以及觸控筆5008等。可以將本發明的一個實施方式的記憶體裝置用於可攜式遊戲機的各種積體電路。注意，雖然圖15A所示的可攜式遊戲機包括兩個顯示部亦即顯示部5003和顯示部5004，但是可攜式遊戲機所具有的顯示部的數量不限於兩個。
圖15B示出筆記本式個人電腦，該筆記本式個人電腦包括外殼5401、顯示部5402、鍵盤5403、指向裝置5404等。可以將本發明的一個實施方式的半導體裝置用於筆記本式個人電腦的各種積體電路。
圖15C是顯示裝置，該顯示裝置包括外殼5301、顯示部5302以及支撐台5303等。可以將本發明的一個實施方式的半導體裝置用於顯示部5302。另外，顯示裝置包括用於個人電腦、TV播放接收、廣告顯示等的所有資訊顯示用顯示裝置。
圖15D示出視頻攝影機，該視頻攝影機包括第一外殼5801、第二外殼5802、顯示部5803、操作鍵5804、透鏡5805以及連接部5806等。可以將本發明的一個實施方式的半導體裝置用於視頻攝影機的各種積體電路。操作鍵5804及透鏡5805設置在第一外殼5801中，顯示部5803設置在第二外殼5802中。並且，第一外殼5801和第二外殼5802由連接部5806連接，由連接部5806可以改變第一外殼5801和第二外殼5802之間的角度。顯示 部5803的影像也可以根據連接部5806所形成的第一外殼5801和第二外殼5802之間的角度切換。
圖15E是顯示裝置，該顯示裝置包括具有曲面的外殼5701、顯示部5702等。藉由將具有撓性的基板用於本發明的一個實施方式的半導體裝置，可以將該半導體裝置用於由具有曲面的外殼5701支撐的顯示部5702，並且可以提供一種撓性、輕量且使用方便的顯示裝置。
圖15F示出行動電話，在具有曲面的外殼5901中設置有顯示部5902、麥克風5907、揚聲器5904、照相機5903、外部連接部5906、操作用按鈕5905。可以將本發明的一個實施方式的記憶體裝置用於用來控制顯示部5902的顯示裝置的工作的各種積體電路。
本實施方式可以與其他實施方式適當地組合而實施。
10‧‧‧半導體裝置
11‧‧‧記憶體電路
12‧‧‧參考用記憶體電路
13‧‧‧電路
14‧‧‧電路
15‧‧‧電流源電路

Claims (17)

  1. 一種半導體裝置，包括：記憶單元、參考用記憶單元、第一電路以及第二電路，其中，該記憶單元生成對應於第一類比資料的第一電流並生成對應於該第一類比資料及第二類比資料的第二電流，該參考用記憶單元生成對應於參考資料的參考電流，該第一電路在該第一電流小於該參考電流時生成並保持對應於該第一電流與該參考電流之差分的第三電流，該第二電路在該第一電流大於該參考電流時生成並保持對應於該第一電流與該參考電流之差分的第四電流，並且，該第一電路和該第二電路中的一個從該第三電流和該第四電流中的一個及該第二電流生成對應於第三類比資料的第五電流。
  2. 根據申請專利範圍第1項之半導體裝置，還包括：第一佈線，該第一佈線電連接到該第一電路、該第二電路及該記憶單元；以及第二佈線，該第二佈線電連接到該參考用記憶單元。
  3. 根據申請專利範圍第1項之半導體裝置，還包括：電流源電路；第一佈線，該第一佈線電連接到該電流源電路、該第一電路、該第二電路及該記憶單元；以及第二佈線，該第二佈線電連接到該電流源電路及該參考用記憶單元。
  4. 根據申請專利範圍第1項之半導體裝置，其中該記憶單元和該參考用記憶單元的每一個包括電晶體，並且該半導體裝置還包括：電流源電路；第一佈線，該第一佈線電連接到該電流源電路、該第一電路、該第二電路以及該記憶單元的該電晶體的源極和汲極中的一個；以及第二佈線，該第二佈線電連接到該電流源電路以及該參考用記憶單元的該電晶體的源極和汲極中的一個。
  5. 根據申請專利範圍第1項之半導體裝置，其中該記憶單元和該參考用記憶單元的每一個包括第一電晶體、第二電晶體以及電容元件，該半導體裝置還包括： 電流源電路；第一佈線，該第一佈線電連接到該電流源電路、該第一電路、該第二電路以及該記憶單元的該第一電晶體的源極和汲極中的一個；以及第二佈線，該第二佈線電連接到該電流源電路以及該參考用記憶單元的該第一電晶體的源極和汲極中的一個，並且在該記憶單元和該參考用記憶單元的每一個中，該第一電晶體的閘極電連接到該第二電晶體的源極和汲極中的一個以及該電容元件的電極。
  6. 一種半導體裝置，包括：第一記憶單元、第二記憶單元、第一參考用記憶單元、第二參考用記憶單元、第一電路以及第二電路，其中，該第一記憶單元生成對應於第一類比電位的第一電流並生成對應於該第一類比電位及第二類比電位的第二電流，該第二記憶單元生成對應於第三類比電位的第三電流並生成對應於該第三類比電位及第四類比電位的第四電流，該第一參考用記憶單元生成對應於參考電位的第一參考電流，該第二參考用記憶單元生成對應於該參考電位的第二參考電流，該第一電路在該第一電流及該第三電流之和小於該第一參考電流及該第二參考電流之和時生成並保持對應於該第一電流及該第三電流之該和與該第一參考電流及該第二參考電流之該和的差分的第五電流，該第二電路在該第一電流及該第三電流之該和大於該第一參考電流及該第二參考電流之該和時生成並保持對應於該第一電流及該第三電流之該和與該第一參考電流及該第二參考電流之該和的差分的第六電流，並且，該第一電路和該第二電路中的一個從該第五電流和該第六電流中的一個以及該第二電流和該第四電流之和生成對應於第五類比電位的第七電流。
  7. 根據申請專利範圍第6項之半導體裝置，還包括：第一佈線，該第一佈線電連接到該第一電路、該第二電路、該第一記憶單元及該第二記憶單元；以及第二佈線，該第二佈線電連接到該第一參考用記憶單元及該第二參考用記憶單元。
  8. 根據申請專利範圍第6項之半導體裝置，還包括：電流源電路； 第一佈線，該第一佈線電連接到該電流源電路、該第一電路、該第二電路、該第一記憶單元及該第二記憶單元；以及第二佈線，該第二佈線電連接到該電流源電路、該第一參考用記憶單元及該第二參考用記憶單元。
  9. 根據申請專利範圍第6項之半導體裝置，其中該第一記憶單元、該第二記憶單元、該第一參考用記憶單元及該第二參考用記憶單元的每一個包括電晶體，並且該半導體裝置還包括：電流源電路；第一佈線，該第一佈線電連接到該電流源電路、該第一電路、該第二電路以及該第一記憶單元及該第二記憶單元的各該電晶體的源極和汲極中的一個；以及第二佈線，該第二佈線電連接到該電流源電路以及該第一參考用記憶單元及該第二參考用記憶單元的各該電晶體的源極和汲極中的一個。
  10. 根據申請專利範圍第6項之半導體裝置，其中該第一記憶單元、該第二記憶單元、該第一參考用記憶單元及該第二參考用記憶單元的每一個包括第一電晶體、第二電晶體以及電容元件，該半導體裝置還包括：電流源電路；第一佈線，該第一佈線電連接到該電流源電路、該第一電路、該第二電路以及該第一記憶單元和該第二記憶單元的各該第一電晶體的源極和汲極中的一個；以及第二佈線，該第二佈線電連接到該電流源電路以及該第一參考用記憶單元和該第二參考用記憶單元的各該第一電晶體的源極和汲極中的一個，並且在該第一記憶單元、該第二記憶單元、該第一參考用記憶單元及該第二參考用記憶單元的每一個中，該第一電晶體的閘極電連接到該第二電晶體的源極和汲極中的一個以及該電容元件的電極。
  11. 根據申請專利範圍第1項或第6項之半導體裝置，還包括該第一電路與該第二電路之間的開關。
  12. 根據申請專利範圍第1項或第6項之半導體裝置，其中該半導體裝置執行積和運算。
  13. 一種半導體裝置，包括 記憶單元，該記憶單元包括第一電晶體以及第二電晶體；參考用記憶單元，該參考用記憶單元包括第三電晶體以及第四電晶體；以及電流源電路，該電流源電路包括第五電晶體以及第六電晶體，其中，該第一電晶體的源極和汲極中的一個經由第一佈線電連接到該第五電晶體的源極和汲極中的一個，該第一電晶體的閘極電連接到該第二電晶體的源極和汲極中的一個，該第三電晶體的源極和汲極中的一個經由第二佈線電連接到該第六電晶體的源極和汲極中的一個，該第三電晶體的閘極電連接到該第四電晶體的源極和汲極中的一個，並且該半導體裝置執行積和運算。
  14. 一種半導體裝置，包括：記憶單元，該記憶單元包括第一電晶體以及第二電晶體；參考用記憶單元，該參考用記憶單元包括第三電晶體以及第四電晶體；以及電流源電路，該電流源電路包括第五電晶體以及第六電晶體，其中，該第一電晶體的源極和汲極中的一個經由第一佈線電連接到該第五電晶體的源極和汲極中的一個，該第一電晶體的閘極電連接到該第二電晶體的源極和汲極中的一個，該第三電晶體的源極和汲極中的一個經由第二佈線電連接到該第六電晶體的源極和汲極中的一個，該第三電晶體的閘極電連接到該第四電晶體的源極和汲極中的一個，該半導體裝置執行積和運算，並且該第二電晶體和該第四電晶體的每一個皆包括通道區中的氧化物半導體。
  15. 根據申請專利範圍第13項或第14項之半導體裝置，其中該記憶單元還包括第一電容元件，該參考用記憶單元還包括第二電容元件，該第一電容元件的一電極電連接到該第一電晶體的該閘極，並且該第二電容元件的一電極電連接到該第三電晶體的該閘極。
  16. 根據申請專利範圍第13項或第14項之半導體裝置，其中該記憶單元生成對應於第一類比資料的第一電流並生成對應於該第一類比資料及第二類比資料的第二電流， 並且該參考用記憶單元生成對應於參考資料的參考電流。
  17. 根據申請專利範圍第13項或第14項之半導體裝置，還包括：第一電路，該第一電路生成第三電流；以及第二電路，該第二電路生成第四電流，其中該第一電路及該第二電路中的一個生成第五電流。
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