JP2021064377A - 半導体装置 - Google Patents

Abstract

【課題】アナログデータの演算処理を実行できる半導体装置の回路規模を小さく抑える。【解決手段】半導体装置１０において、メモリセルＭＣ［ｉ、ｊ］は、第１のアナログデータに応じた第１の電流を生成する機能と、第１のアナログデータ及び第２のアナログデータに応じた第２の電流を生成する機能と、を有する。参照用メモリセルＭＣＲ［ｉ］は、参照データに応じた参照電流を生成する機能を有する。第１の回路は、第１の電流が参照電流より小さい場合に、第１の電流と参照電流との差分に応じた第３の電流を生成し、第３の電流を保持する。第２の回路は、第１の電流が参照電流より大きい場合に、第１の電流と参照電流との差分に応じた第４の電流を生成し、第４の電流を保持する。第１の回路又は第２の回路１４は、第２の電流と第３の電流又は第４の電流とから、第３のアナログデータに応じた第５の電流を生成する。【選択図】図１

Description

本発明の一態様は、アナログデータを扱う演算処理回路などの半導体装置に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として
挙げることができる。

アナログデータをデジタルデータに変換してから演算処理を行うと、膨大な量の演算処理
を実行する必要があり、演算処理に要する時間を抑えることが難しい。そこで、ニューロ
ンを基本的な素子とする脳において実行されるアナログデータの情報処理と同様に、アナ
ログデータをデジタルデータに変換することなく、演算処理を行う各種の方法が提案され
ている。

下記の特許文献１には、独立した非線形変換演算と重み付け演算とを同時に実行すること
ができる演算回路について開示されている。

特開２００４−１１０４２１号公報

積和演算処理はデジタル回路において多く使用される演算処理である。アナログデータの
積和演算処理をデジタル回路で実行する場合、具体的には、複数の第１のデジタルデータ
と、複数の第１のデジタルデータに各々対応する複数の第２のデジタルデータとの乗算を
積演算回路にて実行し、得られた結果に相当する複数の第３のデジタルデータをデジタル
メモリに格納する。次いで、上記デジタルメモリから複数の第３のデジタルデータを逐次
読み出し、複数の第３のデジタルデータの加算を加算回路にて実行することで、積和演算
処理の結果を得ることができる。すなわち、デジタル回路で実行される積和演算処理では
、デジタルメモリからの第３のデジタルデータ読み出し及びデジタルメモリへのデータ格
納を頻繁に行う必要が生じるため、デジタルメモリへのアクセスに要する速度が演算処理
の速度を決めることになる。また、積演算回路や加算回路をデジタル回路に複数設けるこ
とで演算処理に要する時間を短縮することもできるが、この場合、デジタル回路の消費電
力を抑えることが難しくなる。

上述したような技術的背景のもと、本発明の一態様は、アナログデータの演算処理を実行
できる半導体装置の回路規模を小さく抑えることを課題の一つとする。或いは、本発明の
一態様は、アナログデータの演算処理に要する時間を抑えることができる半導体装置の提
供を課題の一つとする。或いは、本発明の一態様は、アナログデータの演算処理を実行で
きる半導体装置の低消費電力化を実現することを課題の一つとする。

なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、こ
れらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、
必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細
書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求
項などの記載から、これら以外の課題を抽出することが可能である。

上記課題に鑑み、本発明の一態様に係る半導体装置は、メモリセルと、参照用メモリセル
と、第１の回路と、第２の回路と、を有し、上記メモリセルは、第１のアナログデータに
応じた第１の電流を生成する機能と、上記第１のアナログデータ及び第２のアナログデー
タに応じた第２の電流を生成する機能と、を有し、上記参照用メモリセルは、参照データ
に応じた参照電流を生成する機能を有し、上記第１の回路は、上記第１の電流が上記参照
電流より小さい場合に上記第１の電流と上記参照電流との差分に応じた第３の電流を生成
する機能と、上記第３の電流を保持する機能と、を有し、上記第２の回路は、上記第１の
電流が上記参照電流より大きい場合に上記第１の電流と上記参照電流との差分に応じた第
４の電流を生成する機能と、上記第４の電流を保持する機能と、を有し、上記第１の回路
または上記第２の回路は、上記第２の電流と上記第３の電流または上記第４の電流とから
、第３のアナログデータに応じた第５の電流を生成する機能を有することを特徴とする。

上記課題に鑑み、本発明の一態様に係る半導体装置は、第１のメモリセルと、第２のメモ
リセルと、第１の参照用メモリセルと、第２の参照用メモリセルと、第１の回路と、第２
の回路と、を有し、上記第１のメモリセルは、第１のアナログデータに応じた第１の電流
を生成する機能と、上記第１のアナログデータ及び第２のアナログデータに応じた第２の
電流を生成する機能と、を有し、上記第２のメモリセルは、第３のアナログデータに応じ
た第３の電流を生成する機能と、上記第３のアナログデータ及び第４のアナログデータに
応じた第４の電流を生成する機能と、を有し、上記第１の参照用メモリセルは、参照デー
タに応じた第１の参照電流を生成する機能を有し、上記第２の参照用メモリセルは、上記
参照データに応じた第２の参照電流を生成する機能を有し、上記第１の回路は、上記第１
の電流及び上記第３の電流の和が上記第１の参照電流及び上記第２の参照電流の和より小
さい場合に上記第１の電流及び上記第３の電流の和と上記第１の参照電流及び上記第２の
参照電流の和との差分に応じた第５の電流を生成する機能と、上記第５の電流を保持する
機能と、を有し、上記第２の回路は、上記第１の電流及び上記第３の電流の和が上記第１
の参照電流及び上記第２の参照電流の和より大きい場合に上記第１の電流及び上記第３の
電流の和と上記第１の参照電流及び上記第２の参照電流の和との差分に応じた第６の電流
を生成する機能と、上記第６の電流を保持する機能と、を有し、上記第１の回路または上
記第２の回路は、上記第２の電流及び上記第４の電流の和と上記第５の電流または上記第
６の電流とから、第５のアナログデータに応じた第７の電流を生成する機能を有すること
を特徴とする。

本発明の一態様により、アナログデータの演算処理を実行できる半導体装置の回路規模を
小さく抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理
に要する時間を抑えることができる半導体装置を提供することができる。或いは、本発明
の一態様により、アナログデータの演算処理を実行できる半導体装置の低消費電力化を実
現することができる。

なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、こ
れらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、
必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の効果を抽出することが可能である。

半導体装置の構成を示す図。 記憶回路と参照用記憶回路の具体的な構成を示す図。 メモリセルＭＣとメモリセルＭＣＲとの具体的な回路構成と接続関係とを示す図。 回路１３と回路１４と電流源回路の具体的な構成を示す図。 タイミングチャート。 回路１３と回路１４と電流源回路とスイッチとの具体的な接続関係を示す図。 電流電圧変換回路の構成を示す図。 駆動回路の構成を示す図。 半導体装置の構成を示す図。 トランジスタの構造を示す図。 エネルギーバンド構造の模式図。 半導体装置の断面構造を示す図。 チップとモジュールの図。 ＰＬＤの構成を示す図。 電子機器の図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合があ
る。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に
示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信
号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しく
は電流のばらつきなどを含むことが可能である。

本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を
、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置
関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明
した語句に限定されず、状況に応じて適切に言い換えることができる。

図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するも
のであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブ
ロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場
合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの
回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで
行う処理を、複数の回路ブロックで行うよう設けられている場合もある。

本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（
トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体
特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えた
チップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及
び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している
場合がある。

また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合
は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合
と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、
図または文章に示された接続関係以外のものも、図または文章に記載されているものとす
る。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、な
ど）であるとする。

トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲー
トは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソー
スまたはドレインとして機能する２つの入出力ノードは、トランジスタの型及び各端子に
与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、
本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるもの
とする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場
合がある。

ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不
純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えるこ
とが可能である。

電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電
位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお
、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０
Ｖを意味しない場合もある。

本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、また
は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語
を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という
用語を、「絶縁層」という用語に変更することが可能な場合がある。

本明細書等において、“第１”、“第２”、“第３”という序数詞は構成要素の混同を避
けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定す
るものでもない。

（実施の形態１）
本発明の一態様に係る半導体装置１０の構成の一例を図１に示す。図１に示す半導体装置
１０は、記憶回路１１（ＭＥＭ）と、参照用記憶回路１２（ＲＭＥＭ）と、回路１３と、
回路１４と、を有する。半導体装置１０は、さらに電流源回路１５（ＣＲＥＦ）を有して
いても良い。

記憶回路１１（ＭＥＭ）は、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ］
で例示されるメモリセルＭＣを有する。また、各メモリセルＭＣは、入力された電位を電
流に変換する機能を有する素子を有する。上記機能を有する素子として、例えばトランジ
スタなどの能動素子を用いることができる。図１では、各メモリセルＭＣがトランジスタ
Ｔｒ１を有する場合を例示している。

そして、メモリセルＭＣには、配線ＷＤ［ｊ］で例示される配線ＷＤから第１のアナログ
電位が入力される。第１のアナログ電位は第１のアナログデータに対応する。そして、メ
モリセルＭＣは、第１のアナログ電位に応じた第１のアナログ電流を生成する機能を有す
る。具体的には、トランジスタＴｒ１のゲートに第１のアナログ電位を供給したときに得
られるトランジスタＴｒ１のドレイン電流を、第１のアナログ電流とすることができる。
なお、以下、メモリセルＭＣ［ｉ、ｊ］に流れる電流をＩ［ｉ、ｊ］とし、メモリセルＭ
Ｃ［ｉ＋１、ｊ］に流れる電流をＩ［ｉ＋１、ｊ］とする。

なお、トランジスタＴｒ１が飽和領域で動作する場合、そのドレイン電流はソースとドレ
イン間の電圧に依存せず、ゲート電圧と閾値電圧の差分によって制御される。よって、ト
ランジスタＴｒ１は飽和領域で動作させることが望ましい。トランジスタＴｒ１を飽和領
域で動作させるために、そのゲート電圧、ソースとドレイン間の電圧は、飽和領域で動作
する範囲の電圧に適切に設定されているものとする。

具体的に、図１に示す半導体装置１０では、メモリセルＭＣ［ｉ、ｊ］に配線ＷＤ［ｊ］
から第１のアナログ電位Ｖｘ［ｉ、ｊ］、または第１のアナログ電位Ｖｘ［ｉ、ｊ］に応
じた電位が入力される。メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ
］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセ
ルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第１のアナログ電流に相当する。

また、具体的に、図１に示す半導体装置１０では、メモリセルＭＣ［ｉ＋１、ｊ］に配線
ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］、または第１のアナログ電位Ｖｘ
［ｉ＋１、ｊ］に応じた電位が入力される。メモリセルＭＣ［ｉ＋１、ｊ］は、第１のア
ナログ電位Ｖｘ［ｉ＋１、ｊ］に応じた第１のアナログ電流を生成する機能を有する。す
なわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第１のア
ナログ電流に相当する。

そして、メモリセルＭＣは、第１のアナログ電位を保持する機能を有する。すなわち、メ
モリセルＭＣは、第１のアナログ電位を保持することで、第１のアナログ電位に応じた第
１のアナログ電流を保持する機能を有すると言える。

また、メモリセルＭＣには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷ
から第２のアナログ電位が入力される。第２のアナログ電位は第２のアナログデータに対
応する。メモリセルＭＣは、既に保持されている第１のアナログ電位に、第２のアナログ
電位、或いは第２のアナログ電位に応じた電位を加算する機能と、加算することで得られ
る第３のアナログ電位を保持する機能とを有する。そして、メモリセルＭＣは、第３のア
ナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、メモリセル
ＭＣは、第３のアナログ電位を保持することで、第３のアナログ電位に応じた第２のアナ
ログ電流を保持する機能を有すると言える。

具体的に、図１に示す半導体装置１０では、メモリセルＭＣ［ｉ、ｊ］に配線ＲＷ［ｉ］
から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣ［ｉ、ｊ
］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じ
た、第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ、ｊ］は
、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、
この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第２のアナログ電流に相当
する。

また、図１に示す半導体装置１０では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＲＷ［ｉ＋
１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣ
［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ
［ｉ＋１、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセ
ルＭＣ［ｉ＋１、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機
能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ
］は、第２のアナログ電流に相当する。

そして、電流Ｉ［ｉ、ｊ］は、メモリセルＭＣ［ｉ、ｊ］を介して配線ＢＬ［ｊ］と配線
ＶＲ［ｊ］の間を流れる。電流Ｉ［ｉ＋１、ｊ］は、メモリセルＭＣ［ｉ＋１、ｊ］を介
して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。よって、電流Ｉ［ｉ、ｊ］と電流Ｉ
［ｉ＋１、ｊ］との和に相当する電流Ｉ［ｊ］が、メモリセルＭＣ［ｉ、ｊ］及びメモリ
セルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れることとな
る。

参照用記憶回路１２（ＲＭＥＭ）は、メモリセルＭＣＲ［ｉ］、メモリセルＭＣＲ［ｉ＋
１］で例示されるメモリセルＭＣＲを有する。メモリセルＭＣＲには、配線ＷＤＲＥＦか
ら第１の参照電位ＶＰＲが入力される。そして、メモリセルＭＣＲは、第１の参照電位Ｖ
ＰＲに応じた第１の参照電流を生成する機能を有する。なお、以下、メモリセルＭＣＲ［
ｉ］に流れる電流をＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］に流れる電流をＩ
ＲＥＦ［ｉ＋１］とする。

そして、具体的に、図１に示す半導体装置１０では、メモリセルＭＣＲ［ｉ］に配線ＷＤ
ＲＥＦから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ］は、第１の参照
電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモ
リセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第１の参照電流に相当する。

また、図１に示す半導体装置１０では、メモリセルＭＣＲ［ｉ＋１］に配線ＷＤＲＥＦか
ら第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ＋１］は、第１の参照電位
ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセ
ルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第１の参照電流に相当する。

そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持する機能を有する。すなわち
、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持することで、第１の参照電位ＶＰＲ
に応じた第１の参照電流を保持する機能を有すると言える。

また、メモリセルＭＣＲには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線Ｒ
Ｗから第２のアナログ電位が入力される。メモリセルＭＣＲは、既に保持されている第１
の参照電位ＶＰＲに、第２のアナログ電位、或いは第２のアナログ電位に応じた電位を加
算する機能と、加算することで得られる第２の参照電位を保持する機能を有する。そして
、メモリセルＭＣＲは、第２の参照電位に応じた第２の参照電流を生成する機能を有する
。すなわち、メモリセルＭＣＲは、第２の参照電位を保持することで、第２の参照電位に
応じた第２の参照電流を保持する機能を有すると言える。

具体的に、図１に示す半導体装置１０では、メモリセルＭＣＲ［ｉ］に配線ＲＷ［ｉ］か
ら第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ］は
、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第２の参照電位
を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ］は、第２の参照電位に応じた
第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ］
の電流ＩＲＥＦ［ｉ］は、第２の参照電流に相当する。

また、図１に示す半導体装置１０では、メモリセルＭＣＲ［ｉ＋１］に配線ＲＷ［ｉ＋１
］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣＲ
［ｉ＋１］は、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］に応じ
た第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ＋１］は、第
２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メ
モリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第２の参照電流に相当する。

そして、電流ＩＲＥＦ［ｉ］は、メモリセルＭＣＲ［ｉ］を介して配線ＢＬＲＥＦと配線
ＶＲＲＥＦの間を流れる。電流ＩＲＥＦ［ｉ＋１］は、メモリセルＭＣＲ［ｉ＋１］を介
して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。よって、電流ＩＲＥＦ［ｉ］と電流
ＩＲＥＦ［ｉ＋１］との和に相当する電流ＩＲＥＦが、メモリセルＭＣＲ［ｉ］及びメモ
リセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れることとな
る。

電流源回路１５は、配線ＢＬＲＥＦに流れる電流ＩＲＥＦと同じ値の電流、もしくは電流
ＩＲＥＦに対応する電流を、配線ＢＬに供給する機能を有する。そして、後述するオフセ
ットの電流を設定する際には、メモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、
ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる電流Ｉ［ｊ］が、メモリセル
ＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦ
の間を流れる電流ＩＲＥＦと異なる場合、差分の電流は回路１３または回路１４に流れる
。回路１３は電流ソース回路としての機能を有し、回路１４は電流シンク回路としての機
能を有する。

具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、回路１３は、電流Ｉ［ｊ］と
電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、回路１３
は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］に供給する機能を有する。すなわち、回路
１３は、電流ΔＩ［ｊ］を保持する機能を有すると言える。

また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、回路１４は、電流Ｉ［ｊ］と電流
ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、回路１４は、
生成した電流ΔＩ［ｊ］の絶対値に相当する電流を配線ＢＬ［ｊ］から引き込む機能を有
する。すなわち、回路１４は、電流ΔＩ［ｊ］を保持する機能を有すると言える。

次いで、図１に示す半導体装置１０の動作の一例について説明する。

まず、メモリセルＭＣ［ｉ、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的
には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ、ｊ］を差し引いた電位Ｖ
ＰＲ−Ｖｘ［ｉ、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ、ｊ］に入力され
る。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が保持される。また、
メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］に応じた電流Ｉ［ｉ、ｊ］
が生成される。例えば第１の参照電位ＶＰＲは、接地電位よりも高いハイレベルの電位と
する。具体的には、接地電位よりも高く、電流源回路１５に供給されるハイレベルの電位
ＶＤＤと同程度か、それ以下の電位であることが望ましい。

また、メモリセルＭＣＲ［ｉ］に第１の参照電位ＶＰＲを格納する。具体的には、第１の
参照電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ］に入力される。メモ
リセルＭＣＲ［ｉ］では、第１の参照電位ＶＰＲが保持される。また、メモリセルＭＣＲ
［ｉ］では、第１の参照電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ］が生成される。

また、メモリセルＭＣ［ｉ＋１、ｊ］に第１のアナログ電位に応じた電位を格納する。具
体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］を差し引い
た電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ＋１
、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、
ｊ］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋
１、ｊ］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。

また、メモリセルＭＣＲ［ｉ＋１］に第１の参照電位ＶＰＲを格納する。具体的には、第
１の参照電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ＋１］に入力され
る。メモリセルＭＣＲ［ｉ＋１］では、第１の参照電位ＶＰＲが保持される。また、メモ
リセルＭＣＲ［ｉ＋１］では、第１の参照電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ＋１］が
生成される。

上記動作において、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］は基準電位とする。例えば、
基準電位として接地電位、接地電位よりも低いローレベルの電位ＶＳＳなどを用いること
ができる。或いは、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位を用いると、第２
のアナログ電位Ｖｗを正負にしても、配線ＲＷの電位を接地電位よりも高くできるので信
号の生成を容易にすることができ、正負のアナログデータに対する積演算が可能になるの
で好ましい。

上記動作により、配線ＢＬ［ｊ］には、配線ＢＬ［ｊ］に電気的に接続されたメモリセル
ＭＣにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図
１では、メモリセルＭＣ［ｉ、ｊ］で生成される電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［
ｉ＋１、ｊ］で生成される電流Ｉ［ｉ＋１、ｊ］とを合わせた電流Ｉ［ｊ］が流れる。ま
た、上記動作により、配線ＢＬＲＥＦには、配線ＢＬＲＥＦに電気的に接続されたメモリ
セルＭＣＲにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体
的に図１では、メモリセルＭＣＲ［ｉ］で生成される電流ＩＲＥＦ［ｉ］と、メモリセル
ＭＣＲ［ｉ＋１］で生成される電流ＩＲＥＦ［ｉ＋１］とを合わせた電流ＩＲＥＦが流れ
る。

次いで、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］の電位を基準電位としたまま、第１のア
ナログ電位を入力することによって得られる電流Ｉ［ｊ］と第１の参照電位を入力するこ
とによって得られる電流ＩＲＥＦとの差分から得られるオフセットの電流Ｉｏｆｆｓｅｔ
［ｊ］を、回路１３または回路１４において保持する。

具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、回路１３は電流Ｉｏｆｆｓｅ
ｔ［ｊ］を配線ＢＬ［ｊ］に供給する。すなわち、回路１３に流れる電流ＩＣＭ［ｊ］は
電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＭ［ｊ］の値は
回路１３において保持される。また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、回
路１４は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］から引き込む。すなわち、回路１４
に流れる電流ＩＣＰ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、
当該電流ＩＣＰ［ｊ］の値は回路１４において保持される。

次いで、既にメモリセルＭＣ［ｉ、ｊ］において保持されている第１のアナログ電位、ま
たは第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位、または第
２のアナログ電位に応じた電位をメモリセルＭＣ［ｉ、ｊ］に格納する。具体的には、配
線ＲＷ［ｉ］の電位を基準電位に対してＶｗ［ｉ］だけ高い電位とすることで、第２のア
ナログ電位Ｖｗ［ｉ］が、配線ＲＷ［ｉ］を介してメモリセルＭＣ［ｉ、ｊ］に入力され
る。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］が保持さ
れる。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］
に応じた電流Ｉ［ｉ、ｊ］が生成される。

また、既にメモリセルＭＣ［ｉ＋１、ｊ］において保持されている第１のアナログ電位、
または第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位、または
第２のアナログ電位に応じた電位をメモリセルＭＣ［ｉ＋１、ｊ］に格納する。具体的に
は、配線ＲＷ［ｉ＋１］の電位を基準電位に対してＶｗ［ｉ＋１］だけ高い電位とするこ
とで、第２のアナログ電位Ｖｗ［ｉ＋１］が、配線ＲＷ［ｉ＋１］を介してメモリセルＭ
Ｃ［ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ
［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］で
は、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］に応じた電流Ｉ［ｉ＋１、ｊ］が
生成される。

なお、電位を電流に変換する素子として飽和領域で動作するトランジスタＴｒ１を用いる
場合、配線ＲＷ［ｉ］の電位がＶｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位がＶｗ［ｉ
＋１］であると仮定すると、メモリセルＭＣ［ｉ、ｊ］が有するトランジスタＴｒ１のド
レイン電流が電流Ｉ［ｉ、ｊ］に相当するので、第２のアナログ電流は以下の式１で表さ
れる。なお、ｋは係数、ＶｔｈはトランジスタＴｒ１の閾値電圧である。

Ｉ［ｉ、ｊ］＝ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ−Ｖｘ［ｉ、ｊ］）^２ （式１）

また、メモリセルＭＣＲ［ｉ］が有するトランジスタＴｒ１のドレイン電流が電流ＩＲＥ
Ｆ［ｉ］に相当するので、第２の参照電流は以下の式２で表される。

ＩＲＥＦ［ｉ］＝ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ）^２ （式２）

そして、メモリセルＭＣ［ｉ、ｊ］に流れる電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋
１、ｊ］に流れる電流Ｉ［ｉ＋１、ｊ］の和に相当する電流Ｉ［ｊ］は、Ｉ［ｊ］＝Σｉ
Ｉ［ｉ、ｊ］であり、メモリセルＭＣＲ［ｉ］に流れる電流ＩＲＥＦ［ｉ］と、メモリセ
ルＭＣＲ［ｉ＋１］に流れる電流ＩＲＥＦ［ｉ＋１］の和に相当する電流ＩＲＥＦは、Ｉ
ＲＥＦ＝ΣｉＩＲＥＦ［ｉ］となり、その差分に相当する電流ΔＩ［ｊ］は以下の式３で
表される。

ΔＩ［ｊ］＝ＩＲＥＦ−Ｉ［ｊ］＝ΣｉＩＲＥＦ［ｉ］−ΣｉＩ［ｉ、ｊ］ （式３
）

式１、式２、式３から、電流ΔＩ［ｊ］は以下の式４のように導き出される。

ΔＩ［ｊ］
＝Σｉ｛ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ）^２−ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ−Ｖｘ
［ｉ、ｊ］）^２｝
＝２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）−２ｋΣｉ（Ｖｔｈ−ＶＰＲ）・Ｖｘ［ｉ、
ｊ］−ｋΣｉＶｘ［ｉ、ｊ］^２ （式４）

式４において、２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）で示される項は、第１のアナロ
グ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖ
ｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当する。

また、電流Ｉｏｆｆｓｅｔ［ｊ］は、配線ＲＷの電位を基準電位としたとき、すなわち第
２のアナログ電位Ｖｗ［ｉ］を０、第２のアナログ電位Ｖｗ［ｉ＋１］を０としたときの
電流ΔＩ［ｊ］とすると、式４から、以下の式５が導き出される。

Ｉｏｆｆｓｅｔ［ｊ］＝−２ｋΣｉ（Ｖｔｈ−ＶＰＲ）・Ｖｘ［ｉ、ｊ］−ｋΣｉＶｘ［
ｉ、ｊ］^２ （式５）

したがって、式３乃至式５から、第１のアナログデータと第２のアナログデータの積和値
に相当する２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）は、以下の式６で表されることが分
かる。

２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）＝ＩＲＥＦ−Ｉ［ｊ］−Ｉｏｆｆｓｅｔ［ｊ］
（式６）

そして、メモリセルＭＣに流れる電流の和を電流Ｉ［ｊ］、メモリセルＭＣＲに流れる電
流の和を電流ＩＲＥＦ、回路１３または回路１４に流れる電流を電流Ｉｏｆｆｓｅｔ［ｊ
］とすると、配線ＲＷ［ｉ］の電位をＶｗ［ｉ］、配線ＲＷ［ｉ＋１］の電位をＶｗ［ｉ
＋１］としたときに配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］は、ＩＲＥＦ−Ｉ［
ｊ］−Ｉｏｆｆｓｅｔ［ｊ］で表される。式６から、電流Ｉｏｕｔ［ｊ］は、２ｋΣｉ（
Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）であり、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のア
ナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナロ
グ電位Ｖｗ［ｉ＋１］の積と、の和に相当することが分かる。

なお、トランジスタＴｒ１は飽和領域で動作させることが望ましいが、トランジスタＴｒ
１の動作領域が理想的な飽和領域と異なっていたとしても、第１のアナログ電位Ｖｘ［ｉ
、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ
］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積との和に相当する電流を、所望の範囲内の
精度で問題なく得ることができる場合は、トランジスタＴｒ１は飽和領域で動作している
ものとみなせる。

本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行
することができるので、半導体装置の回路規模を小さく抑えることができる。或いは、本
発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行す
ることができるので、アナログデータの演算処理に要する時間を抑えることができる。或
いは、本発明の一態様により、アナログデータの演算処理に要する時間を抑えつつ、半導
体装置の低消費電力化を実現することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
次いで、記憶回路１１（ＭＥＭ）と、参照用記憶回路１２（ＲＭＥＭ）の具体的な構成の
一例について、図２を用いて説明する。

図２では、記憶回路１１（ＭＥＭ）がｙ行ｘ列（ｘ、ｙは自然数）の複数のメモリセルＭ
Ｃを有し、参照用記憶回路１２（ＲＭＥＭ）がｙ行１列の複数のメモリセルＭＣＲを有す
る場合を例示している。

記憶回路１１は、配線ＲＷと、配線ＷＷと、配線ＷＤと、配線ＶＲと、配線ＢＬとに電気
的に接続されている。図２では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセル
ＭＣにそれぞれ電気的に接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセ
ルＭＣにそれぞれ電気的に接続され、配線ＷＤ［１］乃至配線ＷＤ［ｘ］が各列のメモリ
セルＭＣにそれぞれ電気的に接続されて、配線ＢＬ［１］乃至配線ＢＬ［ｘ］が各列のメ
モリセルＭＣにそれぞれ電気的に接続されている場合を例示している。また、図２では、
配線ＶＲ［１］乃至配線ＶＲ［ｘ］が各列のメモリセルＭＣにそれぞれ電気的に接続され
ている場合を例示している。なお、配線ＶＲ［１］乃至配線ＶＲ［ｘ］は、互いに電気的
に接続されていても良い。

そして、参照用記憶回路１２は、配線ＲＷと、配線ＷＷと、配線ＷＤＲＥＦと、配線ＶＲ
ＲＥＦと、配線ＢＬＲＥＦとに電気的に接続されている。図２では、配線ＲＷ［１］乃至
配線ＲＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＷＷ［１］
乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＷＤＲ
ＥＦが一列のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＢＬＲＥＦが一列のメ
モリセルＭＣＲにそれぞれ電気的に接続され、配線ＶＲＲＥＦが一列のメモリセルＭＣＲ
にそれぞれ電気的に接続されている場合を例示している。なお、配線ＶＲＲＥＦは、配線
ＶＲ［１］乃至配線ＶＲ［ｘ］に電気的に接続されていても良い。

次いで、図２に示した複数のメモリセルＭＣのうち、任意の２行２列のメモリセルＭＣと
、図２に示した複数のメモリセルＭＣＲのうち、任意の２行１列のメモリセルＭＣＲとの
、具体的な回路構成と接続関係とを、一例として図３に示す。

具体的に図３では、ｉ行ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、ｉ＋１行ｊ列目のメモリ
セルＭＣ［ｉ＋１、ｊ］と、ｉ行ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、ｉ＋１
行ｊ＋１列目のメモリセルＭＣ［ｉ＋１、ｊ＋１］とを図示している。また、具体的に図
３では、ｉ行目のメモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］
とを図示している。なお、ｉは１からｙまでの任意の数で、ｊは１からｘまでの任意の数
とする。

ｉ行目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭ
ＣＲ［ｉ］とは、配線ＲＷ［ｉ］及び配線ＷＷ［ｉ］に電気的に接続されている。また、
ｉ＋１行目のメモリセルＭＣ［ｉ＋１、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］と、
メモリセルＭＣＲ［ｉ＋１］とは、配線ＲＷ［ｉ＋１］及び配線ＷＷ［ｉ＋１］に電気的
に接続されている。

ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］とは、配線ＷＤ［
ｊ］、配線ＶＲ［ｊ］、及び配線ＢＬ［ｊ］に電気的に接続されている。また、ｊ＋１列
目のメモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］とは、配線Ｗ
Ｄ［ｊ＋１］、配線ＶＲ［ｊ＋１］、及び配線ＢＬ［ｊ＋１］に電気的に接続されている
。また、ｉ行目のメモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］
とは、配線ＷＤＲＥＦ、配線ＶＲＲＥＦ、及び配線ＢＬＲＥＦに電気的に接続されている
。

そして、各メモリセルＭＣと各メモリセルＭＣＲとは、トランジスタＴｒ１と、トランジ
スタＴｒ２と、容量素子Ｃ１と、を有する。トランジスタＴｒ２は、メモリセルＭＣまた
はメモリセルＭＣＲへの第１のアナログ電位の入力を制御する機能を有する。トランジス
タＴｒ１は、ゲートに入力された電位に従って、アナログ電流を生成する機能を有する。
容量素子Ｃ１は、メモリセルＭＣまたはメモリセルＭＣＲにおいて保持されている、第１
のアナログ電位、または第１のアナログ電位に応じた電位に、第２のアナログ電位、或い
は第２のアナログ電位に応じた電位を加算する機能を有する。

具体的に、図３に示すメモリセルＭＣでは、トランジスタＴｒ２は、ゲートが配線ＷＷに
電気的に接続され、ソース又はドレインの一方が配線ＷＤに電気的に接続され、ソース又
はドレインの他方がトランジスタＴｒ１のゲートに電気的に接続されている。また、トラ
ンジスタＴｒ１は、ソース又はドレインの一方が配線ＶＲに電気的に接続され、ソース又
はドレインの他方が配線ＢＬに電気的に接続されている。容量素子Ｃ１は、第１の電極が
配線ＲＷに電気的に接続され、第２の電極がトランジスタＴｒ１のゲートに電気的に接続
されている。

また、図３に示すメモリセルＭＣＲでは、トランジスタＴｒ２は、ゲートが配線ＷＷに電
気的に接続され、ソース又はドレインの一方が配線ＷＤＲＥＦに電気的に接続され、ソー
ス又はドレインの他方がトランジスタＴｒ１のゲートに電気的に接続されている。また、
トランジスタＴｒ１は、ソース又はドレインの一方が配線ＶＲＲＥＦに電気的に接続され
、ソース又はドレインの他方が配線ＢＬＲＥＦに電気的に接続されている。容量素子Ｃ１
は、第１の電極が配線ＲＷに電気的に接続され、第２の電極がトランジスタＴｒ１のゲー
トに電気的に接続されている。

メモリセルＭＣにおいてトランジスタＴｒ１のゲートをノードＮとすると、メモリセルＭ
Ｃでは、トランジスタＴｒ２を介してノードＮに第１のアナログ電位、または第１のアナ
ログ電位に応じた電位が入力され、次いでトランジスタＴｒ２がオフになるとノードＮが
浮遊状態になり、ノードＮにおいて第１のアナログ電位、または第１のアナログ電位に応
じた電位が保持される。また、メモリセルＭＣでは、ノードＮが浮遊状態になると、容量
素子Ｃ１の第１の電極に入力された第２のアナログ電位、または第２のアナログ電位に応
じた電位がノードＮに与えられる。上記動作により、ノードＮは、第１のアナログ電位、
または第１のアナログ電位に応じた電位に、第２のアナログ電位、または第２のアナログ
電位に応じた電位が加算されることで得られる電位となる。

なお、容量素子Ｃ１の第１の電極の電位は容量素子Ｃ１を介してノードＮに与えられるた
め、実際には、第１の電極の電位の変化量がそのままノードＮの電位の変化量に反映され
るわけではない。具体的には、容量素子Ｃ１の容量値と、トランジスタＴｒ１のゲート容
量の容量値と、寄生容量の容量値とから一意に決まる結合係数を、第１の電極の電位の変
化量に乗ずることで、ノードＮの電位の変化量を正確に算出することができる。以下、説
明を分かり易くするために、第１の電極の電位の変化量がほぼノードＮの電位の変化量に
反映されるものとして説明を行う。

トランジスタＴｒ１は、ノードＮの電位にしたがってそのドレイン電流が定まる。よって
、トランジスタＴｒ２がオフになることでノードＮの電位が保持されると、トランジスタ
Ｔｒ１のドレイン電流の値も保持される。上記ドレイン電流には第１のアナログ電位と第
２のアナログ電位が反映されている。

また、メモリセルＭＣＲにおいてトランジスタＴｒ１のゲートをノードＮＲＥＦとすると
、メモリセルＭＣＲでは、トランジスタＴｒ２を介してノードＮＲＥＦに第１の参照電位
、または第１の参照電位に応じた電位が入力され、次いでトランジスタＴｒ２がオフにな
るとノードＮＲＥＦが浮遊状態になり、ノードＮＲＥＦにおいて第１の参照電位、または
第１の参照電位に応じた電位が保持される。また、メモリセルＭＣＲでは、ノードＮＲＥ
Ｆが浮遊状態になると、容量素子Ｃ１の第１の電極に入力された第２のアナログ電位、ま
たは第２のアナログ電位に応じた電位がノードＮＲＥＦに与えられる。上記動作により、
ノードＮＲＥＦは、第１の参照電位、または第１の参照電位に応じた電位に、第２のアナ
ログ電位、または第２のアナログ電位に応じた電位が加算されることで得られる電位とな
る。

トランジスタＴｒ１は、ノードＮＲＥＦの電位にしたがってそのドレイン電流が定まる。
よって、トランジスタＴｒ２がオフになることでノードＮＲＥＦの電位が保持されると、
トランジスタＴｒ１のドレイン電流の値も保持される。上記ドレイン電流には第１の参照
電位と第２のアナログ電位が反映されている。

メモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ１に流れるドレイン電流を電流Ｉ［ｉ、ｊ
］とし、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ１に流れるドレイン電流を電
流Ｉ［ｉ＋１、ｊ］とすると、配線ＢＬ［ｊ］からメモリセルＭＣ［ｉ、ｊ］及びメモリ
セルＭＣ［ｉ＋１、ｊ］に供給される電流の和は、電流Ｉ［ｊ］となる。また、メモリセ
ルＭＣ［ｉ、ｊ＋１］のトランジスタＴｒ１に流れるドレイン電流を電流Ｉ［ｉ、ｊ＋１
］とし、メモリセルＭＣ［ｉ＋１、ｊ＋１］のトランジスタＴｒ１に流れるドレイン電流
を電流Ｉ［ｉ＋１、ｊ＋１］とすると、配線ＢＬ［ｊ＋１］からメモリセルＭＣ［ｉ、ｊ
＋１］及びメモリセルＭＣ［ｉ＋１、ｊ＋１］に供給される電流の和は、電流Ｉ［ｊ＋１
］となる。また、メモリセルＭＣＲ［ｉ］のトランジスタＴｒ１に流れるドレイン電流を
電流ＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］のトランジスタＴｒ１に流れるド
レイン電流を電流ＩＲＥＦ［ｉ＋１］とすると、配線ＢＬＲＥＦからメモリセルＭＣＲ［
ｉ］及びメモリセルＭＣＲ［ｉ＋１］に供給される電流の和は、電流ＩＲＥＦとなる。

次いで、回路１３と、回路１４と、電流源回路１５（ＣＲＥＦ）の具体的な構成の一例に
ついて、図４を用いて説明する。

図４では、図３に示すメモリセルＭＣとメモリセルＭＣＲに対応した、回路１３、回路１
４、電流源回路１５の構成の一例を示している。具体的に、図４に示す回路１３は、ｊ列
目のメモリセルＭＣに対応した回路１３［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応し
た回路１３［ｊ＋１］とを有する。また、図４に示す回路１４は、ｊ列目のメモリセルＭ
Ｃに対応した回路１４［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応した回路１４［ｊ＋
１］とを有する。

そして、回路１３［ｊ］及び回路１４［ｊ］は、配線ＢＬ［ｊ］に電気的に接続されてい
る。また、回路１３［ｊ＋１］及び回路１４［ｊ＋１］は、配線ＢＬ［ｊ＋１］に電気的
に接続されている。

電流源回路１５は、配線ＢＬ［ｊ］、配線ＢＬ［ｊ＋１］、配線ＢＬＲＥＦに電気的に接
続されている。そして、電流源回路１５は、配線ＢＬＲＥＦに電流ＩＲＥＦを供給する機
能と、電流ＩＲＥＦと同じ電流、または電流ＩＲＥＦに応じた電流を、配線ＢＬ［ｊ］及
び配線ＢＬ［ｊ＋１］のそれぞれに供給する機能を有する。

具体的に、回路１３［ｊ］及び回路１３［ｊ＋１］は、トランジスタＴｒ７乃至Ｔｒ９と
、容量素子Ｃ３とをそれぞれ有する。オフセットの電流を設定する際に、回路１３［ｊ］
において、トランジスタＴｒ７は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合に、電
流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ］を生成する機能を有する。
また、回路１３［ｊ＋１］において、トランジスタＴｒ７は、電流Ｉ［ｊ＋１］が電流Ｉ
ＲＥＦよりも大きい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣ
Ｍ［ｊ＋１］を生成する機能を有する。電流ＩＣＭ［ｊ］及び電流ＩＣＭ［ｊ＋１］は、
回路１３［ｊ］及び回路１３［ｊ＋１］から配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］に供
給される。

そして、回路１３［ｊ］及び回路１３［ｊ＋１］において、トランジスタＴｒ７は、ソー
ス又はドレインの一方が対応する配線ＢＬに電気的に接続されており、ソース又はドレイ
ンの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタＴｒ８
は、ソース又はドレインの一方が配線ＢＬに電気的に接続されており、ソース又はドレイ
ンの他方がトランジスタＴｒ７のゲートに電気的に接続されている。トランジスタＴｒ９
は、ソース又はドレインの一方がトランジスタＴｒ７のゲートに電気的に接続されており
、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。
容量素子Ｃ３は、第１の電極がトランジスタＴｒ７のゲートに電気的に接続されており、
第２の電極が所定の電位が供給される配線に電気的に接続されている。

トランジスタＴｒ８のゲートは配線ＯＳＭに電気的に接続されており、トランジスタＴｒ
９のゲートは配線ＯＲＭに電気的に接続されている。

なお、図４では、トランジスタＴｒ７がｐチャネル型であり、トランジスタＴｒ８及びＴ
ｒ９がｎチャネル型である場合を例示している。

また、回路１４［ｊ］及び回路１４［ｊ＋１］は、トランジスタＴｒ４乃至Ｔｒ６と、容
量素子Ｃ２とをそれぞれ有する。オフセットの電流を設定する際に、回路１４［ｊ］にお
いて、トランジスタＴｒ４は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ
ＲＥＦと電流Ｉ［ｊ］の差分に相当する電流ＩＣＰ［ｊ］を生成する機能を有する。また
、回路１４［ｊ＋１］において、トランジスタＴｒ４は、電流Ｉ［ｊ＋１］が電流ＩＲＥ
Ｆよりも小さい場合に、電流ＩＲＥＦと電流Ｉ［ｊ＋１］の差分に相当する電流ＩＣＰ［
ｊ＋１］を生成する機能を有する。電流ＩＣＰ［ｊ］及び電流ＩＣＰ［ｊ＋１］は、配線
ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］から回路１４［ｊ］及び回路１４［ｊ＋１］に引き込
まれる。

なお、電流ＩＣＭ［ｊ］と電流ＩＣＰ［ｊ］とが、電流Ｉｏｆｆｓｅｔ［ｊ］に相当する
。また、なお、電流ＩＣＭ［ｊ＋１］と電流ＩＣＰ［ｊ＋１］とが、電流Ｉｏｆｆｓｅｔ
［ｊ＋１］に相当する。

そして、回路１４［ｊ］及び回路１４［ｊ＋１］において、トランジスタＴｒ４は、ソー
ス又はドレインの一方が対応する配線ＢＬに電気的に接続されており、ソース又はドレイ
ンの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタＴｒ５
は、ソース又はドレインの一方が配線ＢＬに電気的に接続されており、ソース又はドレイ
ンの他方がトランジスタＴｒ４のゲートに電気的に接続されている。トランジスタＴｒ６
は、ソース又はドレインの一方がトランジスタＴｒ４のゲートに電気的に接続されており
、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。
容量素子Ｃ２は、第１の電極がトランジスタＴｒ４のゲートに電気的に接続されており、
第２の電極が所定の電位が供給される配線に電気的に接続されている。

トランジスタＴｒ５のゲートは配線ＯＳＰに電気的に接続されており、トランジスタＴｒ
６のゲートは配線ＯＲＰに電気的に接続されている。

なお、図４では、トランジスタＴｒ４乃至Ｔｒ６がｎチャネル型である場合を例示してい
る。

また、電流源回路１５は、配線ＢＬに対応したトランジスタＴｒ１０と、配線ＢＬＲＥＦ
に対応したトランジスタＴｒ１１とを有する。具体的に、図４に示す電流源回路１５は、
トランジスタＴｒ１０として、配線ＢＬ［ｊ］に対応したトランジスタＴｒ１０［ｊ］と
、配線ＢＬ［ｊ＋１］に対応したトランジスタＴｒ１０［ｊ＋１］とを有する場合を例示
している。

そして、トランジスタＴｒ１０のゲートは、トランジスタＴｒ１１のゲートに電気的に接
続されている。また、トランジスタＴｒ１０は、ソース又はドレインの一方が対応する配
線ＢＬに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される
配線に電気的に接続されている。トランジスタＴｒ１１は、ソース又はドレインの一方が
配線ＢＬＲＥＦに電気的に接続されており、ソース又はドレインの他方が所定の電位が供
給される配線に電気的に接続されている。

トランジスタＴｒ１０とトランジスタＴｒ１１とは、同じ極性を有している。図４では、
トランジスタＴｒ１０とトランジスタＴｒ１１とが、共にｐチャネル型を有する場合を例
示している。

トランジスタＴｒ１１のドレイン電流は電流ＩＲＥＦに相当する。そして、トランジスタ
Ｔｒ１０とトランジスタＴｒ１１とはカレントミラー回路としての機能を有するため、ト
ランジスタＴｒ１０のドレイン電流は、トランジスタＴｒ１１のドレイン電流とほぼ同じ
値、またはトランジスタＴｒ１１のドレイン電流に応じた値となる。

なお、図４に示した回路１３［ｊ］と回路１４［ｊ］の間にスイッチを設けても良い。ま
た、回路１３［ｊ＋１］と回路１４［ｊ＋１］の間にスイッチを設けても良い。或いは、
電流源回路１５が有するトランジスタＴｒ１１と、参照用記憶回路１２との間にスイッチ
を設けても良い。

図６に、回路１３［ｊ］と、回路１４［ｊ］と、回路１３［ｊ］と回路１４［ｊ］の電気
的な接続を制御するスイッチＳＷ［ｊ］と、電流源回路１５との接続関係の一例を示す。
図６には、回路１３［ｊ＋１］と、回路１４［ｊ＋１］と、回路１３［ｊ＋１］と回路１
４［ｊ＋１］の電気的な接続を制御するスイッチＳＷ［ｊ＋１］と、電流源回路１５との
接続関係も例示する。

具体的に、スイッチＳＷ［ｊ］は、回路１３［ｊ］のトランジスタＴｒ７のソース又はド
レインの一方と、回路１４［ｊ］のトランジスタＴｒ４のソース又はドレインの一方との
間の電気的な接続を制御する機能を有する。また、スイッチＳＷ［ｊ＋１］は、回路１３
［ｊ＋１］のトランジスタＴｒ７のソース又はドレインの一方と、回路１４［ｊ＋１］の
トランジスタＴｒ４のソース又はドレインの一方との間の電気的な接続を制御する機能を
有する。

スイッチＳＷ［ｊ］を設けることにより、メモリセルＭＣに第１のアナログ電位を書き込
む際に、電流源回路１５或いは回路１３［ｊ］と、回路１４［ｊ］或いは記憶回路１１と
の間に電流が流れるのを防ぐことができる。また、スイッチＳＷ［ｊ＋１］を設けること
により、メモリセルＭＣに第１のアナログ電位を書き込む際に、電流源回路１５或いは回
路１３［ｊ＋１］と、回路１４［ｊ＋１］或いは記憶回路１１との間に電流が流れるのを
防ぐことができる。

次いで、図３乃至図５を用いて、本発明の一態様に係る半導体装置１０の具体的な動作の
一例について説明する。

図５は、図３に示すメモリセルＭＣ、メモリセルＭＣＲと、図４に示す回路１３、回路１
４、電流源回路１５の動作を示すタイミングチャートの一例に相当する。図５では、時刻
Ｔ０１乃至時刻Ｔ０４において、メモリセルＭＣ及びメモリセルＭＣＲに第１のアナログ
データを格納する動作が行われる。時刻Ｔ０５乃至時刻Ｔ１０において、回路１３及び回
路１４が流すオフセットの電流Ｉｏｆｆｓｅｔの電流値を設定する動作が行われる。時刻
Ｔ１１乃至時刻Ｔ１６において、第１のアナログデータと第２のアナログデータとの積和
値に対応したデータを取得する動作が行われる。

なお、配線ＶＲ［ｊ］及び配線ＶＲ［ｊ＋１］にはローレベルの電位が供給されるものと
する。また、回路１３に電気的に接続される所定の電位を有する配線は、全てハイレベル
の電位ＶＤＤが供給されるものとする。また、回路１４に電気的に接続される所定の電位
を有する配線は、全てローレベルの電位ＶＳＳが供給されるものとする。また、電流源回
路１５に電気的に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが
供給されるものとする。

また、トランジスタＴｒ１、Ｔｒ４、Ｔｒ７、Ｔｒ１０［ｊ］、Ｔｒ１０［ｊ＋１］、Ｔ
ｒ１１は飽和領域で動作するものとする。

まず、時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＷ［ｉ］にハイレベルの電位が与えら
れ、配線ＷＷ［ｉ＋１］にローレベルの電位が与えられる。上記動作により、図３に示す
メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］に
おいてトランジスタＴｒ２がオンになる。また、メモリセルＭＣ［ｉ＋１、ｊ］、メモリ
セルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２
がオフの状態を維持する。

また、時刻Ｔ０１乃至時刻Ｔ０２では、図３に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］
とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えら
れる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が与えられ、配線ＷＤ
［ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦに
は第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電
位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与え
られる。

よって、図３に示すメモリセルＭＣ［ｉ、ｊ］のノードＮ［ｉ、ｊ］にはトランジスタＴ
ｒ２を介して電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が与えられ、メモリセルＭＣ［ｉ、ｊ＋１］の
ノードＮ［ｉ、ｊ＋１］にはトランジスタＴｒ２を介して電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１
］が与えられ、メモリセルＭＣＲ［ｉ］のノードＮＲＥＦ［ｉ］にはトランジスタＴｒ２
を介して第１の参照電位ＶＰＲが与えられる。

時刻Ｔ０２が終了すると、図３に示す配線ＷＷ［ｉ］に与えられる電位はハイレベルから
ローレベルに変化し、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモ
リセルＭＣＲ［ｉ］においてトランジスタＴｒ２がオフになる。上記動作により、ノード
Ｎ［ｉ、ｊ］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が保持され、ノードＮ［ｉ、ｊ＋１］には
電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ］には第１の参照電位
ＶＰＲが保持される。

次いで、時刻Ｔ０３乃至時刻Ｔ０４において、図３に示す配線ＷＷ［ｉ］の電位はローレ
ベルに維持され、配線ＷＷ［ｉ＋１］にハイレベルの電位が与えられる。上記動作により
、図３に示すメモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモ
リセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２がオンになる。また、メモリセルＭ
Ｃ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトラン
ジスタＴｒ２がオフの状態を維持する。

また、時刻Ｔ０３乃至時刻Ｔ０４では、図３に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］
とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えら
れる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が与えられ、配線
ＷＤ［ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が与えられる。また、配線ＷＤ
ＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に
は基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／
２が与えられる。

よって、図３に示すメモリセルＭＣ［ｉ＋１、ｊ］のノードＮ［ｉ＋１、ｊ］にはトラン
ジスタＴｒ２を介して電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が与えられ、メモリセルＭＣ［ｉ
＋１、ｊ＋１］のノードＮ［ｉ＋１、ｊ＋１］にはトランジスタＴｒ２を介して電位ＶＰ
Ｒ−Ｖｘ［ｉ＋１、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ＋１］のノードＮＲＥＦ
［ｉ＋１］にはトランジスタＴｒ２を介して第１の参照電位ＶＰＲが与えられる。

時刻Ｔ０４が終了すると、図３に示す配線ＷＷ［ｉ＋１］に与えられる電位はハイレベル
からローレベルに変化し、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ
＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２がオフになる。上記動
作により、ノードＮ［ｉ＋１、ｊ］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が保持され、ノ
ードＮ［ｉ＋１、ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が保持され、ノード
ＮＲＥＦ［ｉ＋１］には第１の参照電位ＶＰＲが保持される。

次いで、時刻Ｔ０５乃至時刻Ｔ０６において、図４に示す配線ＯＲＰ及び配線ＯＲＭにハ
イレベルの電位が与えられる。図４に示す回路１３［ｊ］及び回路１３［ｊ＋１］では、
配線ＯＲＭにハイレベルの電位が与えられることで、トランジスタＴｒ９がオンになり、
トランジスタＴｒ７のゲートは電位ＶＤＤが与えられることでリセットされる。また、図
４に示す回路１４［ｊ］及び回路１４［ｊ＋１］では、配線ＯＲＰにハイレベルの電位が
与えられることで、トランジスタＴｒ６がオンになり、トランジスタＴｒ４のゲートは電
位ＶＳＳが与えられることでリセットされる。

時刻Ｔ０６が終了すると、図４に示す配線ＯＲＰ及び配線ＯＲＭに与えられる電位はハイ
レベルからローレベルに変化し、回路１３［ｊ］及び回路１３［ｊ＋１］においてトラン
ジスタＴｒ９がオフになり、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジス
タＴｒ６がオフになる。上記動作により、回路１３［ｊ］及び回路１３［ｊ＋１］におい
てトランジスタＴｒ７のゲートに電位ＶＤＤが保持され、回路１４［ｊ］及び回路１４［
ｊ＋１］においてトランジスタＴｒ４のゲートに電位ＶＳＳが保持される。

次いで、時刻Ｔ０７乃至時刻Ｔ０８において、図４に示す配線ＯＳＰにハイレベルの電位
が与えられる。また、図３に示す配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位と
して電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられ
る。配線ＯＳＰにハイレベルの電位が与えられることにより、回路１４［ｊ］及び回路１
４［ｊ＋１］においてトランジスタＴｒ５がオンになる。

配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さ
い場合、すなわち電流ΔＩ［ｊ］が正の場合、図３に示すメモリセルＭＣ［ｉ、ｊ］のト
ランジスタＴｒ１が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトラ
ンジスタＴｒ１が引き込むことのできる電流との和が、トランジスタＴｒ１０［ｊ］のド
レイン電流より小さいことを意味する。よって、電流ΔＩ［ｊ］が正の場合、回路１４［
ｊ］においてトランジスタＴｒ５がオンになると、トランジスタＴｒ１０［ｊ］のドレイ
ン電流の一部がトランジスタＴｒ４のゲートに流れ込み、当該ゲートの電位が上昇し始め
る。そして、トランジスタＴｒ４のドレイン電流が電流ΔＩ［ｊ］とほぼ等しくなると、
トランジスタＴｒ４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ
４のゲートの電位は、トランジスタＴｒ４のドレイン電流が電流ΔＩ［ｊ］、すなわち電
流Ｉｏｆｆｓｅｔ［ｊ］（＝ＩＣＰ［ｊ］）となるような電位に相当する。つまり、回路
１４［ｊ］のトランジスタＴｒ４は、電流ＩＣＰ［ｊ］を流し得る電流源に設定された状
態であると言える。

同様に、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流Ｉ
ＲＥＦよりも小さい場合、つまり電流ΔＩ［ｊ＋１］が正の場合、回路１４［ｊ＋１］に
おいてトランジスタＴｒ５がオンになると、トランジスタＴｒ１０［ｊ＋１］のドレイン
電流の一部がトランジスタＴｒ４のゲートに流れ込み、当該ゲートの電位が上昇し始める
。そして、トランジスタＴｒ４のドレイン電流が電流ΔＩ［ｊ＋１］とほぼ等しくなると
、トランジスタＴｒ４のゲートの電位は所定の値に収束する。このときのトランジスタＴ
ｒ４のゲートの電位は、トランジスタＴｒ４のドレイン電流が電流ΔＩ［ｊ＋１］、すな
わち電流Ｉｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＰ［ｊ＋１］）となるような電位に相当する
。つまり、回路１４［ｊ＋１］のトランジスタＴｒ４は、電流ＩＣＰ［ｊ＋１］を流し得
る電流源に設定された状態であると言える。

時刻Ｔ０８が終了すると、図４に示す配線ＯＳＰに与えられる電位はハイレベルからロー
レベルに変化し、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジスタＴｒ５が
オフになる。上記動作により、トランジスタＴｒ４のゲートの電位は保持される。よって
、回路１４［ｊ］は電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態を維持し、回路
１４［ｊ＋１］は電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された状態を維持する。

次いで、時刻Ｔ０９乃至時刻Ｔ１０において、図４に示す配線ＯＳＭにハイレベルの電位
が与えられる。また、図３に示す配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位と
して電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられ
る。配線ＯＳＭにハイレベルの電位が与えられることにより、回路１３［ｊ］及び回路１
３［ｊ＋１］においてトランジスタＴｒ８がオンになる。

配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大き
い場合、すなわち電流ΔＩ［ｊ］が負の場合、図３に示すメモリセルＭＣ［ｉ、ｊ］のト
ランジスタＴｒ１が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトラ
ンジスタＴｒ１が引き込むことのできる電流との和が、トランジスタＴｒ１０［ｊ］のド
レイン電流より大きいことを意味する。よって、電流ΔＩ［ｊ］が負の場合、回路１３［
ｊ］においてトランジスタＴｒ８がオンになると、トランジスタＴｒ７のゲートから配線
ＢＬ［ｊ］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタ
Ｔｒ７のドレイン電流が電流ΔＩ［ｊ］とほぼ等しくなると、トランジスタＴｒ７のゲー
トの電位は所定の値に収束する。このときのトランジスタＴｒ７のゲートの電位は、トラ
ンジスタＴｒ７のドレイン電流が電流ΔＩ［ｊ］、すなわち電流Ｉｏｆｆｓｅｔ［ｊ］（
＝ＩＣＭ［ｊ］）となるような電位に相当する。つまり、回路１３［ｊ］のトランジスタ
Ｔｒ７は、電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態であると言える。

同様に、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流Ｉ
ＲＥＦよりも大きい場合、つまり電流ΔＩ［ｊ＋１］が負の場合、回路１３［ｊ＋１］に
おいてトランジスタＴｒ８がオンになると、トランジスタＴｒ７のゲートから配線ＢＬ［
ｊ＋１］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴ
ｒ７のドレイン電流が電流ΔＩ［ｊ＋１］の絶対値とほぼ等しくなると、トランジスタＴ
ｒ７のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ７のゲートの電
位は、トランジスタＴｒ７のドレイン電流が電流ΔＩ［ｊ＋１］、すなわち電流Ｉｏｆｆ
ｓｅｔ［ｊ＋１］（＝ＩＣＭ［ｊ＋１］）の絶対値に等しくなるような電位に相当する。
つまり、回路１３［ｊ＋１］のトランジスタＴｒ７は、電流ＩＣＭ［ｊ＋１］を流し得る
電流源に設定された状態であると言える。

時刻Ｔ１０が終了すると、図４に示す配線ＯＳＭに与えられる電位はハイレベルからロー
レベルに変化し、回路１３［ｊ］及び回路１３［ｊ＋１］においてトランジスタＴｒ８が
オフになる。上記動作により、トランジスタＴｒ７のゲートの電位は保持される。よって
、回路１３［ｊ］は電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態を維持し、回路
１３［ｊ＋１］は電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された状態を維持する。

なお、回路１４［ｊ］及び回路１４［ｊ＋１］において、トランジスタＴｒ４は電流を引
き込む機能を有する。そのため、時刻Ｔ０７乃至時刻Ｔ０８において配線ＢＬ［ｊ］に流
れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きく電流ΔＩ［ｊ］が
負の場合、或いは、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流
れる電流ＩＲＥＦよりも大きく電流ΔＩ［ｊ＋１］が負の場合、回路１４［ｊ］または回
路１４［ｊ＋１］から過不足なく配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に電流を供給
するのが難しくなる恐れがある。この場合、配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に
流れる電流と、配線ＢＬＲＥＦに流れる電流とのバランスを取るために、メモリセルＭＣ
のトランジスタＴｒ１と、回路１４［ｊ］または回路１４［ｊ＋１］のトランジスタＴｒ
４と、トランジスタＴｒ１０［ｊ］またはＴｒ１０［ｊ＋１］とが、共に飽和領域で動作
することが困難になる可能性がある。

時刻Ｔ０７乃至時刻Ｔ０８において電流ΔＩ［ｊ］が負の場合でも、トランジスタＴｒ１
、Ｔｒ４、Ｔｒ１０［ｊ］またはＴｒ１０［ｊ＋１］における飽和領域での動作を確保す
るために、時刻Ｔ０５乃至時刻Ｔ０６において、トランジスタＴｒ７のゲートを電位ＶＤ
Ｄにリセットするのではなく、トランジスタＴｒ７のゲートの電位を所定のドレイン電流
が得られる程度の高さに設定しておいても良い。上記構成により、トランジスタＴｒ１０
［ｊ］またはＴｒ１０［ｊ＋１］のドレイン電流に加えてトランジスタＴｒ７から電流が
供給されるため、トランジスタＴｒ１において引き込めない分の電流を、トランジスタＴ
ｒ４においてある程度引き込むことができるため、トランジスタＴｒ１、Ｔｒ４、Ｔｒ１
０［ｊ］またはＴｒ１０［ｊ＋１］における飽和領域での動作を確保することができる。

なお、時刻Ｔ０９乃至時刻Ｔ１０において、配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線
ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわち電流ΔＩ［ｊ］が正の場合
、時刻Ｔ０７乃至時刻Ｔ０８において回路１４［ｊ］が電流ＩＣＰ［ｊ］を流し得る電流
源に既に設定されているため、回路１３［ｊ］においてトランジスタＴｒ７のゲートの電
位はほぼ電位ＶＤＤのままとなる。同様に、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１
］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわち電流ΔＩ［ｊ＋１
］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において回路１４［ｊ＋１］が電流ＩＣＰ［ｊ
＋１］を流し得る電流源に既に設定されているため、回路１３［ｊ＋１］においてトラン
ジスタＴｒ７のゲートの電位はほぼ電位ＶＤＤのままとなる。

次いで、時刻Ｔ１１乃至時刻Ｔ１２において、図３に示す配線ＲＷ［ｉ］に第２のアナロ
グ電位Ｖｗ［ｉ］が与えられる。また、配線ＲＷ［ｉ＋１］には、基準電位として電位Ｖ
ＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままであ
る。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の
電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位となる
が、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は第２のアナログ電位Ｖｗ
［ｉ］であると仮定する。

配線ＲＷ［ｉ］が第２のアナログ電位Ｖｗ［ｉ］になると、容量素子Ｃ１の第１の電極の
電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図３に示す
メモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ
］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、
ｊ＋１］＋Ｖｗ［ｉ］となる。そして、上記の式６から、メモリセルＭＣ［ｉ、ｊ］に対
応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］から電
流Ｉｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、配線ＢＬ［ｊ］から流れ出る電流
Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］に対応
する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］から
電流Ｉｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、配線ＢＬ［ｊ＋１］から流
れ出る電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。

時刻Ｔ１２が終了すると、配線ＲＷ［ｉ］には、再度、基準電位である電位ＶＳＳと電位
ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。

次いで、時刻Ｔ１３乃至時刻Ｔ１４において、図３に示す配線ＲＷ［ｉ＋１］に第２のア
ナログ電位Ｖｗ［ｉ＋１］が与えられる。また、配線ＲＷ［ｉ］には、基準電位として電
位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたまま
である。具体的に、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤ
Ｄの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高
い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ＋１］の電位は第２の
アナログ電位Ｖｗ［ｉ＋１］であると仮定する。

配線ＲＷ［ｉ＋１］が第２のアナログ電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ１の第１
の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図
３に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１
、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの
電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。そして、上記の式６か
ら、メモリセルＭＣ［ｉ＋１、ｊ］に対応する第１のアナログデータと第２のアナログデ
ータの積和値は、電流ΔＩ［ｊ］から電流Ｉｏｆｆｓｅｔ［ｊ］を差し引いた電流、すな
わち、電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ＋１、
ｊ＋１］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ
［ｊ＋１］から電流Ｉｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、電流Ｉｏｕ
ｔ［ｊ＋１］に反映されることが分かる。

時刻Ｔ１４が終了すると、配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと
電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。

次いで、時刻Ｔ１５乃至時刻Ｔ１６において、図３に示す配線ＲＷ［ｉ］に第２のアナロ
グ電位Ｖｗ［ｉ］が与えられ、配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１］
が与えられる。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位Ｖ
ＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い
電位となり、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間
の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電位
となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は第２のアナログ電
位Ｖｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位は第２のアナログ電位Ｖｗ［ｉ＋１］で
あると仮定する。

配線ＲＷ［ｉ］が第２のアナログ電位Ｖｗ［ｉ］になると、容量素子Ｃ１の第１の電極の
電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図３に示す
メモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ
］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、
ｊ＋１］＋Ｖｗ［ｉ］となる。また、配線ＲＷ［ｉ＋１］が第２のアナログ電位Ｖｗ［ｉ
＋１］になると、容量素子Ｃ１の第１の電極の電位の変化量がほぼノードＮの電位の変化
量に反映されるものと仮定すると、図３に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノ
ードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［
ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ
＋１］となる。

そして、上記の式６から、メモリセルＭＣ［ｉ、ｊ］とメモリセルＭＣ［ｉ＋１、ｊ］と
に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］か
ら電流Ｉｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ］に反映さ
れることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］とメモリセルＭＣ［ｉ＋１、ｊ
＋１］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ
［ｊ＋１］から電流Ｉｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、電流Ｉｏｕ
ｔ［ｊ＋１］に反映されることが分かる。

時刻Ｔ１６が終了すると、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には、再度、基準電位
である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えら
れる。

上記構成により、積和演算を小さな回路規模で行うことができる。また、上記構成により
、積和演算を高速で行うことができる。また、上記構成により、低消費電力で積和演算を
行うことができる。

なお、トランジスタＴｒ２、Ｔｒ５、Ｔｒ６、Ｔｒ８、またはＴｒ９は、オフ電流の著し
く低いトランジスタを用いることが望ましい。トランジスタＴｒ２にオフ電流の著しく低
いトランジスタを用いることにより、ノードＮの電位の保持を長時間に渡って行うことが
できる。また、トランジスタＴｒ５及びＴｒ６にオフ電流の著しく低いトランジスタを用
いることにより、トランジスタＴｒ４のゲートの電位の保持を、長時間に渡って行うこと
ができる。また、トランジスタＴｒ８及びＴｒ９にオフ電流の著しく低いトランジスタを
用いることにより、トランジスタＴｒ７のゲートの電位の保持を、長時間に渡って行うこ
とができる。

トランジスタのオフ電流を下げるには、例えば、チャネル形成領域をエネルギーギャップ
が広い半導体で形成すればよい。半導体のエネルギーギャップは、２．５ｅＶ以上、また
は２．７ｅＶ以上、または３ｅＶ以上であることが好ましい。このような半導体材料とし
て酸化物半導体が挙げられる。トランジスタＴｒ２、Ｔｒ５、Ｔｒ６、Ｔｒ８、またはＴ
ｒ９として、チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジ
スタという）を用いればよい。チャネル幅で規格化したＯＳトランジスタのリーク電流は
、ソースドレイン間電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０^−２１Ａ／μ
ｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。Ｔｒ２、Ｔｒ５、Ｔｒ６、Ｔｒ
８、またはＴｒ９に適用されるＯＳトランジスタのリーク電流は、室温（２５℃程度）に
て１×１０^−１８Ａ以下、または、１×１０^−２１Ａ以下、または１×１０^−２４Ａ以下
が好ましい。または、リーク電流は８５℃にて１×１０^−１５Ａ以下、または１×１０^−
１８Ａ以下、または１×１０^−２１Ａ以下であることが好ましい。

酸化物半導体はエネルギーギャップが大きく、電子が励起されにくく、ホールの有効質量
が大きい半導体である。このため、ＯＳトランジスタは、シリコン等を用いた一般的なト
ランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。アバランシェ崩壊
に起因するホットキャリア劣化等が抑制されることで、ＯＳトランジスタは高いドレイン
耐圧を有することとなり、高いドレイン電圧で駆動することが可能である。

トランジスタのチャネル形成領域に含まれる酸化物半導体は、インジウム（Ｉｎ）および
亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸
化物半導体としては、Ｉｎ酸化物、Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化
物（元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）が代表的
である。これら酸化物半導体は、電子供与体（ドナー）となる水素などの不純物を低減し
、かつ酸素欠損も低減することで、酸化物半導体をｉ型半導体（真性半導体）にする、あ
るいはｉ型半導体に限りなく近づけることができる。このような酸化物半導体は、高純度
化された酸化物半導体と呼ぶことができる。

チャネル形成領域を、キャリア密度の低い酸化物半導体で形成することが好ましい。酸化
物半導体のキャリア密度は、例えば、８×１０^１１／ｃｍ^３未満１×１０^−９／ｃｍ^３以
上であるとよい。キャリア密度は、１×１０^１１／ｃｍ^３未満が好ましく、１×１０^１０
／ｃｍ^３未満がさらに好ましい。

高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないた
め、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性
である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低い場合がある。酸化物
半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも
固定電荷のように振る舞うことがある。そのため、チャネル形成領域がトラップ準位密度
の高い酸化物半導体である場合、トランジスタの電気特性は不安定になる場合がある。

従って、ＯＳトランジスタの電気特性を安定にするためには、チャネル形成領域の不純物
濃度を低減することが有効である。チャネル形成領域の不純物濃度を低減するためには、
チャネル形成領域に近接する領域の不純物濃度も低いことが好ましい。酸化物半導体の不
純物は、水素、窒素、炭素、シリコン、アルカリ金属、アルカリ土類金属等である。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
次いで、配線ＢＬに流れるアナログの電流をアナログの電圧に変換する機能を有する、電
流電圧変換回路１８の構成について説明する。

図７に、電流電圧変換回路１８の構成の一例を示す。電流電圧変換回路１８は、各配線Ｂ
Ｌに対応したスイッチＳＷｏｕｔと、アンプ１９と、抵抗素子２０と、を有する。

具体的に図７では、配線ＢＬ［ｊ］がスイッチＳＷｏｕｔ［ｊ］を介してアンプ１９［ｊ
］の反転入力端子（−）に電気的に接続されている。アンプ１９［ｊ］の非反転入力端子
（＋）は、所定の電位が与えられている配線に電気的に接続されている。抵抗素子２０［
ｊ］は、一方の端子が反転入力端子（−）に電気的に接続されており、他方の端子がアン
プ１９［ｊ］の出力端子ＯＵＴ［ｊ］に電気的に接続されている。アンプ１９［ｊ］の出
力端子ＯＵＴ［ｊ］から、アナログの電流Ｉｏｕｔ［ｊ］に対応したアナログの電圧が出
力される。

配線ＢＬ［ｊ＋１］、スイッチＳＷｏｕｔ［ｊ＋１］、アンプ１９［ｊ＋１］、抵抗素子
２０［ｊ＋１］の接続関係も、配線ＢＬ［ｊ］、スイッチＳＷｏｕｔ［ｊ］、アンプ１９
［ｊ］、抵抗素子２０［ｊ］と同様である。

（実施の形態４）
次いで、配線ＷＤに第１のアナログ電位を供給する機能を有する駆動回路と、配線ＲＷに
第２のアナログ電位を供給する機能を有する駆動回路の構成の一例について説明する。

図８に示す駆動回路２１（ＤＲ）は、デコーダ２２（ＤＥＣ）と、サンプリング回路２３
（ＳＡＭ）と、アナログバッファ２４（ＢＵＦ）と、を有する。

デコーダ２２は、メモリセルＭＣのアドレス情報に従って、配線ＷＤ或いは配線ＲＷを選
択する機能を有する。

サンプリング回路２３は、選択されたメモリセルＭＣのアナログデータをサンプリングす
る機能を有する。具体的に、駆動回路２１（ＤＲ）が、配線ＷＤに第１のアナログ電位を
供給する機能を有する場合、選択されたメモリセルＭＣに対応する第１のアナログ電位を
取得し、保持する機能を有する。また、駆動回路２１（ＤＲ）が、配線ＲＷに第２のアナ
ログ電位を供給する機能を有する場合、選択されたメモリセルＭＣに対応する第２のアナ
ログ電位を取得し、保持する機能を有する。サンプリングされたアナログデータは、アナ
ログバッファを介して対応する配線ＷＤ或いは配線ＲＷに入力される。

次いで、本発明の一態様に係る半導体装置１０の構成を、図９に一例として示す。図９で
は、配線ＷＤに第１のアナログ電位を供給する機能を有する駆動回路を、駆動回路２１Ｗ
（ＤＲ）として示す。また、配線ＲＷに第２のアナログ電位を供給する機能を有する駆動
回路を、駆動回路２１Ｒ（ＤＲ）として示す。

さらに、図９に示す半導体装置１０は、記憶回路１１（ＭＥＭ）、参照用記憶回路１２（
ＲＭＥＭ）、電流源回路１５（ＣＲＥＦ）、オフセット回路２５（ＯＦＣ）、選択回路２
６（ＳＥＬ）、選択回路２７（ＳＥＬ）を有する。オフセット回路２５には、回路１３及
び回路１４が含まれる。

選択回路２６（ＳＥＬ）は、オフセット回路２５に電気的に接続された配線ＯＳＭ、配線
ＯＲＭ、配線ＯＲＰ、配線ＯＳＰ（図４または図６参照）に供給する電位を制御する機能
を有する。また、選択回路２７（ＳＥＬ）は、記憶回路１１（ＭＥＭ）及び参照用記憶回
路１２（ＲＭＥＭ）に電気的に接続された、配線ＷＷに供給する電位を制御する機能を有
する。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
次いで、酸化物半導体を用いたトランジスタの構成例について説明する。

図１０（Ａ）はトランジスタの構成例を示す上面図である。図１０（Ｂ）は、図１０（Ａ
）のＸ１−Ｘ２線断面図であり、図１０（Ｃ）はＹ１−Ｙ２線断面図である。ここでは、
Ｘ１−Ｘ２線の方向をチャネル長方向と、Ｙ１−Ｙ２線方向をチャネル幅方向と呼称する
場合がある。図１０（Ｂ）は、トランジスタのチャネル長方向の断面構造を示す図であり
、図１０（Ｃ）は、トランジスタのチャネル幅方向の断面構造を示す図である。なお、デ
バイス構造を明確にするため、図１０（Ａ）では、一部の構成要素が省略されている。

本発明の一態様に係る半導体装置は、絶縁層５１２乃至５２０、金属酸化物膜５２１乃至
５２４、導電層５５０乃至５５３を有する。トランジスタ５０１は絶縁表面に形成される
。図１０では、トランジスタ５０１が絶縁層５１１上に形成される場合を例示している。
トランジスタ５０１は絶縁層５１８及び絶縁層５１９で覆われている。

なお、トランジスタ５０１を構成している絶縁層、金属酸化物膜、導電層等は、単層であ
っても、複数の膜が積層されたものであってもよい。これらの作製には、スパッタリング
法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、
ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお
、ＣＶＤ法は、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。

導電層５５０は、トランジスタ５０１のゲート電極として機能する領域を有する。導電層
５５１、導電層５５２は、ソース電極またはドレイン電極として機能する領域を有する。
導電層５５３は、バックゲート電極として機能する領域を有する。絶縁層５１７は、ゲー
ト電極（フロントゲート電極）側のゲート絶縁層として機能する領域を有し、絶縁層５１
４乃至絶縁層５１６の積層で構成される絶縁層は、バックゲート電極側のゲート絶縁層と
して機能する領域を有する。絶縁層５１８は層間絶縁層としての機能を有する。絶縁層５
１９はバリア層としての機能を有する。

金属酸化物膜５２１乃至５２４をまとめて酸化物層５３０と呼ぶ。図１０（Ｂ）、図１０
（Ｃ）に示すように、酸化物層５３０は、金属酸化物膜５２１、金属酸化物膜５２２、金
属酸化物膜５２４が順に積層されている領域を有する。また、一対の金属酸化物膜５２３
は、それぞれ導電層５５１、導電層５５２上に位置する。トランジスタ５０１がオン状態
のとき、チャネル形成領域は酸化物層５３０のうち主に金属酸化物膜５２２に形成される
。

金属酸化物膜５２４は、金属酸化物膜５２１乃至５２３、導電層５５１、導電層５５２を
覆っている。絶縁層５１７は金属酸化物膜５２３と導電層５５０との間に位置する。導電
層５５１、導電層５５２はそれぞれ、金属酸化物膜５２３、金属酸化物膜５２４、絶縁層
５１７を介して、導電層５５０と重なる領域を有する。

導電層５５１及び導電層５５２は、金属酸化物膜５２１及び金属酸化物膜５２２を形成す
るためのハードマスクから作製されている。そのため、導電層５５１及び導電層５５２は
、金属酸化物膜５２１および金属酸化物膜５２２の側面に接する領域を有していない。例
えば、次のような工程を経て、金属酸化物膜５２１、５２２、導電層５５１、導電層５５
２を作製することができる。まず、積層された２層の金属酸化物膜上に導電膜を形成する
。この導電膜を所望の形状に加工（エッチング）して、ハードマスクを形成する。ハード
マスクを用いて、２層の金属酸化物膜の形状を加工し、積層された金属酸化物膜５２１及
び金属酸化物膜５２２を形成する。次に、ハードマスクを所望の形状に加工して、導電層
５５１及び導電層５５２を形成する。

絶縁層５１１乃至５１８に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウ
ム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、
酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム
、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム
、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５１１乃至５１８はこれら
の絶縁材料でなる単層、または積層して構成される。絶縁層５１１乃至５１８を構成する
層は、複数の絶縁材料を含んでいてもよい。

なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であ
り、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことを意味する。

酸化物層５３０の酸素欠損の増加を抑制するため、絶縁層５１６乃至絶縁層５１８は、酸
素を含む絶縁層であることが好ましい。絶縁層５１６乃至絶縁層５１８は、加熱により酸
素が放出される絶縁膜（以下、「過剰酸素を含む絶縁膜」という。）で形成されることが
より好ましい。過剰酸素を含む絶縁膜から酸化物層５３０に酸素を供給することで、酸化
物層５３０の酸素欠損を補償することができる。トランジスタ５０１の信頼性および電気
的特性を向上することができる。

過剰酸素を含む絶縁層とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃ
ｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００
℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１
０^１８［分子／ｃｍ^３］以上である膜とする。酸素分子の放出量は、３．０×１０^２０ａ
ｔｏｍｓ／ｃｍ^３以上であることがより好ましい。

過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。
酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング
法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて行うことがで
きる。酸素を添加するためのガスとしては、^１６Ｏ_２もしくは^１８Ｏ_２などの酸素ガス、
亜酸化窒素ガスまたはオゾンガスなどを用いることができる。

酸化物層５３０の水素濃度の増加を防ぐために、絶縁層５１２乃至５１９中の水素濃度を
低減することが好ましい。特に絶縁層５１３乃至５１８の水素濃度を低減することが好ま
しい。具体的には、水素濃度は、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下であり、好ましく
は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１９ａｔｏｍｓ／ｃｍ^３以
下がより好ましく、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。

酸化物層５３０の窒素濃度の増加を防ぐために、絶縁層５１３乃至５１８の窒素濃度を低
減することが好ましい。具体的には、窒素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満
であり、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下であり、１×１０^１８ａｔｏｍｓ／ｃｍ^３
以下がより好ましく、５×１０^１７ａｔｏｍｓ／ｃｍ^３以下がより好ましい。

上掲の水素濃度、窒素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定された値である。

トランジスタ５０１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バ
リア層）によって酸化物層５３０が包み込まれる構造であることが好ましい。このような
構造であることで、酸化物層５３０から酸素が放出されること、酸化物層５３０に水素が
侵入することを抑えることができる。トランジスタ５０１の信頼性、電気的特性を向上で
きる。

例えば、絶縁層５１９をバリア層として機能させ、かつ絶縁層５１１、５１２、５１４の
少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒
化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イット
リウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成すること
ができる。

絶縁層５１１乃至５１８の構成例を記す。この例では、絶縁層５１１、５１２、５１５、
５１９は、それぞれ、バリア層として機能する。絶縁層５１６乃至５１８は過剰酸素を含
む酸化物層である。絶縁層５１１は窒化シリコンであり、絶縁層５１２は酸化アルミニウ
ムであり、絶縁層５１３は酸化窒化シリコンである。バックゲート電極側のゲート絶縁層
としての機能を有する絶縁層５１４乃至５１６は、酸化シリコン、酸化アルミニウム、酸
化シリコンの積層である。フロントゲート側のゲート絶縁層としての機能を有する絶縁層
５１７は、酸化窒化シリコンである。層間絶縁層としての機能を有する絶縁層５１８は、
酸化シリコンである。絶縁層５１９は酸化アルミニウムである。

導電層５５０乃至５５３に用いられる導電材料には、モリブデン、チタン、タンタル、タ
ングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述
した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タ
ングステン）等がある。インジウム錫酸化物、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したイ
ンジウム錫酸化物などの導電性材料を用いることができる。

導電層５５０乃至５５３の構成例を記す。導電層５５０は窒化タンタル、またはタングス
テン単層である。あるいは、導電層５５０は窒化タンタル、タンタルおよび窒化タンタル
でなる積層である。導電層５５１は、窒化タンタル単層、または窒化タンタルとタングス
テンとの積層である。導電層５５２の構成は導電層５５１と同じである。導電層５５３は
窒化タンタル単層、または窒化タンタルとタングステンとの積層である。

トランジスタ５０１のオフ電流の低減のために、金属酸化物膜５２２は、例えば、エネル
ギーギャップが大きいことが好ましい。金属酸化物膜５２２のエネルギーギャップは、２
．５ｅＶ以上４．２ｅＶ以下であり、２．８ｅＶ以上３．８ｅＶ以下が好ましく、３ｅＶ
以上３．５ｅＶ以下がさらに好ましい。

酸化物層５３０は、結晶性を有することが好ましい。少なくとも、金属酸化物膜５２２は
結晶性を有することが好ましい。上記構成により、信頼性、および電気的特性の良いトラ
ンジスタ５０１を実現できる。

金属酸化物膜５２２に適用できる酸化物は、例えば、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化
物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）である。金属酸化物膜５
２２は、インジウムを含む酸化物層に限定されない。金属酸化物膜５２２は、例えば、Ｚ
ｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｚｎ−Ｍｇ酸化物等で形成することができる。金属
酸化物膜５２１、５２３、５２４も、金属酸化物膜５２２と同様の酸化物で形成すること
ができる。特に、金属酸化物膜５２１、５２３、５２４は、それぞれ、Ｇａ酸化物で形成
することができる。

金属酸化物膜５２２と金属酸化物膜５２１の界面に界面準位が形成されると、界面近傍の
領域にもチャネル領域が形成されるために、トランジスタ５０１の閾値電圧が変動してし
まう。そのため、金属酸化物膜５２１は、構成要素として、金属酸化物膜５２２を構成す
る金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜５２２と
金属酸化物膜５２１の界面には、界面準位が形成されにくくなり、トランジスタ５０１の
閾値電圧等の電気的特性のばらつきを低減することができる。

金属酸化物膜５２４は、構成要素として、金属酸化物膜５２２を構成する金属元素の少な
くとも１つを含むことが好ましい。これにより、金属酸化物膜５２２と金属酸化物膜５２
４との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるの
で、トランジスタ５０１の電界効果移動度を高くすることができる。

金属酸化物膜５２１乃至５２４のうち、金属酸化物膜５２２のキャリア移動度が最も高い
ことが好ましい。これにより、絶縁層５１６、５１７から離間している金属酸化物膜５２
２にチャネルを形成することができる。

例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎ含有金属酸化物は、Ｉｎの含有率を高めることで
、キャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では主として重金属のｓ
軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多
くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少な
い酸化物と比較して移動度が高くなる。そのため、金属酸化物膜にインジウムの含有量が
多い酸化物を用いることで、キャリア移動度を高めることができる。

そのため、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物で金属酸化物膜５２２を形成し、Ｇａ酸化物
で金属酸化物膜５２１、５２３を形成する。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物で、金属酸化
物膜５２１乃至５２３を形成する場合、Ｉｎの含有率は金属酸化物膜５２２のＩｎの含有
率を金属酸化物膜５２１、５２３よりも高くする。Ｉｎ−Ｍ−Ｚｎ酸化物をスパッタリン
グ法で形成する場合、ターゲットの金属元素の原子数比を変えることで、Ｉｎ含有率を変
化させることができる。

例えば、金属酸化物膜５２２の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：
Ｚｎは、１：１：１、３：１：２、または４：２：４．１が好ましい。例えば、金属酸化
物膜５２１、５２３の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、
１：３：２、または１：３：４が好ましい。Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲッ
トで成膜したＩｎ−Ｍ−Ｚｎ酸化物の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３で
ある。

トランジスタ５０１に安定した電気的特性を付与するには、酸化物層５３０の不純物濃度
を低減することが好ましい。金属酸化物において、水素、窒素、炭素、シリコン、および
主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄
与し、キャリア密度を増大させてしまう。また、シリコンおよび炭素は金属酸化物中で不
純物準位の形成に寄与する。不純物準位はトラップとなり、トランジスタの電気的特性を
劣化させることがある。

例えば、酸化物層５３０は、シリコン濃度が２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ま
しくは、２×１０^１７ａｔｏｍｓ／ｃｍ^３以下の領域を有する。酸化物層５３０の炭素濃
度も同様である。

酸化物層５３０は、アルカリ金属濃度が１×１０^１８ａｔｏｍｓ／ｃｍ^３以下の、好まし
くは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下の領域を有する。酸化物層５３０のアルカリ土
類金属の濃度についても同様である。

酸化物層５３０は、窒素濃度が５×１０^１９ａｔｏｍｓ／ｃｍ^３未満の、好ましくは５×
１０^１８ａｔｏｍｓ／ｃｍ^３以下の、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以
下の、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の領域を有する。

酸化物層５３０は、水素濃度が１×１０^２０ａｔｏｍｓ／ｃｍ^３未満の、好ましくは１×
１０^１９ａｔｏｍｓ／ｃｍ^３未満の、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未
満の、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満の領域を有する。

上掲した酸化物層５３０の不純物濃度は、ＳＩＭＳにより得られる値である。

金属酸化物膜５２２が酸素欠損を有する場合、酸素欠損のサイトに水素が入り込むことで
ドナー準位を形成することがある。その結果、トランジスタ５０１のオン電流を低下させ
る要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。
したがって、金属酸化物膜５２２中の酸素欠損を低減することで、トランジスタ５０１の
オン電流を大きくすることができる場合がある。よって、金属酸化物膜５２２の水素を低
減することで、酸素欠損のサイトに水素が入りこまないようにすることが、オン電流特性
に有効である。

金属酸化物に含まれる水素は、金属原子に結合している酸素と反応して水になるため、酸
素欠損を形成することがある。酸素欠損に水素が入ることで、キャリアである電子が生成
されることがある。また、水素の一部が金属原子に結合している酸素と結合して、キャリ
アである電子を生成することがある。金属酸化物膜５２２にチャネル形成領域が設けられ
るので、金属酸化物膜５２２に水素が含まれていると、トランジスタ５０１はノーマリー
オン特性となりやすい。このため、金属酸化物膜５２２中の水素はできる限り低減されて
いることが好ましい。

図１０は、酸化物層５３０が４層構造の例であるが、これに限定されない。例えば、酸化
物層５３０を金属酸化物膜５２１または金属酸化物膜５２３のない３層構造とすることが
できる。または、酸化物層５３０の任意の層の間、酸化物層５３０の上、酸化物層５３０
の下のいずれか二箇所以上に、金属酸化物膜５２１乃至５２４と同様の金属酸化物膜を１
層または複数を設けることができる。

図１１を参照して、金属酸化物膜５２１、５２２、５２４の積層によって得られる効果を
説明する。図１１は、トランジスタ５０１のチャネル形成領域のエネルギーバンド構造の
模式図である。

図１１中、Ｅｃ５１６ｅ、Ｅｃ５２１ｅ、Ｅｃ５２２ｅ、Ｅｃ５２４ｅ、Ｅｃ５１７ｅは
、それぞれ、絶縁層５１６、金属酸化物膜５２１、金属酸化物膜５２２、金属酸化物膜５
２４、絶縁層５１７の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真
空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネ
ルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（
ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真
空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖ
ｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社
ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。

絶縁層５１６、５１７は絶縁体であるため、Ｅｃ５１６ｅとＥｃ５１７ｅは、Ｅｃ５２１
ｅ、Ｅｃ５２２ｅ、およびＥｃ５２４ｅよりも真空準位に近い（電子親和力が小さい）。

金属酸化物膜５２２は、金属酸化物膜５２１、５２４よりも電子親和力が大きい。例えば
、金属酸化物膜５２２と金属酸化物膜５２１との電子親和力の差、および金属酸化物膜５
２２と金属酸化物膜５２４との電子親和力の差は、それぞれ、０．０７ｅＶ以上１．３ｅ
Ｖ以下である。電子親和力の差は、０．１ｅＶ以上０．７ｅＶ以下が好ましく、０．１５
ｅＶ以上０．４ｅＶ以下がさらに好ましい。なお、電子親和力は、真空準位と伝導帯下端
のエネルギーとの差である。

トランジスタ５０１のゲート電極（導電層５５０）に電圧を印加すると、金属酸化物膜５
２１、金属酸化物膜５２２、金属酸化物膜５２４のうち、電子親和力が大きい金属酸化物
膜５２２に主にチャネルが形成される。

インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。その
ため、金属酸化物膜５２４がインジウムガリウム酸化物を含むと好ましい。ガリウム原子
割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに
好ましくは９０％以上とする。

また、金属酸化物膜５２１と金属酸化物膜５２２との間には金属酸化物膜５２１と金属酸
化物膜５２２の混合領域が存在する場合がある。また、金属酸化物膜５２４と金属酸化物
膜５２２との間には金属酸化物膜５２４と金属酸化物膜５２２の混合領域が存在する場合
がある。混合領域は、界面準位密度が低くなるため、金属酸化物膜５２１、５２２、５２
４の積層されている領域は、それぞれの界面近傍においてエネルギーが連続的に変化する
（連続接合ともいう）バンド構造となる。

このようなエネルギーバンド構造を有する酸化物層５３０において、電子は主に金属酸化
物膜５２２を移動することになる。そのため、金属酸化物膜５２１と絶縁層５１６との界
面に、または、金属酸化物膜５２４と絶縁層５１７との界面に準位が存在したとしても、
これらの界面準位により、酸化物層５３０中を移動する電子の移動が阻害されにくくなる
ため、トランジスタ５０１のオン電流を高くすることができる。

また、図１１に示すように、金属酸化物膜５２１と絶縁層５１６の界面近傍、および金属
酸化物膜５２４と絶縁層５１７の界面近傍には、それぞれ、不純物や欠陥に起因したトラ
ップ準位Ｅｔ５２６ｅ、Ｅｔ５２７ｅが形成され得るものの、金属酸化物膜５２１、５２
４があることにより、金属酸化物膜５２２をトラップ準位Ｅｔ５２６ｅ、Ｅｔ５２７ｅか
ら離間することができる。

なお、Ｅｃ５２１ｅとＥｃ５２２ｅとの差が小さい場合、金属酸化物膜５２２の電子が該
エネルギー差を越えてトラップ準位Ｅｔ５２６ｅに達することがある。トラップ準位Ｅｔ
５２６ｅに電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トラン
ジスタの閾値電圧はプラス方向にシフトしてしまう。Ｅｃ５２２ｅとＥｃ５２４ｅとのエ
ネルギー差が小さい場合も同様である。

トランジスタ５０１の閾値電圧の変動が低減され、トランジスタ５０１の電気的特性を良
好なものとするため、Ｅｃ５２１ｅとＥｃ５２２ｅとの差、Ｅｃ５２４ｅとＥｃ５２２ｅ
との差を、それぞれ０．１ｅＶ以上とすることが好ましく、０．１５ｅＶ以上とすること
がより好ましい。

トランジスタ５０１は、バックゲート電極を有さない構造とすることができる。

図１２に、図３に示すメモリセルＭＣが有するトランジスタＴｒ１、Ｔｒ２、及び容量素
子Ｃ１の積層構造を例示する。

半導体装置１０は、ＣＭＯＳ層５６１、配線層Ｗ_１乃至Ｗ_５、トランジスタ層５６２、配
線層Ｗ_６、Ｗ_７の積層で構成されている。

ＣＭＯＳ層５６１には、シリコンをチャネル形成領域に有するトランジスタが設けられて
いる。当該トランジスタＴｒ１の活性層は単結晶シリコンウエハ５６０に設けられている
。トランジスタＴｒ１のゲートは配線層Ｗ_１乃至Ｗ_５を介してトランジスタＴｒ２のソー
ス又はドレインの他方と、容量素子Ｃ１の第２の電極５６５と、に電気的に接続されてい
る。

トランジスタ層５６２には、トランジスタＴｒ２が設けられている。図１２では、トラン
ジスタＴｒ２がトランジスタ５０１（図１０）と同様の構造を有する。なお、本実施の形
態では、トランジスタＴｒ２がバックゲート電極を配線層Ｗ_５に有する場合を例示してい
る。また、配線層Ｗ_６には、容量素子Ｃ１が設けられている。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態６）
本実施の形態では、酸化物半導体について説明する。酸化物半導体は、単結晶酸化物半導
体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体として
は、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉ
ｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒ
ｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半
導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−
ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。

非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置
が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さな
い、などといわれている。

即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ
）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構
造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉ
ｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。
不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い
。

ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一種である。

ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数の結晶部（ナノ結
晶）が連結し、歪みを有した結晶構造となっている。結晶部一つの大きさは１ｎｍ以上、
または３ｎｍ以上である。よって、ＣＡＡＣ−ＯＳの結晶部をナノ結晶と称することがで
き、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−
ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称するこ
ともできる。

ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混
入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（
酸素欠損など）の少ない酸化物半導体ともいえる。

なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。

酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合があ
る。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリ
ア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップと
なる場合や、水素を捕獲することによってキャリア発生源となる場合がある。

不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体であ
る。具体的には、８×１０^１１ｃｍ^−３未満、好ましくは１×１０^１１ｃｍ^−３未満、さ
らに好ましくは１×１０^１０ｃｍ^−３未満であり、１×１０^−９ｃｍ^−３以上のキャリア
密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または
実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥
準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。ｎｃ−ＯＳは、異なる結晶部間で
結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。結晶部（ナノ
結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏ
ｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮ
Ｃ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶ
こともできる。

ｎｃ−ＯＳの結晶は配向性を有さないので、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌ
ｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。

なお、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造
である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６
％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、
同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未
満である酸化物半導体は、成膜すること自体が困難である。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３である。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満である。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３
未満である。

なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わ
せることにより、所望の組成における単結晶に相当する密度を見積もることができる。所
望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、
加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組
み合わせて見積もることが好ましい。

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、
ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。酸化物半導体の構造は
、Ｘ線回折（ＸＲＤ）、ナノビーム電子回折、ＴＥＭ（透過型電子顕微鏡）観察などによ
って、特定することができる。

次に、酸化物半導体のキャリア密度について、説明する。

酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（
Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。

酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨと
もいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くな
ると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準
位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。

ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。

トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の
低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい
。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度
を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠
陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化
物半導体のキャリア密度としては、８×１０^１５ｃｍ^−３未満、好ましくは１×１０^１１
ｃｍ^−３未満、さらに好ましくは１×１０^１０ｃｍ^−３未満であり、１×１０^−９ｃｍ^−
３以上とすればよい。

一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を
目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化
物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずか
に高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化
物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ
特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位
密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大き
く、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャ
リア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和
力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる
。

上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって
、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよ
い。

実質的に真性の酸化物半導体のキャリア密度は、１×１０^５ｃｍ^−３以上１×１０^１８ｃ
ｍ^−３未満が好ましく、１×１０^７ｃｍ^−３以上１×１０^１７ｃｍ^−３以下がより好まし
く、１×１０^９ｃｍ^−３以上５×１０^１６ｃｍ^−３以下がさらに好ましく、１×１０^１０
ｃｍ^−３以上１×１０^１６ｃｍ^−３以下がさらに好ましく、１×１０^１１ｃｍ^−３以上１
×１０^１５ｃｍ^−３以下がさらに好ましい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態７）
図１３（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表
す斜視図を示す。

図１３（Ａ）に示すパッケージは、本発明の一態様にかかる半導体装置に相当するチップ
３５１が、ワイヤボンディング法により、インターポーザ３５０上の端子３５２と接続さ
れている。端子３５２は、インターポーザ３５０のチップ３５１がマウントされている面
上に配置されている。そしてチップ３５１はモールド樹脂３５３によって封止されていて
も良いが、各端子３５２の一部が露出した状態で封止されるようにする。

パッケージが回路基板に実装されている電子機器のモジュールの構成を、図１３（Ｂ）に
示す。

図１３（Ｂ）に示す携帯電話のモジュールは、プリント配線基板８０１に、パッケージ８
０２と、バッテリー８０４とが実装されている。また、表示素子が設けられたパネル８０
０に、プリント配線基板８０１がＦＰＣ８０３によって実装されている。

図１４に、本発明の一態様に係る半導体装置である半導体装置１０を用いたプログラマブ
ルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）
の構成例を示す。図１４では、ＰＬＤ８０に、Ｉ／Ｏ７０、ＰＬＬ（ｐｈａｓｅ ｌｏｃ
ｋ ｌｏｏｐ）７１、ＲＡＭ７２、半導体装置１０が設けられている。Ｉ／Ｏ７０は、Ｐ
ＬＤ８０の外部回路からの信号の入力、または外部回路への信号の出力を制御する、イン
ターフェースとしての機能を有する。ＰＬＬ７１は、信号ＣＬＫを生成する機能を有する
。ＲＡＭ７２は、論理演算に用いられるデータを格納する機能を有する。半導体装置１０
は、積和演算回路としての機能を有する。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態８）
本発明の一態様に係る記憶装置は、表示機器、パーソナルコンピュータ、記録媒体を備え
た画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等
の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることが
できる。その他に、本発明の一態様に係る記憶装置を用いることができる電子機器として
、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジ
タルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）
、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイ
ヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機
（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図１５
に示す。

図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。本発明の一態様にかかる記憶装置は、携帯型ゲーム機の各種
集積回路に用いることができる。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの
表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数
は、これに限定されない。

図１５（Ｂ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様に
かかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることがで
きる。

図１５（Ｃ）は表示装置であり、筐体５３０１、表示部５３０２、支持台５３０３等を有
する。本発明の一態様に係る半導体装置は、表示部５３０２に用いることができる。なお
、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての
情報表示用表示装置が含まれる。

図１５（Ｄ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様
にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５
８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２
筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接
続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は
、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８
０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成
としても良い。

図１５（Ｅ）は表示装置であり、曲面を有する筐体５７０１、表示部５７０２等を有する
。本発明の一態様に係る半導体装置に可撓性を有する基板を用いることで、曲面を有する
筐体５７０１に支持された表示部５７０２に、当該半導体装置を用いることができ、フレ
キシブルかつ軽くて使い勝手の良い表示装置を提供することができる。

図１５（Ｆ）は携帯電話であり、曲面を有する筐体５９０１に、表示部５９０２、マイク
５９０７、スピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン
５９０５が設けられている。本発明の一態様にかかる記憶装置は、表示部５９０２に用い
られる表示装置の動作を制御するための各種集積回路に用いることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

１０ 半導体装置
１１ 記憶回路
１２ 参照用記憶回路
１３ 回路
１４ 回路
１５ 電流源回路
１８ 電流電圧変換回路
１９ アンプ
２０ 抵抗素子
２１ 駆動回路
２１Ｒ 駆動回路
２２ デコーダ
２３ サンプリング回路
２４ アナログバッファ
２５ オフセット回路
２６ 選択回路
２７ 選択回路
７１ ＰＬＬ
７２ ＲＡＭ
８０ ＰＬＤ
３５０ インターポーザ
３５１ チップ
３５２ 端子
３５３ モールド樹脂
５０１ トランジスタ
５１１ 絶縁層
５１２ 絶縁層
５１３ 絶縁層
５１４ 絶縁層
５１５ 絶縁層
５１６ｅ Ｅｃ
５１６ 絶縁層
５１７ｅ Ｅｃ
５１７ 絶縁層
５１８ 絶縁層
５１９ 絶縁層
５２０ 絶縁層
５２１ 金属酸化物膜
５２１ｅ Ｅｃ
５２２ 金属酸化物膜
５２２ｅ Ｅｃ
５２３ 金属酸化物膜
５２４ 金属酸化物膜
５２４ｅ Ｅｃ
５２７ｅ Ｅｔ
５３０ 酸化物層
５５０ 導電層
５５１ 導電層
５５２ 導電層
５５３ 導電層
５６０ 単結晶シリコンウエハ
５６１ ＣＭＯＳ層
５６２ トランジスタ層
５６５ 電極
８００ パネル
８０１ プリント配線基板
８０２ パッケージ
８０３ ＦＰＣ
８０４ バッテリー
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５３０１ 筐体
５３０２ 表示部
５３０３ 支持台
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５７０１ 筐体
５７０２ 表示部
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
５９０１ 筐体
５９０２ 表示部
５９０３ カメラ
５９０４ スピーカー
５９０５ ボタン
５９０６ 外部接続部
５９０７ マイク

Claims (5)

1. 積和演算を行うことができる半導体装置であって、
   第１のトランジスタ及び第２のトランジスタを有するメモリセルと、
   第３のトランジスタ及び第４のトランジスタを有する参照メモリセルと、
   第５のトランジスタ及び第６のトランジスタを有する電流源回路と、を有し、
   前記第１のトランジスタのソース及びドレインの一方は、第１の配線を介して、前記第５のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第１のトランジスタのゲートは、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第３のトランジスタのソース及びドレインの一方は、第２の配線を介して、前記第６のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第３のトランジスタのゲートは、前記第４のトランジスタのソース及びドレインの一方と電気的に接続されている、半導体装置。
2. 積和演算を行うことができる半導体装置であって、
   第１のトランジスタ及び第２のトランジスタを有するメモリセルと、
   第３のトランジスタ及び第４のトランジスタを有する参照メモリセルと、
   第５のトランジスタ及び第６のトランジスタを有する電流源回路と、を有し、
   前記第１のトランジスタのソース及びドレインの一方は、第１の配線を介して、前記第５のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第１のトランジスタのゲートは、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第３のトランジスタのソース及びドレインの一方は、第２の配線を介して、前記第６のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第３のトランジスタのゲートは、前記第４のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第２のトランジスタ及び前記第４のトランジスタの各々は、チャネル形成領域に酸化物半導体を有する、半導体装置。
3. 請求項１又は２において、
   前記メモリセルは、第１の容量素子を有し、
   前記参照メモリセルは、第２の容量素子を有し、
   前記第１の容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第２の容量素子の一方の電極は、前記第３のトランジスタのゲート電気的に接続されている、半導体装置。
4. 請求項１乃至３のいずれか一において、
   前記メモリセルは、第１のアナログデータに対応する第１の電流を生成する機能と、前記第１のアナログデータ及び第２のアナログデータに対応する第２の電流を生成する機能と、を有し、
   前記参照メモリセルは、参照データに対応する電流を生成する機能を有する、半導体装置。
5. 請求項１乃至４のいずれか一において、
   第３の電流を生成する機能を有する第１の回路と、
   第４の電流を生成する機能を有する第２の回路と、を有し、
   前記第１の回路及び前記第２の回路のいずれか一方は、第５の電流を生成する機能を有する、半導体装置。

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