TWI666937B - 攝像裝置及電子裝置 - Google Patents
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Abstract
提供一種能夠得到高品質的成像資料的成像裝置。本發明的一個實施方式是一種包括第一電路及第二電路的成像裝置，第一電路包括光電轉換元件、第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體、第一電容器、第二電容器以及第三電容器，第二電路包括第八電晶體，可以補償第一電路所包括的放大電晶體(第五電晶體)的臨界電壓的偏差。
Description
本發明的一個實施方式係關於一種成像裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域涉及一種物體、方法或者製造方法。此外，本發明的一個實施方式涉及一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。由此，明確而言，作為本說明書所公開的本發明的一個實施方式的技術領域的例子可以舉出半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、成像裝置、這些裝置的驅動方法或者這些裝置的製造方法。
在本說明書等中，半導體裝置是指藉由利用半導體特性而能夠工作的所有裝置。電晶體、半導體電路為半導體裝置的一個實施方式。另外，記憶體裝置、顯示裝置、成像裝置、電子裝置有時包含半導體裝置。
作為其中具有光感測器的像素配置為矩陣狀的半導體裝置，已知CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半
導體)影像感測器。作為成像元件CMOS影像感測器被設置在如數位相機或手機等眾多可攜式設備中。
一般而言，作為可以應用於構成CMOS影像感測器等的電晶體的半導體材料，矽被周知。另外，作為其他材料，氧化物半導體受到注目。
例如，專利文獻1公開了一種高速且耗電量低的成像裝置的製造技術，其中在像素電路的一部分中使用包含氧化物半導體的關態電流(off-state current)極小的電晶體，在週邊電路中使用能夠製造CMOS電路的包含矽半導體的電晶體。
[專利文獻1]日本專利申請公開第2011-119711號公報
CMOS影像感測器包括各像素中輸出資料的放大電晶體。為了得到高品質的成像資料，較佳為所有像素中的該電晶體的電特性均勻，但是隨著微型化的發展，電晶體的製程的難度增高，而很難降低電特性偏差。
藉由將補償電特性的偏差的資料保持在電容器等中，可以補償輸出資料，但是如果每次成像都對電容器寫入資料，則會導致總成像時間變長。此外，還出現耗電量增加的問題。
因此，本發明的一個實施方式的目的之一是提供一種能夠得到高品質的成像資料的成像裝置。本發明的一個實施方式的其他目的之一是提供一種能夠補償像素電路所包括的放大電晶體的臨界電壓的偏差的成
像裝置。本發明的一個實施方式的其他目的之一是提供一種耗電量低的成像裝置。本發明的一個實施方式的其他目的之一是提供一種適於高速工作的成像裝置。本發明的一個實施方式的其他目的之一是提供一種高靈敏度的成像裝置。本發明的一個實施方式的其他目的之一是提供一種動態範圍較廣的成像裝置。本發明的一個實施方式的其他目的之一是提供一種高解析度的成像裝置。本發明的一個實施方式的其他目的之一是提供一種低成本的成像裝置。本發明的一個實施方式的其他目的之一是提供一種高可靠性的成像裝置。本發明的一個實施方式的其他目的之一是提供一種新穎的成像裝置等。本發明的一個實施方式的其他目的之一是提供一種新穎的半導體裝置等。
注意，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個實施方式並不需要實現所有上述目的。除上述目的外的目的從說明書、圖式、申請專利範圍等的記載中是顯而易見的，並且可以從說明書、圖式、申請專利範圍等的所述記載中抽出。
本發明的一個實施方式涉及一種能夠補償像素電路所包括的放大電晶體的臨界電壓的偏差的成像裝置。
本發明的一個實施方式是一種包括第一電路及第二電路的成像裝置，第一電路包括光電轉換元件、第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體、第一電容器、第二電容器以及第三電容器，第二電路包括第八電晶體，光電轉換元件的一個端子與第一電晶體的源極和汲極中的一個電連接，第一電晶體的源極和汲極中的另一個與第二電晶體的源極和汲極中的一個電連接，第一
電晶體的源極和汲極中的另一個與第一電容器的一個端子電連接，第三電晶體的源極和汲極中的一個與第一電容器的另一個端子電連接，第一電容器的另一個端子與第二電容器的一個端子電連接，第四電晶體的源極和汲極中的一個與第二電容器的另一個端子電連接，第四電晶體的源極和汲極中的另一個與第五電晶體的源極和汲極中的一個電連接，第六電晶體的源極和汲極中的一個與第五電晶體的源極和汲極中的一個電連接，第三電容器的一個端子與第二電容器的另一個端子電連接，第三電容器的另一個端子與第六電晶體的源極和汲極中的另一個電連接，第六電晶體的閘極與第三電容器的一個端子電連接，第七電晶體的源極和汲極中的一個與第六電晶體的源極和汲極中的另一個電連接，第七電晶體的源極和汲極中的另一個與第八電晶體的源極和汲極中的一個電連接。
另外，第二電路還可以包括第九電晶體，第九電晶體的源極和汲極中的一個可以與第八電晶體的源極和汲極中的另一個電連接，第九電晶體的閘極可以與第八電晶體的閘極電連接，第九電晶體的閘極可以與第九電晶體的源極和汲極中的另一個電連接。
第三電晶體的源極和汲極中的另一個也可以與光電轉換元件的另一個端子電連接。
另外，第一電路還可以包括第四電容器，第四電容器的一個端子可以與第三電晶體的源極和汲極中的一個電連接。另外，第四電容器的另一個端子可以與第五電晶體的源極和汲極中的另一個電連接。
第一電晶體至第九電晶體較佳為在活性層中包括氧化物半導體，該氧化物半導體較佳為包含In、Zn和M(M是Al、Ti、Ga、Sn、Y、
Zr、La、Ce、Nd或Hf)。
根據本發明的一個實施方式可以提供一種能夠得到高品質的成像資料的成像裝置。另外，本發明的一個實施方式可以提供一種能夠補償像素電路所包括的放大電晶體的電特性的成像裝置。另外，本發明的一個實施方式可以提供一種耗電量低的成像裝置。另外，本發明的一個實施方式可以提供一種適於高速工作的成像裝置。另外，本發明的一個實施方式可以提供一種高靈敏度的成像裝置。另外，本發明的一個實施方式可以提供一種動態範圍較廣的成像裝置。另外，本發明的一個實施方式可以提供一種高解析度的成像裝置。另外，本發明的一個實施方式可以提供一種低成本的成像裝置。另外，本發明的一個實施方式可以提供一種高可靠性的成像裝置。另外，本發明的一個實施方式可以提供一種新穎的成像裝置等。另外，本發明的一個實施方式可以提供一種新穎的半導體裝置等。
注意，這些效果的記載不妨礙其他效果的存在。注意，本發明的一個實施方式並不需要具有所有上述效果。另外，可以從說明書、圖式、申請專利範圍等的記載顯而易見地看出並抽出這些效果外的效果。
11~12‧‧‧電路
21~32‧‧‧佈線
40‧‧‧矽基板
51~59‧‧‧電晶體
60‧‧‧光電二極體
70~71‧‧‧電晶體
80‧‧‧絕緣層
90、92‧‧‧電路部
101~112‧‧‧電晶體
115‧‧‧基板
120‧‧‧絕緣層
130、130a~130c‧‧‧氧化物半導體層
130A~130C‧‧‧氧化物半導體膜
140~142、141a‧‧‧導電層
150~152‧‧‧導電層
156‧‧‧光阻遮罩
160‧‧‧絕緣層
160A‧‧‧絕緣膜
170~173‧‧‧導電層
171A、172A‧‧‧導電膜
175、180‧‧‧絕緣層
231~233‧‧‧區域
331~335‧‧‧區域
400‧‧‧像素部
410‧‧‧行驅動器
420‧‧‧A/D轉換電路
430‧‧‧列驅動器
501~509‧‧‧信號
510、511、520、531‧‧‧期間
610~613、621~623、631‧‧‧期間
901~902、911、921、931、941~942、951‧‧‧外殼
903~904、912、932、943、952‧‧‧顯示部
905、923、957‧‧‧麥克風
906、954‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
909、919、939、959‧‧‧相機
922‧‧‧快門按鈕
925、945‧‧‧透鏡
927‧‧‧發光部
933‧‧‧腕帶
944‧‧‧操作鍵
946‧‧‧連接部
955‧‧‧按鈕
956‧‧‧輸入輸出端子
AS、AG‧‧‧節點
C1~C4‧‧‧電容器
FD1、FD2‧‧‧節點
OUT‧‧‧輸出端子
在圖式中：圖1是說明成像裝置所包括的電路的圖；圖2是說明成像裝置所包括的電路的圖；圖3是說明補償工作的時序圖；
圖4是說明補償工作的圖；圖5是說明補償工作的圖；圖6是說明補償工作的圖；圖7是說明補償工作的圖；圖8是說明補償工作的圖；圖9A和圖9B是說明成像裝置所包括的電路的圖；圖10A和圖10B是包括電路部的成像裝置的剖面圖；圖11A1、圖11A2、圖11A3、圖11B1、圖11B2、圖11B3是說明彎曲的成像裝置的圖；圖12是說明成像裝置的結構的圖；圖13A和圖13B是說明全域快門方式的工作及滾動快門方式的工作的時序圖；圖14A和圖14B是說明電晶體的俯視圖及剖面圖；圖15A和圖15B是說明電晶體的俯視圖及剖面圖；圖16A和圖16B是說明電晶體的俯視圖及剖面圖；圖17A和圖17B是說明電晶體的俯視圖及剖面圖；圖18A和圖18B是說明電晶體的俯視圖及剖面圖；圖19A和圖19B是說明電晶體的俯視圖及剖面圖；圖20A至圖20D是說明電晶體的通道寬度方向上的剖面的圖；圖21A至圖21F是說明電晶體的通道長度方向上的剖面的圖；圖22A至圖22C是說明半導體層的俯視圖及剖面圖；圖23A至圖23C是說明半導體層的俯視圖及剖面圖；
圖24A和圖24B是說明電晶體的俯視圖及剖面圖；圖25A和圖25B是說明電晶體的俯視圖及剖面圖；圖26A和圖26B是說明電晶體的俯視圖及剖面圖；圖27A和圖27B是說明電晶體的俯視圖及剖面圖；圖28A和圖28B是說明電晶體的俯視圖及剖面圖；圖29A和圖29B是說明電晶體的俯視圖及剖面圖；圖30A至圖30D是說明電晶體的通道寬度方向上的剖面的圖；圖31A至圖31F是說明電晶體的通道長度方向上的剖面的圖；圖32A和圖32B是說明電晶體的俯視圖；圖33A至圖33C是說明電晶體的製造方法的圖；圖34A至圖34C是說明電晶體的製造方法的圖；圖35A至圖35C是說明電晶體的製造方法的圖；圖36A至圖36C是說明電晶體的製造方法的圖；圖37A至圖37C是說明電晶體的製造方法的圖；圖38A至圖38C是說明電晶體的製造方法的圖；圖39A至圖39F是說明電子裝置的圖；圖40是說明成像裝置的工作的時序圖；圖41是說明成像裝置的工作的時序圖；圖42是說明成像裝置所包括的電路的圖；圖43是說明成像裝置的方塊圖；圖44是說明動作檢測器的電路圖；圖45是說明動作檢測器的工作的時序圖；
圖46是說明包括臨界電壓補償電路的像素的電路圖；圖47是說明動作檢測工作的時序圖；圖48是成像裝置的外觀照片；圖49是說明所有像素的輸出分佈的圖；圖50是說明像素的平均輸出中的像素間的偏差的圖；圖51是使用成像裝置拍攝的影像；圖52是說明所有像素的各平均輸出中的動作檢測範圍△VREF的圖；圖53是說明進行臨界電壓補償工作時及不進行臨界電壓補償工作時的動作檢測工作的圖。
參照圖式對實施方式進行詳細說明。注意，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是，本發明的方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。注意，在以下說明的發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。注意，有時在不同的圖式中適當地省略或改變相同構成要素的陰影。
例如，在本說明書等中，當明確地記載有“X與Y連接”時，意味著如下情況：X與Y電連接；X與Y在功能上連接；X與Y直接連接。因此，不侷限於規定的連接關係(例如，圖式或文中所示的連接關係等)，圖
式或文中所示的連接關係以外的連接關係也包含於圖式或文中。
在此，X和Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
作為X與Y直接連接的情況的一個例子，可以舉出在X與Y之間沒有連接能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)，並且X與Y沒有藉由能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)連接的情況。
作為X和Y電連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠電連接X和Y的元件(例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件、負載等)。此外，開關具有控制導通或截止的功能。換言之，開關具有其成為導通狀態(開啟狀態)或非導通狀態(關閉狀態)而控制是否使電流流過的功能。或者，開關具有選擇並切換電流路徑的功能。另外，X和Y電連接的情況包括X與Y直接連接的情況。
作為X和Y在功能上連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠在功能上連接X和Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、γ(伽瑪)校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移器電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝器電路等)、信號產生電路、記
憶體電路、控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。另外，X與Y在功能上連接的情況包括X與Y直接連接的情況及X與Y電連接的情況。
此外，當明確地記載有“X與Y電連接”時，在本說明書等中意味著如下情況：X與Y電連接(亦即，以中間夾有其他元件或其他電路的方式連接X與Y)；X與Y在功能上連接(亦即，以中間夾有其他電路的方式在功能上連接X與Y)；X與Y直接連接(亦即，以中間不夾有其他元件或其他電路的方式連接X與Y)。亦即，在本說明書等中，當明確地記載有“電連接”時與只明確地記載有“連接”時的情況相同。
注意，例如，在電晶體的源極(或第一端子等)藉由Z1(或沒有藉由Z1)與X電連接，電晶體的汲極(或第二端子等)藉由Z2(或沒有藉由Z2)與Y電連接的情況下以及在電晶體的源極(或第一端子等)與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極(或第二端子等)與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表現為如下。
例如，可以表現為“X、Y、電晶體的源極(或第一端子等)及電晶體的汲極(或第二端子等)互相電連接，並按X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)及Y的順序電連接”。或者，可以表現為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)與Y依次電連接”。或者，可以表現為“X藉由電晶體
的源極(或第一端子等)及汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y依次設置為相互連接”。藉由使用與這種例子相同的表現方法規定電路結構中的連接順序，可以區別電晶體的源極(或第一端子等)與汲極(或第二端子等)而決定技術範圍。
另外，作為其他表現方法，例如可以表現為“電晶體的源極(或第一端子等)至少藉由第一連接路徑與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑是藉由電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)之間的路徑，所述第一連接路徑是藉由Z1的路徑，電晶體的汲極(或第二端子等)至少藉由第三連接路徑與Y電連接，所述第三連接路徑不具有所述第二連接路徑，所述第三連接路徑是藉由Z2的路徑”。或者，也可以表示為“電晶體的源極(或第一端子等)至少在第一連接路徑上藉由Z1與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑具有藉由電晶體的連接路徑，電晶體的汲極(或第二端子等)至少在第三連接路徑上藉由Z2與Y電連接，所述第三連接路徑不具有所述第二連接路徑”。或者，也可以表現為“電晶體的源極(或第一端子等)至少經過第一電路徑，藉由Z1與X電連接，所述第一電路徑不具有第二電路徑，所述第二電路徑是從電晶體的源極(或第一端子等)到電晶體的汲極(或第二端子等)的電路徑，電晶體的汲極(或第二端子等)至少經過第三電路徑，藉由Z2與Y電連接，所述第三電路徑不具有第四電路徑，所述第四電路徑是從電晶體的汲極(或第二端子等)到電晶體的源極(或第一端子等)的電路徑”。藉由使用與這些例子同樣的表現方法規定電路結
構中的連接路徑，可以區別電晶體的源極(或第一端子等)和汲極(或第二端子等)來確定技術範圍。
注意，這種表現方法是一個例子，不侷限於上述表現方法。在此，X、Y、Z1及Z2為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜及層等)。
另外，即使在電路圖上獨立的構成要素彼此電連接，也有時一個構成要素兼有多個構成要素的功能。例如，在佈線的一部分用作電極時，一個導電膜兼有佈線和電極的兩個構成要素的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個構成要素的功能的情況。
另外，根據情況或狀態，可以互相調換“膜”和“層”。例如，有時可以將“導電層”變換為“導電膜”。此外，有時可以將“絕緣膜”變換為“絕緣層”。
在本實施方式中，參照圖式對本發明的一個實施方式的成像
裝置進行說明。
本發明的一個實施方式的成像裝置包括像素電路，該像素電路可以補償利用源極隨耦器輸出信號電荷(資料)的成像裝置的像素中的源極隨耦器放大電晶體的臨界電壓偏差。
圖1是本發明的一個實施方式的成像裝置所包括的能夠被用作像素電路的電路11、能夠被用作參考電流源電路的電路12的電路圖。雖
然圖1等示出電晶體是n通道型的情況的例子，但是本發明的一個實施方式不侷限於此。例如藉由調換電位的大小關係，如圖42所示，可以使電晶體為p通道型。或者，也可以將一部分的n通道型電晶體換成p通道型電晶體。
電路11大致被分為光電轉換部和信號生成部。光電轉換部包括光電二極體60、電晶體51以及電晶體52。信號生成部包括電晶體53、電晶體54、電晶體55、電晶體56、電晶體57、電容器C1、電容器C2、電容器C3及電容器C4。另外，也可以省略電容器C4。
電路12包括電晶體58及輸出端子(OUT)。
連接到佈線31的電路12也可以具有圖2所示的結構。圖2示出在電路12中追加了電晶體59的結構，該電路為電流鏡電路。
在圖1所示的電路11中，光電二極體60的一個端子與電晶體51的源極和汲極中的一個電連接。電晶體51的源極和汲極中的另一個與電晶體52的源極和汲極中的一個電連接。電晶體51的源極和汲極中的另一個與電容器C1的一個端子電連接。電晶體53的源極和汲極中的一個與電容器C1的另一個端子電連接。電容器C1的另一個端子與電容器C2的一個端子電連接。電晶體54的源極和汲極中的一個與電容器C2的另一個端子電連接。電晶體54的源極和汲極中的另一個與電晶體55的源極和汲極中的一個電連接。電晶體56的源極和汲極中的一個與電晶體55的源極和汲極中的一個電連接。電容器C3的一個端子與電容器C2的另一個端子電連接。電容器C3的另一個端子與電晶體56的源極和汲極中的另一個電連接。電晶體56的閘極與電容器C3的一個端子電連接。電晶體57的源極和汲極中的一個與電晶體56的源極和汲極中的另一個電連接。電晶體57的源極和汲極中的另一個與
電晶體58的源極和汲極中的一個電連接。
光電二極體60的另一個端子與佈線21(VPD)電連接。電晶體52的源極和汲極中的另一個與佈線22(VPR)電連接。電晶體55的源極和汲極中的另一個與佈線23(VPI)電連接。電晶體51的閘極與佈線25(TX)電連接。電晶體52的閘極與佈線26(PR)電連接。電晶體53的閘極與佈線27(W)電連接。電晶體54的閘極與佈線28(AZ)電連接。電晶體55的閘極與佈線29(PSW)電連接。電晶體57的閘極與佈線30(SE)電連接。電晶體57的源極和汲極中的另一個與佈線31電連接。
在電路12中，電晶體58的源極和汲極中的一個與佈線31電連接，電晶體58的源極和汲極中的另一個與佈線24(VPO)電連接。電晶體58的閘極與佈線32(BR)電連接。電晶體58的源極和汲極中的一個設置有輸出端子(OUT)。
在此，可以將佈線21(VPD)、佈線22(VPR)、佈線23(VPI)及佈線24(VPO)用作電源線。另外，可以將佈線25(TX)、佈線26(PR)、佈線27(W)、佈線28(AZ)、佈線29(PSW)、佈線30(SE)、佈線31及佈線32(BR)用作信號線。
圖1示出電晶體53的源極和汲極中的另一個與佈線21(VPD)連接的結構，但是電晶體53的源極和汲極中的另一個也可以與能夠供應其他固定電位的佈線連接。
圖1示出電容器C4的另一個端子與佈線23(VPI)連接的結構，但是電容器C4的另一個端子也可以與能夠供應其他固定電位的佈線連接。
在上述結構中，將連接有電晶體51的源極和汲極中的另一個、電晶體52的源極和汲極中的一個及電容器C1的一個端子的節點稱為FD1。
將連接有電晶體53的源極和汲極中的一個、電容器C1的另一個端子、電容器C2的一個端子及電容器C4的一個端子的節點稱為FD2。
將連接有電晶體54的源極和汲極中的一個、電容器C2的另一個端子、電容器C3的一個端子及電晶體56的閘極的節點稱為AG。
將連接有電晶體56的源極和汲極中的另一個、電容器C3的另一個端子及電晶體57的源極和汲極中的一個的節點稱為AS。
作為光電二極體60可以採用矽基板中形成有pn接面或pin接面的二極體元件。或者，也可以採用使用非晶矽膜或微晶矽膜等的pin接面二極體元件等。注意，例示出電路11包括光電二極體的結構，但是電路11也可以包括其他光電轉換元件。例如，也可以使用二極體連接的電晶體。此外，也可以使用矽、鍺、硒等形成利用光電效果的可變電阻等。
另外，也可以採用利用了所謂雪崩倍增(avalanche multiplication)現象的包含硒的光電轉換元件。在該光電轉換元件中，可以得到相對於入射光量電子放大量大的高靈敏度感測器。
作為硒類材料，可以使用非晶硒或結晶硒。例如，藉由在形成非晶硒之後進行加熱處理，可以得到結晶硒。藉由使結晶硒的粒徑小於像素間距，可以降低各像素間的特性偏差。
在電路11中，光電二極體60是受光元件並可以具有生成對應於入射到電路11的光的電流的功能。電晶體51可以具有控制利用光電二極
體60對節點FD1的電荷積累的功能。電晶體52可以具有將節點FD1的電位重設的功能。電晶體53可以具有將節點FD2的電位重設的功能。電晶體54及電晶體55可以具有使電流流過電晶體56的功能。電晶體56可以具有輸出對應於節點AG的電位的信號的功能。電晶體57可以具有在讀出時進行控制電路11(像素電路)的選擇的工作的功能。
在電路12中，可以將電晶體58用作電流源電晶體。電晶體58也可以具有將對應於流過電晶體58的電流的電壓信號從輸出端子(OUT)輸出的功能。
在上述結構的本發明的一個實施方式的成像裝置中，藉由將電路11所包括的電晶體56的臨界電壓儲存在電路11中，可以補償輸出信號。
使用圖3所示的時序圖詳細地說明該補償工作中及補償工作之後的輸出工作。在圖3所示的時序圖中，示出佈線24(VPO)、佈線25(TX)、佈線26(PR)、佈線27(W)、佈線28(AZ)、佈線29(PSW)、佈線30(SE)、佈線32(BR)、節點FD1、節點FD2、節點AG及節點AS的電位。注意，各電晶體根據供應到與閘極連接的佈線的電位進行切換工作。
在該說明時使用的電路圖中，為了明確表示導通狀態，電晶體56之外的電晶體以開關符號表示，並省略了部分符號。在此，佈線21(VPD)為低電位(“GND”)，佈線22(VPR)為高電位(“VPR”)，佈線23(VPI)為高電位(“VPI”)。
在時刻T1中，使電晶體52、電晶體53、電晶體54、電晶體55、電晶體57、電晶體58導通，使電晶體51關閉。使佈線24(VPO)的電位上升至“Vα”，佈線32(BR)的電位上升至“BR+Vβ”。例如，在GND是0V
時，可以使“Vα”=“VPI/2”。此時，較大的偏壓電流流過電晶體58，而電晶體56的源極電位(節點AS的電位)小於電晶體56的閘極電位(節點AG的電位)-臨界電壓(Vth)(參照圖4，以虛線表示電流路徑)。就是說，電路中的電位關係是節點AS<節點AG-Vth。
在此，將節點FD1的電位設定為佈線22(VPR)的電位(“VPR”)。將節點FD2的電位設定為佈線21(VPD)的電位(“GND”，例如為0V)。將節點AG的電位設定為佈線23(VPI)的電位(“VPI”)。將節點AS設定為佈線24(VPO)的電位(“VPO”)。
接著，在時刻T2中，使電晶體55關閉，切斷偏壓電流的路徑，而使節點AG放電。(參照圖5)。此時，節點AG的電位從“VPI”變為“VPO+Vth”並結束放電。
接著，在時刻T3中，使電晶體54關閉，在電容器C3中保持電晶體56的臨界電壓(Vth)(參照圖6)。
然後，在時刻T4中，在使電晶體57關閉之後，使電晶體55導通，使電晶體53關閉，將佈線32(BR)的電位恢復到“BR”，由此結束補償(參照圖7)。
接著，假想實際的成像工作，對節點FD2的電位僅改變Vα時的工作進行說明。首先，為了使節點FD2的電位改變Vα，使電晶體52關閉，在節點FD1保持佈線22(VPR)的電位“VPR”的狀態下使電晶體51導通，經過被照射光的光電二極體60將相當於Vα的電荷釋放到佈線21(VPD)。然後，使電晶體51關閉來保持節點FD1的電位。藉由上述工作，可以使節點FD1的電位從“VPR”變為“VPR-Vα”。
當節點FD1的電位從“VPR”變為“VPR-Vα”時，節點FD2的電位從“VPD(=0V)”變為“-Vα”。節點AG的電位從“VPO+Vth”變為“VPO-Vα+Vth”。
在此，可以使對應於佈線32(BR)的電位流過電晶體58，在使電晶體57導通時，偏壓電流流過電晶體56。當此時的用來使偏壓電流流過電晶體56的閘極電位與源極電位之間的差異是“Vgs’”(=Vth+Vgs)時，節點AS的電位為(VPO-Vα+Vth)-(Vth+Vgs)=VPO-Vα-Vgs(參照圖8)。另外，根據下面所示的汲極電流的公式(β是常數)可知流過電晶體56的汲極電流(Id)不依賴於臨界電壓(Vth)。
[公式1]Id=β/2(Vgs'-Vth)2=β/2(Vth+Vgs-Vth)2=β/2．Vgs2
因此，可以向輸出端子(OUT)輸出不包括電晶體56的臨界電壓的偏差的信號，因此可以得到高品質的成像資料。注意，在圖1的電路結構中，照射到光電二極體60的光的強度越大，從輸出端子(OUT)輸出的輸出信號越小。
沒必要在每次成像時都進行上述補償工作，可以僅藉由一次補償工作而連續地進行成像。當然，也可以在成像之前、成像之後、開啟電源時、關閉電源時或者使用計時器等在任意時機進行上述工作。
另外，本發明的一個實施方式的成像裝置也可以具有圖
9A、圖9B所示的結構。圖9A示出電路11中的光電轉換部的光電二極體60的連接方向與圖1相反的結構。此時，佈線21(VPD)為高電位，佈線22(VPR)為低電位。關於補償工作及輸出工作可以參照上述圖1的電路的說明，但是，在該情況下，照射到光電二極體60的光的強度越大，節點FD1的電位越高。因此，在圖9A的電路結構中，照射到光電二極體60的光的強度越大，從輸出端子(OUT)輸出的輸出信號越大。
另外，圖9B示出圖1所示的電路11省略了電晶體52的結構。此時，佈線21(VPD)可以在低電位和高電位之間變動。藉由將佈線21(VPD)的電位設定為高電位，可以進行FD1的重設工作。當在預定期間，將佈線21(VPD)的電位設定為高電位時，正向偏壓施加到光電二極體60。因此，可以將節點FD1的電位設定為佈線21(VPD)的電位。
當進行檢測出光的工作(蓄積工作)時，將佈線21(VPD)的電位設定為低電位。藉由將佈線21(VPD)的電位設定為低電位，光電二極體60被施加反向偏壓，因此可以根據光強度從節點FD1向佈線21(VPD)釋放電荷。此時，照射到光電二極體60的光的強度越大，節點FD1的電位越低。因此，在圖9B所示的電路結構中，照射到光電二極體60的光的強度越大，從輸出端子(OUT)輸出的輸出信號越小。
在本發明的一個實施方式的成像裝置中，較佳為使用包含氧化物半導體的電晶體。當將包含氧化物半導體的電晶體用於電路11時，可以擴大成像的動態範圍。在圖1所示的電路結構中，在照射到光電二極體60的光的強度較大時，節點AG的電位較低。由於使用氧化物半導體的電晶體的關態電流極小，所以即使在節點AG的電位(電晶體56的閘極電位)極低
的情況下也可以準確地輸出對應於該閘極電位的電流。由此，可以擴大能夠檢測出的照度的範圍，亦即動態範圍。
由於包含氧化物半導體的電晶體具有關態電流較小的特性，可以在極長的時間內保持節點FD1、節點FD2、節點AG及節點AS的電荷。因此，可以採用在所有的像素中大致同時進行電荷儲存工作的全域快門方式而無需採用複雜的電路結構或工作方式。因此，即使在拍攝物件為運動物體的情況下也可以容易地獲得畸變較小的影像。另外，由於還可以延長曝光時間(進行電荷儲存工作的期間)，因此適用於低照度環境下的成像。
另外，與節點FD1、節點FD2、節點AG及節點AS中的任一個連接的電晶體被要求其噪音少。使用後面所述的包含兩層或三層的氧化物半導體層的電晶體的通道是埋入型通道，並且該電晶體具有極高的抗雜訊性能。因此，藉由使用該電晶體可以得到噪音少的影像。
根據上述本發明的一個實施方式，可以得到不依賴於像素電路所包括的放大電晶體(電晶體56)的臨界電壓(Vth)的偏差的輸出信號。
圖10A示出包括電路部的成像裝置的剖面圖的一個例子。電路部90是在矽基板40中具有活性區域的電晶體70和將氧化物半導體用作活性層的電晶體71的組合，例如可以構成反相器電路或記憶體電路等。電路部92是使用矽基板40形成的光電二極體60和將氧化物半導體用作活性層的電晶體51的組合，並相當於圖1所示的電路11中的光電轉換部的一部分。注意，以虛線表示的佈線及接觸插頭表示其深度方向上的位置與其他佈線及接觸插頭不同。
在圖10A中，可以將光電二極體60與電晶體51重疊地形成，因此可以提高像素的集成度。換而言之，可以提高成像裝置的解析度。此外，在電路部92所占的區域中矽基板40中沒有形成電晶體，由此可以擴大光電二極體的面積。因此，即使在低照度環境下也可以得到噪音少的影像。
圖10A和圖10B示出使用同一矽基板40形成光電二極體60和電晶體70的結構，但是不侷限於此。例如，也可以使用矽基板40形成電晶體70，並對電晶體70貼合使用其他基板形成的光電二極體。另外，也可以不使用矽基板40形成電晶體70，而與電晶體71、電晶體51同樣地，使用將氧化物半導體用作活性層的電晶體作為電晶體70。如圖10B所示，可以使用矽基板40設置電晶體70、電晶體51。電晶體70以外的元件也可以使用矽基板40形成。例如，可以使用矽基板40形成電容器、二極體、電阻元件等。
在圖10A所示的結構中，在包括電晶體70及光電二極體60的區域與包括電晶體71及電晶體51的區域之間設置有絕緣層80。
設置在電晶體70的活性區域附近的絕緣層中的氫使矽的懸空鍵終結。因此，該氫具有提高電晶體70的可靠性的效果。另一方面，設置在電晶體71及電晶體51等的活性層的氧化物半導體層附近的絕緣層中的氫成為氧化物半導體中生成載子的主要原因之一。因此，該氫有可能引起電晶體71及電晶體51等的可靠性的下降。因此，當層疊包含使用矽類半導體材料的電晶體的一個層與包含使用氧化物半導體的電晶體的另一個層時，較佳為在它們之間設置具有防止氫擴散的功能的絕緣層80。藉由設置絕緣層80將氫封閉在一個層中，可以提高電晶體51的可靠性。同時，由於能夠抑制氫從一個層擴散到另一個層，所以可以同時提高電晶體71及電晶
體51等的可靠性。
絕緣層80例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、釔安定氧化鋯(YSZ)等。
作為矽基板40不侷限於塊矽基板，也可以使用SOI基板。此外，也可以使用以鍺、矽鍺、碳化矽、鎵砷、砷化鋁鎵、磷化銦、氮化鎵、有機半導體為材料的基板或形成有該材料的薄膜的基板代替矽基板40。
電晶體70不侷限於平面型電晶體而可以採用各種類型的電晶體。例如，可以是FIN(鰭)型、TRI-GATE(三閘極)型電晶體等。
根據情況，電晶體51除了氧化物半導體以外還可以包含各種半導體。此外，也可以包含矽、鍺、矽鍺、碳化矽、鎵砷、砷化鋁鎵、磷化銦、氮化鎵、有機半導體等。
如圖11A1及圖11B1所示，可以使成像裝置彎曲。圖11A1示出使成像裝置在該圖式中的雙點劃線X1-X2的方向上彎曲的狀態。圖11A2是沿著圖11A1中的雙點劃線X1-X2所示的部分的剖面圖。圖11A3是沿著圖11A1中的雙點劃線Y1-Y2所示的部分的剖面圖。
圖11B1示出使成像裝置在該圖式中的雙點劃線X3-X4的方向上彎曲且在該圖式中的雙點劃線Y3-Y4的方向上彎曲的狀態。圖11B2是沿著圖11B1中的雙點劃線X3-X4所示的部分的剖面圖。圖11B3是沿著圖11B1中的雙點劃線Y3-Y4所示的部分的剖面圖。
藉由使成像裝置彎曲，可以降低像場彎曲或像散(astigmatism)。因此，可以使與成像裝置組合使用的透鏡等的光學設計變容易。例如，由於可以減少用來進行像差校正的透鏡的數量，所以可以容
易地實現使用成像裝置的半導體裝置等的小型化或輕量化。此外，可以提高成像影像的品質。
注意，在本實施方式中，說明了本發明的一個實施方式。或者，在其他的實施方式中，將說明本發明的一個實施方式。注意，本發明的一個實施方式不侷限於這些。例如，雖然示出將本發明的一個實施方式應用於成像裝置的例子，但是本發明的一個實施方式不侷限於此。在一些情況下，或者，根據情況，也可以不將本發明的一個實施方式應用於成像裝置。例如，可以將本發明的一個實施方式應用於具有其他的功能的半導體裝置。另外，本發明的一個實施方式示出具有補償電晶體的電特性的偏差或劣化的功能或進行補償工作的情況的例子，但是本發明的一個實施方式不侷限於此。在一些情況下，或者，根據情況，在本發明的一個實施方式中，也可以不補償電晶體的電特性的偏差或劣化。
本實施方式可以與其他實施方式所示的結構及實施例適當地組合而實施。
在本實施方式中說明像素電路的驅動方法的一個例子。
在實施方式1中說明的像素電路可以進行如下工作：進行正常的成像的第一工作；以及可以保持初始圖框的成像資料與當前圖框的成像資料的差異資料並輸出對應於該差異資料的信號的第二工作。在第二工作中，由於可以輸出差異資料而無需在外部電路中進行比較處理等，所以可以將該像素電路應用於低功耗的防盜攝影機等。
如圖12所示，本發明的一個實施方式的成像裝置包括：包括配置為矩陣狀的電路11的像素部400；連接於電路11的行驅動器410；連接於電路11的電路12；連接於電路12的A/D轉換電路420；連接於A/D轉換電路420的列驅動器430。
在被行驅動器410選擇的電路11中取得的成像資料藉由電路12輸入到A/D轉換電路420。A/D轉換電路420藉由A/D轉換將被輸入的成像資料轉換為數位資料。經過A/D轉換的數位資料藉由列驅動器430被依次提取到外部。作為行驅動器410和列驅動器430，例如可以使用各種電路如解碼器或移位暫存器等。
接著，參照圖40所示的時序圖說明圖1所示的電路的第一工作。
在時刻T1至時刻T2，將佈線25(TX)設定為比VPR+Vth高的電位，將佈線26(PR)設定為比VPR+Vth高的電位，將佈線27(W)設定為比Vth高的電位。此時，節點FD1的電位被設定為佈線22(VPR)的電位，節點FD2的電位被設定為佈線21(VPD)的電位(亦即，“GND”)(重設工作)。
在時刻T2至時刻T3，將佈線25(TX)設定為比VPR+Vth高的電位，將佈線26(PR)設定為“GND”，將佈線27(W)設定為比-VPR低的電位。在此，根據照射到光電二極體60的光而節點FD1及節點FD2的電位下降。當時刻T3的節點FD1的下降電位量為V1時，節點FD1的電位成為VPR-V1。此外，節點FD2的電位由於電容耦合而減少V2，而成為GND-V2(積蓄工作)。在圖1所示的電路結構中，照射到光電二極體60的光越強，
節點FD1及節點FD2的電位越低。
在時刻T3至時刻T4，將佈線25(TX)設定為“GND”，將佈線26(PR)設定為“GND”，將佈線27(W)設定為比-VPR低的電位，此時節點FD1及節點FD2的電位被保持。
在時刻T4至時刻T5，將佈線30(SE)設定為比VPI+Vth高的電位，此時根據節點FD2的電位而對應於成像資料的信號被輸出到輸出端子(OUT)(選擇工作)。如上所述，可以進行第一工作。
接著，參照圖41所示的時序圖說明圖1所示的電路的第二工作。
在時刻T1至時刻T2，將佈線25(TX)設定為比VPR+Vth高的電位，將佈線26(PR)設定為比VPR+Vth高的電位，將佈線27(W)設定為比Vth高的電位。此時，節點FD1的電位被設定為佈線22(VPR)的電位(亦即，“GND”)，節點FD2的電位被設定為佈線21(VPD)的電位。
在時刻T2至時刻T3，將佈線25(TX)設定為比VPR+Vth高的電位，將佈線26(PR)設定為“GND”，將佈線27(W)設定為比Vth高的電位。在此，根據照射到光電二極體60的光而節點FD1的電位下降。當時刻T3的節點FD1的下降電位量為V1時，節點FD1的電位成為VRR-V1。在圖1所示的電路結構中，照射到光電二極體60的光越強，節點FD1的電位越低。
在時刻T3至時刻T4，將佈線25(TX)設定為“GND”，將佈線26(PR)設定為“GND”，將佈線27(W)設定為比Vth高的電位，此時節點FD1的電位被保持。
在時刻T4至時刻T5，將佈線25(TX)設定為“GND”，將佈
線26(PR)設定為“GND”，將佈線27(W)設定為比-VPR低的電位，此時節點FD1及節點FD2的電位被保持。
在時刻T5至時刻T6，將佈線25(TX)設定為比VPR+Vth高的電位，將佈線26(PR)設定為比VPR+Vth高的電位，將佈線27(W)設定為比-VPR低的電位，此時節點FD1的電位上升V1，節點FD2的電位由於電容耦合而上升V2。在此，V1及V2是反映了初始圖框的照度的電位。
在時刻T6至時刻T7，將佈線25(TX)設定為比VPR+Vth高的電位，將佈線26(PR)設定為“GND”，將佈線27(W)設定為比-VPR低的電位，此時根據照射到光電二極體60的光而節點FD1及節點FD2的電位下降。當時刻T6的節點FD1的下降電位量為V1’時，節點FD1的電位成為VPR-V1’。此外，節點FD2的電位由於電容耦合而減少V2’，而成為VPD+V2-V2’。
在時刻T7至時刻T8，將佈線25(TX)設定為“GND”，將佈線26(PR)設定為“GND”，將佈線27(W)設定為比-VPR低的電位，此時節點FD1及節點FD2的電位被保持。
在時刻T8至時刻T9，將佈線30(SE)設定為比VPI+Vth高的電位，此時根據節點FD2的電位而對應於成像資料的信號被輸出到輸出端子(OUT)。在上述方式中，因為輸出信號時的節點FD2的電位為GND+V2-V2’，所以在GND例如為0V時該電位成為V2-V2’。在此，V2為反映了初始圖框的照度的電位，V2’為反映了後面的圖框(當前圖框)的照度的電位。就是說，可以進行輸出初始圖框與當前圖框的差的第二工作。
本實施方式可以與其他實施方式所記載的結構及實施例適當
地組合而實施。
在本實施方式中說明像素電路的驅動方法的一個例子。
如在實施方式2中所說明的那樣，像素電路的工作就是反復進行重設工作、積蓄工作以及選擇工作。作為控制整個像素矩陣的成像方法，已知全域快門方式及滾動快門方式。
圖13A是利用全域快門方式時的時序圖。在該時序圖中，以以矩陣狀具有多個像素電路且在該像素電路中具有圖1所示的電路的成像裝置為例，對第一行至第n行(n為3以上的自然數)的像素電路的工作進行說明。另外，以實施方式2所說明的第一工作為例說明該工作。
在圖13A中，信號501、信號502以及信號503為輸入連接於第一行、第二行以及第n行的各像素電路的佈線26(PR)的信號。此外，信號504、信號506以及信號508為輸入連接於第一行、第二行以及第n行的各像素電路的佈線25(TX)的信號。此外，信號505、信號507以及信號509為輸入連接於第一行、第二行以及第n行的各像素電路的佈線29(PSW)的信號。
另外，期間510是一次拍攝所要的期間。期間511和期間520是各行的像素電路同時進行重設工作及積蓄工作的期間。各行的像素電路依次進行選擇工作。作為一個例子，期間531是第一行的像素電路進行選擇工作的期間。如此，在全域快門方式中，在全像素電路大致同時進行重設工作及積蓄工作，並按行依次進行讀出工作。
也就是說，在全域快門方式中，由於在所有像素電路中大致
同時進行積蓄工作，因此確保各行的像素電路中的成像的同時性。因此，即使拍攝物件為運動物體也可以獲得畸變小的影像。
另一方面，圖13B是使用滾動快門方式的情況的時序圖。關於信號501至509，可以參照圖13A的說明。期間610是一次拍攝所要的期間。期間611是第一行的像素進行重設工作的期間。期間612是第二行的像素進行重設工作的期間。期間613是第n行的像素進行重設工作的期間。期間621是第一行的像素進行積蓄工作的期間。期間622是第二行的像素進行積蓄工作的期間。期間623是第n行的像素進行積蓄工作的期間。此外，期間631是第一行的像素電路進行選擇工作的期間。如上所述，在滾動快門方式中，由於積蓄工作不是在所有像素電路中同時進行，而是按行依次進行，因此不能確保各行的像素電路之間的成像的同時性。因此，在第一行與最終行的成像的時序不同，由此在拍攝物件為運動物體時影像的畸變變大。
為了實現全域快門方式，需要直到來自各像素的信號的讀出結束為止長時間保持電荷記憶部(節點FD2)的電位。藉由將由氧化物半導體形成通道形成區域的關態電流極小的電晶體用作電晶體55等，可以長時間保持電荷記憶部(節點FD2)的電位。另一方面，在將由矽等形成通道形成區域的電晶體用作電晶體55等時，因為關態電流大所以無法長時間保持電荷記憶部(節點FD2)的電位，因此無法使用全域快門方式。
如上所述，藉由將由氧化物半導體形成通道形成區域的電晶體用於像素電路，可以容易實現全域快門方式。
本實施方式可以與其他實施方式所記載的結構及實施例適當地組合而實施。
在本實施方式中，參照圖式對能夠用於本發明的一個實施方
式的具有氧化物半導體的電晶體進行說明。在本實施方式的圖式中，為了明確起見，放大、縮小或省略部分構成要素。
圖14A及圖14B是本發明的一個實施方式的電晶體101的俯視圖及剖面圖。圖14A所示的點劃線B1-B2方向上的剖面相當於圖14B。另外，圖14A所示的點劃線B3-B4方向上的剖面相當於圖20A。另外，有時將點劃線B1-B2方向稱為通道長度方向，將點劃線B3-B4方向稱為通道寬度方向。
電晶體101包括與基板115接觸的絕緣層120、與絕緣層120接觸的氧化物半導體層130、與氧化物半導體層130電連接的導電層140及導電層150、與氧化物半導體層130、導電層140及導電層150接觸的絕緣層160、與絕緣層160接觸的導電層170、與導電層140、導電層150、絕緣層160及導電層170接觸的絕緣層175以及與絕緣層175接觸的絕緣層180。此外，根據需要也可以對絕緣層180附加平坦化膜的功能。
這裡，導電層140、導電層150、絕緣層160及導電層170分別可以用作源極電極層、汲極電極層、閘極絕緣膜及閘極電極層。
此外，圖14B所示的區域231、區域232及區域233分別可以用作源極區域、汲極區域及通道形成區域。區域231與導電層140接觸且區域232與導電層150接觸，例如藉由作為導電層140及導電層150使用容易與氧鍵合的導電材料可以降低區域231及區域232的電阻。
明確而言，由於氧化物半導體層130與導電層140及導電層150
接觸，在氧化物半導體層130中產生氧缺損，該氧缺損與殘留在氧化物半導體層130中或從外部擴散的氫之間的相互作用使區域231及區域232成為低電阻的n型。
另外，電晶體的“源極”和“汲極”的功能在使用極性不同的電晶體的情況下或在電路工作中電流方向變化的情況等下，有時互相調換。因此，在本說明書中，“源極”和“汲極”可以互相調換。此外，“電極層”也可以稱為“佈線”。
此外，示出導電層170由導電層171及導電層172的兩層形成的例子，但也可以採用一層或三層以上的疊層。同樣也可以應用於本實施方式所說明的其他電晶體。
此外，示出導電層140及導電層150為單層的例子，但也可以採用兩層以上的疊層。同樣也可以應用於本實施方式所說明的其他電晶體。
此外，本發明的一個實施方式的電晶體也可以採用圖15A及圖15B所示的結構。圖15A是電晶體102的俯視圖，圖15A所示的點劃線C1-C2方向上的剖面相當於圖15B。另外，圖15A所示的點劃線C3-C4方向上的剖面相當於圖20B。另外，有時將點劃線C1-C2方向稱為通道長度方向，將點劃線C3-C4方向稱為通道寬度方向。
電晶體102除了用作閘極絕緣膜的絕緣層160的端部不與用作閘極電極層的導電層170的端部對齊之處以外其他結構與電晶體101相同。在電晶體102中，由於導電層140及導電層150的較寬的部分由絕緣層160覆蓋，所以在導電層140、導電層150與導電層170之間的電阻高，因此電晶體102具有閘極漏電流小的特徵。
電晶體101及電晶體102是具有導電層170與導電層140及導電層150重疊的區域的頂閘極結構。為了減少寄生電容，較佳為將該區域的通道長度方向上的寬度設定為3nm以上且小於300nm。在該結構中，由於不在氧化物半導體層130中形成偏置區域，所以容易形成通態電流大的電晶體。
此外，本發明的一個實施方式的電晶體也可以採用圖16A及圖16B所示的結構。圖16A是電晶體103的俯視圖，圖16A所示的點劃線D1-D2方向上的剖面相當於圖16B。另外，圖16A所示的點劃線D3-D4方向上的剖面相當於圖20A。另外，有時將點劃線D1-D2方向稱為通道長度方向，將點劃線D3-D4方向稱為通道寬度方向。
電晶體103包括與基板115接觸的絕緣層120、與絕緣層120接觸的氧化物半導體層130、與氧化物半導體層130接觸的絕緣層160、與絕緣層160接觸的導電層170、覆蓋氧化物半導體層130、絕緣層160及導電層170的絕緣層175、與絕緣層175接觸的絕緣層180、藉由設置在絕緣層175及絕緣層180中的開口部與氧化物半導體層130電連接的導電層140及導電層150。此外，根據需要也可以包括與絕緣層180、導電層140及導電層150接觸的絕緣層(平坦化膜)等。
這裡，導電層140、導電層150、絕緣層160及導電層170分別可以用作源極電極層、汲極電極層、閘極絕緣膜及閘極電極層。
此外，圖16B所示的區域231、區域232及區域233分別可以用作源極區域、汲極區域及通道形成區域。區域231及區域232與絕緣層175接觸，例如藉由作為絕緣層175使用含氫的絕緣材料可以降低區域231及區域232的電阻。
明確而言，經過直到形成絕緣層175為止的製程在區域231及區域232中產生的氧缺損與從絕緣層175擴散到區域231及區域232的氫之間的相互作用使區域231及區域232成為低電阻的n型。作為含氫的絕緣材料，例如可以使用氮化矽、氮化鋁等。
此外，本發明的一個實施方式的電晶體也可以採用圖17A及圖17B所示的結構。圖17A是電晶體104的俯視圖，圖17A所示的點劃線E1-E2方向上的剖面相當於圖17B。另外，圖17A所示的點劃線E3-E4方向上的剖面相當於圖20A。另外，有時將點劃線E1-E2方向稱為通道長度方向，將點劃線E3-E4方向稱為通道寬度方向。
電晶體104除了導電層140及導電層150重疊於氧化物半導體層130的端部且與其接觸之處以外其他結構與電晶體103相同。
此外，圖17B所示的區域331及區域334可以用作源極區域，區域332及區域335可以用作汲極區域，區域333可以用作通道形成區域。
可以以與電晶體101中的區域231及區域232相同的方式降低區域331及區域332的電阻。
此外，可以以與電晶體103中的區域231及區域232相同的方式降低區域334及區域335的電阻。另外，當通道長度方向上的區域334及區域335的長度為100nm以下，較佳為50nm以下時，閘極電場有助於防止通態電流大幅度地下降。所以，有時不進行區域334及區域335的低電阻化。
電晶體103及電晶體104的結構是不具有導電層170與導電層140及導電層150重疊的區域的自對準結構。自對準結構的電晶體由於閘極電極層與源極電極層及汲極電極層之間的寄生電容極小，所以適用於高速
工作。
此外，本發明的一個實施方式的電晶體也可以採用圖18A及圖18B所示的結構。圖18A是電晶體105的俯視圖，圖18A所示的點劃線F1-F2方向上的剖面相當於圖18B。另外，圖18A所示的點劃線F3-F4方向上的剖面相當於圖20A。另外，有時將點劃線F1-F2方向稱為通道長度方向，將點劃線F3-F4方向稱為通道寬度方向。
電晶體105包括與基板115接觸的絕緣層120、與絕緣層120接觸的氧化物半導體層130、與氧化物半導體層130電連接的導電層141及導電層151、與氧化物半導體層130、導電層141及導電層151接觸的絕緣層160、與絕緣層160接觸的導電層170、與氧化物半導體層130、導電層141、導電層151、絕緣層160及導電層170接觸的絕緣層175、與絕緣層175接觸的絕緣層180、藉由設置在絕緣層175及絕緣層180中的開口部分別與導電層141及導電層151電連接的導電層142及導電層152。此外，根據需要也可以具有與絕緣層180、導電層142及導電層152接觸的絕緣層等。
這裡，導電層141及導電層151與氧化物半導體層130的頂面接觸而不與側面接觸。
除了包括導電層141及導電層151、包括設置在絕緣層175及絕緣層180中的開口部、藉由該開口部分別與導電層141及導電層151電連接的導電層142及導電層152之處以外，電晶體105具有與電晶體101相同的結構。可以將導電層140(導電層141及導電層142)用作源極電極層，且可以將導電層150(導電層151及導電層152)用作汲極電極層。
此外，本發明的一個實施方式的電晶體也可以採用圖19A及
圖19B所示的結構。圖19A是電晶體106的俯視圖，圖19A所示的點劃線G1-G2方向上的剖面相當於圖19B。另外，圖19A所示的點劃線G3-G4方向上的剖面相當於圖20A。另外，有時將點劃線G1-G2方向稱為通道長度方向，將點劃線G3-G4方向稱為通道寬度方向。
電晶體106包括與基板115接觸的絕緣層120、與絕緣層120接觸的氧化物半導體層130、與氧化物半導體層130電連接的導電層141及導電層151、與氧化物半導體層130接觸的絕緣層160、與絕緣層160接觸的導電層170、與絕緣層120、氧化物半導體層130、導電層141、導電層151、絕緣層160及導電層170接觸的絕緣層175、與絕緣層175接觸的絕緣層180、藉由設置在絕緣層175及絕緣層180中的開口部分別與導電層141及導電層151電連接的導電層142及導電層152。此外，根據需要也可以具有與絕緣層180、導電層142及導電層152接觸的絕緣層(平坦化膜)等。
這裡，導電層141及導電層151與氧化物半導體層130的頂面接觸而不與側面接觸。
電晶體106除了包括導電層141及導電層151之處以外其他結構與電晶體103相同。可以將導電層140(導電層141及導電層142)用作源極電極層，且可以將導電層150(導電層151及導電層152)用作汲極電極層。
在電晶體105及電晶體106中，由於導電層140及導電層150不與絕緣層120接觸，所以絕緣層120中的氧不容易被導電層140及導電層150奪取，可以容易將氧從絕緣層120供應給氧化物半導體層130。
此外，也可以對電晶體103中的區域231及區域232、電晶體104及電晶體106中的區域334及區域335添加用來形成氧缺損來提高導電率
的雜質。作為在氧化物半導體層中形成氧缺損的雜質，例如可以使用選自磷、砷、銻、硼、鋁、矽、氮、氦、氖、氬、氪、氙、銦、氟、氯、鈦、鋅及碳中的一種以上。作為該雜質的添加方法，可以使用電漿處理法、離子植入法、離子摻雜法、電漿浸沒離子佈植技術(Plasma immersion ion implantation)等。
藉由將上述元素作為雜質元素添加到氧化物半導體層，氧化物半導體層中的金屬元素與氧之間的鍵合被切斷，形成氧缺損。藉由包含在氧化物半導體層中的氧缺損與殘留在氧化物半導體層中或在後面添加的氫之間的相互作用，可以提高氧化物半導體層的導電率。
當對添加雜質元素形成有氧缺損的氧化物半導體添加氫時，氫進入氧缺損處而在導帶附近形成施體能階。其結果是，可以形成氧化物導電體。這裡氧化物導電體是指導電體化的氧化物半導體。另外，與氧化物半導體同樣，氧化物導電體具有透光性。
氧化物導電體是簡併半導體，可以推測其導帶端與費米能階一致或大致一致。因此，氧化物導電體層與用作源極電極層及汲極電極層的導電層之間得到歐姆接觸，可以降低氧化物導電體層與用作源極電極層及汲極電極層的導電層之間的接觸電阻。
另外，如圖21A至圖21F的通道長度方向的剖面圖以及圖20C圖及20D的通道寬度方向的剖面圖所示，本發明的一個實施方式的電晶體也可以包括氧化物半導體層130與基板115之間的導電層173。藉由將導電層173用作第二閘極電極層(背閘極)，能夠增加通態電流或控制臨界電壓。此外，在圖21A至圖21F所示的剖面圖中，也可以使導電層173的寬度比氧化
物半導體層130小。再者，也可以使導電層173的寬度比導電層170小。
當想要增加通態電流時，例如，對導電層170及導電層173供應相同的電位來實現雙閘極電晶體即可。另外，當想要控制臨界電壓時，對導電層173供應與導電層170不同的恆電位即可。為了對導電層170及導電層173供應相同的電位，例如，如圖20D所示，藉由接觸孔使導電層170與導電層173電連接即可。
此外，在圖14A至圖19B的電晶體101至電晶體106中示出氧化物半導體層130為單層的例子，但是氧化物半導體層130也可以為疊層。電晶體101至電晶體106的氧化物半導體層130可以與圖22A至圖22C或圖23A至圖23C所示的氧化物半導體層130調換。
圖22A至圖22C是兩層結構的氧化物半導體層130的俯視圖及剖面圖。圖22A所示的點劃線A1-A2方向上的剖面相當於圖22B。另外，圖22A所示的點劃線A3-A4方向上的剖面相當於圖22C。
圖23A至圖23C是三層結構的氧化物半導體層130的俯視圖及剖面圖。圖23A所示的點劃線A1-A2方向上的剖面相當於圖23B。另外，圖23A所示的點劃線A3-A4方向上的剖面相當於圖23C。
作為氧化物半導體層130a、氧化物半導體層130b、氧化物半導體層130c可以使用其組成彼此不同的氧化物半導體層等。
此外，本發明的一個實施方式的電晶體也可以採用圖24A及圖24B所示的結構。圖24A是電晶體107的俯視圖，圖24A所示的點劃線H1-H2方向上的剖面相當於圖24B。另外，圖24A所示的點劃線H3-H4方向上的剖面相當於圖30A。另外，有時將點劃線H1-H2方向稱為通道長度方向，將點
劃線H3-H4方向稱為通道寬度方向。
電晶體107包括與基板115接觸的絕緣層120、與絕緣層120接觸的由氧化物半導體層130a及氧化物半導體層130b形成的疊層、與該疊層電連接的導電層140及導電層150、與該疊層、導電層140及導電層150接觸的氧化物半導體層130c、與氧化物半導體層130c接觸的絕緣層160、與絕緣層160接觸的導電層170、與導電層140、導電層150、氧化物半導體層130c、絕緣層160及導電層170接觸的絕緣層175、與絕緣層175接觸的絕緣層180。此外，根據需要也可以對絕緣層180附加平坦化膜的功能。
電晶體107除了在區域231及區域232中氧化物半導體層130為兩層(氧化物半導體層130a、氧化物半導體層130b)、在區域233中氧化物半導體層130為三層(氧化物半導體層130a、氧化物半導體層130b、氧化物半導體層130c)、以及在導電層140及導電層150與絕緣層160之間夾有氧化物半導體層的一部分(氧化物半導體層130c)之處以外其他結構與電晶體101相同。
此外，本發明的一個實施方式的電晶體也可以採用圖25A及圖25B所示的結構。圖25A是電晶體108的俯視圖，圖25A所示的點劃線I1-I2方向上的剖面相當於圖25B。另外，圖25A所示的點劃線I3-I4方向上的剖面相當於圖30B。另外，有時將點劃線I1-I2方向稱為通道長度方向，將點劃線I3-I4方向稱為通道寬度方向。
電晶體108與電晶體107之間的不同點為絕緣層160及氧化物半導體層130c的端部不與導電層170的端部對齊。
此外，本發明的一個實施方式的電晶體也可以採用圖26A及
圖26B所示的結構。圖26A是電晶體109的俯視圖，圖26A所示的點劃線J1-J2方向上的剖面相當於圖26B。另外，圖26A所示的點劃線J3-J4方向上的剖面相當於圖30A。另外，有時將點劃線J1-J2方向稱為通道長度方向，將點劃線J3-J4方向稱為通道寬度方向。
電晶體109包括與基板115接觸的絕緣層120、與絕緣層120接觸的由氧化物半導體層130a及氧化物半導體層130b形成的疊層、與該疊層接觸的氧化物半導體層130c、與氧化物半導體層130c接觸的絕緣層160、與絕緣層160接觸的導電層170、覆蓋該疊層、氧化物半導體層130c、絕緣層160及導電層170的絕緣層175、與絕緣層175接觸的絕緣層180、藉由設置在絕緣層175及絕緣層180中的開口部與該疊層電連接的導電層140及導電層150。此外，根據需要也可以包括與絕緣層180、導電層140及導電層150接觸的絕緣層(平坦化膜)等。
電晶體109除了在區域231及區域232中氧化物半導體層130為兩層(氧化物半導體層130a、氧化物半導體層130b)、在區域233中氧化物半導體層130為三層(氧化物半導體層130a、氧化物半導體層130b、氧化物半導體層130c)之處以外其他結構與電晶體103相同。
此外，本發明的一個實施方式的電晶體也可以採用圖27A及圖27B所示的結構。圖27A是電晶體110的俯視圖，圖27A所示的點劃線K1-K2方向上的剖面相當於圖27B。另外，圖27A所示的點劃線K3-K4方向上的剖面相當於圖30A。另外，有時將點劃線K1-K2方向稱為通道長度方向，將點劃線K3-K4方向稱為通道寬度方向。
電晶體110除了在區域231及區域232中氧化物半導體層130為
兩層(氧化物半導體層130a、氧化物半導體層130b)、在區域233中氧化物半導體層130為三層(氧化物半導體層130a、氧化物半導體層130b、氧化物半導體層130c)之處以外其他結構與電晶體104相同。
此外，本發明的一個實施方式的電晶體也可以採用圖28A及圖28B所示的結構。圖28A是電晶體111的俯視圖，圖28A所示的點劃線L1-L2方向上的剖面相當於圖28B。另外，圖28A所示的點劃線L3-L4方向上的剖面相當於圖30A。另外，有時將點劃線L1-L2方向稱為通道長度方向，將點劃線L3-L4方向稱為通道寬度方向。
電晶體111包括與基板115接觸的絕緣層120、與絕緣層120接觸的由氧化物半導體層130a及氧化物半導體層130b形成的疊層、與該疊層電連接的導電層141及導電層151、與該疊層、導電層141及導電層151接觸的氧化物半導體層130c、與氧化物半導體層130c接觸的絕緣層160、與絕緣層160接觸的導電層170、與該疊層、導電層141、導電層151、氧化物半導體層130c、絕緣層160及導電層170接觸的絕緣層175、與絕緣層175接觸的絕緣層180、藉由設置在絕緣層175及絕緣層180中的開口部分別與導電層141及導電層151電連接的導電層142及導電層152。此外，根據需要也可以具有與絕緣層180、導電層142及導電層152接觸的絕緣層(平坦化膜)等。
電晶體111除了在區域231及區域232中氧化物半導體層130為兩層(氧化物半導體層130a、氧化物半導體層130b)、在區域233中氧化物半導體層130為三層(氧化物半導體層130a、氧化物半導體層130b、氧化物半導體層130c)、以及在導電層141及導電層151與絕緣層160之間夾有氧化物半導體層的一部分(氧化物半導體層130c)之處以外其他結構與電晶體
105相同。
此外，本發明的一個實施方式的電晶體也可以採用圖29A及圖29B所示的結構。圖29A是電晶體112的俯視圖，圖29A所示的點劃線M1-M2方向上的剖面相當於圖29B。另外，圖29A所示的點劃線M3-M4方向上的剖面相當於圖30A。另外，有時將點劃線M1-M2方向稱為通道長度方向，將點劃線M3-M4方向稱為通道寬度方向。
電晶體112除了在區域331、區域332、區域334及區域335中氧化物半導體層130為兩層(氧化物半導體層130a、氧化物半導體層130b)、在區域333中氧化物半導體層130為三層(氧化物半導體層130a、氧化物半導體層130b、氧化物半導體層130c)之處以外其他結構與電晶體106相同。
另外，如圖31A至圖31F的通道長度方向的剖面圖以及圖30C及圖30D的通道寬度方向的剖面圖所示，本發明的一個實施方式的電晶體也可以包括氧化物半導體層130與基板115之間的導電層173。藉由將該導電層用作第二閘極電極層(背閘極)，能夠增加通態電流或控制臨界電壓。此外，在圖31A至圖31F所示的剖面圖中，也可以使導電層173的寬度比氧化物半導體層130小。再者，也可以使導電層173的寬度比導電層170小。
在本發明的一個實施方式的電晶體中的導電層140(源極電極層)及導電層150(汲極電極層)中，如圖32A所示，導電層140及導電層150的寬度(WSD)也可以比氧化物半導體層130的寬度(WOS)大。此外，如圖32B所示，WSD也可以比WOS小。當滿足WOS WSD(WSD為WOS以下)的關係時，閘極電場容易施加到氧化物半導體層130整體，可以提高電晶體的電特性。
在本發明的一個實施方式的電晶體(電晶體101至電晶體112)中的任何結構中，作為閘極電極層的導電層170隔著作為閘極絕緣膜的絕緣層160在通道寬度方向上電性上包圍氧化物半導體層130，由此可以增加通態電流。將這種電晶體結構稱為surrounded channel(s-channel)結構。
在具有氧化物半導體層130a及氧化物半導體層130b的電晶體以及具有氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c的電晶體中，藉由適當地選擇構成氧化物半導體層130的兩層或三層的材料，可以將電流流過在氧化物半導體層130b中。由於電流流過氧化物半導體層130b，因此不容易受到介面散射的影響，所以可以獲得很大的通態電流。另外，藉由增加氧化物半導體層130b的厚度，可以增加通態電流。例如，也可以將氧化物半導體層130b的厚度設定為100nm至200nm。
藉由使用上述結構的電晶體，可以使半導體裝置具有良好的電特性。
注意，在本說明書中，例如，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
例如，通道寬度是指半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域
中的源極和汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，在有的電晶體結構中，有時實際上形成通道的區域中的通道寬度(下面稱為實效通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在閘極電極覆蓋半導體的側面的情況下，有時因為實效通道寬度大於外觀上的通道寬度，所以不能忽略其影響。例如，在微型且閘極電極覆蓋半導體的側面的電晶體中，有時形成在半導體的側面上的通道區域的比例增高。在此情況下，實效通道寬度大於外觀上的通道寬度。
在上述情況下，有時難以藉由實測估計實效通道寬度。例如，為了根據設計值估計實效通道寬度，需要預先知道半導體的形狀作為假定。因此，當半導體的形狀不清楚時，難以準確地測量實效通道寬度。
於是，在本說明書中，有時外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地表示“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效通道寬度。注意，藉由對剖面TEM影像進行分析等，可以決定通道長度、通道寬度、實效通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度進行計算。在此情況下，該值有時
不同於使用實效通道寬度進行計算時的值。
本實施方式所示的結構可以與其他實施方式所示的結構及實施例適當地組合而使用。
基板115包括形成有電晶體及/或光電二極體的矽基板、以及
形成在矽基板上的絕緣層、佈線和被用作接觸插頭的導電體等。此外，在使用矽基板形成p通道型電晶體的情況下，較佳為使用具有n-型導電型的矽基板。或者，也可以使用具有n-型或i型矽層的SOI基板。此外，較佳為在該矽基板中的形成電晶體的表面的晶面配向為(110)面。藉由在(110)面形成p通道型電晶體，可以提高移動率。
絕緣層120除了具有防止雜質從包含在基板115中的構成要素擴散的功能以外，還可以具有對氧化物半導體層130供應氧的功能。因此，絕緣層120較佳為含氧的絕緣膜，更佳為包含比化學計量組成多的氧的絕緣膜。在絕緣層120中，利用TDS(Thermal Desorption Spectroscopy：熱脫附譜)法而測量的換算為氧原子的氧釋放量較佳為1.0×1019atoms/cm3以上。注意，上述TDS分析時的膜的表面溫度為100℃以上且700℃以下或為100℃以上且500℃以下。絕緣層120還具有層間絕緣膜的功能，並且也可以利用CMP(Chemical Mechanical Polishing：化學機械拋光)法等進行平坦化處理，以使其表面平坦。
例如，作為絕緣層120可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿
和氧化鉭等氧化物絕緣膜、氮化矽、氮氧化矽、氮化鋁和氮氧化鋁等氮化物絕緣膜或者這些氧化物的混合材料。此外，也可以使用上述材料的疊層。
在本實施方式中，以電晶體所具有的氧化物半導體層130具有從絕緣層120一側依次層疊氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c的三層結構的情況為主而進行詳細的說明。
此外，當氧化物半導體層130為單層時，使用本實施方式所示的相當於上述氧化物半導體層130b的層即可。
此外，當氧化物半導體層130為兩層時，使用從絕緣層120一側依次層疊本實施方式所示的相當於氧化物半導體層130a的層及相當於氧化物半導體層130b的層的疊層即可。當採用該結構時，也可以調換氧化物半導體層130a與氧化物半導體層130b。
當氧化物半導體層130為四層以上時，例如可以採用對本實施方式所說明的三層結構的氧化物半導體層130加上其他氧化物半導體層的結構。
例如，氧化物半導體層130b使用其電子親和力(真空能階與導帶底之間的能量差)大於氧化物半導體層130a及氧化物半導體層130c的氧化物半導體。電子親和力是從真空能階與價帶頂之間的能量差(游離電位)減去導帶底與價帶頂之間的能量差(能隙)的值。
氧化物半導體層130a及氧化物半導體層130c較佳為包含一種以上的構成氧化物半導體層130b的金屬元素。例如，氧化物半導體層130a及氧化物半導體層130c較佳為使用其導帶底的能量比氧化物半導體層130b的導帶底的能量更接近真空能階0.05eV、0.07eV、0.1eV或0.15eV以上且
2eV、1eV、0.5eV或0.4eV以下的氧化物半導體形成。
在上述結構中，當對導電層170施加電場時，通道形成在氧化物半導體層130中的導帶底的能量最低的氧化物半導體層130b中。
另外，氧化物半導體層130a包含一種以上的構成氧化物半導體層130b的金屬元素，因此，與氧化物半導體層130b與絕緣層120接觸時的兩者的介面相比，在氧化物半導體層130b與氧化物半導體層130a的介面不容易形成介面能階。上述介面能階有時形成通道，因此有時導致電晶體的臨界電壓的變動。所以，藉由設置氧化物半導體層130a，能夠抑制電晶體的臨界電壓等電特性的偏差。此外，可以提高該電晶體的可靠性。
另外，氧化物半導體層130c包含一種以上的構成氧化物半導體層130b的金屬元素，因此，與氧化物半導體層130b與閘極絕緣膜(絕緣層160)接觸時的兩者的介面相比，在氧化物半導體層130b與氧化物半導體層130c的介面不容易發生載子散射。所以，藉由設置氧化物半導體層130c，能夠提高電晶體的場效移動率。
例如，氧化物半導體層130a及氧化物半導體層130c可以使用如下材料：包含Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf且該元素的原子數比高於氧化物半導體層130b的材料。明確而言，上述元素的原子數比為氧化物半導體層130b的1.5倍以上，較佳為2倍以上，更佳為3倍以上。上述元素與氧堅固地鍵合，所以具有抑制在氧化物半導體層中產生氧缺損的功能。由此可說，與氧化物半導體層130b相比，在氧化物半導體層130a及氧化物半導體層130c中難以產生氧缺損。
另外，能夠用於氧化物半導體層130a、氧化物半導體層130b
及氧化物半導體層130c的氧化物半導體較佳為至少包含In或Zn。或者，較佳為包含In和Zn的兩者。另外，為了減少使用該氧化物半導體的電晶體的電特性偏差，除了上述元素以外，較佳為還包含穩定劑(stabilizer)。
作為穩定劑，可以舉出Ga、Sn、Hf、Al或Zr等。另外，作為其他穩定劑，可以舉出鑭系元素的La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb及Lu等。
例如，作為氧化物半導體，可以使用氧化銦、氧化錫、氧化鎵、氧化鋅、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
注意，例如In-Ga-Zn氧化物是指作為主要成分包含In、Ga和Zn的氧化物。另外，也可以包含In、Ga、Zn以外的金屬元素。此外，在本說明書中，將由In-Ga-Zn氧化物構成的膜稱為IGZO膜。
另外，也可以使用以InMO3(ZnO)m(m>0，且m不是整數)表示的材料。注意，M表示選自Ga、Y、Zr、La、Ce或Nd中的一種金屬元素或多種金屬元素。另外，也可以使用以In2SnO5(ZnO)n(n>0，且n是整
數)表示的材料。
另外，在氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c為至少包含銦、鋅及M(M為Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬)的In-M-Zn氧化物，且氧化物半導體層130a的原子數比為In：M：Zn=x1：y1：z1，氧化物半導體層130b的原子數比為In：M：Zn=x2：y2：z2，氧化物半導體層130c的原子數比為In：M：Zn=x3：y3：z3的情況下，y1/x1及y3/x3較佳為大於y2/x2。y1/x1及y3/x3為y2/x2的1.5倍以上，較佳為2倍以上，更佳為3倍以上。此時，在氧化物半導體層130b中，在y2為x2以上的情況下，能夠使電晶體的電特性變得穩定。注意，在y2為x2的3倍以上的情況下，電晶體的場效移動率降低，因此y2較佳為小於x2的3倍。
氧化物半導體層130a及氧化物半導體層130c中的除了Zn及O之外的In與M的原子百分比較佳為In的比率低於50atomic%且M的比率為50atomic%以上，更佳為In的比率低於25atomic%且M的比率為75atomic%以上。另外，氧化物半導體層130b中的除了Zn及O之外的In與M的原子百分比較佳為In的比率為25atomic%以上且M的比率低於75atomic%，更佳為In的比率為34atomic%以上且M的比率低於66atomic%。
另外，較佳的是，氧化物半導體層130b的銦的含量多於氧化物半導體層130a及氧化物半導體層130c的銦的含量。在氧化物半導體中，重金屬的s軌域主要有助於載子傳導，並且，藉由增加In的比率來增加s軌域的重疊，由此In的比率多於M的氧化物的移動率比In的比率等於或少於M的氧化物高。因此，藉由將銦含量高的氧化物用於氧化物半導體層130b，可以實現高場效移動率的電晶體。
氧化物半導體層130a的厚度為3nm以上且100nm以下，較佳為5nm以上且50nm以下，更佳為5nm以上且25nm以下。另外，氧化物半導體層130b的厚度為3nm以上且200nm以下，較佳為10nm以上且150nm以下，更佳為15nm以上且100nm以下。此外，氧化物半導體層130c的厚度為1nm以上且50nm以下，較佳為2nm以上且30nm以下，更佳為3nm以上且15nm以下。另外，氧化物半導體層130b較佳為比氧化物半導體層130a及氧化物半導體層130c厚。
為了對將氧化物半導體層用作通道的電晶體賦予穩定的電特性，降低氧化物半導體層中的雜質濃度使氧化物半導體層成為本質或實質上本質是有效的。在此，“實質上本質”是指氧化物半導體層的載子密度低於1×1017/cm3，低於1×1015/cm3，或者低於1×1013/cm3。
此外，對氧化物半導體層來說，氫、氮、碳、矽以及主要成分以外的金屬元素是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。此外，矽引起氧化物半導體層中的雜質能階的形成。該雜質能階成為陷阱，有可能使電晶體的電特性劣化。因此，較佳為降低氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c中或各層的介面的雜質濃度。
為了使氧化物半導體層成為本質或實質上本質，控制藉由SIMS(Secondary Ion Mass Spectrometry：二次離子質譜)分析預測的矽濃度，以使其具有低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3的區域。此外，控制氫濃度，以使其具有2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較
佳為5×1018atoms/cm3以下的區域。此外，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域較佳為如下：氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
如果以高濃度包含矽或碳，氧化物半導體層的結晶性則有可能降低。為了防止氧化物半導體層的結晶性的降低，例如控制矽濃度，以使其具有低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3的區域。此外，控制碳濃度，以使其低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3的區域。
此外，將如上述那樣的被高度純化了的氧化物半導體膜用於通道形成區域的電晶體的關態電流極小。例如，可以使以源極與汲極之間的電壓為0.1V、5V或10V左右時的電晶體的每通道寬度的關態電流降低到幾yA/μm至幾zA/μm。
另外，作為電晶體的閘極絕緣膜，大多使用包含矽的絕緣膜，因此較佳為如本發明的一個實施方式的電晶體那樣不使氧化物半導體層的用作通道的區域與閘極絕緣膜接觸。另外，當通道形成在閘極絕緣膜與氧化物半導體層的介面時，在該介面產生載子散射而使電晶體的場效移動率降低。從上述觀點來看，可以說較佳為使氧化物半導體層的用作通道的區域與閘極絕緣膜分開。
因此，藉由使氧化物半導體層130具有氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c的疊層結構，能夠將通道形成在氧化物半導體層130b中，由此能夠形成具有高場效移動率及穩定的電特
性的電晶體。
在氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c的能帶結構中，導帶底的能量連續地變化。這從由於氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c的組成相互相似，氧容易在上述三者中互相擴散的情況上，也可以得到理解。由此可以說，雖然氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c是組成互不相同的疊層體，但是在物性上是連續的。因此，在圖式中，被層疊的各氧化物半導體層的介面由虛線表示。
主要成分相同而層疊的氧化物半導體層130不是簡單地將各層層疊，而以形成連續結合(在此，尤其是指各層之間的導帶底的能量連續地變化的U型井(U-shap well)結構)的方式形成。換言之，以在各層的介面之間不存在會形成俘獲中心或再結合中心等缺陷能階的雜質的方式形成疊層結構。如果，雜質混入被層疊的氧化物半導體層的層間，能帶則失去連續性，因此載子在介面被俘獲或者再結合而消失。
例如，氧化物半導體層130a及氧化物半導體層130c可以使用In：Ga：Zn=1：3：2、1：3：3、1：3：4、1：3：6、1：4：5、1：6：4或1：9：6(原子數比)的In-Ga-Zn氧化物等，氧化物半導體層130b可以使用In：Ga：Zn=1：1：1、2：1：3、5：5：6或3：1：2(原子數比)等的In-Ga-Zn氧化物等。另外，氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c的原子數比作為誤差包括上述原子數比的±20%的變動。
氧化物半導體層130中的氧化物半導體層130b用作井(well)，通道形成在氧化物半導體層130b中。另外，氧化物半導體層130的導帶底的
能量連續地變化，因此，也可以將氧化物半導體層130稱為U型井。另外，也可以將具有上述結構的通道稱為埋入通道。
另外，雖然在氧化物半導體層130a與氧化矽膜等絕緣層之間以及氧化物半導體層130c與氧化矽膜等絕緣層的介面附近有可能形成起因於雜質或缺陷的陷阱能階，但是藉由設置氧化物半導體層130a及氧化物半導體層130c，可以使氧化物半導體層130b和該陷阱能階相隔。
注意，氧化物半導體層130a及氧化物半導體層130c的導帶底的能量與氧化物半導體層130b的導帶底的能量之間的能量差小時，有時氧化物半導體層130b的電子越過該能量差到達陷阱能階。當電子被陷阱能階俘獲時，在絕緣層介面產生負電荷，使得電晶體的臨界電壓向正方向漂移。
氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c較佳為包含結晶部。尤其是，藉由使用c軸配向結晶，能夠對電晶體賦予穩定的電特性。另外，c軸配向的結晶抗彎曲，由此可以提高使用撓性基板的半導體裝置的可靠性。
作為用作源極電極層的導電層140及用作汲極電極層的導電層150，例如可以使用選自Al、Cr、Cu、Ta、Ti、Mo、W、Ni、Mn、Nd、Sc及該金屬材料的合金的材料的單層或疊層。典型的是，特別較佳為使用容易與氧鍵合的Ti或在後面能以較高的溫度進行處理的熔點高的W。此外，也可以使用低電阻的Cu或Cu-Mn等合金與上述材料的疊層。在電晶體105、電晶體106、電晶體111、電晶體112中，例如可以作為導電層141及導電層151使用W，作為導電層142及導電層152使用Ti及Al的疊層膜等。
上述材料具有從氧化物半導體層抽出氧的性質。由此，在與
上述材料接觸的氧化物半導體層的一部分的區域中，氧化物半導體層中的氧被脫離，而在氧化物半導體層中形成氧缺損。包含於層中的微量的氫與該氧缺損鍵合而使該區域n型化。因此，可以將該n型化的區域用作電晶體的源極或汲極。
此外，當導電層140及導電層150使用W形成時，也可以對導電層140及導電層150摻雜氮。藉由摻雜氮適當地降低抽出氧的性質，可以防止n型化的區域擴展到通道區域。另外，藉由作為導電層140及導電層150使用W與n型半導體層的疊層，使n型半導體層與氧化物半導體層接觸，可以防止n型化的區域擴展到通道區域。作為n型半導體層可以使用添加有氮的In-Ga-Zn氧化物、氧化鋅、氧化銦、氧化錫、氧化銦錫等。
作為用作閘極絕緣膜的絕緣層160，可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種以上的絕緣膜。此外，絕緣層160也可以是上述材料的疊層。另外，絕緣層160也可以包含La、氮、Zr等作為雜質。
另外，說明絕緣層160的疊層結構的一個例子。絕緣層160例如包含氧、氮、矽、鉿等。明確而言，較佳為包含氧化鉿及氧化矽或者氧化鉿及氧氮化矽。
氧化鉿及氧化鋁的相對介電常數比氧化矽及氧氮化矽高。因此，使用氧化鉿或氧化鋁的絕緣層160可以具有比使用氧化矽的絕緣層160大的厚度，由此可以減少穿隧電流引起的洩漏電流。就是說，可以實現關態電流小的電晶體。再者，與包括非晶結構的氧化鉿相比，包括結晶結構
的氧化鉿具有的相對介電常數高。因此，為了形成關態電流小的電晶體，較佳為使用包括結晶結構的氧化鉿。作為結晶結構的例子，可以舉出單斜晶系或立方晶系等。但是，本發明的一個實施方式不侷限於此。
此外，作為與氧化物半導體層130接觸的絕緣層120及絕緣層160，較佳為使用氮氧化物的釋放量少的膜。作為絕緣層120及絕緣層160，例如可以使用氮氧化物的釋放量少的氧氮化矽膜或氧氮化鋁膜等。
氧化化物的釋放量少的氧氮化矽膜是在TDS法中氨釋放量比氮氧化物的釋放量多的膜，典型的是氨釋放量為1×1018個/cm3以上且5×1019個/cm3以下。此外，上述氨釋放量是藉由膜表面溫度為50℃以上且650℃以下，較佳為50℃以上且550℃以下的加熱處理而得到的釋放量。
藉由作為絕緣層120及絕緣層160使用上述氧化物絕緣層，可以降低電晶體的臨界電壓的漂移，由此可以降低電晶體的電特性變動。
作為用作閘極電極層的導電層170例如可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Mn、Nd、Sc、Ta及W等的導電膜。另外，也可以使用上述材料的合金或上述材料的導電氮化物。此外，也可以使用選自上述材料、上述材料的合金及上述材料的導電氮化物中的多種材料的疊層。典型的是，可以使用鎢、鎢與氮化鈦的疊層、鎢與氮化鉭的疊層等。另外，也可以使用低電阻的Cu或Cu-Mn等合金或者上述材料與Cu或Cu-Mn等合金的疊層。在本實施方式中，作為導電層171使用氮化鉭，作為導電層172使用鎢，以便形成導電層170。
作為絕緣層175可以使用含氫的氮化矽膜或氮化鋁膜等。在實施方式4所示的電晶體103、電晶體104、電晶體106、電晶體109、電晶體
110及電晶體112中，藉由作為絕緣層175使用含氫的絕緣膜可以使氧化物半導體層的一部分n型化。另外，氮化絕緣膜還用作阻擋水分等的膜，可以提高電晶體的可靠性。
作為絕緣層175也可以使用氧化鋁膜。尤其是，較佳為在實施方式4所示的電晶體101、電晶體102、電晶體105、電晶體107、電晶體108及電晶體111中作為絕緣層175使用氧化鋁膜。氧化鋁膜的不使氫、水分等雜質以及氧透過的阻擋效果高。因此，將氧化鋁膜適合用作具有如下效果的保護膜：在電晶體的製程中及製造電晶體之後，防止氫、水分等雜質向氧化物半導體層130混入；防止氧的從氧化物半導體層釋放；防止氧的從絕緣層120的不需要的釋放。也可以將包含於氧化鋁膜中的氧擴散到氧化物半導體層中。
在絕緣層175上較佳為形成有絕緣層180。作為該絕緣層可以使用包含氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭中的一種以上的絕緣膜。此外，該絕緣層也可以是上述材料的疊層。
在此，絕緣層180較佳為與絕緣層120同樣地包含比化學計量組成多的氧。能夠將從絕緣層180釋放的氧穿過絕緣層160擴散到氧化物半導體層130的通道形成區域，因此能夠對形成在通道形成區域中的氧缺損填補氧。由此，能夠獲得穩定的電晶體電特性。
為了實現半導體裝置的高集成化，必須進行電晶體的微型化。另一方面，已知伴隨著電晶體的微型化，電晶體的電特性劣化。尤其是，通道寬度的縮短導致通態電流的降低。
在本發明的一個實施方式的電晶體107至電晶體112中，以覆蓋其中形成通道的氧化物半導體層130b的方式形成有氧化物半導體層130c，通道形成層與閘極絕緣膜沒有接觸。因此，能夠抑制在通道形成層與閘極絕緣膜的介面產生的載子散射，而可以增高電晶體的通態電流。
在本發明的一個實施方式的電晶體中，如上所述，以在通道寬度方向上電性上包圍氧化物半導體層130的方式形成有閘極電極層(導電層170)，由此閘極電場除了在與頂面垂直的方向上之外，還在與側面垂直的方向上施加到氧化物半導體層130。換言之，對通道形成層整體施加閘極電場而實效通道寬度擴大，由此可以進一步增高通態電流。
在本發明的一個實施方式的氧化物半導體層130具有兩層或三層結構的電晶體中，藉由將其中形成通道的氧化物半導體層130b形成在氧化物半導體層130a上，來高效地抑制介面能階的產生。此外，在本發明的一個實施方式的氧化物半導體層130具有三層結構的電晶體中，藉由將氧化物半導體層130b位於三層結構的中間，來同時得到消除從上下方混入的雜質的影響等的效果。因此，除了可以增高上述電晶體的通態電流之外，還可以實現臨界電壓的穩定化及S值(次臨界值)的下降。因此，可以降低閘極電壓VG為0V時的電流，而可以降低功耗。另外，由於電晶體的臨界電壓穩定，所以可以提高半導體裝置的長期可靠性。此外，本發明的一個實施方式的電晶體可以抑制隨著微細化導致的電特性劣化，由此可以說適合於集成度高的半導體裝置。
本實施方式所示的結構可以與其他實施方式所示的結構及實施例適當地組合而使用。
在本實施方式中，對實施方式4所說明的電晶體101、電晶體107以及電晶體111的製造方法進行說明。
收先，說明包括在基板115中的矽電晶體的製造方法。在此，作為一個例子，說明p通道型電晶體的製造方法。作為矽基板使用n-型單晶矽基板，在其表面上形成由絕緣層(也稱為場氧化膜)分離的元件形成區域。元件形成區域可以使用LOCOS法(Local Oxidation of Silicon：矽局部氧化)、STI法(Shallow Trench Isolation：淺溝槽隔離)等形成。
這裡基板不侷限於單晶矽基板，還可以使用SOI(Silicon on Insulator：絕緣層上覆矽)基板等。
接著，以覆蓋元件形成區域的方式形成閘極絕緣膜。例如，可以藉由進行加熱處理使元件形成區域的表面氧化來形成氧化矽膜。此外，也可以在形成氧化矽膜之後進行氮化處理使氧化矽膜的表面氮化。
接著，以覆蓋閘極絕緣膜的方式形成導電膜。作為導電膜，可以使用選自Ta、W、Ti、Mo、Al、Cu、Cr、Nb等中的元素或以上述元素為主要成分的合金材料或化合物材料。另外，可以使用藉由上述元素的氮化而獲得的金屬氮化膜。此外，可以使用以摻雜了磷等雜質元素的多晶矽為代表的半導體材料。
接著，藉由對導電膜選擇性地進行蝕刻，在閘極絕緣膜上形成閘極電極層。
接著，以覆蓋閘極電極層的方式形成氧化矽膜或氮化矽膜等
絕緣膜，進行回蝕刻來在閘極電極層的側面形成側壁。
接著，以覆蓋元件形成區域以外的區域的方式選擇性地形成光阻遮罩，以該光阻遮罩及閘極電極層為遮罩導入雜質元素來形成p+型雜質區域。這裡，為了形成p通道型電晶體，作為雜質元素，可以使用B或Ga等賦予p型的雜質元素。
藉由上述步驟完成在矽基板中具有活性區域的p通道型電晶體。注意，較佳為在該電晶體上形成氮化矽膜或氧化鋁膜等鈍化膜。
接著，在形成有電晶體的矽基板上形成層間絕緣膜，形成各種接觸插頭及各種佈線。
接著，使用圖33A至圖34C說明電晶體101的製造方法。注意，圖式的左側示出電晶體的通道長度方向的剖面，右側示出通道寬度方向的剖面。另外，由於通道寬度方向的圖式是放大圖，所以外觀上的各構成要素的膜厚度在左邊的圖式與右邊的圖式之間不同。
以下示出氧化物半導體層130具有氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c的三層結構的例子。在氧化物半導體層130具有兩層結構的情況下，使用氧化物半導體層130a及氧化物半導體層130b。在氧化物半導體層130具有單層結構的情況下，使用氧化物半導體層130b即可。
首先，在基板115上形成絕緣層120。關於基板115的種類及絕緣層120的材料可以參照實施方式5的說明。絕緣層120可以利用濺射法、CVD法、MBE(Molecular Beam Epitaxy：分子束磊晶)法等形成。
另外，也可以利用離子植入法、離子摻雜法、電漿浸沒離子
佈植技術、電漿處理法等對絕緣層120添加氧。藉由添加氧，可以更容易地將氧從絕緣層120供應到氧化物半導體層130中。
在基板115表面由絕緣體構成，並且，雜質不會擴散到後面形成的氧化物半導體層130中的情況下，也可以不設置絕緣層120。
接著，在絕緣層120上藉由濺射法、CVD法及MBE法等形成成為氧化物半導體層130a的氧化物半導體膜130A、成為氧化物半導體層130b的氧化物半導體膜130B及成為氧化物半導體層130c的氧化物半導體膜130C(參照圖33A)。
當氧化物半導體層130為疊層結構時，較佳為使用具備負載鎖定室的多腔室沉積装置(例如，濺射裝置)以不暴露於大氣的方式連續地層疊各個層。較佳的是，在濺射裝置中的各腔室中，能夠使用低溫泵等吸附式真空泵進行高真空抽氣(抽空到5×10-7Pa至1×10-4Pa左右)且將基板加熱到100℃以上，較佳為500℃以上，來儘可能地去除對氧化物半導體來說是雜質的水等。較佳為組合渦輪分子泵和冷阱來防止將包含碳成分或水分等的氣體從排氣系統倒流到腔室內。此外，也可以使用組合渦輪分子泵和低溫泵的排氣系統。
為了獲得高純度本質氧化物半導體，不僅需要對腔室進行高真空抽氣，而且較佳為進行濺射氣體的高度純化。藉由使被用作濺射氣體的氧氣體或氬氣體高度純化直到露點為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，能夠儘可能地防止水分等混入氧化物半導體膜。
氧化物半導體膜130A、氧化物半導體膜130B及氧化物半導體膜130C可以使用實施方式5所說明的材料。另外，在作為成膜方法利用濺
射法時，可以以實施方式5所說明的材料為靶材進行成膜。
注意，如在實施方式5中詳細說明的那樣，作為氧化物半導體膜130B，選擇電子親和力大於氧化物半導體膜130A及氧化物半導體膜130C的材料。
當形成氧化物半導體膜時，較佳為利用濺射法。作為濺射法，可以使用RF濺射法、DC濺射法、AC濺射法等。
在形成氧化物半導體膜130C之後也可以進行第一加熱處理。第一加熱處理在250℃以上且650℃以下，較佳為300℃以上且500℃以下的溫度下且在惰性氣體氛圍、包含10ppm以上的氧化氣體的氛圍或減壓狀態下進行即可。作為第一加熱處理，也可以進行惰性氣體氛圍下的加熱處理，然後為了補充脫離了的氧而進行包含10ppm以上的氧化氣體的氛圍下的加熱處理。藉由第一加熱處理，可以提高氧化物半導體膜130A、氧化物半導體膜130B及氧化物半導體膜130C的結晶性，還可以從絕緣層120、氧化物半導體膜130A、氧化物半導體膜130B及氧化物半導體膜130C去除氫或水等雜質。此外，第一加熱處理也可以在後面所述的形成氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c的蝕刻之後進行。
接著，在氧化物半導體膜130C上形成導電層。導電層例如可以使用下述方法形成。
首先，在氧化物半導體膜130C上形成第一導電膜。作為第一導電膜可以使用選自Al、Cr、Cu、Ta、Ti、Mo、W、Ni、Mn、Nd、Sc及該金屬材料的合金的材料的單層或疊層。
接著，在第一導電膜上形成負型光阻膜，利用電子束曝光、
液浸曝光、EUV曝光等方法對該光阻膜進行曝光，且進行顯影處理，由此形成第一光阻遮罩。此外，較佳為在第一導電膜與光阻膜之間作為密接劑形成有機塗佈膜。另外，也可以利用奈米壓印法形成第一光阻遮罩。
接著，使用第一光阻遮罩選擇性地蝕刻第一導電膜，對第一光阻遮罩進行灰化，由此形成導電層。
接著，將上述導電層用作硬遮罩，選擇性地蝕刻氧化物半導體膜130A、氧化物半導體膜130B及氧化物半導體膜130C，去除上述導電層，形成由氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c的疊層構成的氧化物半導體層130(參照圖33B)。此外，也可以使用第一光阻遮罩形成氧化物半導體層130而不形成上述導電層。這裡，也可以對氧化物半導體層130注入氧離子。
接著，以覆蓋氧化物半導體層130的方式形成第二導電膜。第二導電膜使用能夠用於實施方式5所說明的導電層140及導電層150的材料形成即可。第二導電膜可以利用濺射法、CVD法、MBE法等形成。
接著，在成為源極區域及汲極區域的部分上形成第二光阻遮罩。對第二導電膜的一部分進行蝕刻，形成導電層140及導電層150(參照圖33C)。
接著，在氧化物半導體層130、導電層140及導電層150上形成絕緣膜160A。絕緣膜160A使用能夠用於實施方式5所說明的絕緣層160的材料形成即可。絕緣膜160A可以利用濺射法、CVD法、MBE法等形成。
接著，也可以進行第二加熱處理。第二加熱處理可以在與第一加熱處理相同的條件下進行。藉由第二加熱處理可以使氧從絕緣層120擴
散到整個氧化物半導體層130。此外，也可以進行第三加熱處理得到上述效果而不進行第二加熱處理。
接著，在絕緣膜160A上形成成為導電層170的第三導電膜171A及第四導電膜172A。第三導電膜171A及第四導電膜172A使用能夠用於實施方式5所說明的導電層171及導電層172的材料形成即可。第三導電膜171A及第四導電膜172A可以利用濺射法、CVD法、MBE法等形成。
接著，在第四導電膜172A上形成第三光阻遮罩156(參照圖34A)。然後，使用第三光阻遮罩156選擇性地蝕刻第三導電膜171A、第四導電膜172A及絕緣膜160A，形成由導電層171及導電層172構成的導電層170及絕緣層160(參照圖34B)。另外，當採用不對絕緣膜160A進行蝕刻的結構時，可以製造電晶體102。
接著，在氧化物半導體層130、導電層140、導電層150、絕緣層160及導電層170上形成絕緣層175。關於絕緣層175的材料可以參照實施方式5的說明。在電晶體101中較佳為使用氧化鋁膜。絕緣層175可以利用濺射法、CVD法、MBE法等形成。
接著，在絕緣層175上形成絕緣層180(參照圖34C)。關於絕緣層180的材料可以參照實施方式5。此外，關於絕緣層180可以利用濺射法、CVD法、MBE法等形成。
另外，也可以利用離子植入法、離子摻雜法、電漿浸沒離子佈植技術、電漿處理法等對絕緣層175及/或絕緣層180添加氧。藉由添加氧，可以更容易地將氧從絕緣層175及/或絕緣層180供應到氧化物半導體層130中。
接著，也可以進行第三加熱處理。第三加熱處理可以在與第一加熱處理相同的條件下進行。藉由第三加熱處理，容易使絕緣層120、絕緣層175、絕緣層180釋放過量氧，可以減少氧化物半導體層130的氧缺損。
接著，說明電晶體107的製造方法。注意，關於與上述電晶體102的製造方法相同的製程省略其詳細說明。
在基板115上形成絕緣層120，利用濺射法、CVD法、MBE法等在該絕緣層上形成成為氧化物半導體層130a的氧化物半導體膜130A及成為氧化物半導體層130b的氧化物半導體膜130B(參照圖35A)。
接著，將第一導電膜形成在氧化物半導體膜130B上，與上述方法相同地使用第一光阻遮罩形成導電層。然後，以該導電層為硬遮罩選擇性地蝕刻氧化物半導體膜130A及氧化物半導體膜130B，去除上述導電層來形成由氧化物半導體層130a及氧化物半導體層130b構成的疊層(參照圖35B)。此外，也可以使用第一光阻遮罩形成該疊層而不形成硬遮罩。這裡，也可以對氧化物半導體層130a及氧化物半導體層130b注入氧離子。
接著，以覆蓋上述疊層的方式形成第二導電膜。在成為源極區域及汲極區域的部分上形成第二光阻遮罩，使用該第二光阻遮罩蝕刻第二導電膜的一部分，形成導電層140及導電層150(參照圖35C)。
接著，在氧化物半導體層130a及氧化物半導體層130b的疊層上且在導電層140及導電層150上形成成為氧化物半導體層130c的氧化物半導體膜130C。再者，在氧化物半導體膜130C上形成絕緣膜160A、第三導電膜171A及第四導電膜172A。
接著，在第四導電膜172A上形成第三光阻遮罩156(參照圖
36A)。使用該光阻遮罩選擇性地蝕刻第三導電膜171A、第四導電膜172A、絕緣膜160A及氧化物半導體膜130C，形成由導電層171及導電層172構成的導電層170、絕緣層160及氧化物半導體層130c(參照圖36B)。此時，如果使用第四光阻遮罩蝕刻絕緣膜160A及氧化物半導體膜130C，則可以製造電晶體108。
接著，在絕緣層120、氧化物半導體層130(氧化物半導體層130a、氧化物半導體層130b、氧化物半導體層130c)、導電層140、導電層150、絕緣層160及導電層170上形成絕緣層175及絕緣層180(參照圖36C)。
藉由上述製程可以製造電晶體107。
接著，說明電晶體111的製造方法。注意，關於與上述電晶體102的製造方法相同的製程省略其詳細說明。
在基板115上形成絕緣層120，利用濺射法、CVD法、MBE法等在絕緣層120上形成成為氧化物半導體層130a的氧化物半導體膜130A及成為氧化物半導體層130b的氧化物半導體膜130B。將第一導電膜形成在氧化物半導體膜130B上，使用第一光阻遮罩形成導電層141a(參照圖37A)。
然後，以導電層141a為硬遮罩選擇性地蝕刻氧化物半導體膜130A及氧化物半導體膜130B，來形成由氧化物半導體層130a、氧化物半導體層130b及導電層141a構成的疊層(參照圖37B)。這裡，也可以對氧化物半導體層130a及氧化物半導體層130b注入氧離子。
接著，在成為源極區域及汲極區域的部分上形成第二光阻遮罩，使用該第二光阻遮罩蝕刻導電層141a的一部分，形成導電層141及導電層151(參照圖37C)。
接著，在氧化物半導體層130a及氧化物半導體層130b的疊層上且在導電層141及導電層151上形成成為氧化物半導體層130c的氧化物半導體膜130C。再者，在氧化物半導體膜130C上形成絕緣膜160A、第三導電膜171A及第四導電膜172A。
接著，在第四導電膜172A上形成第三光阻遮罩156(參照圖38A)。使用第三光阻遮罩156選擇性地蝕刻第三導電膜171A、第四導電膜172A、絕緣膜160A及氧化物半導體膜130C，形成由導電層171及導電層172構成的導電層170、絕緣層160及氧化物半導體層130c(參照圖38B)。
接著，在絕緣層120、氧化物半導體層130(氧化物半導體層130a、氧化物半導體層130b、氧化物半導體層130c)、導電層140、導電層150、絕緣層160及導電層170上形成絕緣層175及絕緣層180。
接著，在絕緣層175及絕緣層180中設置到達導電層141及導電層151的開口部，以覆蓋該開口部的方式形成第五導電膜。在第五導電膜上設置第四光阻遮罩，使用該光阻遮罩選擇性地蝕刻第五導電膜，形成導電層142及導電層152(參照圖38C)。
藉由上述製程可以製造電晶體111。
雖然本實施方式所說明的金屬膜、半導體膜及無機絕緣膜等各種膜可以典型地利用濺射法或電漿CVD法形成，但是也可以利用熱CVD法等其他方法形成。作為熱CVD法的例子，可以舉出MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法等。
由於熱CVD法是不使用電漿的成膜方法，因此具有不產生電
漿損傷所引起的缺陷的優點。
可以以如下方法進行利用熱CVD法的成膜：將源氣體及氧化劑同時供應到腔室內，將腔室內的壓力設定為大氣壓或減壓，使其在基板附近或在基板上起反應。
另外，可以以如下方法進行利用ALD法的成膜：將腔室內的壓力設定為大氣壓或減壓，將用於反應的源氣體引入腔室並起反應，並且按該順序反復地引入氣體。也可以將源氣體與惰性氣體(氬或氮等)用作載子氣體一併地進行引入。例如，也可以將兩種以上的源氣體依次供應到腔室內。此時，在第一源氣體起反應之後引入惰性氣體，然後引入第二源氣體，以防止多種源氣體混合。或者，也可以不引入惰性氣體而藉由真空抽氣將第一源氣體排出，然後引入第二源氣體。第一源氣體附著到基板表面且起反應來形成第一層，之後引入的第二源氣體附著且起反應，由此第二層層疊在第一層上而形成薄膜。藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據反復引入氣體的次數來進行調節，因此，ALD法可以準確地調節厚度而適用於製造微型FET。
利用MOCVD法或ALD法等熱CVD法可以形成以上所示的實施方式所公開的金屬膜、半導體膜、無機絕緣膜等各種膜，例如，當形成In-Ga-Zn-O膜時，可以使用三甲基銦(In(CH3)3)、三甲基鎵(Ga(CH3)3)及二甲基鋅(Zn(CH3)2)。不侷限於上述組合，也可以使用三乙基鎵(Ga(C2H5)3)代替三甲基鎵，並使用二乙基鋅(Zn(C2H5)2)代替二甲基鋅。
例如，在使用利用ALD法的沉積装置形成氧化鉿膜時，使用如下兩種氣體：藉由使包含溶劑和鉿前體的液體(鉿醇鹽、四二甲基醯胺鉿(TDMAH，Hf[N(CH3)2]4)或四(乙基甲基醯胺)鉿等鉿醯胺)氣化而得到的源氣體；以及用作氧化劑的臭氧(O3)。
例如，在使用利用ALD法的沉積装置形成氧化鋁膜時，使用如下兩種氣體：藉由使包含溶劑和鋁前體的液體(三甲基鋁(TMA，Al(CH3)3)等)氣化而得到的源氣體；以及用作氧化劑的H2O。作為其它材料有三(二甲基醯胺)鋁、三異丁基鋁、鋁三(2,2,6,6-四甲基-3,5-庚二酮)等。
例如，在使用利用ALD法的沉積装置形成氧化矽膜時，使六氯乙矽烷附著在被成膜面上，供應氧化氣體(O2、一氧化二氮)的自由基使其與附著物起反應。
例如，在使用利用ALD法的沉積装置形成鎢膜時，依次引入WF6氣體和B2H6氣體形成初始鎢膜，然後依次引入WF6氣體和H2氣體形成鎢膜。注意，也可以使用SiH4氣體代替B2H6氣體。
例如，在使用利用ALD法的沉積装置形成氧化物半導體膜如In-Ga-Zn-O膜時，依次引入In(CH3)3氣體和O3氣體形成In-O層，然後依次引入Ga(CH3)3氣體和O3氣體形成GaO層，之後依次引入Zn(CH3)2氣體和O3氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。也可以使用這些氣體來形成混合化合物層如In-Ga-O層、In-Zn-O層、Ga-Zn-O層等。注意，雖然也可以使用利用Ar等惰性氣體進行起泡而得到的H2O氣體代替O3氣體，但是較佳為使用不包含H的O3氣體。
本實施方式所示的結構可以與其他實施方式所示的結構適當
地組合而使用。
下面，說明可用於本發明的一個實施方式的氧化物半導體膜的結構。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。此外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。
在本說明書中，六方晶系包括三方晶系和菱方晶系。
氧化物半導體膜大致分為非單晶氧化物半導體膜和單晶氧化物半導體膜。非單晶氧化物半導體膜包括CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜、多晶氧化物半導體膜、微晶氧化物半導體膜以及非晶氧化物半導體膜等。
首先，對CAAC-OS膜進行說明。
CAAC-OS膜是包含多個c軸配向的結晶部的氧化物半導體膜之一。
在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察CAAC-OS膜的明視野影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，觀察到多個結晶部。然而，即使在高解析度TEM影像中，也觀察不到結晶部與結晶部之間的邊界，亦即晶界(grain boundary)。因此，可以說在CAAC-OS膜中，不容易發生起因於晶界的電子
移動率的降低。
當從大致平行於樣本面的方向觀察CAAC-OS膜的剖面的高解析度TEM影像時，觀察到在結晶部中金屬原子配列為層狀。各金屬原子層具有反映了形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的平面的高解析度TEM影像可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時會出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分以外的元素。尤其是，矽等元素因為其與氧的結合力比構成氧化物半導體膜的金屬元素與氧的結合力更強而成為因從氧化物半導體膜奪取氧而打亂氧化物半導體膜的原子
排列使得結晶性降低的主要因素。此外，鐵或鎳等重金屬、氬、二氧化碳等因為其原子半徑(分子半徑)大而在包含在氧化物半導體膜內部時成為打亂氧化物半導體膜的原子排列使得結晶性降低的主要因素。注意，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。
此外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺損有時成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺損的個數少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常開啟特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為高可靠性電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體的電特性有時不穩定。
此外，在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
接下來，說明微晶氧化物半導體膜。
在微晶氧化物半導體膜的高解析度TEM影像中有觀察到結晶部及觀察不到明確的結晶部的區域。微晶氧化物半導體膜中含有的結晶部
的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶(nc：nanocrystal)的氧化物半導體膜稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)膜。另外，例如在nc-OS膜的高解析度TEM影像中，不經常觀察到明確的晶界。
nc-OS膜在微小區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中其原子排列具有週期性。另外，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體膜沒有差別。例如，在藉由利用使用其束徑比結晶部大的X射線的XRD裝置的out-of-plane法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在對nc-OS膜進行使用其束徑比結晶部大(例如，50nm以上)的電子射線的電子繞射(選區域電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於結晶部或者比結晶部小的電子射線的奈米束電子繞射時，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到分佈為圓圈狀的斑點。而且，在nc-OS膜的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
接著，對非晶氧化物半導體膜進行說明。
非晶氧化物半導體膜是具有無序的原子排列並不具有結晶部的氧化物半導體膜。其一個例子為具有如石英那樣的無定形態的氧化物半導體膜。
在非晶氧化物半導體膜的高解析度TEM影像中，觀察不到結晶部。
使用XRD裝置對非晶氧化物半導體膜進行結構分析。當利用out-of-plane法分析時，檢測不到表示結晶面的峰值。另外，在非晶氧化物半導體膜的電子繞射圖案中，觀察到光暈圖案。另外，在非晶氧化物半導體膜的奈米束電子繞射圖案中，觀察不到斑點，而觀察到光暈圖案。
此外，氧化物半導體膜有時具有呈現nc-OS膜與非晶氧化物半導體膜之間的物性的結構。將具有這種結構的氧化物半導體膜特別稱為amorphous-like氧化物半導體(a-like OS：amorphous-like Oxide Semiconductor)膜。
在a-like OS膜的高解析度TEM影像中，有時觀察到空洞(也稱為空隙)。此外，在高解析度TEM影像中，有明確地確認到結晶部的區域及確認不到結晶部的區域。a-like OS膜有時因TEM觀察時的微量的電子照射而產生晶化，由此觀察到結晶部的生長。另一方面，在優質的nc-OS膜中，幾乎觀察不到因TEM觀察時的微量的電子照射而產生晶化。
此外，a-like OS膜及nc-OS膜的結晶部的大小的測量可以使用高解析度TEM影像進行。例如，InGaZnO4的結晶具有層狀結構，在In-O層之間具有兩個Ga-Zn-O層。InGaZnO4的結晶的單位晶格具有三個In-O層和六個Ga-Zn-O層的一共九個層在c軸方向上重疊為層狀的結構。因此，這些彼
此相鄰的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)大致相等，從結晶結構分析求出其值，亦即0.29nm。因此，著眼於高解析度TEM影像的晶格條紋，在晶格條紋的間隔為0.28nm以上且0.30nm以下的區域，每個晶格條紋都被認為是對應於InGaZnO4的結晶的a-b面。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、a-like OS膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
根據本發明的一個實施方式的成像裝置及包含該成像裝置的半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示該影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個實施方式的成像裝置及包含該成像裝置的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器、拍攝裝置諸如視頻成像機或數位相機等、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖39A至圖39F示出這些電子裝置的具體例子。
圖39A是可攜式遊戲機，該可攜式遊戲機包括外殼901、外殼
902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907、觸控筆908以及相機909等。注意，雖然圖39A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。可以將本發明的一個實施方式的成像裝置用於相機909。
圖39B是可攜式資料終端，該可攜式資料終端包括第一外殼911、顯示部912、相機919等。藉由顯示部912所具有的觸摸功能可以輸入且輸出資訊。可以將本發明的一個實施方式的成像裝置用於相機919。
圖39C是數位相機，該數位相機包括外殼921、快門按鈕922、麥克風923、發光部927以及透鏡925等。可以將本發明的一個實施方式的成像裝置具備在透鏡925的焦點的位置上。
圖39D是手錶型資訊終端，該手錶型資訊終端包括外殼931、顯示部932、腕帶933以及相機939等。顯示部932也可以是觸控面板。可以將本發明的一個實施方式的成像裝置用於相機939。
圖39E是視頻攝影機，該視頻攝影機包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，顯示部943設置在第二外殼942中。並且，第一外殼941和第二外殼942由連接部946連接，由連接部946可以改變第一外殼941和第二外殼942之間的角度。顯示部943所顯示的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。可以將本發明的一個實施方式的成像裝置具備在透鏡945的焦點的位置上。
圖39F是行動電話，在外殼951中設置有顯示部952、麥克風957、揚聲器954、相機959、輸入輸出端子956以及操作用的按鈕955等。可
以將本發明的一個實施方式的成像裝置用於相機959。
本實施方式所示的結構可以與其他的實施方式所示的結構及實施例等適當地組合而實施。
在本實施例中，製造利用在上述實施方式說明的本發明的一個實施方式的成像裝置，並對該成像裝置的工作結果進行說明。
圖43示出本成像裝置的結構概況。在本成像裝置中動作檢測器和A/D轉換電路排他性地進行工作，由此本成像裝置可以進行動作捕捉和正常成像。圖44示出動作檢測器的方塊圖。圖45示出動作檢測器中的動作捕捉工作的時序圖。該動作檢測器採用使用比較器按列進行像素輸出和參考電壓的比較的電壓差分方式。各像素將參考圖框的資料儲存在像素中的非揮發性類比記憶體中，在像素中計算出參考圖框和當前圖框的差分資料。將差分為0時的像素輸出設定為基準輸出位準。在當前圖框的資料和差分資料有差分時，當動作檢測器檢測出像素輸出超出包括該基準輸出位準的參考電壓範圍{V REF+，V REF-}時，輸出1位的檢測觸發(motion trigger)。
圖46示出本成像裝置中使用的具有補償臨界電壓功能的像素電路的結構。關於該像素的工作，可以參照實施方式1的內容。
圖47示出動作捕捉工作的時序圖。首先，在參考圖框中，在使電晶體M3處於導通狀態且固定節點FD2的電位的狀態下進行曝光。就是說，將節點FD2的電位設定為初期值。參考圖框的資料對應節點FD1的電位變化。另一方面，在目標圖框中，在使電晶體M3處於關閉狀態且使節點FD2
處於浮動狀態的狀態下進行曝光。由此，當目標圖框的資料與參考圖框的資料相等時，在成像之後節點FD2的電位恢復到初期值，像素的輸出位準與基準輸出位準相同。當參考圖框的資料和目標圖框的資料有差分時，節點FD2的電位根據差分資料發生變化，像素的輸出位準不同於基準輸出位準。
使用CAAC-OS電晶體和Si電晶體試製本實施例中的成像裝置。表1示出本成像裝置的規格。圖48示出本成像裝置的外觀照片。
圖49示出藉由電晶體M3改變節點FD1的電位時的所有像素的輸出值(8位，A/D轉換之後的資料)的圖表。在圖49中，對不包括臨界電壓補償電路的成像裝置及包括臨界電壓補償電路的本成像裝置的
結果進行比較而示出。由各輸出值可知包括臨界電壓補償電路的本成像裝置的像素輸出的均勻性得到提高。
圖50示出在各輸出值計算出的像素間的標準差的結果。例如，在包括臨界電壓補償電路的成像裝置中，像素間偏差在輸出值為120時降低了1.39。注意，雖然確認到與不包括臨界電壓補償電路的成像裝置相比包括臨界電壓補償電路的成像裝置的輸出增益偏差增加了37.8%，但是輸出偏移偏差減少了22.2%。在包括臨界電壓補償電路的成像裝置中，雖然有因像素中的電晶體個數的增加或容量的偏差等而使增益偏差增大的可能性，但是可以抑制全體的偏差。
根據圖50所示的像素間偏差計算出FPN(固定模式雜訊)，由此確認到由於臨界電壓補償電路FPN減少了16.2%。
圖51示出分別使用包括臨界電壓補償電路的成像裝置和不包括臨界電壓補償電路的成像裝置進行正常成像時得到的影像。可知：包括臨界電壓補償電路的成像裝置的臨界電壓補償工作有與CDS(相關雙取樣)相同的效果，並對固定模式雜訊的去除有效果。
對包括臨界電壓補償電路的動作檢測器和不包括臨界電壓補償電路的動作檢測器的檢測精度進行比較。將像素設定為某個基準輸出位準，對輸出動作檢測器的Motion Trigger的比較器的參考電壓V REF+、V REF-中之最接近基準電壓位準的值進行測量，由此計算出△V REF=(V REF+)-(V REF-)。△V REF越小，即使微小的差異動作檢測器也可以將其檢測出來並可以減少誤檢測。圖52示出其結果。在輸出值為120時，臨界電壓補償電路使△V REF從200mV降低到97.5mV。就是說，能夠檢測
出的參考電壓範圍減少到1/2.05。這相當於使檢測靈敏度提高了2.05倍。
圖53示出以透明薄膜為拍攝物件取得參考圖框的影像以及以印刷著文字的薄膜為拍攝物件取得目標圖框的影像時的動作捕捉的結果。在此，分別對印刷到薄膜的文字的印刷濃度互不相同的多個拍攝物件進行上述實驗。成像裝置可以捕捉如圖53中示出的微小的濃度差異。對進行了臨界電壓補償工作1小時後的像素間偏差的變動量進行了調查，變動量大約為8%。就是說，藉由以幾小時一次的非常低的頻率反復進行臨界電壓補償，可以維持臨界電壓補償的效果。這是由於CAAC-OS電晶體的關態電流極小而電容器C4的電位沒有發生變動地被保持的緣故。
如本實施例中所述，藉由使像素電路具有臨界電壓補償功能，可以使成像裝置的FPN降低16.2%，並可以使動作捕捉的靈敏度提高2.05倍以上。由此，即使是微小的色彩變化成像裝置也可以進行動作捕捉。
注意，本實施例可以與本說明書所示的實施方式適當地組合。
Claims (12)
- 一種成像裝置，包括：光電轉換元件；第一電晶體；第二電晶體；第三電晶體；第四電晶體；第五電晶體；第六電晶體；第七電晶體；第八電晶體；第一電容器；以及第二電容器，其中，該光電轉換元件的一個端子與該第一電晶體的源極和汲極中的一個電連接，該第一電晶體的該源極和該汲極中的另一個與該第七電晶體的源極和汲極中的一個電連接，該第一電晶體的該源極和該汲極中的該另一個與該第一電容器的一個端子電連接，該第二電晶體的源極和汲極中的一個與該第一電容器的另一個端子電連接，該第一電容器的該另一個端子與該第二電容器的一個端子電連接，該第三電晶體的源極和汲極中的一個與該第二電容器的另一個端子電連接，該第三電晶體的該源極和該汲極中的另一個與該第四電晶體的源極和汲極中的一個電連接，該第五電晶體的源極和汲極中的一個與該第四電晶體的該源極和該汲極中的該一個電連接，該第五電晶體的閘極與該第三電晶體的該源極和該汲極中的該一個電連接，該第六電晶體的源極和汲極中的一個與該第五電晶體的該源極和該汲極中的另一個電連接，並且，該第六電晶體的該源極和該汲極中的另一個與該第八電晶體的源極和汲極中的一個電連接。
- 如申請專利範圍第1項所述之成像裝置，進一步包括一第九電晶體，其中該第九電晶體的源極和汲極中的一個與該第八電晶體的該源極和該汲極中的另一個電連接，該第九電晶體的閘極與該第八電晶體的閘極電連接，並且該第九電晶體的該閘極與該第九電晶體的該源極和該汲極中的另一個電連接。
- 如申請專利範圍第1項所述之成像裝置，其中該第一電晶體至該第八電晶體的每一個都在活性層中包括氧化物半導體，並且該氧化物半導體包含In、Zn和M，M是Al、Ti、Ga、Sn、Y、Zr、La、Ce、Nd或Hf。
- 一種成像裝置，包括：光電轉換元件；第一電晶體；第二電晶體；第三電晶體；第四電晶體；第五電晶體；第六電晶體；第七電晶體；第一電容器；以及第二電容器，其中，該光電轉換元件的一個端子與該第一電晶體的源極和汲極中的一個電連接，該第一電晶體的該源極和該汲極中的另一個與該第七電晶體的源極和汲極中的一個電連接，該第一電晶體的該源極和該汲極中的該另一個與該第一電容器的一個端子電連接，該第二電晶體的源極和汲極中的一個與該第一電容器的另一個端子電連接，該第一電容器的該另一個端子與該第二電容器的一個端子電連接，該第三電晶體的源極和汲極中的一個與該第二電容器的另一個端子電連接，該第三電晶體的該源極和該汲極中的另一個與該第四電晶體的源極和汲極中的一個電連接，該第五電晶體的源極和汲極中的一個與該第四電晶體的該源極和該汲極中的該一個電連接，該第五電晶體的閘極與該第三電晶體的該源極和該汲極中的該一個電連接，並且，該第六電晶體的源極和汲極中的一個與該第五電晶體的該源極和該汲極中的另一個電連接。
- 如申請專利範圍第4項所述之成像裝置，其中該第一電晶體至該第七電晶體的每一個都在活性層中包括氧化物半導體，並且該氧化物半導體包含In、Zn和M，M是Al、Ti、Ga、Sn、Y、Zr、La、Ce、Nd或Hf。
- 一種成像裝置，包括：光電轉換元件；第一電晶體；第二電晶體；第三電晶體；第四電晶體；第五電晶體；第六電晶體；第一電容器；以及第二電容器，其中，該光電轉換元件的一個端子與該第一電晶體的源極和汲極中的一個電連接，該第一電晶體的該源極和該汲極中的另一個與該第一電容器的一個端子電連接，該第二電晶體的源極和汲極中的一個與該第一電容器的另一個端子電連接，該第一電容器的該另一個端子與該第二電容器的一個端子電連接，該第三電晶體的源極和汲極中的一個與該第二電容器的另一個端子電連接，該第三電晶體的該源極和該汲極中的另一個與該第四電晶體的源極和汲極中的一個電連接，該第五電晶體的源極和汲極中的一個與該第四電晶體的該源極和該汲極中的該一個電連接，該第五電晶體的閘極與該第三電晶體的該源極和該汲極中的該一個電連接，並且，該第六電晶體的源極和汲極中的一個與該第五電晶體的該源極和該汲極中的另一個電連接。
- 如申請專利範圍第1、4、6中任一項所述之成像裝置，其中該第二電晶體的該源極和該汲極中的另一個也可以與該光電轉換元件的另一個端子電連接。
- 如申請專利範圍第1、4、6中任一項所述之成像裝置，進一步包括一第四電容器，其中該第四電容器的一個端子與該第二電晶體的該源極和該汲極中的該一個電連接。
- 如申請專利範圍第6項所述之成像裝置，其中該第一電晶體至該第六電晶體的每一個都在活性層中包括氧化物半導體，並且該氧化物半導體包含In、Zn和M，M是Al、Ti、Ga、Sn、Y、Zr、La、Ce、Nd或Hf。
- 如申請專利範圍第1、4、6中任一項之成像裝置，進一步包括一第三電容器，其中該第三電容器的一個端子與該第二電容器的該另一個端子電連接，並且該第三電容器的另一個端子與該第五電晶體的該源極和該汲極中的該另一個電連接。
- 如申請專利範圍第6項所述之成像裝置，其中該光電轉換元件是光電二極體，並且該光電轉換元件的另一個端子的電位是可變的。
- 一種電子裝置，包括：申請專利範圍第1、4、6中任一項所述之成像裝置；以及顯示裝置、操作鍵或快門按紐。
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