KR20210032722A - 이미지 센싱 장치 - Google Patents

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KR20210032722A
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류충식
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에스케이하이닉스 주식회사
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Abstract

본 발명의 일실시예는 이미지 센싱 장치에 관한 것으로, 행(row) 방향과 열(column) 방향으로 배열된 복수의 픽셀을 포함하고, 복수의 픽셀신호를 출력하기 위한 픽셀 어레이; 및 상기 픽셀 어레이에 접속되고, 상기 복수의 픽셀신호를 리드아웃할 때 상기 복수의 픽셀신호 간의 리드아웃 편차를 보상하기 위한 복수의 리드아웃 회로를 포함하는 이미지 센싱 장치를 제공한다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 이미지 센싱 장치에 관한 것이다.
이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.
본 발명의 실시예는 픽셀신호를 리드아웃할 때 발생하는 특성 저하를 보상하기 위한 이미지 센싱 장치를 제공한다.
본 발명의 일 측면에 따르면, 이미지 센싱 장치는 행(row) 방향과 열(column) 방향으로 배열된 복수의 픽셀을 포함하고, 복수의 픽셀신호를 출력하기 위한 픽셀 어레이; 및 상기 픽셀 어레이에 접속되고, 상기 복수의 픽셀신호를 리드아웃할 때 상기 복수의 픽셀신호 간의 리드아웃 편차를 보상하기 위한 복수의 리드아웃 회로를 포함할 수 있다.
상기 복수의 리드아웃 회로는 상기 복수의 픽셀신호가 리드아웃되는 복수의 리드아웃 라인에 각각 기설정된 저항값을 반영함으로써 상기 복수의 픽셀신호 간의 리드아웃 편차를 정보상 또는 역보상할 수 있다.
상기 복수의 리드아웃 회로는 상기 복수의 픽셀신호 간의 리드아웃 편차를 보상할 때 상기 복수의 픽셀신호 간의 리드아웃 편차를 감소시킬 수 있다.
상기 복수의 리드아웃 회로는 상기 복수의 픽셀신호 간의 리드아웃 편차를 보상할 때 상기 복수의 픽셀신호 간의 리드아웃 편차를 증가시킬 수 있다.
본 발명의 다른 측면에 따르면, 이미지 센싱 장치는 행(row) 방향과 열(column) 방향으로 배열된 복수의 픽셀을 포함하고, 복수의 픽셀신호를 복수의 컬럼라인으로 출력하기 위한 픽셀 어레이; 상기 복수의 컬럼라인에 접속되고, 상기 복수의 픽셀신호 각각의 전압레벨에 대응하는 복수의 검출신호를 복수의 리드아웃 라인으로 출력하기 위한 복수의 검출기; 상기 복수의 리드아웃 라인에 접속되고, 상기 복수의 검출신호를 각각 카운트하기 위한 복수의 카운터; 및 상기 복수의 리드아웃 라인에 접속되고, 상기 복수의 리드아웃 라인에 각각의 기설정된 저항값을 반영하되 상기 복수의 리드아웃 라인 중 적어도 2개의 리드아웃 라인에 서로 다른 저항값을 반영하기 위한 복수의 보상기(compensator)를 포함할 수 있다.
상기 각각의 기설정된 저항값은 상기 복수의 픽셀신호 간의 리드아웃 편차에 따라 설정될 수 있다.
상기 각각의 기설정된 저항값은 상기 복수의 픽셀신호 간의 리드아웃 편차가 감소되도록 설정될 수 있다.
상기 각각의 기설정된 저항값은 상기 복수의 픽셀신호 간의 리드아웃 편차가 증가되도록 설정될 수 있다.
상기 복수의 보상기는 각각 부하(load)를 포함할 수 있고, 상기 각각의 부하는 비살리사이드 폴리 저항기(non-salicide poly resistor)을 포함할 수 있다.
상기 복수의 보상기는 각각 부하(load)를 포함할 수 있고, 상기 각각의 부하는 메탈 저항기(metal resistor)을 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 이미지 센싱 장치는 행(row) 방향과 열(column) 방향으로 배열된 복수의 픽셀을 포함하고, 복수의 픽셀신호를 복수의 컬럼라인으로 출력하기 위한 픽셀 어레이; 상기 복수의 컬럼라인에 접속되고, 상기 복수의 픽셀신호 각각의 전압레벨에 대응하는 복수의 검출신호를 복수의 리드아웃 라인으로 출력하기 위한 복수의 검출기; 상기 복수의 리드아웃 라인에 접속되고, 상기 복수의 검출신호를 각각 카운트하기 위한 복수의 카운터; 및 상기 복수의 리드아웃 라인에 접속되고, 둘 이상의 공통 제어신호에 기초하여 상기 복수의 리드아웃 라인 각각에 둘 이상의 저항값 중 어느 하나를 선택적으로 반영하기 위한 복수의 보상기(compensator)를 포함할 수 있다.
상기 복수의 보상기는 상기 복수의 리드아웃 라인 중 적어도 2개의 리드아웃 라인에 서로 다른 저항값을 반영할 수 있다.
상기 둘 이상의 저항값은 제1 및 제2 저항값을 포함할 수 있고, 상기 제1 저항값은 상기 복수의 픽셀신호 간의 리드아웃 편차가 감소되도록 설정될 수 있고, 상기 제2 저항값은 상기 복수의 픽셀신호 간의 리드아웃 편차가 증가되도록 설정될 수 있다.
상기 복수의 보상기 각각은, 제1 부하; 제2 부하; 상기 공통 제어신호들 중 제1 공통 제어신호에 기초하여 상기 제1 부하와 각각의 리드아웃 라인을 선택적으로 접속하기 위한 제1 스위치; 및 상기 공통 제어신호들 중 제2 공통 제어신호에 기초하여 상기 제2 부하와 각각의 리드아웃 라인을 선택적으로 접속하기 위한 제2 스위치를 포함할 수 있다.
상기 제1 및 제2 부하는 각각 비살리사이드 폴리 저항기(non-salicide poly resistor)을 포함할 수 있다.
상기 제1 및 제2 부하는 각각 메탈 저항기(metal resistor)을 포함할 수 있다.
상기 복수의 보상기 각각은, 복수의 부하; 및 상기 공통 제어신호들에 기초하여 상기 복수의 부하 중 적어도 하나와 각각의 리드아웃 라인을 선택적으로 접속하기 위한 복수의 스위치를 포함할 수 있다.
상기 복수의 부하는 동일한 저항값을 가질 수 있다.
상기 복수의 부하는 각각 비살리사이드 폴리 저항기(non-salicide poly resistor)을 포함할 수 있다.
상기 복수의 부하는 각각 메탈 저항기(metal resistor)을 포함할 수 있다.
본 발명의 실시예는 복수의 픽셀신호를 리드아웃할 때 발생하는 특성 저하를 보상함으로써 동작 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 2는 도 1에 도시된 복수의 리드아웃 회로의 블록 구성도이다.
도 3a 및 도 3b는 도 2에 도시된 제1 보상기의 일 예를 보인 도면들이다.
도 4는 도 1에 도시된 이미지 센싱 장치의 동작 중 정보상과 관련된 동작을 설명하기 위한 그래프 도면이다.
도 5a 및 도 5b는 도 4를 부연 설명하기 위한 보상기들의 일예를 보인 도면들이다.
도 6은 본 발명의 제2 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 7은 도 6에 도시된 복수의 리드아웃 회로의 블록 구성도이다.
도 8a 및 도 8b는 도 6에 도시된 제1 보상기의 일 예를 보인 도면들이다.
도 9는 도 6에 도시된 이미지 센싱 장치의 동작 중 역보상과 관련된 동작을 설명하기 위한 그래프 도면이다.
도 10a 및 도 10b는 도 9를 부연 설명하기 위한 보상기들의 일예를 보인 도면들이다.
도 11은 본 발명의 제3 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 12는 도 11에 도시된 복수의 리드아웃 회로의 블록 구성도이다.
도 13은 도 12에 도시된 복수의 보상기의 회로도이다.
도 14a 및 도 14b는 도 13에 도시된 제1 부하(load)의 일 예를 보인 도면들이다.
도 15는 도 11에 도시된 이미지 센싱 장치의 동작 중 정보상과 관련된 동작을 설명하기 위한 그래프 도면이다.
도 16은 도 11에 도시된 이미지 센싱 장치의 동작 중 역보상과 관련된 동작을 설명하기 위한 그래프 도면이다.
도 17은 본 발명의 제4 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 18은 도 17에 도시된 복수의 리드아웃 회로의 블록 구성도이다.
도 19는 도 18에 도시된 복수의 보상기의 회로도이다.
도 20a 및 도 20b는 도 19에 도시된 제1 및 제2 부하(load)의 일 예를 보인 도면들이다.
도 21은 도 17에 도시된 이미지 센싱 장치의 동작 중 정보상과 관련된 동작을 설명하기 위한 그래프 도면이다.
도 22는 도 17에 도시된 이미지 센싱 장치의 동작 중 역보상과 관련된 동작을 설명하기 위한 그래프 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1에는 본 발명의 제1 실시예에 따른 이미지 센싱 장치(100)가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 이미지 센싱 장치(100)는 픽셀영역(110), 리드아웃영역(120), 및 전원공급영역(130, 140)을 포함할 수 있다.
픽셀 영역(110)은 픽셀 어레이를 포함할 수 있다. 상기 픽셀 어레이는 행(row)과 열(column)을 따라 배열된 복수의 픽셀(PX00 ~ PXxy)을 포함할 수 있다(단, x, y는 자연수임). 예컨대, 복수의 픽셀(PX00 ~ PXxy)은 제1 내지 제x+1 행(ROW0 ~ ROWx) 및 제1 내지 제y+1 열(COL0 ~ COLy)에 배열될 수 있다. 상기 픽셀 어레이는 복수의 픽셀신호(PS0 ~ PSy)를 복수의 컬럼라인(CL0 ~ CLy)으로 출력할 수 있다. 예컨대, 제1 행(ROW0)에 배열된 제1 내지 제y+1 픽셀(PX00 ~ PX0y)은 제1 단위 행 시간(single row time) 동안 제1 내지 제y+1 픽셀신호(PS0 ~ PSy)를 제1 내지 제y+1 컬럼라인(CL0 ~ CLy)으로 출력할 수 있고, 제x+1 행(ROWx)에 배열된 제1 내지 제y+1 픽셀(PXx0 ~ PXxy)은 제x+1 단위 행 시간 동안 제1 내지 제y+1 픽셀신호(PS0 ~ PSy)를 제1 내지 제y+1 컬럼라인(CL0 ~ CLy)으로 출력할 수 있다.
리드아웃 영역(120)은 복수의 리드아웃 회로(RD0 ~ RDy)를 포함할 수 있다. 복수의 리드아웃 회로(RD0 ~ RDy)는 복수의 컬럼라인(CL0 ~ CLy)을 매개하여 픽셀 어레이(PA)에 접속될 수 있고, 복수의 픽셀신호(PS0 ~ PSy)를 리드아웃할 수 있다. 예컨대, 제1 내지 제y+1 리드아웃 회로(RD0 ~ RDy)는 제1 내지 제y+1 컬럼라인(CL0 ~ CLy)에 접속될 수 있고, 제1 내지 제y+1 컬럼라인(CL0 ~ CLy)를 통해 출력되는 제1 내지 제y+1 픽셀신호(PS0 ~ PSy)를 제1 내지 제y+1 카운트신호(CNT0 ~ CNTy)로서 리드아웃할 수 있다.
게다가, 복수의 리드아웃 회로(RD0 ~ RDy)는 복수의 픽셀신호(PS0 ~ PSy)를 리드아웃할 때 복수의 픽셀신호(PS0 ~ PSy) 간의 리드아웃 편차를 보상할 수 있다. 예컨대, 복수의 리드아웃 회로(RD0 ~ RDy)는 복수의 픽셀신호(PS0 ~ PSy)가 리드아웃되는 복수의 리드아웃 라인(RL0 ~ RLy)에 각각 기설정된 저항값을 반영함으로써 상기 복수의 픽셀신호 간의 리드아웃 편차를 정보상할 수 있다. 상기 정보상이란 복수의 픽셀신호(PS0 ~ PSy) 간의 리드아웃 편차를 감소시키는 것을 말한다. 이를 위해, 복수의 리드아웃 라인(RL0 ~ RLy)에 각각 반영되는 상기 저항값은 복수의 픽셀신호(PS0 ~ PSy) 간의 리드아웃 편차가 감소되도록 설정될 수 있다.
전원공급영역(130, 140)은 전원 공급 회로들(130, 140)을 포함할 수 있다. 전원 공급 회로들(130, 140)은 리드아웃영역(120)에 필요한 전원을 생성하고 상기 전원을 리드아웃영역(120)에 공급할 수 있다. 예컨대, 전원 공급 회로들(130, 140)은 리드아웃영역(120)에 포함된 복수의 리드아웃 회로(RD0 ~ RDy)에게 공통으로 상기 전원을 공급할 수 있다. 전원 공급 회로들(130, 140) 중 하나의 전원 공급 회로(130)는 복수의 리드아웃 회로(RD0 ~ RDy) 중 제1 리드아웃 회로(RD0)에 가장 인접하게 배치될 수 있고, 전원 공급 회로들(130, 140) 중 다른 전원 공급 회로(140)는 복수의 리드아웃 회로(RD0 ~ RDy) 중 제y+1 리드아웃 회로(RDy)에 가장 인접하게 배치될 수 있다.
도 2에는 도 1에 도시된 복수의 리드아웃 회로(RD0 ~ RDy)가 블록 구성도로 도시되어 있다.
도 2를 참조하면, 제1 리드아웃 회로(RD0)는 제1 검출기(121_0), 제1 보상기(123_0), 및 제1 카운터(125_0)를 포함할 수 있다.
제1 검출기(121_0)는 제1 컬럼라인(CL0)에 접속될 수 있다. 제1 검출기(121_0)는 제1 컬럼라인(CL0)을 통해 제1 픽셀신호(PS0)를 입력받고, 제1 픽셀신호(PS0)의 전압레벨에 대응하는 제1 검출신호(DS0)를 제1 리드아웃 라인(이하 "제1 초기 리드아웃 라인"이라 칭함)(RL0)으로 출력할 수 있다.
제1 보상기(123_0)는 제1 초기 리드아웃 라인(RL0)에 접속될 수 있다. 제1 보상기(123_0)는 제1 초기 리드아웃 라인(RL0)에 기설정된 저항값을 반영할 수 있다. 예컨대, 제1 보상기(123_0)는 상기 정보상에 대응하는 저항값이 설정된 경우 상기 저항값을 제1 초기 리드아웃 라인(RL0)에 반영할 수 있다. 제1 보상기(123_0)는 상기 기절성된 저항값을 반영함으로써 지연된 제1 검출신호(DS0')를 제1 리드아웃 라인(이하 "제1 후기 리드아웃 라인"이라 칭함)(RL0')으로 출력할 수 있다.
제1 카운터(125_0)는 제1 후기 리드아웃 라인(RL0')에 접속될 수 있다. 제1 카운터(125_0)는 지연된 제1 검출신호(DS0')를 카운트함으로써 제1 카운트신호(CNT0)를 출력할 수 있다.
제2 내지 제y+1 리드아웃 회로(RD1 ~ RDy)는 제1 리드아웃 회로(RD0)와 유사하게 구성될 수 있으므로 그에 대한 설명은 생략한다. 단, 제2 내지 제y+1 보상기(123_1 ~ 123_y) 중 적어도 하나에 설정된 저항값은 제1 보상기(123_0)에 설정된 저항값과 다를 수 있다. 다시 말해, 복수의 리드아웃 회로(RD0 ~ RDy)에 포함된 복수의 보상기(123_0 ~ 123_y)는 복수의 리드아웃 라인(RL0 ~ RLy) 중 적어도 2개의 리드아웃 라인에 서로 다른 저항값을 반영할 수 있다.
도 3a 및 도 3b에는 도 2에 도시된 제1 보상기(123_0)의 일예를 보인 도면들이 도시되어 있다.
먼저, 도 3A를 참조하면, 제1 보상기(123_0)는 제1 부하(load)를 포함할 수 있다. 상기 제1 부하는 비살리사이드 폴리 저항기(non-salicide poly resistor)일 수 있다. 상기 비살리사이드 폴리 저항기는 살리사이드 영역(salicide region)(A), 및 비살리사이드 영역(non-salicicde region)(B)을 포함할 수 있다. 살리사이드 영역(A)은 상대적으로 작은 저항값을 가질 수 있고, 비살리사이드 영역(B)은 상대적으로 큰 저항값을 가질 수 있다. 살리사이드 영역(A)의 크기와 비살리사이드 영역(B)의 크기를 조절함으로써 상기 비살리사이드 폴리 저항기의 저항값을 설정할 수 있다. 예컨대, 비살리사이드 영역(B)의 크기가 클수록 상기 비살리사이드 폴리 저항기의 저항값은 증가할 수 있고, 비살리사이드 영역(B)의 크기가 작을수록 상기 비살리사이드 폴리 저항기의 저항값은 감소할 수 있다.
제2 내지 제y+1 보상기(123_1 ~ 123_y)는 각각 제1 보상기(123_0)와 유사하게 상기 비살리사이드 폴리 저항기를 포함할 수 있다. 단, 제2 내지 제y+1 보상기(123_1 ~ 123_y) 중 적어도 하나에 포함된 비살리사이드 영역의 크기는 제1 보상기(123_0)에 포함된 비살리사이드 영역(B)의 크기와 다를 수 있다.
다음, 도 3B를 참조하면, 제1 보상기(123_0)는 제2 부하를 포함할 수 있다. 상기 제2 부하는 메탈 저항기(metal resistor)일 수 있다. 상기 메탈 저항기는 메탈 라인을 포함할 수 있다. 상기 메탈 라인의 길이를 조절함으로써 상기 메탈 저항기의 저항값을 설정할 수 있다. 예컨대, 상기 메탈 라인의 길이가 길수록 상기 메탈 저항기의 저항값은 증가할 수 있고, 상기 메탈 라인의 길이가 짧을수록 상기 메탈 저항기의 저항값은 감소할 수 있다.
제2 내지 제y+1 보상기(123_1 ~ 123_y)는 각각 제1 보상기(123_0)와 유사하게 상기 메탈 저항기를 포함할 수 있다. 단, 제2 내지 제y+1 보상기(123_1 ~ 123_y) 중 적어도 하나에 포함된 메탈 라인의 길이는 제1 보상기(123_0)에 포함된 메탈 라인의 길이와 다를 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 이미지 센싱 장치의 동작을 도 4 내지 도 5b를 참조하여 설명한다.
도 4에는 도 1에 도시된 이미지 센싱 장치(100)의 동작을 설명하기 위한 그래프가 도시되어 있다.
도 4를 참조하면, 복수의 픽셀신호(PS0 ~ PSy) 간에는 리드아웃 편차(T)가 발생할 수 있다. 더욱 정확하는, 복수의 검출신호(DS0 ~ DSy) 간에 리드아웃 편차(T)가 발생할 수 있다. 리드아웃 편차(T)를 나타내는 그래프 곡선이 컬럼의 중앙 부분에서 볼록하게 도시된 이유는 복수의 리드아웃 회로(RD0 ~ RDy)에게 공통으로 상기 전원을 공급하기 위한 전원 공급 회로들(130, 140)이 제1 리드아웃 회로(RD0) 및 제y+1 리드아웃 회로(RDy)에 인접하게 배치된 경우를 예로 들었기 때문이다. 이에 따라, 복수의 검출신호(DS0 ~ DSy)는 각각의 리드아웃 회로와 전원 공급 회로와의 거리에 따라 서로 다른 지연량을 가지고 출력됨으로써, 복수의 검출신호(DS0 ~ DSy) 간에는 리드아웃 편차(T)가 발생할 수 있는 것이다.
복수의 보상기(123_0 ~ 123_y)에는 리드아웃 편차(T)에 따라 상기 정보상에 대응하는 각각의 저항값이 기설정될 수 있다. 예컨대, 복수의 보상기(123_0 ~ 123_y)에는, 상기 각각의 리드아웃 회로와 상기 전원 공급 회로와의 거리가 가까울수록 상대적으로 큰 저항값이 설정될 수 있고 상기 각각의 리드아웃 회로와 상기 전원 공급 회로와의 거리가 멀수록 상대적으로 작은 저항값이 설정될 수 있다. 복수의 보상기(123_0 ~ 123_y)는 복수의 리드아웃 라인(RL0 ~ RLy)에 상기 각각의 저항값을 반영함으로써 복수의 검출신호(DS0 ~ DSy) 간의 리드아웃 편차(T)를 상기 정보상할 수 있다. 예컨대, 복수의 보상기(123_0 ~ 123_y)는 상기 정보상할 때 복수의 검출신호(DS0 ~ DSy) 간의 리드아웃 편차(T)를 감소시킬 수 있다. 이에 따라, 복수의 보상기(123_0 ~ 123_y)로부터 출력되는 복수의 지연된 검출신호(DS0' ~ DSy') 간에는 지연량 차이가 거의 없어질 수 있다.
복수의 카운터(125_0 ~ 125_y)는 복수의 지연된 검출신호(DS0' ~ DSy')에 대응하는 복수의 카운트 신호(CNT0 ~ CNTy)를 출력할 수 있다.
도 5a 및 도 5b에는 도 4를 부연 설명하기 위한 복수의 보상기(123_0 ~ 123_y)의 일예를 보인 도면들이 도시되어 있다. 도 5a 및 도 5b에는 설명의 편의를 위해 복수의 보상기(123_0 ~ 123_y)가 제1 내지 제8 보상기(즉, y=7)로서 도시되어 있음에 유의한다.
도 5a 및 도 5b를 참조하면, 상기 제1 내지 제8 보상기 중 중앙에 배치된 제4 및 제5 보상기는 상대적으로 가장 작은 저항값을 가지도록 설정될 수 있고, 상기 제1 내지 제8 보상기 중 제1 내지 제3 보상기 및 제6 내지 제8 보상기는 양단으로 갈수록 상대적으로 큰 저항값을 가지도록 설정될 수 있다.
이와 같은 본 발명의 제1 실시예들에 따르면, 복수의 픽셀신호 간의 리드아웃 편차를 정보상함으로써 상기 복수의 픽셀신호 간의 리드아웃 편차를 완화할 수 있는 이점이 있다.
도 6에는 본 발명의 제2 실시예에 따른 이미지 센싱 장치(200)가 블록 구성도로 도시되어 있다.
도 6을 참조하면, 이미지 센싱 장치(200)는 픽셀영역(210), 리드아웃영역(220), 및 전원공급영역(230, 240)을 포함할 수 있다.
픽셀 영역(210)은 픽셀 어레이를 포함할 수 있다. 상기 픽셀 어레이는 행(row)과 열(column)을 따라 배열된 복수의 픽셀(PX00 ~ PXxy)을 포함할 수 있다(단, x, y는 자연수임). 예컨대, 복수의 픽셀(PX00 ~ PXxy)은 제1 내지 제x+1 행(ROW0 ~ ROWx) 및 제1 내지 제y+1 열(COL0 ~ COLy)에 배열될 수 있다. 상기 픽셀 어레이는 복수의 픽셀신호(PS0 ~ PSy)를 복수의 컬럼라인(CL0 ~ CLy)으로 출력할 수 있다. 예컨대, 제1 행(ROW0)에 배열된 제1 내지 제y+1 픽셀(PX00 ~ PX0y)은 제1 단위 행 시간(single row time) 동안 제1 내지 제y+1 픽셀신호(PS0 ~ PSy)를 제1 내지 제y+1 컬럼라인(CL0 ~ CLy)으로 출력할 수 있고, 제x+1 행(ROWx)에 배열된 제1 내지 제y+1 픽셀(PXx0 ~ PXxy)은 제x+1 단위 행 시간 동안 제1 내지 제y+1 픽셀신호(PS0 ~ PSy)를 제1 내지 제y+1 컬럼라인(CL0 ~ CLy)으로 출력할 수 있다.
리드아웃 영역(220)은 복수의 리드아웃 회로(RD0 ~ RDy)를 포함할 수 있다. 복수의 리드아웃 회로(RD0 ~ RDy)는 복수의 컬럼라인(CL0 ~ CLy)을 매개하여 픽셀 어레이(PA)에 접속될 수 있고, 복수의 픽셀신호(PS0 ~ PSy)를 리드아웃할 수 있다. 예컨대, 제1 내지 제y+1 리드아웃 회로(RD0 ~ RDy)는 제1 내지 제y+1 컬럼라인(CL0 ~ CLy)에 접속될 수 있고, 제1 내지 제y+1 컬럼라인(CL0 ~ CLy)를 통해 출력되는 제1 내지 제y+1 픽셀신호(PS0 ~ PSy)를 제1 내지 제y+1 카운트신호(CNT0 ~ CNTy)로서 리드아웃할 수 있다.
게다가, 복수의 리드아웃 회로(RD0 ~ RDy)는 복수의 픽셀신호(PS0 ~ PSy)를 리드아웃할 때 복수의 픽셀신호(PS0 ~ PSy) 간의 리드아웃 편차를 보상할 수 있다. 예컨대, 복수의 리드아웃 회로(RD0 ~ RDy)는 복수의 픽셀신호(PS0 ~ PSy)가 리드아웃되는 복수의 리드아웃 라인(RL0 ~ RLy)에 각각 기설정된 저항값을 반영함으로써 상기 복수의 픽셀신호 간의 리드아웃 편차를 역보상할 수 있다. 상기 역보상이란 복수의 픽셀신호(PS0 ~ PSy) 간의 리드아웃 편차를 증가시키는 것을 말한다. 이를 위해, 이를 위해, 복수의 리드아웃 라인(RL0 ~ RLy)에 각각 반영되는 상기 저항값은 복수의 픽셀신호(PS0 ~ PSy) 간의 리드아웃 편차가 증가되도록 설정될 수 있다.
전원공급영역(230, 240)은 전원 공급 회로들(230, 240)을 포함할 수 있다. 전원 공급 회로들(230, 240)은 리드아웃영역(220)에 필요한 전원을 생성하고 상기 전원을 리드아웃영역(220)에 공급할 수 있다. 예컨대, 전원 공급 회로들(230, 240)은 리드아웃영역(220)에 포함된 복수의 리드아웃 회로(RD0 ~ RDy)에게 공통으로 상기 전원을 공급할 수 있다. 전원 공급 회로들(230, 240) 중 하나의 전원 공급 회로(230)는 복수의 리드아웃 회로(RD0 ~ RDy) 중 제1 리드아웃 회로(RD0)에 가장 인접하게 배치될 수 있고, 전원 공급 회로들(230, 240) 중 다른 전원 공급 회로(240)는 복수의 리드아웃 회로(RD0 ~ RDy) 중 제y+1 리드아웃 회로(RDy)에 가장 인접하게 배치될 수 있다.
도 7에는 도 6에 도시된 복수의 리드아웃 회로(RD0 ~ RDy)가 블록 구성도로 도시되어 있다.
도 7을 참조하면, 제1 리드아웃 회로(RD0)는 제1 검출기(221_0), 제1 보상기(223_0), 및 제1 카운터(225_0)를 포함할 수 있다.
제1 검출기(221_0)는 제1 컬럼라인(CL0)에 접속될 수 있다. 제1 검출기(221_0)는 제1 컬럼라인(CL0)을 통해 제1 픽셀신호(PS0)를 입력받고, 제1 픽셀신호(PS0)의 전압레벨에 대응하는 제1 검출신호(DS0)를 제1 리드아웃 라인(이하 "제1 초기 리드아웃 라인"이라 칭함)(RL0)으로 출력할 수 있다.
제1 보상기(223_0)는 제1 초기 리드아웃 라인(RL0)에 접속될 수 있다. 제1 보상기(223_0)는 제1 초기 리드아웃 라인(RL0)에 기설정된 저항값을 반영할 수 있다. 예컨대, 제1 보상기(223_0)는 상기 정보상에 대응하는 저항값이 설정된 경우 상기 저항값을 제1 초기 리드아웃 라인(RL0)에 반영할 수 있다. 제1 보상기(223_0)는 상기 기절성된 저항값을 반영함으로써 지연된 제1 검출신호(DS0')를 제1 리드아웃 라인(이하 "제1 후기 리드아웃 라인"이라 칭함)(RL0')으로 출력할 수 있다.
제1 카운터(225_0)는 제1 후기 리드아웃 라인(RL0')에 접속될 수 있다. 제1 카운터(225_0)는 지연된 제1 검출신호(DS0')를 카운트함으로써 제1 카운트신호(CNT0)를 출력할 수 있다.
제2 내지 제y+1 리드아웃 회로(RD1 ~ RDy)는 제1 리드아웃 회로(RD0)와 유사하게 구성될 수 있으므로 그에 대한 설명은 생략한다. 단, 제2 내지 제y+1 보상기(223_1 ~ 223_y) 중 적어도 하나에 설정된 저항값은 제1 보상기(223_0)에 설정된 저항값과 다를 수 있다. 다시 말해, 복수의 리드아웃 회로(RD0 ~ RDy)에 포함된 복수의 보상기(223_0 ~ 223_y)는 복수의 리드아웃 라인(RL0 ~ RLy) 중 적어도 2개의 리드아웃 라인에 서로 다른 저항값을 반영할 수 있다.
도 8a 및 도 8b에는 도 7에 도시된 제1 보상기(223_0)의 일예를 보인 도면들이 도시되어 있다.
먼저, 도 8a를 참조하면, 제1 보상기(223_0)는 제1 부하(load)를 포함할 수 있다. 상기 제1 부하는 비살리사이드 폴리 저항기(non-salicide poly resistor)일 수 있다. 상기 비살리사이드 폴리 저항기는 살리사이드 영역(salicide region)(A), 및 비살리사이드 영역(non-salicicde region)(B)을 포함할 수 있다. 살리사이드 영역(A)은 상대적으로 작은 저항값을 가질 수 있고, 비살리사이드 영역(B)은 상대적으로 큰 저항값을 가질 수 있다. 살리사이드 영역(A)의 크기와 비살리사이드 영역(B)의 크기를 조절함으로써 상기 비살리사이드 폴리 저항기의 저항값을 설정할 수 있다. 예컨대, 비살리사이드 영역(B)의 크기가 클수록 상기 비살리사이드 폴리 저항기의 저항값은 증가할 수 있고, 비살리사이드 영역(B)의 크기가 작을수록 상기 비살리사이드 폴리 저항기의 저항값은 감소할 수 있다.
제2 내지 제y+1 보상기(223_1 ~ 223_y)는 각각 제1 보상기(223_0)와 유사하게 상기 비살리사이드 폴리 저항기를 포함할 수 있다. 단, 제2 내지 제y+1 보상기(223_1 ~ 223_y) 중 적어도 하나에 포함된 비살리사이드 영역의 크기는 제1 보상기(223_0)에 포함된 비살리사이드 영역(B)의 크기와 다를 수 있다.
다음, 도 8b를 참조하면, 제1 보상기(223_0)는 제2 부하를 포함할 수 있다. 상기 제2 부하는 메탈 저항기(metal resistor)일 수 있다. 상기 메탈 저항기는 메탈 라인을 포함할 수 있다. 상기 메탈 라인의 길이를 조절함으로써 상기 메탈 저항기의 저항값을 설정할 수 있다. 예컨대, 상기 메탈 라인의 길이가 길수록 상기 메탈 저항기의 저항값은 증가할 수 있고, 상기 메탈 라인의 길이가 짧을수록 상기 메탈 저항기의 저항값은 감소할 수 있다.
제2 내지 제y+1 보상기(223_1 ~ 223_y)는 각각 제1 보상기(223_0)와 유사하게 상기 메탈 저항기를 포함할 수 있다. 단, 제2 내지 제y+1 보상기(223_1 ~ 223_y) 중 적어도 하나에 포함된 메탈 라인의 길이는 제1 보상기(223_0)에 포함된 메탈 라인의 길이와 다를 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예에 따른 이미지 센싱 장치(200)의 동작을 도 9 및 도 10b를 참조하여 설명한다.
도 9에는 도 6에 도시된 아미지 센싱 장치(200)의 동작을 설명하기 위한 그래프가 도시되어 있다.
도 9를 참조하면, 복수의 픽셀신호(PS0 ~ PSy) 간에는 리드아웃 편차(T)가 발생할 수 있다. 더욱 정확하게는, 복수의 검출신호(DS0 ~ DSy) 간에 리드아웃 편차(T)가 발생할 수 있다. 리드아웃 편차(T)를 나타내는 그래프 곡선이 컬럼의 중앙 부분에서 볼록하게 도시된 이유는 복수의 리드아웃 회로(RD0 ~ RDy)에게 공통으로 전원을 공급하기 위한 전원 공급 회로들(230, 240)이 제1 리드아웃 회로(RD0) 및 제y+1 리드아웃 회로(RDy)에 인접하게 배치된 경우를 예로 들었기 때문이다. 이에 따라, 복수의 검출신호(DS0 ~ DSy)는 각각의 리드아웃 회로와 전원공급회로와의 거리에 따라 서로 다른 지연량을 가지고 출력됨으로써, 복수의 검출신호(DS0 ~ DSy) 간에는 리드아웃 편차(T)가 발생할 수 있는 것이다.
복수의 보상기(223_0 ~ 223_y)에는 리드아웃 편차(T)에 따라 상기 역보상에 대응하는 각각의 저항값이 기설정될 수 있다. 예컨대, 복수의 보상기(223_0 ~ 223_y)에는, 상기 각각의 리드아웃 회로와 상기 전원 공급 회로와의 거리가 멀수록 상대적으로 큰 저항값이 설정될 수 있고 상기 각각의 리드아웃 회로와 상기 전원 공급 회로와의 거리가 가까울수록 상대적으로 작은 저항값이 설정될 수 있다. 복수의 보상기(223_0 ~ 223_y)는 복수의 리드아웃 라인(RL0 ~ RLy)에 상기 각각의 저항값을 반영함으로써 복수의 검출신호(DS0 ~ DSy) 간의 리드아웃 편차(T)를 상기 역보상할 수 있다. 이에 따라, 복수의 보상기(223_0 ~ 223_y)로부터 출력되는 복수의 지연된 검출신호(DS0' ~ DSy') 간에는 지연량 차이가 더 증가될 수 있다. 즉, 복수의 지연된 검출신호(DS0' ~ DSy') 간의 리드아웃 편차(T')는 복수의 검출신호(DS0 ~ DSy) 간의 리드아웃 편차(T)보다 증가될 수 있다.
복수의 카운터(225_0 ~ 225_y)는 복수의 지연된 검출신호(DS0' ~ DSy')에 대응하는 복수의 카운트 신호(CNT0 ~ CNTy)를 출력할 수 있다. 만약 복수의 카운터(225_0 ~ 225_y)가 비슷한 타이밍에 동작한다면, 복수의 카운터(225_0 ~ 225_y)에 의한 피크 전류(peak noise)가 발생할 수 있다. 그러나, 복수의 지연된 검출신호(DS0' ~ DSy') 간에는 리드아웃 편차(T')가 존재하기 때문에 복수의 카운터(225_0 ~ 225_y)에 의한 상기 피크 전류는 분산될 수 있다.
도 10a 및 도 10b에는 도 9를 부연 설명하기 위한 복수의 보상기(223_0 ~ 223_y)의 일예를 보인 도면들이 도시되어 있다. 도 10a 및 도 10b에는 설명의 편의를 위해 복수의 보상기(223_0 ~ 223_y)가 제1 내지 제8 보상기(즉, y=7)로서 도시되어 있음에 유의한다.
도 10a 및 도 10b를 참조하면, 상기 제1 내지 제8 보상기 중 중앙에 배치된 상기 제4 및 제5 보상기는 상대적으로 가장 큰 저항값을 가지도록 설정될 수 있고, 상기 제1 내지 제8 보상기 중 상기 제1 내지 제3 보상기 및 상기 제6 내지 제8 보상기는 양단으로 갈수록 상대적으로 작은 저항값을 가지도록 설정될 수 있다.
이와 같은 본 발명의 제2 실시예들에 따르면, 복수의 픽셀신호 간의 리드아웃 편차를 역보상함으로써 복수의 카운터에 의해 발생하는 피크 노이즈(peak noise)를 분산시킬 수 있는 이점이 있다.
도 11에는 본 발명의 제3 실시예에 따른 이미지 센싱 장치(300)가 블록 구성도로 도시되어 있다.
도 11을 참조하면, 이미지 센싱 장치(300)는 픽셀영역(310), 리드아웃영역(320), 및 전원공급영역(330, 340)을 포함할 수 있다.
픽셀 영역(310)은 픽셀 어레이를 포함할 수 있다. 상기 픽셀 어레이는 행(row)과 열(column)을 따라 배열된 복수의 픽셀(PX00 ~ PXxy)을 포함할 수 있다(단, x, y는 자연수임). 예컨대, 복수의 픽셀(PX00 ~ PXxy)은 제1 내지 제x+1 행(ROW0 ~ ROWx) 및 제1 내지 제y+1 열(COL0 ~ COLy)에 배열될 수 있다. 상기 픽셀 어레이는 복수의 픽셀신호(PS0 ~ PSy)를 복수의 컬럼라인(CL0 ~ CLy)으로 출력할 수 있다. 예컨대, 제1 행(ROW0)에 배열된 제1 내지 제y+1 픽셀(PX00 ~ PX0y)은 제1 단위 행 시간(single row time) 동안 제1 내지 제y+1 픽셀신호(PS0 ~ PSy)를 제1 내지 제y+1 컬럼라인(CL0 ~ CLy)으로 출력할 수 있고, 제x+1 행(ROWx)에 배열된 제1 내지 제y+1 픽셀(PXx0 ~ PXxy)은 제x+1 단위 행 시간 동안 제1 내지 제y+1 픽셀신호(PS0 ~ PSy)를 제1 내지 제y+1 컬럼라인(CL0 ~ CLy)으로 출력할 수 있다.
리드아웃 영역(320)은 복수의 리드아웃 회로(RD0 ~ RDy)를 포함할 수 있다. 복수의 리드아웃 회로(RD0 ~ RDy)는 복수의 컬럼라인(CL0 ~ CLy)을 매개하여 픽셀 어레이(PA)에 접속될 수 있고, 복수의 픽셀신호(PS0 ~ PSy)를 리드아웃할 수 있다. 예컨대, 제1 내지 제y+1 리드아웃 회로(RD0 ~ RDy)는 제1 내지 제y+1 컬럼라인(CL0 ~ CLy)에 접속될 수 있고, 제1 내지 제y+1 컬럼라인(CL0 ~ CLy)를 통해 출력되는 제1 내지 제y+1 픽셀신호(PS0 ~ PSy)를 제1 내지 제y+1 카운트신호(CNT0 ~ CNTy)로서 리드아웃할 수 있다.
게다가, 복수의 리드아웃 회로(RD0 ~ RDy)는 복수의 픽셀신호(PS0 ~ PSy)를 리드아웃할 때 복수의 제어신호(CTRL<0:n>)에 기초하여 복수의 픽셀신호(PS0 ~ PSy) 간의 리드아웃 편차를 보상할 수 있다(단, n은 자연수임). 예컨대, 복수의 리드아웃 회로(RD0 ~ RDy)는 복수의 픽셀신호(PS0 ~ PSy)가 리드아웃되는 복수의 리드아웃 라인(RL0 ~ RLy)에 각각 기설정된 복수의 저항값 중 하나를 반영함으로써 상기 복수의 픽셀신호 간의 리드아웃 편차를 보상할 수 있다. 특히, 복수의 리드아웃 회로(RD0 ~ RDy)는 복수의 제어신호(CTRL<0:n>)에 기초하여 복수의 리드아웃 라인(RL0 ~ RLy)에 각각 반영될 저항값을 조절함으로써 상기 복수의 저항값 중 하나를 결정할 수 있다. 더 나아가, 복수의 리드아웃 회로(RD0 ~ RDy)는 복수의 제어신호(CTRL<0:n>)에 기초하여 복수의 리드아웃 라인(RL0 ~ RLy)에 각각 반영될 저항값을 PVT(공정, 전압, 온도)의 변동에 따라 유연하게 조절할 수 있다.
한편, 상기 보상은 정보상과 역보상을 포함할 수 있다. 상기 정보상이란 복수의 픽셀신호(PS0 ~ PSy) 간의 리드아웃 편차를 감소시키는 것을 말한다. 이를 위해, 복수의 리드아웃 라인(RL0 ~ RLy)에 각각 반영되는 상기 저항값은 복수의 픽셀신호(PS0 ~ PSy) 간의 리드아웃 편차가 감소되도록 설정될 수 있다. 상기 역보상이란 복수의 픽셀신호(PS0 ~ PSy) 간의 리드아웃 편차를 증가시키는 것을 말한다. 이를 위해, 복수의 리드아웃 라인(RL0 ~ RLy)에 각각 반영되는 상기 저항값은 복수의 픽셀신호(PS0 ~ PSy) 간의 리드아웃 편차가 증가되도록 설정될 수 있다.
전원공급영역(330, 340)은 전원 공급 회로들(330, 340)을 포함할 수 있다. 전원 공급 회로들(330, 340)은 리드아웃영역(320)에 필요한 전원을 생성하고 상기 전원을 리드아웃영역(320)에 공급할 수 있다. 예컨대, 전원 공급 회로들(330, 340)은 리드아웃영역(320)에 포함된 복수의 리드아웃 회로(RD0 ~ RDy)에게 공통으로 상기 전원을 공급할 수 있다. 전원 공급 회로들(330, 340) 중 하나의 전원 공급 회로(330)는 복수의 리드아웃 회로(RD0 ~ RDy) 중 제1 리드아웃 회로(RD0)에 가장 인접하게 배치될 수 있고, 전원 공급 회로들(330, 340) 중 다른 전원 공급 회로(340)는 복수의 리드아웃 회로(RD0 ~ RDy) 중 제y+1 리드아웃 회로(RDy)에 가장 인접하게 배치될 수 있다.
도 12에는 도 11에 도시된 복수의 리드아웃 회로(RD0 ~ RDy)가 블록 구성도로 도시되어 있다.
도 12를 참조하면, 제1 리드아웃 회로(RD0)는 제1 검출기(321_0), 제1 보상기(323_0), 및 제1 카운터(325_0)를 포함할 수 있다.
제1 검출기(321_0)는 제1 컬럼라인(CL0)에 접속될 수 있다. 제1 검출기(321_0)는 제1 컬럼라인(CL0)을 통해 제1 픽셀신호(PS0)를 입력받고, 제1 픽셀신호(PS0)의 전압레벨에 대응하는 제1 검출신호(DS0)를 제1 리드아웃 라인(이하 "제1 초기 리드아웃 라인"이라 칭함)(RL0)으로 출력할 수 있다.
제1 보상기(323_0)는 제1 초기 리드아웃 라인(RL0)에 접속될 수 있다. 제1 보상기(323_0)는 복수의 제어신호(CTRL<0:n>)에 기초하여 제1 초기 리드아웃 라인(RL0)에 복수의 저항값 중 어느 하나의 저항값을 선택적으로 반영할 수 있다. 만약 상기 정보상에 따른 복수의 제1 저항값이 설정되었다면 제1 보상기(323_0)는 복수의 제어신호(CTRL<0:n>)에 기초하여 상기 복수의 제1 저항값 중 어느 하나의 제1 저항값을 제1 초기 리드아웃 라인(RL0)에 반영할 수 있다. 이와는 달리, 만약 상기 역보상에 따른 복수의 제2 저항값이 설정되었다면 제2 보상기(323_0)는 복수의 제어신호(CTRL<0:n>)에 기초하여 상기 복수의 제2 저항값 중 어느 하나의 제2 저항값을 제1 초기 리드아웃 라인(RL0)에 반영할 수 있다. 제1 보상기(323_0)는 상기 어느 하나의 저항값을 제1 초기 리드아웃 라인(RL0)에 반영함으로써 지연된 제1 검출신호(DS0')를 제1 리드아웃 라인(이하 "제1 후기 리드아웃 라인"이라 칭함)(RL0')으로 출력할 수 있다.
제1 카운터(325_0)는 제1 후기 리드아웃 라인(RL0')에 접속될 수 있다. 제1 카운터(325_0)는 지연된 제1 검출신호(DS0')를 카운트함으로써 제1 카운트신호(CNT0)를 출력할 수 있다.
제2 내지 제y+1 리드아웃 회로(RD1 ~ RDy)는 제1 리드아웃 회로(RD0)와 유사하게 구성될 수 있으므로 그에 대한 설명은 생략한다. 단, 제2 내지 제y+1 보상기(323_1 ~ 323_y) 중 적어도 하나에 설정된 복수의 저항값은 제1 보상기(323_0)에 설정된 상기 복수의 저항값과 다를 수 있다.
도 13에는 도 12에 도시된 제1 내지 제y+1 보상기(323_0 ~ 323_y)가 회로도로 도시되어 있다.
도 13을 참조하면, 제1 보상기(323_0)는 복수의 제1 스위치(SW00 ~ SW0n), 및 복수의 제1 부하(R00 ~ R0n)를 포함할 수 있다.
복수의 제1 스위치(SW00 ~ SW0n)는 제1 검출신호(DS0)가 입력되는 제1 초기 리드아웃 라인(RL0)과 복수의 제1 부하(R00 ~ R0n) 사이에 병렬로 접속될 수 있다. 복수의 제1 스위치(SW00 ~ SW0n)는 복수의 제어신호(CTRL<0:n>)에 기초하여 복수의 제1 부하(R00 ~ R0n) 중 적어도 하나의 제1 부하와 제1 초기 리드아웃 라인(RL0)을 접속할 수 있다.
복수의 제1 부하(R00 ~ R0n)는 제1 검출신호(DS0')가 출력되는 제1 후기 리드아웃 라인(RL0')과 복수의 제1 스위치(SW00 ~ SW0n) 사이에 병렬로 접속될 수 있다. 복수의 제1 부하(R00 ~ R0n)는 동일한 저항값을 가질 수 있다.
이와 같이 구성되는 제1 보상기(323_0)는 복수의 제1 스위치(SW00 ~ SW0n)에 의한 복수의 제1 부하(R00 ~ R0n)의 조합에 따라 상기 복수의 저항값 중 어느 하나의 저항값을 가질 수 있다.
제2 내지 제y+1 보상기(323_0 ~ 323_y)는 제1 보상기(323_0)와 유사하게 구성될 수 있으므로 그에 대한 설명은 생략한다. 단, 제2 내지 제y+1 보상기(323_1 ~ 323_y) 중 적어도 하나에 설정된 복수의 저항값은 제1 보상기(323_0)에 설정된 상기 복수의 저항값과 다를 수 있다. 예컨대, 제2 보상기(323_1)에 포함된 복수의 제2 부하(R10 ~ R1n)는 동일한 저항값을 가지지만 제1 보상기(323_0)에 포함된 복수의 제1 부하(R00 ~ R0n)와 다른 저항값을 가질 수 있다.
도 14a 및 도 14b에는 도 13에 도시된 복수의 제1 부하(R00 ~ R0n) 중 어느 하나의 제1 부하(R00)의 일예를 보인 도면들이 도시되어 있다.
먼저, 도 14a를 참조하면, 제1 부하(R00)는 비살리사이드 폴리 저항기(non-salicide poly resistor)일 수 있다. 상기 비살리사이드 폴리 저항기는 살리사이드 영역(salicide region)(A), 및 비살리사이드 영역(non-salicicde region)(B)을 포함할 수 있다. 살리사이드 영역(A)은 상대적으로 작은 저항값을 가질 수 있고, 비살리사이드 영역(B)은 상대적으로 큰 저항값을 가질 수 있다. 살리사이드 영역(A)의 크기와 비살리사이드 영역(B)의 크기를 조절함으로써 상기 비살리사이드 폴리 저항기의 저항값을 설정할 수 있다. 예컨대, 비살리사이드 영역(B)의 크기가 클수록 상기 비살리사이드 폴리 저항기의 저항값은 증가할 수 있고, 비살리사이드 영역(B)의 크기가 작을수록 상기 비살리사이드 폴리 저항기의 저항값은 감소할 수 있다.
복수의 제1 부하(R00 ~ R0n) 중 나머지 제1 부하들(R01, R0n)은 각각 제1 부하(R00)와 동일하게 상기 비살리사이드 폴리 저항기를 포함할 수 있다. 복수의 제1 부하(R00 ~ R0n)는 동일한 저항값을 가지므로 살리사이드 영역(A)의 크기와 비살리사이드 영역(B)의 크기가 동일하게 설계될 수 있다.
한편, 제2 내지 제y+1 보상기(323_1 ~ 323_y)에 포함된 각각의 부하는 제1 부하(R00)와 동일하게 상기 비살리사이드 폴리 저항기를 포함할 수 있다. 단, 제2 내지 제y+1 보상기(323_1 ~ 323_y) 중 적어도 하나의 보상기에 포함된 복수의 부하는 제1 부하(R00)와 다른 저항값을 가지므로 제1 부하(R00)의 살리사이드 영역(A)의 크기 및 비살리사이드 영역(B)의 크기와 상이하게 설계될 수 있다. 예컨대, 제2 보상기(323_1)에 포함된 복수의 제2 부하(R10 ~ R1n)는 제1 부하(R00)의 살리사이드 영역(A)의 크기 및 비살리사이드 영역(B)의 크기와 상이하게 설계될 수 있다.
다음, 도 14b를 참조하면, 제1 부하(R00)는 메탈 저항기(metal resistor)일 수 있다. 상기 메탈 저항기는 메탈 라인을 포함할 수 있다. 상기 메탈 라인의 길이를 조절함으로써 상기 메탈 저항기의 저항값을 설정할 수 있다. 예컨대, 상기 메탈 라인의 길이가 길수록 상기 메탈 저항기의 저항값은 증가할 수 있고, 상기 메탈 라인의 길이가 짧을수록 상기 메탈 저항기의 저항값은 감소할 수 있다.
복수의 제1 부하(R00 ~ R0n) 중 나머지 제1 부하들(R01, R0n)은 각각 제1 부하(R00)와 동일하게 상기 메탈 저항기를 포함할 수 있다. 복수의 제1 부하(R00 ~ R0n)는 동일한 저항값을 가지므로 상기 메탈 라인의 길이가 동일하게 설계될 수 있다.
한편, 제2 내지 제y+1 보상기(323_1 ~ 323_y)에 포함된 각각의 부하는 제1 부하(R00)와 동일하게 상기 메탈 저항기를 포함할 수 있다. 단, 제2 내지 제y+1 보상기(323_1 ~ 323_y) 중 적어도 하나의 보상기에 포함된 복수의 부하는 제1 부하(R00)와 다른 저항값을 가지므로 제1 부하(R00)의 메탈 라인의 길이와 상이하게 설계될 수 있다. 예컨대, 제2 보상기(323_1)에 포함된 복수의 제2 부하(R10 ~ R1n)는 제1 부하(R00)의 메탈 라인의 길이와 상이하게 설계될 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제3 실시예에 따른 이미지 센싱 장치(300)의 동작을 도 15 및 도 16을 참조하여 설명한다.
도 15에는 도 11에 도시된 이미지 센싱 장치(300)의 동작 중 상기 정보상과 관련된 동작을 설명하기 위한 그래프가 도시되어 있다.
도 15를 참조하면, 복수의 픽셀신호(PS0 ~ PSy) 간에는 리드아웃 편차(T)가 발생할 수 있다. 더욱 정확하게는, 복수의 검출신호(DS0 ~ DSy) 간에 리드아웃 편차(T)가 발생할 수 있다. 리드아웃 편차(T)를 나타내는 그래프 곡선이 컬럼의 중앙 부분에서 볼록하게 도시된 이유는 복수의 리드아웃 회로(RD0 ~ RDy)에게 공통으로 상기 전원을 공급하기 위한 전원 공급 회로들(330, 340)이 제1 리드아웃 회로(RD0) 및 제y+1 리드아웃 회로(RDy)에 인접하게 배치된 경우를 예로 들었기 때문이다. 이에 따라, 복수의 검출신호(DS0 ~ DSy)는 각각의 리드아웃 회로와 전원 공급 회로와의 거리에 따라 서로 다른 지연량을 가지고 출력됨으로써, 복수의 검출신호(DS0 ~ DSy) 간에는 리드아웃 편차(T)가 발생할 수 있는 것이다.
복수의 보상기(323_0 ~ 323_y)에는 리드아웃 편차(T)에 따라 상기 정보상에 대응하는 각각의 저항값이 기설정될 수 있다. 예컨대, 복수의 보상기(323_0 ~ 323_y)에는, 상기 각각의 리드아웃 회로와 상기 전원 공급 회로와의 거리가 가까울수록 상대적으로 큰 저항값이 설정될 수 있고 상기 각각의 리드아웃 회로와 상기 전원 공급 회로와의 거리가 멀수록 상대적으로 작은 저항값이 설정될 수 있다. 복수의 보상기(323_0 ~ 323_y)는 복수의 제어신호(CTRL<0:n>)에 기초하여 상기 각각의 저항값을 미세하게 조절할 수 있다. 복수의 보상기(323_0 ~ 323_y)는 상기 각각의 저항값을 복수의 리드아웃 라인(RL0 ~ RLy)에 반영함으로써 복수의 검출신호(DS0 ~ DSy) 간의 리드아웃 편차(T)를 상기 정보상할 수 있다. 예컨대, 복수의 보상기(323_0 ~ 323_y)는 상기 정보상할 때 복수의 검출신호(DS0 ~ DSy) 간의 리드아웃 편차(T)를 감소시킬 수 있다. 이에 따라, 복수의 보상기(323_0 ~ 323_y)로부터 출력되는 복수의 지연된 검출신호(DS0' ~ DSy') 간에는 지연량 차이가 거의 없어질 수 있다.
복수의 카운터(325_0 ~ 325_y)는 복수의 지연된 검출신호(DS0' ~ DSy')에 대응하는 복수의 카운트 신호(CNT0 ~ CNTy)를 출력할 수 있다.
도 16에는 도 11에 도시된 이미지 센싱 장치(300)의 동작 중 상기 역보상과 관련된 동작을 설명하기 위한 그래프가 도시되어 있다.
도 16을 참조하면, 복수의 픽셀신호(PS0 ~ PSy) 간에는 리드아웃 편차(T)가 발생할 수 있다. 더욱 정확하게는, 복수의 검출신호(DS0 ~ DSy) 간에 리드아웃 편차(T)가 발생할 수 있다. 리드아웃 편차(T)를 나타내는 그래프 곡선이 컬럼의 중앙 부분에서 볼록하게 도시된 이유는 복수의 리드아웃 회로(RD0 ~ RDy)에게 공통으로 전원을 공급하기 위한 전원 공급 회로들(330, 340)이 제1 리드아웃 회로(RD0) 및 제y+1 리드아웃 회로(RDy)에 인접하게 배치된 경우를 예로 들었기 때문이다. 이에 따라, 복수의 검출신호(DS0 ~ DSy)는 각각의 리드아웃 회로와 전원공급회로와의 거리에 따라 서로 다른 지연량을 가지고 출력됨으로써, 복수의 검출신호(DS0 ~ DSy) 간에는 리드아웃 편차(T)가 발생할 수 있는 것이다.
복수의 보상기(323_0 ~ 323_y)에는 리드아웃 편차(T)에 따라 상기 역보상에 대응하는 각각의 저항값이 기설정될 수 있다. 예컨대, 복수의 보상기(323_0 ~ 323_y)에는, 상기 각각의 리드아웃 회로와 상기 전원 공급 회로와의 거리가 멀수록 상대적으로 큰 저항값이 설정될 수 있고 상기 각각의 리드아웃 회로와 상기 전원 공급 회로와의 거리가 가까울수록 상대적으로 작은 저항값이 설정될 수 있다. 복수의 보상기(323_0 ~ 323_y)는 복수의 제어신호(CTRL<0:n>)에 기초하여 상기 각각의 저항값을 미세하게 조절할 수 있다. 복수의 보상기(323_0 ~ 323_y)는 복수의 리드아웃 라인(RL0 ~ RLy)에 각각 기설정된 저항값을 반영함으로써 복수의 검출신호(DS0 ~ DSy) 간의 리드아웃 편차(T)를 상기 역보상할 수 있다. 이에 따라, 복수의 보상기(323_0 ~ 323_y)로부터 출력되는 복수의 지연된 검출신호(DS0' ~ DSy') 간에는 지연량 차이가 더 증가될 수 있다. 즉, 복수의 지연된 검출신호(DS0' ~ DSy') 간의 리드아웃 편차(T')는 복수의 검출신호(DS0 ~ DSy) 간의 리드아웃 편차(T)보다 증가될 수 있다.
복수의 카운터(325_0 ~ 325_y)는 복수의 지연된 검출신호(DS0' ~ DSy')에 대응하는 복수의 카운트 신호(CNT0 ~ CNTy)를 출력할 수 있다. 만약 복수의 카운터(325_0 ~ 325_y)가 비슷한 타이밍에 동작한다면, 복수의 카운터(325_0 ~ 325_y)에 의한 피크 전류(peak noise)가 발생할 수 있다. 그러나, 복수의 지연된 검출신호(DS0' ~ DSy') 간에는 리드아웃 편차(T')가 존재하기 때문에 복수의 카운터(325_0 ~ 325_y)에 의한 상기 피크 전류는 분산될 수 있다.
이와 같은 본 발명의 제3 실시예들에 따르면, 복수의 픽셀신호 간의 리드아웃 편차를 보상할 때 필요한 저항값을 미세하게 조절할 수 있고 더 나아가 PVT(공정, 전압, 온도)에 따라 상기 저항값을 조절할 수 있는 이점이 있고, 복수의 픽셀신호 간의 리드아웃 편차를 정보상함으로써 상기 복수의 픽셀신호 간의 리드아웃 편차를 완화할 수 있고 또는 상기 복수의 픽셀신호 간의 상기 리드아웃 편차를 역보상함으로써 복수의 카운터에 의해 발생하는 피크 노이즈(peak noise)를 분산시킬 수 있는 이점이 있다.
도 17에는 본 발명의 제4 실시예에 따른 이미지 센싱 장치(400)가 블록 구성도로 도시되어 있다.
도 17을 참조하면, 이미지 센싱 장치(400)는 픽셀영역(410), 리드아웃영역(420), 및 전원공급영역(430, 440)을 포함할 수 있다.
픽셀 영역(410)은 픽셀 어레이를 포함할 수 있다. 상기 픽셀 어레이는 행(row)과 열(column)을 따라 배열된 복수의 픽셀(PX00 ~ PXxy)을 포함할 수 있다(단, x, y는 자연수임). 예컨대, 복수의 픽셀(PX00 ~ PXxy)은 제1 내지 제x+1 행(ROW0 ~ ROWx) 및 제1 내지 제y+1 열(COL0 ~ COLy)에 배열될 수 있다. 상기 픽셀 어레이는 복수의 픽셀신호(PS0 ~ PSy)를 복수의 컬럼라인(CL0 ~ CLy)으로 출력할 수 있다. 예컨대, 제1 행(ROW0)에 배열된 제1 내지 제y+1 픽셀(PX00 ~ PX0y)은 제1 단위 행 시간(single row time) 동안 제1 내지 제y+1 픽셀신호(PS0 ~ PSy)를 제1 내지 제y+1 컬럼라인(CL0 ~ CLy)으로 출력할 수 있고, 제x+1 행(ROWx)에 배열된 제1 내지 제y+1 픽셀(PXx0 ~ PXxy)은 제x+1 단위 행 시간 동안 제1 내지 제y+1 픽셀신호(PS0 ~ PSy)를 제1 내지 제y+1 컬럼라인(CL0 ~ CLy)으로 출력할 수 있다.
리드아웃 영역(420)은 복수의 리드아웃 회로(RD0 ~ RDy)를 포함할 수 있다. 복수의 리드아웃 회로(RD0 ~ RDy)는 복수의 컬럼라인(CL0 ~ CLy)을 매개하여 픽셀 어레이(PA)에 접속될 수 있고, 복수의 픽셀신호(PS0 ~ PSy)를 리드아웃할 수 있다. 예컨대, 제1 내지 제y+1 리드아웃 회로(RD0 ~ RDy)는 제1 내지 제y+1 컬럼라인(CL0 ~ CLy)에 접속될 수 있고, 제1 내지 제y+1 컬럼라인(CL0 ~ CLy)를 통해 출력되는 제1 내지 제y+1 픽셀신호(PS0 ~ PSy)를 제1 내지 제y+1 카운트신호(CNT0 ~ CNTy)로서 리드아웃할 수 있다.
게다가, 복수의 리드아웃 회로(RD0 ~ RDy)는 복수의 픽셀신호(PS0 ~ PSy)를 리드아웃할 때 제1 및 제2 제어신호(CTRL<A:B>)에 기초하여 복수의 픽셀신호(PS0 ~ PSy) 간의 리드아웃 편차를 보상할 수 있다(단, n은 자연수임). 예컨대, 복수의 리드아웃 회로(RD0 ~ RDy)는 복수의 픽셀신호(PS0 ~ PSy)가 리드아웃되는 복수의 리드아웃 라인(RL0 ~ RLy)에 각각 기설정된 제1 및 제2 저항값 중 어느 하나를 반영함으로써 상기 복수의 픽셀신호 간의 리드아웃 편차를 보상할 수 있다. 상기 보상은 정보상과 역보상을 포함할 수 있다. 상기 정보상이란 복수의 픽셀신호(PS0 ~ PSy) 간의 리드아웃 편차를 감소시키는 것을 말한다. 이를 위해, 복수의 리드아웃 라인(RL0 ~ RLy)에 각각 반영되는 상기 제1 저항값은 복수의 픽셀신호(PS0 ~ PSy) 간의 리드아웃 편차가 감소되도록 설정될 수 있다. 상기 역보상이란 복수의 픽셀신호(PS0 ~ PSy) 간의 리드아웃 편차를 증가시키는 것을 말한다. 이를 위해, 복수의 리드아웃 라인(RL0 ~ RLy)에 각각 반영되는 상기 제2 저항값은 복수의 픽셀신호(PS0 ~ PSy) 간의 리드아웃 편차가 증가되도록 설정될 수 있다.
전원공급영역(430, 440)은 전원 공급 회로들(430, 440)을 포함할 수 있다. 전원 공급 회로들(430, 440)은 리드아웃영역(420)에 필요한 전원을 생성하고 상기 전원을 리드아웃영역(420)에 공급할 수 있다. 예컨대, 전원 공급 회로들(430, 440)은 리드아웃영역(420)에 포함된 복수의 리드아웃 회로(RD0 ~ RDy)에게 공통으로 상기 전원을 공급할 수 있다. 전원 공급 회로들(430, 440) 중 하나의 전원 공급 회로(430)는 복수의 리드아웃 회로(RD0 ~ RDy) 중 제1 리드아웃 회로(RD0)에 가장 인접하게 배치될 수 있고, 전원 공급 회로들(430, 440) 중 다른 전원 공급 회로(440)는 복수의 리드아웃 회로(RD0 ~ RDy) 중 제y+1 리드아웃 회로(RDy)에 가장 인접하게 배치될 수 있다.
도 18에는 도 17에 도시된 복수의 리드아웃 회로(RD0 ~ RDy)가 블록 구성도로 도시되어 있다.
도 18을 참조하면, 제1 리드아웃 회로(RD0)는 제1 검출기(421_0), 제1 보상기(423_0), 및 제1 카운터(425_0)를 포함할 수 있다.
제1 검출기(421_0)는 제1 컬럼라인(CL0)에 접속될 수 있다. 제1 검출기(421_0)는 제1 컬럼라인(CL0)을 통해 제1 픽셀신호(PS0)를 입력받고, 제1 픽셀신호(PS0)의 전압레벨에 대응하는 제1 검출신호(DS0)를 제1 리드아웃 라인(이하 "제1 초기 리드아웃 라인"이라 칭함)(RL0)으로 출력할 수 있다.
제1 보상기(423_0)는 제1 초기 리드아웃 라인(RL0)에 접속될 수 있다. 제1 보상기(423_0)는 제1 및 제2 제어신호(CTRL<A:B>)에 기초하여 기설정된 제1 및 제2 저항값 중 하나를 제1 초기 리드아웃 라인(RL0)에 반영할 수 있다. 만약 제1 및 제2 제어신호(CTRL<A:B>) 중 제1 제어신호(CTRL<A>)가 활성화되었다면 제1 보상기(423_0)는 활성화된 제1 제어신호(CTRL<A>)에 따라 상기 제1 및 제2 저항값 중 상기 제1 저항값을 제1 초기 리드아웃 라인(RL0)에 반영할 수 있다. 이와는 달리, 만약 제1 및 제2 제어신호(CTRL<A:B>) 중 제2 제어신호(CTRL<B>)가 활성화되었다면 제1 보상기(423_0)는 활성화된 제2 제어신호(CTRL<B>)에 따라 상기 제1 및 제2 저항값 중 상기 제2 저항값을 제1 초기 리드아웃 라인(RL0)에 반영할 수 있다. 제1 보상기(423_0)는 상기 제1 및 제2 저항값 중 하나를 제1 초기 리드아웃 라인(RL0)에 반영함으로써 지연된 제1 검출신호(DS0')를 제1 리드아웃 라인(이하 "제1 후기 리드아웃 라인"이라 칭함)(RL0')으로 출력할 수 있다.
제1 카운터(425_0)는 제1 후기 리드아웃 라인(RL0')에 접속될 수 있다. 제1 카운터(425_0)는 지연된 제1 검출신호(DS0')를 카운트함으로써 제1 카운트신호(CNT0)를 출력할 수 있다.
제2 내지 제y+1 리드아웃 회로(RD1 ~ RDy)는 제1 리드아웃 회로(RD0)와 유사하게 구성될 수 있으므로 그에 대한 설명은 생략한다. 단, 제2 내지 제y+1 보상기(423_1 ~ 423_y) 중 적어도 하나에 설정된 제1 및 제2 저항값은 제1 보상기(423_0)에 설정된 상기 제1 및 제2 저항값과 다를 수 있다.
도 19에는 도 18에 도시된 제1 내지 제y+1 보상기(423_0 ~ 423_y)가 회로도로 도시되어 있다.
도 19를 참조하면, 제1 보상기(423_0)는 제1 스위치(SW00), 제2 스위치(SW01), 제1 부하(R00), 및 제2 부하(R01)를 포함할 수 있다.
제1 스위치(SW00)는 제1 검출신호(DS0)가 입력되는 제1 초기 리드아웃 라인(RL0)과 제1 부하(R00) 사이에 접속될 수 있다. 제1 스위치(SW00)는 제1 제어신호(CTRL<A>)에 기초하여 제1 초기 리드아웃 라인(RL0)과 제1 부하(R00)를 선택적으로 접속할 수 있다.
제2 스위치(SW01)는 제1 검출신호(DS0)가 입력되는 제1 초기 리드아웃 라인(RL0)과 제2 부하(R01) 사이에 접속될 수 있다. 제2 스위치(SW01)는 제2 제어신호(CTRL<B>)에 기초하여 제1 초기 리드아웃 라인(RL0)과 제2 부하(R01)를 선택적으로 접속할 수 있다.
제1 부하(R00)는 지연된 제1 검출신호(DS0')가 출력되는 제1 후기 리드아웃 라인(RL0')과 제1 스위치(SW00) 사이에 접속될 수 있다. 제1 부하(R00)는 상기 정보상을 위한 상기 제1 저항값을 가질 수 있다.
제2 부하(R01)는 지연된 제1 검출신호(DS0')가 출력되는 제1 후기 리드아웃 라인(RL0')과 제2 스위치(SW01) 사이에 접속될 수 있다. 제2 부하(R01)는 상기 역보상을 위한 상기 제2 저항값을 가질 수 있다. 상기 제2 저항값은 상기 제1 저항값과 다를 수 있다.
제2 내지 제y+1 보상기(423_0 ~ 423_y)는 제1 보상기(423_0)와 유사하게 구성될 수 있으므로 그에 대한 설명은 생략한다. 단, 제2 내지 제y+1 보상기(423_1 ~ 423_y) 중 적어도 하나에 설정된 제1 및 제2 저항값은 제1 보상기(423_0)에 설정된 상기 제1 및 제2 저항값과 다를 수 있다.
도 20a 및 도 20b에는 도 19에 도시된 제1 및 제2 부하(R00, R01)의 일예를 보인 도면들이 도시되어 있다.
먼저, 도 20a를 참조하면, 제1 및 제2 부하(R00, R01)는 각각 비살리사이드 폴리 저항기(non-salicide poly resistor)일 수 있다. 상기 비살리사이드 폴리 저항기는 살리사이드 영역(salicide region)(A), 및 비살리사이드 영역(non-salicicde region)(B)을 포함할 수 있다. 살리사이드 영역(A)은 상대적으로 작은 저항값을 가질 수 있고, 비살리사이드 영역(B)은 상대적으로 큰 저항값을 가질 수 있다. 살리사이드 영역(A)의 크기와 비살리사이드 영역(B)의 크기를 조절함으로써 상기 비살리사이드 폴리 저항기의 저항값을 설정할 수 있다. 예컨대, 비살리사이드 영역(B)의 크기가 클수록 상기 비살리사이드 폴리 저항기의 저항값은 증가할 수 있고, 비살리사이드 영역(B)의 크기가 작을수록 상기 비살리사이드 폴리 저항기의 저항값은 감소할 수 있다.
한편, 제2 내지 제y+1 보상기(423_1 ~ 423_y) 각각에 포함된 제1 및 제2 부하는 제1 및 제2 부하(R00, R01)와 동일하게 상기 비살리사이드 폴리 저항기를 포함할 수 있다. 단, 제2 내지 제y+1 보상기(323_1 ~ 323_y) 중 적어도 하나의 보상기에 포함된 제1 및 제2 부하는 각각 제1 및 제2 부하(R00, R01)와 다른 저항값을 가지므로 제1 및 제2 부하(R00, R01)의 살리사이드 영역(A)의 크기 및 비살리사이드 영역(B)의 크기와 상이하게 설계될 수 있다. 예컨대, 제2 보상기(423_1)에 포함된 제1 부하(R10)는 제1 부하(R00)의 살리사이드 영역(A)의 크기 및 비살리사이드 영역(B)의 크기와 상이하게 설계될 수 있고, 제2 보상기(423_1)에 포함된 제2 부하(R11)는 제2 부하(R01)의 살리사이드 영역(A)의 크기 및 비살리사이드 영역(B)의 크기와 상이하게 설계될 수 있다.
다음, 도 20b를 참조하면, 제1 및 제2 부하(R00, R01)는 각각 메탈 저항기(metal resistor)일 수 있다. 상기 메탈 저항기는 메탈 라인을 포함할 수 있다. 상기 메탈 라인의 길이를 조절함으로써 상기 메탈 저항기의 저항값을 설정할 수 있다. 예컨대, 상기 메탈 라인의 길이가 길수록 상기 메탈 저항기의 저항값은 증가할 수 있고, 상기 메탈 라인의 길이가 짧을수록 상기 메탈 저항기의 저항값은 감소할 수 있다.
한편, 제2 내지 제y+1 보상기(323_1 ~ 323_y) 각각에 포함된 제1 및 제2 부하는 제1 및 제2 부하(R00, R01)와 동일하게 상기 메탈 저항기를 포함할 수 있다. 단, 제2 내지 제y+1 보상기(323_1 ~ 323_y) 중 적어도 하나의 보상기에 포함된 제1 및 제2 부하는 각각 제1 및 제2 부하(R00, R01)와 다른 저항값을 가지므로 제1 및 제2 부하(R00, R01)의 메탈 라인의 길이와 상이하게 설계될 수 있다. 예컨대, 제2 보상기(423_1)에 포함된 제1 부하(R10)는 제1 부하(R00)의 메탈 라인의 길이와 상이하게 설계될 수 있고, 제2 보상기(423_1)에 포함된 제2 부하(R11)는 제2 부하(R01)의 메탈 라인의 길이와 상이하게 설계될 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제4 실시예에 따른 이미지 센싱 장치(400)의 동작을 도 21 및 도 22를 참조하여 설명한다.
도 21에는 도 17에 도시된 이미지 센싱 장치(400)의 동작 중 상기 정보상과 관련된 동작을 설명하기 위한 그래프가 도시되어 있다.
도 21을 참조하면, 상기 정보상과 관련된 동작은 제1 및 제2 제어신호(CTRL<A:B>) 중 제1 제어신호(CTRL<A>)가 활성화된 경우에 실시될 수 있다.
복수의 픽셀신호(PS0 ~ PSy) 간에는 리드아웃 편차(T)가 발생할 수 있다. 더욱 정확하게는, 복수의 검출신호(DS0 ~ DSy) 간에 리드아웃 편차(T)가 발생할 수 있다. 리드아웃 편차(T)를 나타내는 그래프 곡선이 컬럼의 중앙 부분에서 볼록하게 도시된 이유는 복수의 리드아웃 회로(RD0 ~ RDy)에게 공통으로 상기 전원을 공급하기 위한 전원 공급 회로들(430, 440)이 제1 리드아웃 회로(RD0) 및 제y+1 리드아웃 회로(RDy)에 인접하게 배치된 경우를 예로 들었기 때문이다. 이에 따라, 복수의 검출신호(DS0 ~ DSy)는 각각의 리드아웃 회로와 전원 공급 회로와의 거리에 따라 서로 다른 지연량을 가지고 출력됨으로써, 복수의 검출신호(DS0 ~ DSy) 간에는 리드아웃 편차(T)가 발생할 수 있는 것이다.
복수의 보상기(423_0 ~ 423_y)에는 리드아웃 편차(T)에 따라 상기 정보상에 대응하는 각각의 제1 저항값이 기설정될 수 있다. 예컨대, 복수의 보상기(423_0 ~ 423_y)에는, 상기 각각의 리드아웃 회로와 상기 전원 공급 회로와의 거리가 가까울수록 상대적으로 큰 제1 저항값이 설정될 수 있고 상기 각각의 리드아웃 회로와 상기 전원 공급 회로와의 거리가 멀수록 상대적으로 작은 제1 저항값이 설정될 수 있다. 복수의 보상기(423_0 ~ 423_y)는 활성화된 제1 제어신호(CTRL<A>)에 기초하여 상기 각각의 제1 저항값을 복수의 리드아웃 라인(RL0 ~ RLy)에 반영함으로써 복수의 검출신호(DS0 ~ DSy) 간의 리드아웃 편차(T)를 상기 정보상할 수 있다. 예컨대, 복수의 보상기(423_0 ~ 423_y)는 상기 정보상할 때 복수의 검출신호(DS0 ~ DSy) 간의 리드아웃 편차(T)를 감소시킬 수 있다. 이에 따라, 복수의 보상기(423_0 ~ 423_y)로부터 출력되는 복수의 지연된 검출신호(DS0' ~ DSy') 간에는 지연량 차이가 거의 없어질 수 있다.
복수의 카운터(425_0 ~ 425_y)는 복수의 지연된 검출신호(DS0' ~ DSy')에 대응하는 복수의 카운트 신호(CNT0 ~ CNTy)를 출력할 수 있다.
도 22에는 도 17에 도시된 이미지 센싱 장치(400)의 동작 중 상기 역보상과 관련된 동작을 설명하기 위한 그래프가 도시되어 있다.
도 22를 참조하면, 상기 역보상과 관련된 동작은 제1 및 제2 제어신호(CTRL<A:B>) 중 제2 제어신호(CTRL<B>)가 활성화된 경우에 실시될 수 있다.
복수의 픽셀신호(PS0 ~ PSy) 간에는 리드아웃 편차(T)가 발생할 수 있다. 더욱 정확하게는, 복수의 검출신호(DS0 ~ DSy) 간에 리드아웃 편차(T)가 발생할 수 있다. 리드아웃 편차(T)를 나타내는 그래프 곡선이 컬럼의 중앙 부분에서 볼록하게 도시된 이유는 복수의 리드아웃 회로(RD0 ~ RDy)에게 공통으로 전원을 공급하기 위한 전원 공급 회로들(430, 440)이 제1 리드아웃 회로(RD0) 및 제y+1 리드아웃 회로(RDy)에 인접하게 배치된 경우를 예로 들었기 때문이다. 이에 따라, 복수의 검출신호(DS0 ~ DSy)는 각각의 리드아웃 회로와 전원공급회로와의 거리에 따라 서로 다른 지연량을 가지고 출력됨으로써, 복수의 검출신호(DS0 ~ DSy) 간에는 리드아웃 편차(T)가 발생할 수 있는 것이다.
복수의 보상기(423_0 ~ 423_y)에는 리드아웃 편차(T)에 따라 상기 역보상에 대응하는 각각의 제2 저항값이 기설정될 수 있다. 예컨대, 복수의 보상기(423_0 ~ 423_y)에는, 상기 각각의 리드아웃 회로와 상기 전원 공급 회로와의 거리가 멀수록 상대적으로 큰 제2 저항값이 설정될 수 있고 상기 각각의 리드아웃 회로와 상기 전원 공급 회로와의 거리가 가까울수록 상대적으로 작은 제2 저항값이 설정될 수 있다. 복수의 보상기(423_0 ~ 423_y)는 활성화된 제2 제어신호(CTRL<B>)에 기초하여 복수의 리드아웃 라인(RL0 ~ RLy)에 각각 기설정된 제2 저항값을 반영함으로써 복수의 검출신호(DS0 ~ DSy) 간의 리드아웃 편차(T)를 상기 역보상할 수 있다. 이에 따라, 복수의 보상기(423_0 ~ 423_y)로부터 출력되는 복수의 지연된 검출신호(DS0' ~ DSy') 간에는 지연량 차이가 더 증가될 수 있다. 즉, 복수의 지연된 검출신호(DS0' ~ DSy') 간의 리드아웃 편차(T')는 복수의 검출신호(DS0 ~ DSy) 간의 리드아웃 편차(T)보다 증가될 수 있다.
복수의 카운터(425_0 ~ 425_y)는 복수의 지연된 검출신호(DS0' ~ DSy')에 대응하는 복수의 카운트 신호(CNT0 ~ CNTy)를 출력할 수 있다. 만약 복수의 카운터(425_0 ~ 425_y)가 비슷한 타이밍에 동작한다면, 복수의 카운터(425_0 ~ 425_y)에 의한 피크 전류(peak noise)가 발생할 수 있다. 그러나, 복수의 지연된 검출신호(DS0' ~ DSy') 간에는 리드아웃 편차(T')가 존재하기 때문에 복수의 카운터(425_0 ~ 425_y)에 의한 상기 피크 전류는 분산될 수 있다.
이와 같은 본 발명의 제4 실시예들에 따르면, 복수의 픽셀신호 간의 리드아웃 편차를 정보상하기 위한 제1 저항값과 복수의 픽셀신호 간의 리드아웃 편차를 역보상하기 위한 제2 저항값을 모두 구성함으로써 상기 정보상 또는 상기 역보상을 유연하게 실시할 수 있는 이점이 있고, 복수의 픽셀신호 간의 리드아웃 편차를 상기 정보상할 경우 상기 복수의 픽셀신호 간의 리드아웃 편차를 완화할 수 있고 상기 복수의 픽셀신호 간의 상기 리드아웃 편차를 역보상할 경우 복수의 카운터에 의해 발생하는 피크 노이즈(peak noise)를 분산시킬 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 이미지 센싱 장치 110 : 픽셀영역
120 : 리드아웃영역 130, 140 : 전원공급영역

Claims (20)

  1. 행(row) 방향과 열(column) 방향으로 배열된 복수의 픽셀을 포함하고, 복수의 픽셀신호를 출력하기 위한 픽셀 어레이; 및
    상기 픽셀 어레이에 접속되고, 상기 복수의 픽셀신호를 리드아웃할 때 상기 복수의 픽셀신호 간의 리드아웃 편차를 보상하기 위한 복수의 리드아웃 회로
    를 포함하는 이미지 센싱 장치.
  2. 제1항에 있어서,
    상기 복수의 리드아웃 회로는 상기 복수의 픽셀신호가 리드아웃되는 복수의 리드아웃 라인에 각각 기설정된 저항값을 반영함으로써 상기 복수의 픽셀신호 간의 리드아웃 편차를 정보상 또는 역보상하는 이미지 센싱 장치.
  3. 제1항에 있어서,
    상기 복수의 리드아웃 회로는 상기 복수의 픽셀신호 간의 리드아웃 편차를 보상할 때 상기 복수의 픽셀신호 간의 리드아웃 편차를 감소시키는 이미지 센싱 장치.
  4. 제1항에 있어서,
    상기 복수의 리드아웃 회로는 상기 복수의 픽셀신호 간의 리드아웃 편차를 보상할 때 상기 복수의 픽셀신호 간의 리드아웃 편차를 증가시키는 이미지 센싱 장치.
  5. 행(row) 방향과 열(column) 방향으로 배열된 복수의 픽셀을 포함하고, 복수의 픽셀신호를 복수의 컬럼라인으로 출력하기 위한 픽셀 어레이;
    상기 복수의 컬럼라인에 접속되고, 상기 복수의 픽셀신호 각각의 전압레벨에 대응하는 복수의 검출신호를 복수의 리드아웃 라인으로 출력하기 위한 복수의 검출기;
    상기 복수의 리드아웃 라인에 접속되고, 상기 복수의 검출신호를 각각 카운트하기 위한 복수의 카운터; 및
    상기 복수의 리드아웃 라인에 접속되고, 상기 복수의 리드아웃 라인에 각각의 기설정된 저항값을 반영하되 상기 복수의 리드아웃 라인 중 적어도 2개의 리드아웃 라인에 서로 다른 저항값을 반영하기 위한 복수의 보상기(compensator)
    를 포함하는 이미지 센싱 장치.
  6. 제5항에 있어서,
    상기 각각의 기설정된 저항값은 상기 복수의 픽셀신호 간의 리드아웃 편차에 따라 설정되는 이미지 센싱 장치.
  7. 제5항에 있어서,
    상기 각각의 기설정된 저항값은 상기 복수의 픽셀신호 간의 리드아웃 편차가 감소되도록 설정되는 이미지 센싱 장치.
  8. 제5항에 있어서,
    상기 각각의 기설정된 저항값은 상기 복수의 픽셀신호 간의 리드아웃 편차가 증가되도록 설정되는 이미지 센싱 장치.
  9. 제5항에 있어서,
    상기 복수의 보상기는 각각 부하(load)를 포함하고,
    상기 각각의 부하는 비살리사이드 폴리 저항기(non-salicide poly resistor)을 포함하는 이미지 센싱 장치.
  10. 제5항에 있어서,
    상기 복수의 보상기는 각각 부하(load)를 포함하고,
    상기 각각의 부하는 메탈 저항기(metal resistor)을 포함하는 이미지 센싱 장치.
  11. 행(row) 방향과 열(column) 방향으로 배열된 복수의 픽셀을 포함하고, 복수의 픽셀신호를 복수의 컬럼라인으로 출력하기 위한 픽셀 어레이;
    상기 복수의 컬럼라인에 접속되고, 상기 복수의 픽셀신호 각각의 전압레벨에 대응하는 복수의 검출신호를 복수의 리드아웃 라인으로 출력하기 위한 복수의 검출기;
    상기 복수의 리드아웃 라인에 접속되고, 상기 복수의 검출신호를 각각 카운트하기 위한 복수의 카운터; 및
    상기 복수의 리드아웃 라인에 접속되고, 둘 이상의 공통 제어신호에 기초하여 상기 복수의 리드아웃 라인 각각에 둘 이상의 저항값 중 어느 하나를 선택적으로 반영하기 위한 복수의 보상기(compensator)
    를 포함하는 이미지 센싱 장치.
  12. 제11항에 있어서,
    상기 복수의 보상기는 상기 복수의 리드아웃 라인 중 적어도 2개의 리드아웃 라인에 서로 다른 저항값을 반영하는 이미지 센싱 장치.
  13. 제11항에 있어서,
    상기 둘 이상의 저항값은 제1 및 제2 저항값을 포함하고,
    상기 제1 저항값은 상기 복수의 픽셀신호 간의 리드아웃 편차가 감소되도록 설정되고,
    상기 제2 저항값은 상기 복수의 픽셀신호 간의 리드아웃 편차가 증가되도록 설정되는 이미지 센싱 장치.
  14. 제11항에 있어서,
    상기 복수의 보상기 각각은,
    제1 부하;
    제2 부하;
    상기 공통 제어신호들 중 제1 공통 제어신호에 기초하여 상기 제1 부하와 각각의 리드아웃 라인을 선택적으로 접속하기 위한 제1 스위치; 및
    상기 공통 제어신호들 중 제2 공통 제어신호에 기초하여 상기 제2 부하와 각각의 리드아웃 라인을 선택적으로 접속하기 위한 제2 스위치를 포함하는 이미지 센싱 장치.
  15. 제14항에 있어서,
    상기 제1 및 제2 부하는 각각 비살리사이드 폴리 저항기(non-salicide poly resistor)을 포함하는 이미지 센싱 장치.
  16. 제14항에 있어서,
    상기 제1 및 제2 부하는 각각 메탈 저항기(metal resistor)을 포함하는 이미지 센싱 장치.
  17. 제11항에 있어서,
    상기 복수의 보상기 각각은,
    복수의 부하; 및
    상기 공통 제어신호들에 기초하여 상기 복수의 부하 중 적어도 하나와 각각의 리드아웃 라인을 선택적으로 접속하기 위한 복수의 스위치를 포함하는 이미지 센싱 장치.
  18. 제17항에 있어서,
    상기 복수의 부하는 동일한 저항값을 가지는 이미지 센싱 장치.
  19. 제17항에 있어서,
    상기 복수의 부하는 각각 비살리사이드 폴리 저항기(non-salicide poly resistor)을 포함하는 이미지 센싱 장치.
  20. 제17항에 있어서,
    상기 복수의 부하는 각각 메탈 저항기(metal resistor)을 포함하는 이미지 센싱 장치.
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