JP2023090454A - 記憶装置 - Google Patents

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Abstract

【課題】 誤動作を抑制された記憶装置を提供する。【解決手段】 第１トランジスタは、第１端においてキャパシタと接続されている。第１インバータ回路は、第１ノードと第２ノードとの間に接続され、第３ノードにおいて接続されたｐ型の第２トランジスタとｎ型の第３トランジスタとを含む。第２インバータ回路は、第１ノードと第２ノードとの間に接続され、第４ノードにおいて接続されたｐ型の第４トランジスタとｎ型の第５トランジスタとを含む。第６トランジスタは、第４トランジスタのゲート及び第５トランジスタのゲートと第３ノードとの間に接続されている。第７トランジスタは、第２トランジスタのゲート及び第３トランジスタのゲートと第４ノードとの間に接続されている。第８トランジスタは、第２トランジスタのゲートと第３ノードとの間に接続されている。第９トランジスタは、第４トランジスタのゲートと第４ノードとの間に接続されている。【選択図】 図３

Description

実施形態は、概して記憶装置に関する。
記憶装置として、ＤＲＡＭ（Dynamic Random Access Memory）が知られている。ＤＲＡＭのメモリセルは、キャパシタとトランジスタを含む。メモリセルは、キャパシタに蓄積されている電荷に基づいて、データを保持する。データ読出しの対象のメモリセルのデータに基づく電圧がセンスアンプによって増幅され、これによって、記憶されているデータが判別される。
米国特許出願公開第２０２１／０２７２６１８号明細書
誤動作を抑制された記憶装置を提供しようとするものである。
一実施形態による記憶装置は、キャパシタと、第１トランジスタと、第１ノードと第２ノードとの間に接続され、第３ノードにおいて直列に接続されたｐ型の第２トランジスタとｎ型の第３トランジスタとを含んだ第１インバータ回路と、第４ノードにおいて直列に接続されたｐ型の第４トランジスタとｎ型の第５トランジスタとを含んだ第２インバータ回路と、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、を含む。
上記第１トランジスタは、第１端において前記キャパシタと接続されている。上記第２インバータ回路は、上記第１ノードと上記第２ノードとの間に接続されている。上記第６トランジスタは、上記第４トランジスタのゲート及び上記第５トランジスタのゲートと上記第３ノードとの間に接続されている。上記第７トランジスタは、上記第２トランジスタの上記ゲート及び上記第３トランジスタのゲートと上記第４ノードとの間に接続されている。上記第８トランジスタは、上記第２トランジスタのゲートと上記第３ノードとの間に接続されている。上記第９トランジスタは、上記第４トランジスタのゲートと上記第４ノードとの間に接続されている。
第１実施形態の記憶装置の機能ブロック及び関連する構成要素を示す図。 第１実施形態のメモリセルの構成要素及び構成要素の接続を示す図。 第１実施形態のセンスアンプの一部の構成要素及び構成要素の接続を示す図。 第１実施形態の半導体記憶装置のいくつかの要素のデータ読出しの間の電位を時間に沿って示す図。 第１実施形態のセンスアンプ回路の動作の間の一状態を模式的に示す図。 第１実施形態のセンスアンプ回路の動作の間の一状態を模式的に示す図。 第１実施形態のセンスアンプ回路の動作の間の一状態を模式的に示す図。 第１実施形態の記憶装置のいくつかの要素のデータ読出しの間の電位を時間に沿って示す図。 参考用のセンスアンプ回路の構成要素及び構成要素の接続を示す図。 参考用の記憶装置のいくつかの要素のデータ読出しの間の電位を時間に沿って示す図。 第１実施形態の記憶装置と参考用の記憶装置の一部のレイアウトを示す図。 第１実施形態の変形例の記憶装置の構造を模式的に示す図。
或る実施形態又は相違する実施形態での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。或る記述済みの実施形態に後続する実施形態では、記述済みの実施形態と異なる点が主に記述される。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
１．第１実施形態
１．１．構造（構成）
図１は、第１実施形態の記憶装置の機能ブロックを示す。記憶装置１は、データを記憶する装置である。記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、電圧生成回路１４、ロウ選択回路１５、カラム選択回路１６、書込み回路１７、読出し回路１８、及びセンスアンプ１９を含む。
メモリセルアレイ１１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、及び複数のビット線ＢＬを含む。各メモリセルＭＣは、１ビットのデータを記憶することができる。各メモリセルＭＣは、１つのビット線ＢＬ及び１つのワード線ＷＬと接続されている。メモリセルＭＣは、ビット線ＢＬと、例えば、プレート線（図示せず）との間に接続されている。ワード線ＷＬは行（ロウ）と関連付けられている。ビット線ＢＬは列（カラム）と関連付けられている。１つの行の選択及び１つの列の選択により、１つのメモリセルＭＣが特定される。
入出力回路１２は、データ及び信号の入出力を行う回路である。入出力回路１２は、記憶装置１の外部から、例えばメモリコントローラから、制御信号ＣＮＴ、コマンドＣＭＤ、アドレス信号ＡＤＤ、及びデータＤＡＴを受け取る。入出力回路１２は、データＤＡＴを出力する。データＤＡＴは、記憶装置１でのデータ書込みの場合は、書込みデータである。データＤＡＴは、記憶装置１からのデータ読出しの場合は、読出しデータである。
制御回路１３は、記憶装置１の動作を制御する回路である。制御回路１３は、入出力回路１２からコマンドＣＭＤ及び制御信号ＣＮＴを受け取る。制御回路１３は、コマンドＣＭＤ及び制御信号ＣＮＴによって指示される制御に基づいて、書込み回路１７及び読出し回路１８を制御する。
電圧生成回路１４は、記憶装置１において使用される種々の電圧を生成する回路である。電圧生成回路１４は、制御回路１３の制御に基づいて、相違する大きさの複数の電圧を生成する。電圧生成回路１４は、生成された電圧を、メモリセルアレイ１１、書込み回路１７、読出し回路１８、及びセンスアンプ１９に供給する。
ロウ選択回路１５は、メモリセルＭＣの行を選択する回路である。ロウ選択回路１５は、入出力回路１２からアドレス信号ＡＤＤを受け取る。ロウ選択回路１５は、電圧生成回路１４から受け取られた電圧を使用して、受け取られたアドレス信号ＡＤＤにより特定される行と関連付けられた１つのワード線ＷＬを選択された状態にする。
カラム選択回路１６は、メモリセルＭＣの列を選択する回路である。カラム選択回路１６は、入出力回路１２からアドレス信号ＡＤＤを受け取る。カラム選択回路１６は、電圧生成回路１４から受け取られた電圧を使用して、受け取られたアドレス信号ＡＤＤにより特定される列と関連付けられたビット線ＢＬを選択された状態にする。
書込み回路１７は、メモリセルＭＣへのデータの書込みのための処理及び制御を行う回路である。書込み回路１７は、入出力回路１２から書き込まれるデータを受け取る。書込み回路１７は、制御回路１３の制御及びデータに基づいて、電圧生成回路１４から受け取られた電圧をカラム選択回路１６に供給する。
読出し回路１８は、メモリセルＭＣからのデータの読出しのための処理及び制御を行う回路である。読出し回路１８は、制御回路１３の制御に基づいて、メモリセルＭＣに記憶されているデータを決定する。決定されたデータは、入出力回路１２に供給される。
センスアンプ１９は、メモリセルＭＣに記憶されているデータを決定するための回路である。センスアンプ１９は、複数のセンスアンプ回路ＳＡＣ（図示せず）を含む。センスアンプ１９は、電圧生成回路１４から複数の電圧を受け取り、受け取られた電圧を使用して動作する。センスアンプ１９は、データ読出しの間、データ読出し対象のメモリセルＭＣに記憶されているデータの割出しのために、ビット線ＢＬ上の電位を増幅する。
１．１．１．メモリセル
図２は、第１実施形態のメモリセルの構成要素及び構成要素の接続を示す。図２に示されるように、各メモリセルＭＣは、セルキャパシタＣＣ及びｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）ＣＴを含む。セルキャパシタＣＣは、一端においてプレート線ＰＬと接続されており、他端においてトランジスタＣＴの一端と接続されている。セルキャパシタＣＣは、トランジスタＣＴと接続されているノードにおいて蓄積される電荷を使用して、データを記憶する。セルキャパシタＣＣのトランジスタＣＴと接続されるノードは、以下、ストレージノードＳＮと称される場合がある。
ストレージノードが電荷を蓄積しているか否かの状態が、メモリセルＭＣが“１”データを記憶している状態又は“０”データを記憶している状態に対応付けられる。以下、例として、ストレージノードＳＮが正の電位に帯電している状態は、メモリセルＭＣが“１”データを記憶している状態として扱われ、ストレージノードＳＮが正の出に帯電していない状態は、メモリセルＭＣが“０”データを記憶している状態として扱われる。
トランジスタＣＴは、他端において１つのビット線ＢＬと接続されており、ゲートにおいて１つのワード線ＷＬと接続されている。
１．１．２．センスアンプ
図３は、第１実施形態のセンスアンプ１９の一部の構成要素及び構成要素の接続を示す。上記のように、センスアンプ１９は、複数のセンスアンプ回路ＳＡＣを含む。図３は、１つのセンスアンプ回路ＳＡＣを示す。
図３に示されるように、各センスアンプ回路ＳＡＣは、１つのビット線ＢＬとノード￣ＢＬとに接続される。ノード￣ＢＬは、以下、相補ビット線￣ＢＬと称される場合がある。相補ビット線￣ＢＬは、参照電位（又は基準電位）を有するノードとして機能する。参照電位は、データ読出し対象のメモリセルＭＣに記憶されているデータの決定のために使用される。
センスアンプ回路ＳＡＣは、ｐ型のＭＯＳＦＥＴ ＴＰ１～ＴＰ６、及びｎ型のＭＯＳＦＥＴ ＴＮ１～ＴＮ６を含む。センスアンプ１９は、さらに、トランジスタＴＮ１１及びＴＮ１２を含む。
トランジスタＴＰ１は、ノードＳＡＰとノードＮ１との間に接続されている。ノードＳＡＰは、例えば、電圧生成回路１４から電圧を受ける。ノードＳＡＰは、電源電圧Ｖｄｄｓａ及び電圧Ｖｄｄｓａ／２を含む複数の電圧のうちの動的に切り替わる１つを受ける。電源電圧Ｖｄｄｓａは、記憶装置１で使用される電源電圧Ｖｄｄと同じ大きさを有していてもよいし、電源電圧Ｖｄｄと異なる大きさを有していてもよい。トランジスタＴＰ１は、ゲートにおいて、相補ビット線￣ＢＬと接続されている。トランジスタＴＰ１は、オンしている間、或る大きさの抵抗（オン抵抗）を有する。
トランジスタＴＮ１は、ノードＮ１とノードＳＡＮとの間に接続されている。ノードＳＡＮは、例えば、電圧生成回路１４から電圧を受ける。ノードＳＡＮは、電源電圧Ｖｄｄｓａ／２及び接地電圧（共通電圧）Ｖｓｓを含む複数の電圧のうちの動的に切り替わる１つを供給される。接地電圧Ｖｓｓは、例えば０Ｖであり、以下の記述は、この例に基づく。トランジスタＴＮ１は、ゲートにおいて、相補ビット線￣ＢＬと接続されている。トランジスタＴＮ１は、或る大きさのオン抵抗を有する。
トランジスタＴＰ２は、ノードＳＡＰとノードＮ２との間に接続されている。トランジスタＴＰ２は、ゲートにおいて、ビット線ＢＬと接続されている。トランジスタＴＰ２は、トランジスタＴＰ１のオン抵抗と実質的に同じ大きさのオン抵抗を有する。本明細書において、或る２つの要素の或る特性が「実質的に同じ」であることは、同じであることを目指して２つの要素が形成されるものの、これらの要素の作成のための技術の限界等の不可避な理由に起因して完全に同じではないケースを許容することを意味する。
トランジスタＴＮ２は、ノードＮ２とノードＳＡＮとの間に接続されている。トランジスタＴＮ２は、ゲートにおいて、ビット線ＢＬと接続されている。トランジスタＴＮ２は、トランジスタＴＮ１のオン抵抗と実質的に同じ大きさのオン抵抗を有する。
トランジスタＴＰ３は、ノードＮ１と、トランジスタＴＰ１のゲートとの間に接続されている。トランジスタＴＰ３は、ゲートにおいて、信号ＯＣ＿ｐを受け取る。信号ＯＣ＿ｐは、例えば、読出し回路１８から供給される。
トランジスタＴＰ４は、ノードＮ２と、トランジスタＴＰ２のゲートとの間に接続されている。トランジスタＴＰ４は、ゲートにおいて、信号ＯＣ＿ｐを受け取る。
トランジスタＴＰ５は、ノードＮ１と、ビット線ＢＬとの間に接続されている。トランジスタＴＰ５は、ゲートにおいて、信号ＩＳＯ＿ｐを受け取る。信号ＩＳＯ＿ｐは、例えば、読出し回路１８から供給される。
トランジスタＴＰ６は、ノードＮ２と、相補ビット線￣ＢＬとの間に接続されている。トランジスタＴＰ６は、ゲートにおいて、信号ＩＳＯ＿ｐを受け取る。
トランジスタＴＮ３は、ノードＮ１と、トランジスタＴＮ１のゲートとの間に接続されている。トランジスタＴＮ３は、ゲートにおいて、信号ＯＣ＿ｎを受け取る。信号ＯＣ＿ｎは、例えば、読出し回路１８から供給される。
トランジスタＴＮ４は、ノードＮ２と、トランジスタＴＮ２のゲートとの間に接続されている。トランジスタＴＮ４は、ゲートにおいて、信号ＯＣ＿ｎを受け取る。
トランジスタＴＮ５は、ノードＮ１と、ビット線ＢＬとの間に接続されている。トランジスタＴＮ５は、ゲートにおいて、信号ＩＳＯ＿ｎを受け取る。信号ＩＳＯ＿ｎは、例えば、読出し回路１８から供給される。
トランジスタＴＮ６は、ノードＮ２と、相補ビット線￣ＢＬとの間に接続されている。トランジスタＴＮ６は、ゲートにおいて、信号ＩＳＯ＿ｎを受け取る。
トランジスタＴＮ１１は、少なくとも１つのビット線ＢＬとノードＮＢＰとの間に接続されている。ノードＮＢＰは、電圧生成回路１４から、プリチャージ電圧Ｖｐｃを受ける。プリチャージ電圧Ｖｐｃは、（Ｖｄｄｓａ－Ｖｓｓ）／２であり、Ｖｓｓが０Ｖである例に基づくと、Ｖｄｄｓａ／２であり、参照電圧としても機能する。トランジスタＴＮ１１は、ゲートにおいて、信号ＥＱを受け取る。信号ＥＱは、例えば、読出し回路１８から供給される。
トランジスタＴＮ１２は、少なくとも１つの相補ビット線￣ＢＬとノードＮＢＰとの間に接続されている。トランジスタＴＮ１２は、ゲートにおいて、信号ＥＱを受け取る。
トランジスタＴＰ１及びＴＮ１はインバータ回路ＩＶ１を構成し、トランジスタＴＰ２及びＴＮ２はインバータ回路ＩＶ２を構成する。トランジスタＴＰ５、ＴＰ６、ＴＮ５、及びＴＮ６がオンしている間は、インバータ回路ＩＶ１とインバータ回路ＩＶ２とは、いわゆるクロスカップルされている。すなわち、インバータ回路ＩＶ１の入力ノード及び出力ノードは、インバータ回路ＩＶ１の出力ノード及び入力ノードとそれぞれ接続されている。
１．２．動作
図４は、第１実施形態の記憶装置のいくつかの要素のデータ読出しの間の電位を時間に沿って示す。以下、データ読出し対象のメモリセルＭＣは、選択メモリセルＭＣと称される場合がある。図４において電位を示されているワード線ＷＬは、選択メモリセルＭＣと接続されたワード線ＷＬであり、以下、選択ワード線ＷＬと称される場合がある。図４において電位を示されているビット線ＢＬは、データ読出しの間に選択メモリセルＭＣと接続されるビット線ＢＬであり、以下、選択ビット線ＢＬと称される場合がある。選択ビット線ＢＬと接続されているセンスアンプ回路ＳＡＣと接続されている相補ビット線￣ＢＬは、選択相補ビット線￣ＢＬと称される場合がある。図に示される配線又は信号を伝送する配線に電圧が印加されることにより、この配線は、印加される電圧と実質的に同じ電位を有する。例えば、或る配線が電位Ｖｄｄを有するために、電源電圧Ｖｄｄが印加される。
図４の期間の開始の時点で各要素の電位は、以下の通りである。選択ワード線ＷＬは、アサートされており、すなわち、電源電位Ｖｐｐを有する。電源電位Ｖｐｐは、内部電源電位であり、例えば、電源電圧Ｖｄｄの電位（電源電位）Ｖｄｄと異なる大きさを有する。選択ワード線ＷＬが電源電位Ｖｐｐを有することにより、選択メモリセルＭＣのトランジスタＣＴはオンしており、選択メモリセルＭＣのセルキャパシタＣＣは選択ビット線ＢＬと接続されている。
信号ＥＱは、ネゲートされており、すなわち、接地電圧Ｖｓｓの電位（接地電位）Ｖｓｓを有する。このため、トランジスタＴＮ１１及びＴＮ１２はオフしており、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬはいずれも、プリチャージ電位ＶｐｃのノードＮＢＰと接続されていない。
信号ＩＳＯ＿ｐは、アサートされており、すなわち、接地電位Ｖｓｓを有する。ゲートにおいて接地電位Ｖｓｓを有することにより、トランジスタＴＰ５はオンしており、選択ビット線ＢＬは、オンしているトランジスタＴＰ５を介してノードＮ１と接続されている。ゲートにおいて接地電位Ｖｓｓを有することにより、トランジスタＴＰ６はオンしており、選択相補ビット線￣ＢＬは、オンしているトランジスタＴＰ６を介してノードＮ２と接続されている。
信号ＩＳＯ＿ｎは、アサートされており、すなわち、電源電位Ｖｄｄｉｓｏを有する。電源電位Ｖｄｄｉｓｏは、内部電源電位であり、例えば、電源電位Ｖｄｄと異なる大きさを有する。ゲートにおいて電源電位Ｖｄｄｉｓｏを有することにより、トランジスタＴＮ５はオンしており、選択ビット線ＢＬは、オンしているトランジスタＴＮ５を介してノードＮ１と接続されている。ゲートにおいて電源電位Ｖｄｄｉｓｏを有することにより、トランジスタＴＮ６はオンしており、選択相補ビット線￣ＢＬは、オンしているトランジスタＴＮ６を介してノードＮ２と接続されている。
信号ＯＣ＿ｐはネゲートされており、すなわち、電源電位Ｖｄｄｏｃを有する。電源電位Ｖｄｄｏｃは、内部電源電位であり、例えば、電源電位Ｖｄｄと異なる大きさを有する。ゲートにおいて電源電位Ｖｄｄｏｃを有することにより、トランジスタＴＰ３はオフしており、トランジスタＴＰ１のゲートはノードＮ１から切断されている。ゲートにおいて電源電位Ｖｄｄｏｃを有することにより、トランジスタＴＰ４はオフしており、トランジスタＴＰ２のゲートはノードＮ２から切断されている。
信号ＯＣ＿ｎはネゲートされており、すなわち、接地電位Ｖｓｓを有する。ゲートにおいて接地電位Ｖｓｓを有することにより、トランジスタＴＮ３はオフしており、トランジスタＴＮ１のゲートはノードＮ１から切断されている。ゲートにおいて接地電位Ｖｓｓを有することにより、トランジスタＴＮ４はオフしており、トランジスタＴＮ２のゲートはノードＮ２から切断されている。
ノードＳＡＰは電源電位Ｖｄｄｓａを有し、ノードＳＡＮは接地電位Ｖｓｓを有する。このため、センスアンプ回路ＳＡＣは、電源の供給を受けて、オンしている、すなわち、動作できる状態にある。
以上のような電位の状態に基づいて、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬのうちの一方は、電源電位Ｖｄｄｓａを有しており、他方は、接地電位Ｖｓｓを有している。選択ビット線ＢＬ及び選択相補ビット線￣ＢＬのいずれが電源電位Ｖｄｄｓａを有しているかは、選択メモリセルＭＣが“０”データを記憶しているか、“１”データを記憶しているかに依存する。
選択メモリセルＭＣが“０”データを記憶している場合、選択ビット線ＢＬは、接地電位Ｖｓｓを有し、ストレージノードＳＮは、接地電位Ｖｓｓを有する。一方、選択メモリセルＭＣが“１”データを記憶している場合、選択ビット線ＢＬは、電源電位Ｖｄｄｓａを有し、ストレージノードＳＮは、電源電位Ｖｄｄｓａを有する。以下、選択メモリセルＭＣが“０”データを記憶している場合は、“０”データ記憶ケースと称される場合があり、選択メモリセルＭＣが“１”データを記憶している場合は、“１”データ記憶ケースと称される場合がある。
データ読出しの開始に伴い、時刻ｔ０において、選択ワード線ＷＬはネゲートされ、すなわち、選択ワード線ＷＬの電位は接地電位Ｖｓｓとされる。このため、選択メモリセルＭＣのトランジスタＣＴはオフし、選択メモリセルＭＣのセルキャパシタＣＣは選択ビット線ＢＬから切断される。選択ワード線ＷＬが、接地電位Ｖｓｓに代えて、負電位にされてもよい。
時刻ｔ１から時刻ｔ２は、イコライズの期間である。時刻ｔ１において、ノードＳＡＰの電位が電位Ｖｄｄｓａ／２とされるとともに、ノードＳＡＮの電位が電位Ｖｄｄｓａ／２とされる。このため、センスアンプ回路ＳＡＣは、電源の供給を受けず、電位を増幅する機能を有しない。ノードＳＡＰ及びノードＳＡＮに印加される電圧は、（Ｖｄｄｓａ＋Ｖｓｓ）／２である。ただし、上記のように、接地電圧Ｖｓｓが０Ｖの例に基づくため、印加される電圧は、電圧Ｖｄｄｓａ／２である。
時刻ｔ１において、信号ＥＱがアサートされ、すなわち、信号ＥＱの電位は電源電位Ｖｄｄｅｑとされる。電源電位Ｖｄｄｅｑは、内部電源電位であり、例えば、電源電位Ｖｄｄと異なる大きさを有する。電源電位Ｖｄｄｅｑの印加により、トランジスタＴＮ１１及びＴＮ１２がオンし、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬがノードＮＢＰに接続される。この結果、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬはともに、同じ電位へとイコライズされる。具体的には、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬはともに、プリチャージ電圧Ｖｐｃの電位、すなわち電位Ｖｄｄｓａ／２にプリチャージされる。
時刻ｔ２から時刻ｔ３は、オフセットキャンセルの期間である。時刻ｔ２において、信号ＥＱがネゲートされる。これにより、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬのプリチャージは終了する。
時刻ｔ２において、信号ＯＣ＿ｐがアサートされ、すなわち、信号ＯＣ＿ｐの電位が接地電位Ｖｓｓとされる。これにより、トランジスタＴＰ３及びＴＰ４がオンする。信号ＯＣ＿ｎがアサートされ、すなわち、信号ＯＣ＿ｎの電位が電源電位Ｖｄｄｏｃとされる。これにより、トランジスタＴＮ３及びＴＮ４がオンする。信号ＩＳＯ＿ｐがネゲートされ、すなわち、信号ＩＳＯ＿ｐの電位は電源電位Ｖｄｄｉｓｏとされる。これにより、トランジスタＴＰ５及びＴＰ６はオフする。信号ＩＳＯ＿ｎがネゲートされ、すなわち、信号ＩＳＯ＿ｎの電位は接地電位Ｖｓｓとされる。これにより、トランジスタＴＮ５及びＴＮ６はオフする。図５は、オフセットキャンセルの間のセンスアンプ回路ＳＡＣの構成要素の接続を模式的に示す。図５、及び後続の図６並びに図７において、オンしているトランジスタのいくつかはトランジスタの両端を結ぶ配線によって表現されている。オフしているトランジスタのいくつかは破線により示されているか、示されていない。
トランジスタＴＰ３がオンしていることにより、トランジスタＴＰ１はダイオード接続されている。ノードＮ１は、トランジスタＴＰ３を介して選択相補ビット線￣ＢＬと接続されている。
トランジスタＴＰ４がオンしていることにより、トランジスタＴＰ２はダイオード接続されている。ノードＮ２は、トランジスタＴＰ４を介して選択ビット線ＢＬと接続される。
トランジスタＴＮ３がオンしていることにより、トランジスタＴＮ１はダイオード接続されている。ノードＮ１は、トランジスタＴＮ３を介して選択相補ビット線￣ＢＬと接続される。
トランジスタＴＮ４がオンしていることにより、トランジスタＴＮ２はダイオード接続される。ノードＮ２は、トランジスタＴＮ４を介して選択ビット線ＢＬと接続されている。
トランジスタＴＰ５及びＴＮ５がオフしていることにより、選択ビット線ＢＬは、ノードＮ１から切断されており、すなわちアイソレーションされている。トランジスタＴＰ６及びＴＮ６がオフしていることにより、選択相補ビット線￣ＢＬは、ノードＮ２から切断されており、すなわちアイソレーションされている。よって、インバータ回路ＩＶ１（トランジスタＴＰ１及びＴＮ１）とインバータ回路ＩＶ２（トランジスタＴＰ２及びＴＮ２）は、クロスカップルされていない。
一方、上記のように、トランジスタＴＰ３及びＴＮ３によってノードＮ１は選択相補ビット線￣ＢＬと接続されている。このため、ノードＮ１の電位が選択相補ビット線￣ＢＬに転送されており、ノードＮ１は、選択相補ビット線￣ＢＬの電位と実質的に同じ電位を有する。また、トランジスタＴＰ４及びＴＮ４によってノードＮ２は選択ビット線ＢＬと接続されている。このため、ノードＮ２の電位が選択ビット線ＢＬに転送されており、ノードＮ２は、選択ビット線ＢＬの電位と実質的に同じ電位を有する。
図４に示されるように、時刻ｔ２において、ノードＳＡＰの電位が電源電位Ｖｄｄｓａとされるとともに、ノードＳＡＮの電位が接地電位Ｖｓｓとされる。この結果、センスアンプ回路ＳＡＣは電位を増幅できる状態になる。
時刻ｔ２でのプリチャージの終了及びアイソレーションの開始により、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの電位は、プリチャージ電位（Ｖｄｄｓａ／２）から変動する。この変動の時、オンしているトランジスタＴＰ３、ＴＰ４、ＴＮ３、及びＴＮ４の働きにより、オフセットキャンセルが行われる。すなわち、トランジスタＴＰ３によりトランジスタＴＰ１はオンしており、よって、ノードＳＡＰとノードＮ１との間にトランジスタＴＰ１のオン抵抗が形成されている。また、トランジスタＴＮ３によりトランジスタＴＮ１はオンしており、よって、ノードＮ１とノードＳＡＮとの間にトランジスタＴＮ１のオン抵抗が形成されている。このため、ノードＮ１にトランジスタＴＰ１のオン抵抗とトランジスタＴＮ１のオン抵抗の比に基づく電位が生じている。一般に、ｐ型のＭＯＳＦＥＴとｎ型のＭＯＳＦＥＴは相違するオン抵抗を有し、ｎ型のＭＯＳＦＥＴのオン抵抗はｐ型のＭＯＳＦＥＴのオン抵抗より小さい。このため、ノードＮ１の電位は、ノードＳＡＰの電位とノードＳＡＮの電位との差の中間の値ではなく、中間値より低い電位になる。
また、トランジスタＴＰ４によりトランジスタＴＰ２はオンしており、よって、ノードＳＡＰとノードＮ２との間にトランジスタＴＰ２のオン抵抗が形成されている。また、トランジスタＴＮ４によりトランジスタＴＮ２はオンしており、よって、ノードＮ２とノードＳＡＮとの間にトランジスタＴＮ２のオン抵抗が形成されている。このため、ノードＮ２にトランジスタＴＰ２のオン抵抗とトランジスタＴＮ２のオン抵抗の比に基づく電位が生じている。よって、ノードＮ１について記述されるのと同じ理由により、ノードＮ２の電位は、ノードＳＡＰの電位とノードＳＡＮの電位との差の中間の値ではなく、中間値より低い電位になる。
オフセットキャンセルによるノードＮ１の電位の変化により、ノードＮ１とトランジスタＴＰ３及びＴＮ３を介して接続されている選択相補ビット線￣ＢＬの電位も変化する。オフセットキャンセルによるノードＮ２の電位の変化により、ノードＮ２とトランジスタＴＰ４及びＴＮ４を介して接続されている選択ビット線ＢＬの電位も変化する。選択ビット線ＢＬの電位及び選択相補ビット線￣ＢＬの電位の一方は、電位Ｖｄｄｓａ／２から、或る正の大きさΔＶ１だけ下降し、他方は電位Ｖｄｄｓａ／２から或る正の大きさのΔＶ２だけ下降する。ΔＶ１とΔＶ２の差は、トランジスタＴＰ１とトランジスタＴＰ２間のオン抵抗の差と、トランジスタＴＮ１とトランジスタＴＮ２間のオン抵抗の差（オフセット）によって生じる。
上記のように、ΔＶ１とΔＶ２の差は、トランジスタＴＰ１とトランジスタＴＰ２間のオン抵抗の差と、トランジスタＴＮ１とトランジスタＴＮ２間のオン抵抗の差（オフセット）に基づく。このため、後のチャージシェアの開始の時点で、ノードＮ１は、トランジスタＴＰ１のオン抵抗とトランジスタＴＮ１のオン抵抗とに基づく電位を有し、ノードＮ２は、トランジスタＴＰ２のオン抵抗とトランジスタＴＮ２のオン抵抗とに基づく電位を有する。そして、そのような電位を有するノードＮ１及びＮ２によって、選択相補ビット線￣ＢＬ及び選択ビット線ＢＬがそれぞれ充電される。このような電位に充電された選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの電位に基づいてセンスが行われる。トランジスタＴＰ１及びＴＰ２のオン抵抗の差並びにトランジスタＴＮ１及びＴＮ２のオン抵抗の差に基づくノードＮ１の電位とノードＮ２の電位との差は、選択ビット線ＢＬの電位と選択相補ビット線￣ＢＬの電位との偏りに繋がる。これに対して、オフセットキャンセルにより、トランジスタＴＰ１及びＴＰ２のオン抵抗の差並びにトランジスタＴＮ１及びＴＮ２のオン抵抗の差に基づく電位がノードＮ１及びノードＮ２を介して、センスの前にそれぞれ選択相補ビット線￣ＢＬと選択ビット線ＢＬに充電される。このため、センスの時に、トランジスタＴＰ１及びＴＰ２のオン抵抗の差並びにトランジスタＴＮ１及びＴＮ２のオン抵抗の差が等価的にキャンセル（補償）されることが可能である。
時刻ｔ３から時刻ｔ４は、チャージシェア及びプリセンスの期間である。時刻ｔ３において、信号ＯＣ＿ｐ及びＯＣ＿ｎがネゲートされ、すなわち、信号ＯＣ＿ｐの電位が電源電位Ｖｄｄｏｃとされるとともに信号ＯＣ＿ｎの電位が接地電位Ｖｓｓとされる。これにより、図６に示されるように、トランジスタＴＰ３、ＴＰ４、ＴＮ３、及びＴＮ４はオフされる。この結果、ノードＮ１と選択相補ビット線￣ＢＬとの接続、及びノードＮ２と選択ビット線ＢＬとの接続は解除される。よって、ノードＮ１と選択相補ビット線￣ＢＬは独立した電位を有するようになる。また、ノードＮ２と選択ビット線ＢＬは独立した電位を有するようになる。
図４に示されるように、時刻ｔ３において、選択ワード線ＷＬがアサートされる。これにより、チャージシェアが開始する。チャージシェアにより、選択ビット線ＢＬに蓄積されている電荷と、選択メモリセルＭＣのストレージノードＳＮに蓄積されている電荷が共有される。この結果、選択ビット線ＢＬの電位は、選択メモリセルＭＣに記憶されているデータに基づいて、上昇又は下降する。選択ビット線ＢＬ（及びストレージノードＳＮ）の電位は、選択ビット線ＢＬの電位とストレージノードＳＮの電位とが等しくなったときの大きさを有する状態になる。
“０”データ記憶ケースでは、選択ビット線ＢＬの電位はストレージノードＳＮの電位に向かって下降するとともにストレージノードＳＮの電位が選択ビット線ＢＬの電位に向かって上昇する。選択ビット線ＢＬ及びストレージノードＳＮは、下降している選択ビット線ＢＬの電位と上昇しているストレージノードＳＮの電位が等しくなったときの大きさの電位ＶＢ０を有する状態になる。選択相補ビット線￣ＢＬの電位は維持される。
一方、“１”データ記憶ケースでは、ストレージノードＳＮの電位が選択ビット線ＢＬの電位に向かって下降するとともに選択ビット線ＢＬの電位がストレージノードＳＮの電位に向かって上昇する。選択ビット線ＢＬ及びストレージノードＳＮは、上昇している選択ビット線ＢＬの電位と下降しているストレージノードＳＮの電位が等しくなったときの大きさの電位ＶＢ１を有する状態になる。選択相補ビット線￣ＢＬの電位は維持される。
上記のように、ノードＮ１の電位は、選択相補ビット線￣ＢＬの電位から独立して変化する状態にあり、ノードＮ２の電位は、選択ビット線ＢＬの電位からは独立して変化する状態にある。ノードＮ１及びノードＮ２の電位は、以下のように、変化する。
ノードＮ１の電位は、時刻ｔ３の直前の時点で、オフセットキャンセルによって電源電位Ｖｄｄｓａと接地電位のＶｓｓの差がトランジスタＴＰ１のオン抵抗とトランジスタＴＮ１のオン抵抗で分圧された大きさを有する。そして、ノードＮ１の電位に基づく容量が選択相補ビット線￣ＢＬに蓄えられているとともに、選択相補ビット線￣ＢＬの電位はチャージシェアによって影響されない。よって、ノードＮ１は、時刻ｔ３からも、時刻ｔ３の直前、すなわちオフセットキャンセルによって形成された状態に基づく電位を維持する。
ノードＮ２の電位は、時刻ｔ３の直前の時点で、オフセットキャンセルによって電源電位Ｖｄｄｓａと接地電位のＶｓｓの差がトランジスタＴＰ２のオン抵抗とトランジスタＴＮ２のオン抵抗で分圧された大きさを有する。そして、選択ビット線ＢＬの電位は、チャージシェアによる電位の影響によって変化する。選択ビット線ＢＬの電位の変化は、トランジスタＴＰ２及びＴＮ２の状態、ひいては、トランジスタＴＰ２及びＴＮ２を流れる電流を変化させる。このため、ノードＮ２の電位は、時刻ｔ３から変化する。
“０”データ記憶ケースでは、ノードＮ２の電位は、時刻ｔ３から上昇し、選択ビット線ＢＬの電位に基づいて電源電位Ｖｄｄｓａより若干低い電位になる。
“１”データ記憶ケースでは、ノードＮ２の電位は、時刻ｔ３から下降し、選択ビット線ＢＬの電位に基づいて接地電位Ｖｓｓより若干高い電位になる。
時刻ｔ２について上に記述されるように、時刻ｔ３では、インバータ回路ＩＶ１とインバータ回路ＩＶ２は、クロスカップルされていない。よって、ノードＮ１の電位は、インバータ回路ＩＶ２の動作、ひいてはノードＮ２の電位に影響しない。また、ノードＮ２の電位は、インバータ回路ＩＶ１の動作、ひいてはノードＮ１の電位に影響しない。
時刻ｔ４以降は、センス及びリストアの期間である。時刻ｔ４において、信号ＩＳＯ＿ｐがアサートされる。これにより、トランジスタＴＰ５及びＴＰ６はオンする。また、信号ＩＳＯ＿ｎがアサートされる。これにより、トランジスタＴＮ５及びＴＮ６はオンする。
トランジスタＴＰ５、ＴＰ６、ＴＮ５、及びＴＮ６がオンすることにより、図７に示されるように、ノードＮ１はトランジスタＴＰ２及びＴＮ２のゲートに接続されるとともにノードＮ２はトランジスタＴＰ１及びＴＮ１のゲートに接続される。すなわち、インバータ回路ＩＶ１とインバータ回路ＩＶ２は、クロスカップルされる。これにより、図４に示されるように、センスアンプ回路ＳＡＣは、ノードＮ１の電位及びノードＮ２の電位の一方を電源電位Ｖｄｄｓａに、他方を接地電位Ｖｓｓに増幅する。
ノードＮ１の電位は、トランジスタＴＰ５及びＴＮ５を介して選択ビット線ＢＬに転送される。ノードＮ２の電位は、トランジスタＴＰ６及びＴＮ６を介して選択相補ビット線￣ＢＬに転送される。よって、選択ビット線ＢＬの電位及び選択相補ビット線￣ＢＬの電位が上昇又は下降する。“０”データ記憶ケースでは、選択ビット線ＢＬの電位が接地電位Ｖｓｓまで下げられるとともに、選択相補ビット線￣ＢＬの電位が電源電位Ｖｄｄｓａまで上げられる。一方、“１”データ記憶ケースでは、選択ビット線ＢＬの電位が電源電位Ｖｄｄｓａまで上げられるとともに、選択相補ビット線￣ＢＬの電位が接地電位Ｖｓｓまで下げられる。
１．２．１．データ量が少ないケースでの動作
図８は、第１実施形態の記憶装置のいくつかの要素のデータ読出しの間の電位を時間に沿って示す。図８は、或るワーストケースについて示す。ワーストケースは、“０”データ記憶ケースで信号量が少なく、かつ、トランジスタＴＮ２の閾値電圧が意図せずに許容範囲を超えて低いケースに相当する。トランジスタＴＮ２の閾値電圧が低いことは、例えば、記憶装置１の製造プロセスの不可避的なばらつきにより起こり得る。
“０”データ記憶ケースで信号量が少ないことは、選択メモリセルＭＣのストレージノードＳＮの電位が、リーク電流によって意図せずに許容可能な範囲を超えて高いことに相当する。
図８に示されるように、ストレージノードＳＮは、理想的には接地電位Ｖｓｓを有するのに対し、接地電位Ｖｓｓより高い或る大きさの電位Ｖｓｎを有している。時刻３について上に記述されるように、時刻ｔ３からのチャージシェアによって、選択ビット線ＢＬの電位は、ストレージノードＳＮの電位と選択ビット線ＢＬの電位が等しくなったときの大きさを有する状態になる。
以下、“０”データ記憶ケースにおいて、ストレージノードＳＮが許容範囲内の大きさの電位（例えば、接地電位Ｖｓｓに近い電位）を有するとともに、トランジスタＴＮ２が許容範囲内の大きさの閾値電圧を有しているケースは、正常ケースと称される場合がある。図４は、正常ケースに相当する。図８の例では、チャージシェアの開始の時にストレージノードＳＮの電位が高い。このため、チャージシェアの結果、選択ビット線ＢＬの電位ＶＢ０Ａは高く、正常ケースでの電位、例えば図４での電位ＶＢ０より高い。
選択ビット線ＢＬの電位が高く、トランジスタＴＮ２の閾値電圧が低いため、トランジスタＴＮ２は、正常ケースよりも強くオンする。このため、ノードＮ２の電位は、正常ケースでの電位より低い。このとき、インバータ回路ＩＶ１とインバータ回路ＩＶ２がクロスカップルされていると、すなわち、ノードＮ２がトランジスタＴＰ１のゲート及びトランジスタＴＮ１のゲートに接続されていると、正常ケースでの電位より低いノードＮ２の電位によって、トランジスタＴＰ１が正常ケースよりも強くオンし得る。この結果、ノードＮ１の電位が正常ケースでの電位より高くなり得、センスアンプ回路ＳＡＣの増幅機能によって、ノードＮ１の電位がノードＮ２の電位より高くなる可能性がある。
しかしながら、第１実施形態では、チャージシェアの間、インバータ回路ＩＶ１とインバータ回路ＩＶ２はクロスカップルされていない。このため、ノードＮ２の電位によってトランジスタＴＰ１のオンの程度は影響されない。よって、たとえノードＮ２の電位が正常ケースでの電位より低くても、ノードＮ２の電位によってトランジスタＴＰ１が強くオンしてノードＮ１の電位がトランジスタＴＰ１によって増幅されること、及び増幅によってノードＮ１の電位がノードＮ２の電位より高くなることは回避される。よって、ワーストケースにおいても、正常ケースと同じく、時刻ｔ３から、ノードＮ２の電位がノードＮ１の電位より高くなる。
１．３．利点（効果）
第１実施形態によれば、誤動作を抑制された記憶装置が提供されることが可能である。
比較のために、参考用の記憶装置１００が記述される。記憶装置１００は、センスアンプ回路２００を含む。図９は、参考用のセンスアンプ回路２００の構成要素及び構成要素の接続を示す。
センスアンプ回路２００は、第１実施形態のセンスアンプ回路ＳＡＣからトランジスタＴＰ３、ＴＰ４、ＴＰ５、及びＴＰ６が除かれた構成を有する。トランジスタＴＰ１のゲートはノードＮ２に接続されており、トランジスタＴＰ２のゲートはノードＮ１に接続されている。このため、トランジスタＴＰ１及びＴＰ２によって、ノードＮ１及びＮ２の電位は、常時、増幅され得る状態にある。
図１０は、参考用の記憶装置１００のいくつかの要素のデータ読出しの間の電位を時間に沿って示す。図１０は、“０”データ記憶ケースの正常ケース及びワーストケースを示す。図１０に示されるように、第１実施形態の図４と異なり、時刻ｔ３でのチャージシェアの開始の際、ノードＳＡＰの電位が電位Ｖｄｄｓａ／２とされるとともに、ノードＳＡＮの電位が電位Ｖｄｄｓａ／２とされる。
時刻ｔ３と時刻ｔ４の間の時刻ｔ１１で、ノードＳＡＰの電位が電源電位Ｖｄｄｓａとされるとともに、ノードＳＡＮの電位が接地電位Ｖｓｓとされることにより、プリセンスが開始する。開始の時、選択ビット線ＢＬの電位は、ノードＮ１の電位より高い。
正常ケースでは、ストレージノードＳＮの電位は十分に低い。このため、プリセンスの開始の時の選択ビット線ＢＬの電位は十分に低く、よって、トランジスタＴＮ２はオンしない。一方、選択相補ビット線￣ＢＬの電位は高いため、トランジスタＴＮ１がオンする。よって、ノードＮ１の電位は、接地電位Ｖｓｓに向かって急速に下降し、選択ビット線ＢＬの電位より低くなる。センスアンプ回路２００では、トランジスタＴＰ１のゲートはノードＮ２に接続されており、トランジスタＴＰ２のゲートはノードＮ１に接続されている。このため、ノードＮ１の電位の下降によって、トランジスタＴＰ２がオンする。よって、ノードＮ２の電位が、電源電位Ｖｄｄｓａに向かって急速に上昇する。このため、センスの開始の時点でノードＮ２の電位はノードＮ１の電位より高く、よって、センスによってノードＮ１と接続される選択ビット線ＢＬの電位が、センスによって接地電位Ｖｓｓになる。こうして、選択メモリセルＭＣに記憶されていた“０”データが、正しく決定される。
一方、ワーストケースでも、正常ケースと同じく、選択相補ビット線￣ＢＬの電位が高いため、トランジスタＴＮ１がオンし、ノードＮ１の電位は、接地電位Ｖｓｓに向かって下降する。そして、ノードＮ１の電位の下降によって、トランジスタＴＰ２がオンする。このため、ノードＮ２の電位は、トランジスタＴＰ２を介して、電源電位Ｖｄｄｓａに向かって上げられる。しかしながら、ワーストケースでは、ストレージノードＳＮの電位が高い。このため、プリセンスの開始の時の選択ビット線ＢＬの電位は高く、よって、意図せずに低い閾値電圧を有するトランジスタＴＮ２をオンさせ得る。このため、ノードＮ２の電位は、トランジスタＴＮ２を介して、接地電位Ｖｓｓに向かって下げられる。一般に、ｎ型のＭＯＳＦＥＴの電流駆動能力は、ｐ型のＭＯＳＦＥＴの電流駆動能力より高い。このため、トランジスタＴＰ２によるノードＮ２の電位を上げる力が、トランジスタＴＮ２によるノードＮ２の電位を下げる力に負ける。この結果、ノードＮ２の電位が接地電位Ｖｓｓに向かって下降する。一方、トランジスタＴＰ１のゲートはノードＮ２と接続されており、ノードＮ２の電位の下降によりトランジスタＴＰ１の電流駆動能力が高くなるため、ノードＮ１の電位は、センスアンプ回路２００の作用によって、電源電位Ｖｄｄｓａに向かって上昇する。このため、センスの開始の時点でノードＮ１の電位がノードＮ２の電位より高く、よって、センスによってノードＮ１と接続される選択ビット線ＢＬの電位が、センスによって電源電位Ｖｄｄｓａになる。すなわち、選択メモリセルＭＣに記憶されていた“０”データが、“１”データであると誤って決定される。
第１実施形態によれば、センスアンプ回路ＳＡＣのインバータ回路ＩＶ１のｐ型トランジスタＴＰ１のゲートはトランジスタＴＰ６を介してノードＮ２（インバータ回路ＩＶ２の出力）に接続され、インバータ回路ＩＶ２のｐ型トランジスタＴＰ２のゲートはトランジスタＴＰ５を介してノードＮ１（インバータ回路ＩＶ１の出力）に接続されている。このため、トランジスタＴＰ１のゲートとノードＮ２は選択的に接続及び切断されることが可能であり、トランジスタＴＰ２のゲートはノードＮ１に選択的に接続及び切断されることが可能である。よって、チャージシェアによって選択ビット線ＢＬの電位に基づく電位をノードＮ２に生成する間、トランジスタＴＰ６のオフによってノードＮ２とトランジスタＴＰ１のゲートとが切断されることが可能である。これにより、チャージシェアの間に、トランジスタＴＰ１がノードＮ１の電位を上昇させることが回避されることが可能である。このことは、選択メモリセルＭＣのストレージノードＳＮの電位が意図せずに高いことに起因して意図せずに高くなっている選択ビット線ＢＬの電位がノードＮ２の電位を意図されない方向に向かって変動させることを回避し、ノードＮ２の電位を意図される方向に向かって変動させることを可能にする。よって、選択メモリセルＭＣのストレージノードＳＮの電位が意図せずに高くなっている場合であっても、選択メモリセルＭＣから正しくデータが読出されることが可能である。
第１実施形態によれば、センスアンプ回路ＳＡＣのインバータ回路ＩＶ１のｐ型トランジスタＴＰ１のゲートはトランジスタＴＰ３を介してノードＮ１（トランジスタＴＰ１のドレイン）に接続され、インバータ回路ＩＶ２のｐ型トランジスタＴＰ２のゲートはトランジスタＴＰ４を介してノードＮ２（トランジスタＴＰ２のドレイン）に接続されている。このため、トランジスタＴＰ３をオンすることによりトランジスタＴＰ１のゲートとドレインが接続されることが可能であり、トランジスタＴＰ４をオンすることによりトランジスタＴＰ２のゲートとドレインが接続されることが可能である。トランジスタＴＰ３をオンすることによってノードＮ１にトランジスタＴＰ１のオン抵抗に基づく電位を生じさせることが可能であり、トランジスタＴＰ４をオンすることによってノードＮ２にトランジスタＴＰ２のオン抵抗に基づく電位を生じさせることが可能である。
こうしてノードＮ１及びＮ２に生じた電位が、トランジスタＴＰ３、ＴＰ４、ＴＮ３、及びＴＮ４を介して、それぞれ選択相補ビット線￣ＢＬ及び選択ビット線ＢＬに転送される。よって、選択ビット線ＢＬはトランジスタＴＰ２及びＴＮ２のオン抵抗に基づく電位を有し、選択相補ビット線￣ＢＬはトランジスタＴＰ１及びＴＮ１のオン抵抗に基づく電位を有する。この状態からチャージシェアが開始されることにより、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの電位は、トランジスタＴＰ１、ＴＰ２、ＴＮ１、及びＴＮ２のオン抵抗が反映された大きさを有する。よって、トランジスタＴＮ１、ＴＮ２、ＴＰ１、及びＴＰ２のオン抵抗のばらつきによるセンスアンプ回路ＳＡＣのセンスへの影響が抑制されることが可能である。このことは、センスアンプ回路ＳＡＣが大きいマージン、少なくともセンスアンプ回路２００のマージンより大きいマージンを有することを可能にする。
第１実施形態によれば、センスアンプ回路ＳＡＣは、センスアンプ回路２００よりも多くのトランジスタを含むため、センスアンプ回路２００よりも大きい面積を有する。しかしながら、センスアンプ回路ＳＡＣが大きいマージンを有するため、センスアンプ回路ＳＡＣに接続されるビット線ＢＬの容量が、センスアンプ回路２００に接続されるビット線ＢＬの容量より高くても、正しくデータを読み出せる。このため、センスアンプ回路ＳＡＣに、センスアンプ回路２００よりも多くのメモリセルＭＣが接続されることが可能である。このことは、或るｎ個のメモリセルＭＣに接続されることが必要なセンスアンプ回路ＳＡＣの数が、ｎ個のメモリセルＭＣに接続されることが必要なセンスアンプ回路２００の数より少なくて済むことを意味する。よって、第１実施形態の記憶装置１と参考用の記憶装置１００が同じサイズのチップである場合に、第１実施形態の記憶装置１において、参考用の記憶装置１００よりも多くのメモリセルＭＣが配置されることが可能である。このため、たとえ、センスアンプ回路ＳＡＣがセンスアンプ回路２００の面積よりも大きい面積を有するとしても、記憶装置１が、記憶装置１００の記憶容量（メモリセルＭＣの数）と同じか、より大きい記憶容量を有することが可能である。図１１は、このことを模式的に示し、上側において記憶装置１００について示し、下側において記憶装置１について示す。
図１１の上側の左側に示されるように、メモリセルのサブアレイ（メモリセルサブアレイ）ＭＣＳＡ１は、ｘ軸に沿って並ぶ。各メモリセルサブアレイＭＣＳＡ１は、ｘ軸に沿って幅ＷＭ１を有し、或る数Ｎｍ１のメモリセルＭＣを含む。隣り合うメモリセルサブアレイＭＣＳＡ１の間に、センスアンプ回路２００の組（センスアンプ回路セット）ＳＡＣＳ１が設けられている。センスアンプ回路セットＳＡＣＳ１は、ｘ軸に沿って、幅ＷＳ１を有する。
図１１の下側の左側に示されるように、メモリセルサブアレイＭＣＳＡ２は、ｘ軸に沿って並ぶ。各メモリセルサブアレイＭＣＳＡ２は、ｘ軸に沿って幅ＷＭ２を有し、或る数Ｎｍ２のメモリセルＭＣを含む。隣り合うメモリセルサブアレイＭＣＳＡ２の間に、センスアンプ回路ＳＡＣの組（センスアンプ回路セット）ＳＡＣＳ２が設けられている。センスアンプ回路セットＳＡＣＳ２は、ｘ軸に沿って、幅ＷＳ２を有する。幅ＷＳ２は、幅ＷＳ１より大きい。一方、１つのセンスアンプ回路ＳＡＣに接続されることが可能なメモリセルＭＣの数が、１つのセンスアンプ回路２００に接続されることが可能なメモリセルＭＣの数より多い。このため、幅ＷＭ２は、幅ＷＭ１より大きい。
記憶装置１００については、３つのメモリセルサブアレイＭＣＳＡ１の幅ＷＭ１と３つのセンスアンプ回路セットＳＡＣＳ１の幅ＷＳ１の合計は、幅ＷＡ１である。記憶装置１については、２つのメモリセルサブアレイＭＣＳＡ２の幅ＷＭ２と２つのセンスアンプ回路セットＳＡＣＳ２の幅ＷＳ２の合計は、幅ＷＡ２である。幅ＷＡ２は、幅ＷＡ１より狭い。そして、右側に示されるように、幅ＷＡ１に含まれるメモリセルＭＣの数（＝Ｎｍ１×３）と幅ＷＡ２に含まれるメモリセルＭＣの数（＝Ｎｍ２×２）は同じである。よって、第１実施形態では、より狭い幅の領域に、参考用の例と同じ数のメモリセルＭＣが配置されることが可能である。
１．４．変形例
第１実施形態の一形態として、トランジスタＴＰ５、ＴＰ６、ＴＮ５、及びＴＮ６が設けられる形態が記述された。しかしながら、トランジスタＴＰ５及びＴＰ６の組、及びトランジスタＴＮ５及びＴＮ６の組の一方のみが設けられていてもよい。例えば、トランジスタＴＰ５及びＴＰ６が設けられない。トランジスタＴＰ１のゲート及びトランジスタＴＮ１のゲートはトランジスタＴＮ６を介してノードＮ２に接続され、トランジスタＴＰ２のゲート及びトランジスタＴＮ２のゲートはトランジスタＴＮ５を介してノードＮ１に接続される。この場合、ｎ型のトランジスタＴＮ５がノードＮ１とビット線ＢＬの間で電位を転送できるとともにｎ型のトランジスタＴＮ６がノードＮ２と相補ビット線￣ＢＬとの間で電位を転送できる必要がある。そのために、アサートの信号ＩＳＯ＿ｎは、転送されるノードＮ１及びビット線ＢＬの電位よりもトランジスタＴＮ５の閾値電圧の大きさ以上高く、転送されるノードＮ２及び相補ビット線￣ＢＬの電位よりもトランジスタＴＮ６の閾値電圧の大きさ以上高い電位を有する。
同様に、トランジスタＴＰ３、ＴＰ４、ＴＮ３、及びＴＮ４が設けられることに代えて、トランジスタＴＰ３及びＴＰ４の組、及びトランジスタＴＮ３及びＴＮ３の組の一方のみが設けられていてもよい。例えば、トランジスタＴＰ３及びＴＰ４が設けられない。この場合、ｎ型のトランジスタＴＮ３がノードＮ１と相補ビット線￣ＢＬとの間で電位を転送できるとともにｎ型のトランジスタＴＮ４がノードＮ２とビット線ＢＬとの間で電位を転送できる必要がある。そのために、アサートの信号ＯＣ＿ｎは、転送されるノードＮ１及び相補ビット線￣ＢＬの電位よりもトランジスタＴＮ３の閾値電圧の大きさ以上高く、かつ転送されるノードＮ２及びビット線ＢＬの電位よりもトランジスタＴＮ４の閾値電圧の大きさ以上高い電位を有する。
記憶装置１は、いわゆる３次元の構造を有していてもよい。すなわち、メモリセルアレイ１１以外の回路、少なくともセンスアンプ１９が、メモリセルアレイ１１のｚ軸に沿って下方に位置する。図１２は、そのような例を示し、第１実施形態の変形例の記憶装置の構造を模式的に示す。図１２は、互いに直交するｘ軸、ｙ軸、ｚ軸からなる空間を示す。
図１２に示されるように、半導体の基板２１の上面に、センスアンプ１９が設けられている。基板２１の上面は、ｘｙ面に沿って広がる。
センスアンプ１９上に複数の導電体２２が設けられている。導電体２２は、ｚ軸に沿って延び、ｘ軸に沿って並ぶ。各導電体２２は、１つのビット線ＢＬの一部として機能する。ビット線ＢＬのうちの導電体２２によって実現される部分は、グローバルビット線ＧＢＬと称される場合がある。
各導電体２２は、上面において、１つの導電体２３と接続されている。導電体２３は、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。各導電体２３は、１つのビット線ＢＬの一部として機能する。ビット線ＢＬのうちの導電体２３によって実現される部分は、グローバルビット線ＧＢＬと称される場合がある。
メモリセルアレイ１１は、導電体２３のｚ軸に沿った上方に位置する。メモリセルアレイ１１は、メモリセルＭＣの複数の組（複数のメモリセルセット）ＭＣＳを含む。各メモリセルセットＭＣＳは、ｘ軸に沿って並ぶ複数のメモリセルＭＣを含む。各メモリセルセットＭＣＳの複数のメモリセルＭＣは１つの導電体３１と接続されている。各導電体３１は、ワード線ＷＬの一部として機能する。各導電体３１は、ｘ軸に沿って延びる。いくつか（図では３つのケースを例示）のメモリセルセットＭＣＳは、ｚ軸に沿って並ぶ。さらに、ｚ軸に沿って並ぶ複数のメモリセルセットＭＣＳの複数の組が、ｙ軸に沿って並ぶ。ｚ軸に沿って並ぶ複数のメモリセルセットＭＣＳのそれぞれの複数のメモリセルＭＣが、ｙ軸に沿って並ぶ。よって、メモリセルＭＣは、ｘ軸、ｙ軸、及びｚ軸に沿って配列されている。
各メモリセルＭＣＳの複数のメモリセルＭＣは、１つの導電体３２と接続されている。導電体３２は、ｘ軸及びｚ軸に沿って延びる。導電体３２は、プレート線の一部として機能する。
各メモリセルＭＣは、１つの導電体３５と接続されている。各導電体３５はｚ軸に沿って延びる。各メモリセルセットＭＣＳの複数のメモリセルＭＣとそれぞれ接続された複数の導電体３５はｘ軸に沿って並ぶ。ｚ軸に沿って並ぶ複数のメモリセルＭＣは、１つの導電体３５に接続されている。各導電体３５は、ビット線ＢＬの一部として機能する。
各導電体３１は、一端において、１つのスイッチＳＷ１の一端と接続されている。スイッチＳＷ１は、例えば、ｎ型のＭＯＳＦＥＴであり、図１２は、この例に基づく。ｚ軸に沿って並ぶ複数のメモリセルセットＭＣＳとそれぞれ接続された複数のスイッチＳＷ１は、ｚ軸に沿って並ぶ。
各導電体３１は、他端において、１つのスイッチＳＷ２の一端と接続されている。スイッチＳＷ２は、例えば、ｎ型のＭＯＳＦＥＴであり、図１２は、この例に基づく。ｚ軸に沿って並ぶ複数のメモリセルセットＭＣＳとそれぞれ接続された複数のスイッチＳＷ２は、ｚ軸に沿って並ぶ。
各導電体３５は、１つのスイッチＳＷ３の一端と接続されている。スイッチＳＷ３は、例えば、ｎ型のＭＯＳＦＥＴであり、図１２及び以下の記述は、この例に基づく。ｘ軸に沿って並ぶ複数の導電体３５とそれぞれ接続された複数のスイッチＳＷ３は、ｘ軸に沿って並ぶ。スイッチＳＷ３は、メモリセルアレイＭＡと導電体２３の間に位置する。ｘ軸に沿って並ぶ複数のスイッチＳＷ３は、それぞれの制御端子（又はゲート）において１つの導電体４２と接続されている。
各導電体４２は、一端において、１つのスイッチＳＷ４の一端と接続されている。スイッチＳＷ４は、例えば、ｎ型のＭＯＳＦＥＴであり、図１２は、この例に基づく。各スイッチＳＷ４は、ｚ軸に沿って並ぶ複数のスイッチＳＷ１のｚ軸に沿った下方に位置し、すなわち、複数のスイッチＳＷ１及び１つのスイッチＳＷ４がｚ軸に沿って並ぶ。ｚ軸に沿って並ぶ複数のスイッチＳＷ１及び１つのスイッチＳＷ４のそれぞれの他端は、１つの導電体４５と接続されている。各導電体４５は、ｚ軸に沿って延びる。
各導電体４２は、他端において、１つのスイッチＳＷ５の一端と接続されている。スイッチＳＷ５は、例えば、ｎ型のＭＯＳＦＥＴであり、図１２は、この例に基づく。各スイッチＳＷ５は、ｚ軸に沿って並ぶ複数のスイッチＳＷ２のｚ軸に沿った下方に位置し、すなわち、複数のスイッチＳＷ２及び１つのスイッチＳＷ５がｚ軸に沿って並ぶ。ｚ軸に沿って並ぶ複数のスイッチＳＷ２及び１つのスイッチＳＷ５のそれぞれの他端は、１つの導電体４６と接続されている。各導電体４６は、ｚ軸に沿って延びる。
各スイッチＳＷ３は、他端において、１つの導電体５１と接続されている。各導電体５１は、ｚ軸に沿って延びる。各導電体５１は、１つのビット線ＢＬの一部として機能する。各導電体５１は、下面において、１つの導電体２３の上面と接続されている。よって、１つの導電体２２及び１つの導電体２３によって一部が構成される各グローバルビット線ＧＢＬは、導電体５１によって一部が構成される複数のビット線ＢＬと接続されている。

図１２の構造であれば、第１実施形態のセンスアンプ回路ＳＡＣの面積が、少なくとも参考用のセンスアンプ回路２００より大きいとしても、記憶装置１の面積を参考用の記憶装置１００の面積よりも大きくすることなく、センスアンプ回路ＳＡＣが配置されることが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…記憶装置、２…メモリコントローラ、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…電圧生成回路、１５…ロウ選択回路、１６…カラム選択回路、１７…書込み回路、１８…読出し回路、１９…センスアンプ、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＳＡＣ…センスアンプ回路、ＩＶ１…インバータ回路、ＩＶ２…インバータ回路、￣ＢＬ…相補ビット線、ＴＰ１～ＴＰ６、ＴＮ１～ＴＮ６、ＴＮ１１、ＴＮ１２…トランジスタ

Claims (19)

  1. キャパシタと、
    第１端において前記キャパシタと接続された第１トランジスタと、
    第１ノードと第２ノードとの間に接続され、第３ノードにおいて直列に接続されたｐ型の第２トランジスタとｎ型の第３トランジスタとを含んだ第１インバータ回路と、
    前記第１ノードと前記第２ノードとの間に接続され、第４ノードにおいて直列に接続されたｐ型の第４トランジスタとｎ型の第５トランジスタとを含んだ第２インバータ回路と、
    前記第４トランジスタのゲート及び前記第５トランジスタのゲートと前記第３ノードとの間に接続された第６トランジスタと、
    前記第２トランジスタのゲート及び前記第３トランジスタのゲートと前記第４ノードとの間に接続された第７トランジスタと、
    前記第２トランジスタの前記ゲートと前記第３ノードとの間に接続された第８トランジスタと、
    前記第４トランジスタの前記ゲートと前記第４ノードとの間に接続された第９トランジスタと、
    を備える記憶装置。
  2. 前記第３トランジスタの前記ゲートと前記第３ノードとの間に接続された第１０トランジスタと、
    前記第５トランジスタの前記ゲートと前記第４ノードとの間に接続された第１１トランジスタと、
    をさらに備える、請求項１に記載の記憶装置。
  3. 前記第４トランジスタの前記ゲート及び前記第５トランジスタの前記ゲートと前記第３ノードとの間に接続された、ｎ型の第１２トランジスタと、
    前記第２トランジスタの前記ゲート及び前記第３トランジスタの前記ゲートと前記第４ノードとの間に接続された、ｎ型の第１３トランジスタと、
    をさらに備え、
    前記第６トランジスタ及び前記第７トランジスタはｐ型である、
    請求項２に記載の記憶装置。
  4. 前記第８トランジスタ及び前記第９トランジスタはｐ型であり、
    前記第１０トランジスタ及び前記第１１トランジスタはｎ型である、
    請求項３に記載の記憶装置。
  5. 前記第６トランジスタのゲート及び前記第７トランジスタのゲートは第１信号を受け取り、
    前記第８トランジスタのゲート及び前記第９トランジスタのゲートは第２信号を受け取り、
    前記第１信号は、第１期間に亘ってネゲートされており、
    前記第２信号は、前記第１期間に亘ってアサートされている、
    請求項１に記載の記憶装置。
  6. 前記第１期間に亘って、前記第１ノードに第１電圧が印加されており、前記第２ノードに第２電圧が印加されており、
    前記第２電圧は前記第１電圧より低い、
    請求項５に記載の記憶装置。
  7. 前記第１トランジスタのゲートは、第３信号を受け取り、
    前記第３信号は、前記第１期間の後の第２期間の間、アサートされている、
    請求項６に記載の記憶装置。
  8. 前記第２期間の間、前記第２信号はネゲートされている、
    請求項７に記載の記憶装置。
  9. 前記第２期間の間、前記第１信号はネゲートされている、
    請求項８に記載の記憶装置。
  10. 前記第２期間の後の第３期間の間、前記第２信号はネゲートされており、
    前記第３期間の間、前記第１信号はアサートされている、
    請求項９に記載の記憶装置。
  11. 前記第４トランジスタの前記ゲート及び前記第５トランジスタの前記ゲートは第１ビット線と接続されており、
    前記第２トランジスタの前記ゲート及び前記第３トランジスタの前記ゲートは第２ビット線と接続されており、
    前記第１期間に先立つ第４期間の間、前記第１ノードに前記第１電圧が印加されており、前記第２ノードに前記第２電圧が印加されている、
    請求項１０に記載の記憶装置。
  12. 前記第４期間と前記第１期間の間の第５期間に、前記第１ビット線と前記第２ビット線が接続されており、前記第１ノードに前記第１電圧より低い第３電圧が印加されており、前記第２ノードに前記第２電圧より高い第４電圧が印加されている、
    請求項１１に記載の記憶装置。
  13. 前記第３トランジスタの前記ゲートと前記第３ノードとの間に接続された第１０トランジスタと、
    前記第５トランジスタの前記ゲートと前記第４ノードとの間に接続された第１１トランジスタと、
    をさらに備える、請求項９に記載の記憶装置。
  14. 前記第４トランジスタの前記ゲート及び前記第５トランジスタの前記ゲートと前記第３ノードとの間に接続された、ｎ型の第１２トランジスタと、
    前記第２トランジスタの前記ゲート及び前記第３トランジスタの前記ゲートと前記第４ノードとの間に接続された、ｎ型の第１３トランジスタと、
    をさらに備え、
    前記第６トランジスタ及び前記第７トランジスタはｐ型である、
    請求項１３に記載の記憶装置。
  15. 前記第８トランジスタ及び前記第９トランジスタはｐ型であり、
    前記第１０トランジスタ及び前記第１１トランジスタはｎ型である、
    請求項１４に記載の記憶装置。
  16. 前記第１２トランジスタのゲート及び前記第１３トランジスタのゲートは第４信号を受け取り、
    前記第１０トランジスタのゲート及び前記第１１トランジスタのゲートは第５信号を受け取り、
    前記第４信号は、前記第１期間に亘ってネゲートされており、
    前記第５信号は、前記第１期間に亘ってアサートされている、
    請求項１５に記載の記憶装置。
  17. 前記第２期間の間、前記第５信号はネゲートされている、
    請求項１６に記載の記憶装置。
  18. 前記第２期間の間、前記第４信号はネゲートされている、
    請求項１７に記載の記憶装置。
  19. 前記第２期間の後の第３期間の間、前記第５信号はネゲートされており、
    前記第３期間の間、前記第４信号はアサートされている、
    請求項１８に記載の記憶装置。
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