TW201921353A - 感測放大器、半導體裝置、其操作方法及電子裝置 - Google Patents

感測放大器、半導體裝置、其操作方法及電子裝置

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Abstract

提供一種不容易受到電晶體的特性不均勻的影響的感測放大器、半導體裝置及其工作方法。感測放大器所包括的放大器電路包括第一電路及第二電路。第一電路及第二電路分別包括反相器、第一電晶體、第二電晶體及電容器。電容器的第一端子與第一位元線連接，第二端子與反相器的輸入端子連接。第一電晶體被用作使反相器的輸入端子與輸出端子成為導通或非導通的開關，第二電晶體被用作使反相器的輸出端子與第二位元線成為導通或非導通的開關。在第一電路和第二電路中，第一位元線與第二位元線反向連接。第一電路及第二電路透過反相器的輸入端子與輸出端子之間變為導通狀態時得到的電位被初始化。

Description

感測放大器、半導體裝置、其操作方法及電子裝置
本發明的一個實施方式係關於一種感測放大器或半導體裝置。尤其是，本發明的一個實施方式係關於一種在記憶體裝置從記憶單元讀出資料時使用的感測放大器。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。記憶體裝置、顯示裝置、發光裝置、電光裝置、蓄電裝置、半導體電路以及電子裝置有時包括半導體裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。
DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)作為典型 的記憶體廣泛地使用。DRAM具有如下特徵：在原理上能夠無限制地進行寫入；寫入及讀出的速度快；因單元的元件數量少而容易實現高積體化等。並且，DRAM作為大容量記憶體組裝於多種電子裝置。
一般來說，DRAM中的記憶單元(以下也稱為DRAM單元)由一個電晶體(1T)及一個電容器(1C)構成，並且與位元線及字線電連接。電晶體的閘極與字線電連接，電晶體被用作使位元線與電容器之間導通或非導通的開關。DRAM是藉由將電荷保持在電容器而儲存資料的記憶體，儲存於DRAM單元的資料藉由位元線及電晶體被寫入及讀出。
在讀出儲存於DRAM單元的資料的情況下，電晶體使位元線與電容器之間成為導通狀態，但是由於位元線的容量而根據保持在電容器的電荷變化的位元線的電位極少。感測放大器與位元線電連接，可以放大略微變化的位元線的電位而讀出儲存於DRAM單元的資料。
另一方面，已提出了將在通道形成區域中包括金屬氧化物的電晶體(也稱為“氧化物半導體電晶體”、“OS電晶體”)應用於DRAM單元的DRAM(例如，專利文獻1、2、非專利文獻1)。因為OS電晶體的關閉狀態下的洩漏電流(關態電流)極小，所以可以製造更新期間長且功耗小的記憶體。在本說明書等中，將OS電晶體應用於DRAM單元的DRAM被稱為“氧化物半導體DRAM”或“DOSRAM(註冊商標，Dynamic Oxide Semiconductor RAM，動態氧化物半導體隨機存取記憶體)”。
另外，近年來，隨著電子裝置的小型化、輕量化，對藉由小型化或形成在不同層等的方法高密度地集成有電晶體及電容器等的半導體裝置的要求提高。
[專利文獻1]日本專利申請公開第2012-256820號公報
[專利文獻2]國際公開第2015/155635號
[非專利文獻1]T.Onuki et al.，”DRAM with Storage Capacitance of 3.9fF Using CAAC-OS Transistor with L of 60nm and Having More Than 1-h Retention Characteristics，”Ext.Abstr.SSDM，2014，pp.430-431.
在DRAM、DOSRAM等的記憶體裝置中，在讀出儲存於記憶單元的資料時使用的感測放大器具有將根據保持在記憶單元的電容器的電荷略微變化的位元線的電位放大的功能。構成感測放大器的電晶體的特性不均勻影響到感測放大器的精度，因此有在特性不均勻大時不能檢測出位元線電位的略微變化的問題。
本發明的一個實施方式的目的之一是提供一種不容易受到電晶體的特性不均勻的影響的感測放大器。另外，本發明的一個實施方式的目的之一是提供一種不容易受到電晶體的特性不均勻的影響的半導體裝置。另外，本發 明的一個實施方式的目的之一是提供一種不容易受到電晶體的特性不均勻的影響的感測放大器的工作方法。另外，本發明的一個實施方式的目的之一是提供一種不容易受到電晶體的特性不均勻的影響的半導體裝置的工作方法。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置或者新穎的半導體裝置的工作方法。
注意，本發明的一個實施方式並不需要實現所有上述目的，只要可以實現至少一個目的即可。另外，上述目的的記載不妨礙其他目的的存在。上述以外的目的自可從說明書、申請專利範圍、圖式等的記載顯而易見，且可以從說明書、申請專利範圍、圖式等的記載中衍生上述以外的目的。
本發明的一個實施方式是一種半導體裝置，包括：反相器、第一電晶體、第二電晶體、電容器、輸入部以及輸出部。半導體裝置與第一控制線及第二控制線電連接，電容器的第一端子與輸入部電連接，電容器的第二端子與反相器的輸入端子電連接。第一電晶體被用作切換反相器的輸入端子與輸出端子之間的導通和非導通的開關，第二電晶體被用作切換反相器的輸出端子與輸出部之間的導通和非導通的開關。第一電晶體的閘極與第一控制線電連接，第二電晶體的閘極與第二控制線電連接。
另外，本發明的一個實施方式是一種半導體裝置，包括：反相器、第一電晶體、第二電晶體、輸入部以及輸出部。半導體裝置與第一控制線及第二控制線電連接，反相器的輸入端子與輸入部電連接。第一電晶體被用作切換反相器的輸入端子與輸出端子之間的導通和非導通的開關，第二電晶體被用作切換反相器的輸出端子與輸出部之間的導通和非導通的開關。第一 電晶體的閘極與第一控制線電連接，第二電晶體的閘極與第二控制線電連接。
另外，在上述實施方式中，半導體裝置具有進行初始化工作的功能。在初始化工作中，藉由利用第一電晶體使反相器的輸入端子與輸出端子之間成為導通狀態。
另外，在上述實施方式中，第一電晶體在其通道形成區域中包含金屬氧化物。
另外，本發明的一個實施方式是一種感測放大器，包括放大器電路及預充電電路。感測放大器與第一佈線及第二佈線電連接，預充電電路具有將第一佈線及第二佈線設定為第一電位的功能。放大器電路包括第一電路及第二電路，第一電路包括第一反相器、第一電晶體、第二電晶體及第一電容器，第二電路包括第二反相器、第三電晶體、第四電晶體及第二電容器。第一電容器的第一端子與第一佈線電連接，第一電容器的第二端子與第一反相器的輸入端子電連接。第一電晶體被用作切換第一反相器的輸入端子與輸出端子之間的導通和非導通的開關，第二電晶體被用作切換第一反相器的輸出端子與第二佈線之間的導通和非導通的開關。第二電容器的第一端子與第二佈線電連接，第二電容器的第二端子與第二反相器的輸入端子電連接。第三電晶體被用作切換第二反相器的輸入端子與輸出端子之間的導通和非導通的開關，第四電晶體被用作切換第二反相器的輸出端子與第一佈線之間的導通和非導通的開關。
另外，本發明的一個實施方式是一種感測放大器，包括放大器電路及預充電電路。感測放大器與第一佈線及第二佈線電連接，預充電電路具有將第一佈線及第二佈線設定為第一電位的功能。放大器電路包括第一電路及第二電路，第一電路包括第一反相器、第一電晶體、第二電晶體、第一電容器及第一導電體，第二電路包括第二反相器、第三電晶體、第四電晶體、第二電容器及第二導電體。第一電容器的第一端子與第一佈線電連接，第一反相器包括第五電晶體、第六電晶體，第一電容器的第二端子透過第一導電體與第五電晶體和第六電晶體中的任一個或兩個閘極電連接。第一電晶體被用作第一電容器的電極，第一電晶體被用作切換第一反相器的輸入端子與輸出端子之間的導通和非導通的開關，第二電晶體被用作切換第一反相器的輸出端子與第二佈線之間的導通或非導通的開關。第二電容器的第一端子與第二佈線電連接，第二反相器包括第七電晶體、第八電晶體，第二電容器的第二端子透過第二導電體與第七電晶體和第八電晶體中的任一個或兩個閘極電連接。第二導電體被用作第二電容器的電極，第三電晶體被用作切換第二反相器的輸入端子與輸出端子之間的導通和非導通的開關，第四電晶體被用作切換第二反相器的輸出端子與第一端子之間的導通和非導通的開關。
另外，本發明的一個實施方式是一種感測放大器，包括第一電路及第二電路。感測放大器與第一佈線及第二佈線電連接，第一電路包括第一反相器、第一電晶體及第二電晶體，第二電路包括第二反相器、第三電晶體及第四電晶體。第一反相器的輸入端子與第一佈線電連接，第一電晶體被用作切換第一反相器的輸入端子與輸出端子之間的導通和非導通的開關，第二電晶體被用作切換第一反相器的輸出端子與第二佈線之間的導通和非導通的 開關。第二反相器的輸入端子與第二佈線電連接，第三電晶體被用作切換第二反相器的輸入端子與輸出端子之間的導通和非導通的開關，第四電晶體被用作切換第二反相器的輸出端子與第一佈線之間的導通和非導通的開關。
另外，在上述實施方式中，感測放大器具有進行初始化工作的功能。在初始化工作中，利用第一電晶體使第一反相器的輸入端子與輸出端子之間成為導通狀態，且利用第三電晶體使第二反相器的輸入端子與輸出端子之間成為導通狀態。
另外，在上述實施方式中，感測放大器具有進行包括第一工作至第四工作的初始化工作的功能。在第一工作中利用第一電晶體使第一反相器的輸入端子與輸出端子之間成為導通狀態。在第二工作中利用第三電晶體使第二反相器的輸入端子與輸出端子之間成為導通狀態。在第三工作中利用第二電晶體使第一反相器的輸出端子與第二佈線之間成為導通狀態。在第四工作中利用第四電晶體使第二反相器的輸出端子與第一佈線之間成為導通狀態。
另外，本發明的一個實施方式是一種感測放大器，包括第一電路及第二電路。放大器與第一佈線及第二佈線電連接，第一電路包括第一反相器、第一電晶體、第二電晶體及第一電容器，第二電路包括第二反相器、第三電晶體、第四電晶體及第二電容器。第一電容器的第一端子與第一佈線電連接，第一電容器的第二端子與第一反相器的輸入端子電連接。第一電晶體被用作切換第一反相器的輸入端子與輸出端子之間的導通和非導通的開 關，第二電晶體被用作切換第一反相器的輸出端子與第二佈線之間的導通和非導通的開關。第二電容器的第一端子與第二佈線電連接，第二電容器的第二端子與第二反相器的輸入端子電連接。第三電晶體被用作切換第二反相器的輸入端子與輸出端子之間的導通和非導通的開關，第四電晶體被用作切換第二反相器的輸出端子與第一佈線之間的導通和非導通的開關。感測放大器具有進行包括第一工作至第四工作的初始化工作的功能。在第一工作中利用第一電晶體使第一反相器的輸入端子與輸出端子之間成為導通狀態。在第二工作中利用第三電晶體使第二反相器的輸入端子與輸出端子之間成為導通狀態。在第三工作中利用第二電晶體使第一反相器的輸出端子與第二端子之間成為導通狀態。在第四工作中利用第四電晶體使第二反相器的輸出端子與第一佈線之間成為導通狀態。
另外，在上述實施方式中，第一電晶體及第三電晶體在其通道形成區域中包含金屬氧化物。
另外，在上述實施方式中，第一電晶體、第三電晶體、第五電晶體和第六電晶體中的任一個以及第七電晶體和第八電晶體中的任一個在其通道形成區域中包含金屬氧化物。
根據本發明的一個實施方式，可以提供一種不容易受到電晶體的特性不均勻的影響的感測放大器。另外，根據本發明的一個實施方式，可以提供一種不容易受到電晶體的特性不均勻的影響的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種不容易受到電晶體的特性不均勻的影響的感測放大器的工作方法。另外，根據本發明的一個實施方式，可以提供 一種不容易受到電晶體的特性不均勻的影響的半導體裝置的工作方法。
注意，本發明的一個實施方式的效果不侷限於上述列舉的效果。另外，以上列舉的效果並不妨礙其他效果的存在。其他效果是上面沒有提到而將在下面的記載中進行說明的效果。所屬技術領域的通常知識者可以從說明書或圖式等的記載導出並適當地衍生出該在本部分中未說明的效果。此外，本發明的一個實施方式是實現上述列舉的記載及其他效果中的至少一個效果的。因此，本發明的一個實施方式有時不具有上述列舉的效果。
ASW1‧‧‧類比開關
ASW4‧‧‧類比開關
BL_1‧‧‧佈線
BL_2‧‧‧佈線
C0‧‧‧電容器
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E1‧‧‧電位
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E2-E0‧‧‧電位差
E2-E1‧‧‧電位差
GBL_1‧‧‧佈線
GBL_2‧‧‧佈線
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IN2‧‧‧輸入端子
OUT1‧‧‧輸出端子
OUT2‧‧‧輸出端子
MC_1‧‧‧記憶單元
MC_2‧‧‧記憶單元
N11‧‧‧節點
N12‧‧‧節點
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PL2‧‧‧佈線
PL3‧‧‧佈線
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R12‧‧‧電阻元件
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T2‧‧‧期間
T3‧‧‧期間
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Vn12‧‧‧電位
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WL_2‧‧‧佈線
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260a‧‧‧導電體
260b‧‧‧導電體
270‧‧‧絕緣體
271‧‧‧絕緣體
273‧‧‧絕緣體
274‧‧‧絕緣體
275‧‧‧絕緣體
280‧‧‧絕緣體
500‧‧‧電晶體
503‧‧‧導電體
505‧‧‧導電體
524‧‧‧絕緣體
530‧‧‧氧化物
530a‧‧‧氧化物
530b‧‧‧氧化物
530c‧‧‧氧化物
540‧‧‧導電體
540a‧‧‧導電體
540b‧‧‧導電體
542‧‧‧層
550‧‧‧絕緣體
552‧‧‧金屬氧化物
560‧‧‧導電體
560a‧‧‧導電體
560b‧‧‧導電體
570‧‧‧絕緣體
571‧‧‧絕緣體
575‧‧‧絕緣體
600‧‧‧半導體裝置
2100‧‧‧機器人
2101‧‧‧照度感測器
2102‧‧‧麥克風
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2105‧‧‧顯示器
2106‧‧‧下部照相機
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2108‧‧‧移動機構
2110‧‧‧運算裝置
2130‧‧‧可攜式資訊終端
2131‧‧‧可攜式型麥克風
5100‧‧‧掃地機器人
5101‧‧‧顯示器
5102‧‧‧照相機
5103‧‧‧刷子
5104‧‧‧操作按鈕
5120‧‧‧垃圾
5140‧‧‧可攜式資訊終端
7000‧‧‧電子構件
7002‧‧‧印刷電路板
7004‧‧‧安裝基板
7031‧‧‧基板
7032‧‧‧層
7033‧‧‧層
7034‧‧‧層
7400‧‧‧電子構件
7411‧‧‧封裝基板
7421‧‧‧透鏡蓋
7435‧‧‧透鏡
7441‧‧‧連接盤
7451‧‧‧影像感測器晶片
7461‧‧‧電極焊盤
7471‧‧‧引線
7490‧‧‧IC晶片
在圖式中：圖1A至圖1C是示出半導體裝置的結構例子的方塊圖及電路圖；圖2是示出半導體裝置的結構例子的方塊圖；圖3是示出半導體裝置的結構例子的方塊圖；圖4是示出記憶單元及感測放大器的結構例子的電路圖；圖5是示出記憶單元及感測放大器的結構例子的電路圖；圖6是示出記憶單元及感測放大器的結構例子的電路圖；圖7是示出記憶單元及感測放大器的結構例子的電路圖；圖8是示出記憶單元及感測放大器的結構例子的電路圖；圖9是示出記憶單元及感測放大器的結構例子的電路圖；圖10是示出記憶單元及感測放大器的結構例子的電路圖；圖11是示出記憶單元及感測放大器的結構例子的電路圖；圖12A及圖12B是示出感測放大器及放大器電路的結構例子的電路圖； 圖13是時序圖；圖14是時序圖；圖15是示出記憶單元及感測放大器的結構例子的電路圖；圖16是示出記憶單元及感測放大器的結構例子的電路圖；圖17是示出記憶單元及感測放大器的結構例子的電路圖；圖18是示出記憶單元及感測放大器的結構例子的電路圖；圖19A及圖19B是示出感測放大器及放大器電路的結構例子的電路圖；圖20是時序圖；圖21A及圖21B是說明半導體裝置的俯視圖及剖面圖；圖22A及圖22B是說明半導體裝置的剖面圖；圖23是說明半導體裝置的剖面圖；圖24是說明半導體裝置的剖面圖；圖25A及圖25B是說明電子構件的例子的示意圖；圖26A及圖26B是說明電子構件的例子的示意圖；圖27是說明電子構件的例子的示意圖。
下面，參照圖式對實施方式進行說明。注意，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
下面所示的多個實施方式可以適當地組合。另外，當在一個實施方式中示出多個結構例子時，可以適當地相互組合這些結構例子。
本說明書的方塊圖示出在獨立的方塊中根據其功能進行分類的組件，但是，實際的組件難以根據功能被清楚地劃分，一個組件有時具有多個功能。
在圖式等中，為了方便起見，有時誇大表示大小、層的厚度或區域。因此，本發明並不侷限於圖式中的尺寸。在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。
在圖式等中，有時使用同一元件符號表示同一組件、具有相同功能的組件、由同一材料形成的組件或者同時形成的組件等，並且有時省略重複說明。
在本說明書等中，“膜”和“層”可以相互調換。例如，有時可以將“導電層”調換為“導電膜”。此外，有時可以將“絕緣膜”調換為“絕緣層”。
在本說明書等中，“上”或“下”等表達配置的詞句不侷限於組件的位置關係為“直接在…之上”或“直接在…之下”。例如，“閘極絕緣層上的閘極電極”包括在閘極絕緣層和閘極電極之間包含另一組件的情況。
在本說明書等中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括該角度為-5°以上且5°以下的狀態。另外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。
另外，本說明書等中的“第一”、“第二”、“第三”等的序數詞是為了避免組件的混淆而附記的，而不是用於在數目方面上進行限制。
在本說明書等中，“電連接”包括透過“具有某種電作用的元件”連接的情況。這裡，“具有某種電作用的元件”只要可以進行連接對象間的電信號的授受，就對其沒有特別的限制。例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
注意，在本說明書等中，“電壓”大多是指某個電位與參考電位(例如接地電位)之間的電位差。因此，電壓和電位差可以互相調換。
在本說明書等中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。電晶體在汲極(汲極端子、汲極區域或汲極電極)與源極(源極端子、源極區域或源極電極)之間具有通道形成區域，並且電流能夠透過通道形成區域流過汲極與源極之間。注意，在本說明書等中，通道形成區域是指電流主要流過的區域。
另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，源極及汲極的功能有時互相調換。因此，在本說明書等中，源極和汲極可以相互調換。
另外，在本說明書等中，在沒有特別的說明的情況下，關態電流是指電晶體處於關閉狀態(也稱為非導通狀態、遮斷狀態)時的汲極電流。在沒有特別的說明的情況下，在n通道電晶體中，關閉狀態是指對於源極的閘極的電壓Vgs低於臨界電壓Vth的狀態，在p通道型電晶體中，關閉狀態是指對於源極的閘極的電壓Vgs高於臨界電壓Vth的狀態。也就是說，n通道電晶體的關態電流有時是指對於源極的閘極的電壓Vgs低於臨界電壓Vth時的汲極電流。
在上述關態電流的說明中，可以將汲極換稱為源極。也就是說，關態電流有時指電晶體處於關閉狀態時的源極電流。另外，洩漏電流有時指與關態電流相同的意思。在本說明書等中，關態電流例如有時指在電晶體處於關閉狀態時流在源極與汲極間的電流。
在本說明書等中，金屬氧化物(metal oxide)是指廣義上的金屬的氧化物。金屬氧化物被分類為氧化物絕緣體、氧化物導電體(包括透明氧化物導電體)和氧化物半導體(Oxide Semiconductor，也簡稱為OS)等。例如，在將金屬氧化物用於電晶體的活性層的情況下，有時將該金屬氧化物稱為氧化 物半導體。換言之，在金屬氧化物具有放大作用、整流作用和開關作用中的至少一個的情況下，可以將該金屬氧化物稱為金屬氧化物半導體(metal oxide semiconductor)，或者可以將其縮稱為OS。此外，可以將OS電晶體或OS FET換稱為包含金屬氧化物或氧化物半導體的電晶體。
實施方式1
在本實施方式中，說明根據本發明的一個實施方式的半導體裝置。根據本發明的一個實施方式的半導體裝置包括使用OS電晶體形成的記憶單元。
〈半導體裝置的結構例子〉
圖1A是示出根據本發明的一個實施方式的半導體裝置10的結構例子的方塊圖。
半導體裝置10包括多個記憶單元MC、電連接到記憶單元MC的感測放大器SA(參照圖1A)。
記憶單元MC包括電晶體OS1及電容器C0(參照圖1B)。記憶單元MC是藉由使電容器C0保持電荷來能夠儲存資料的揮發性記憶體。
佈線WL供應控制電晶體OS1的開啟/關閉的信號。就是說，佈線WL具有用作記憶單元MC的字線的功能。佈線BL透過電晶體OS1供應對電容器C0寫入的 電荷。就是說，佈線BL被用作記憶單元MC的位元線。記憶單元MC藉由在對電容器C0寫入電荷之後使電晶體OS1關閉，能夠保持寫入到電容器C0的電荷。
記憶單元MC透過佈線BL與感測放大器SA電連接。感測放大器SA具有將儲存在記憶單元MC中的資料的電位放大並輸出的功能。即使在從記憶單元MC讀出的電位微弱的情況下，也由感測放大器SA放大被讀出的電位，因此半導體裝置10能夠確實地讀出資料。
在圖1A示出記憶單元MC形成在與感測放大器SA不同的層的例子。在圖1A中，記憶單元MC形成在感測放大器SA的上層，至少一個記憶單元MC以包括與感測放大器SA重疊的區域的方式配置。由此，與記憶單元MC和感測放大器SA形成在相同的層的情況相比，可以減小半導體裝置10的面積。
圖1A示出記憶單元MC形成在感測放大器SA的上層的例子，但是不侷限於此，記憶單元MC和感測放大器SA也可以形成在相同的層。圖2是示出記憶單元MC和感測放大器SA形成在相同的層的半導體裝置10的結構例子的方塊圖。
半導體裝置10包括單元陣列70及感測放大器電路60。單元陣列70包括多個記憶單元MC。各記憶單元MC與佈線WL及佈線BL電連接。根據供應到佈線WL的電位選擇記憶單元MC，對應於寫入記憶單元MC的資料的電位(以下， 也稱為寫入電位)供應到佈線BL，由此對記憶單元MC寫入資料。
可以自由地設定單元陣列70所包括的記憶單元MC的數量。例如，記憶單元MC的數量可以設定為128個以上且512個以下。在此，對單元陣列70包括i行j列(i及j為2以上的整數)的記憶單元MC的情況進行說明。因此，在單元陣列70中設置有i個佈線WL及j個佈線BL。
在圖1A所示的單元陣列70中，電連接到一個佈線BL的記憶單元MC及電連接到與該一個佈線BL相鄰的佈線BL的記憶單元MC不與相同佈線WL連接。由此，單元陣列70包括i×j/2個記憶單元MC。
在本發明的一個實施方式中，作為單元陣列70的佈局方式，可以採用翻折型或開放型等。在採用翻折型的情況下，由於佈線WL的電位變化而可以減少在輸出到佈線BL的讀出電位中發生的雜訊。另外，在採用開放型的情況下，與翻折型相比，更可以提高記憶單元MC的密度而減小單元陣列70的面積。圖1A示出採用翻折型時的單元陣列70的結構例子。
感測放大器電路60與多個佈線BL及佈線GBL電連接。感測放大器電路60具有放大被輸入的信號的功能及控制所放大的信號的輸出的功能。明確而言，感測放大器電路60具有放大對應於儲存在記憶單元MC中的資料的佈線BL的電位(以下，也稱為讀出電位)並在指定的時序將其輸出到佈線GBL的功能。藉由由感測放大器電路60放大讀出電位，即使在從記憶單元MC讀 出的電位微弱的情況下，也可以確實地讀出資料。另外，藉由控制對佈線GBL的所放大的信號的輸出，可以共同使用佈線GBL。放大器電路60包括多個感測放大器SA。
感測放大器SA具有放大參考電位與供應到佈線BL的讀出電位之間的差並保持被放大的電位差的功能。感測放大器SA還具有控制被放大的電位輸出到佈線GBL的功能。在此，示出一個感測放大器SA與兩個佈線BL及兩個佈線GBL電連接的結構例子。
圖1B示出記憶單元MC的結構例子。記憶單元MC包括電晶體OS1及電容器C0。電晶體OS1的閘極與佈線WL電連接，源極和汲極中的一個與電容器C0的一個電極電連接，源極和汲極中的另一個與佈線BL電連接。電容器C0的另一個電極與被供應指定的電位(接地電位等)的佈線或端子連接。在此，將連接到電晶體OS1的源極和汲極中的一個及電容器C0的一個電極的節點稱為節點N。
電晶體OS1具有在成為非導通狀態時保持積蓄在節點N中的電荷的功能。因此，電晶體OS1的關態電流較佳為小。當電晶體OS1的關態電流小時，可以抑制保持在節點N中的電荷的洩漏。因此，可以長時間保持儲存在記憶單元MC中的資料。
在此，在通道形成區域中包括能帶間隙比矽等寬且本質載子密度比矽等低 的半導體的電晶體可以降低關態電流，所以該電晶體較佳為被用作電晶體OS1。作為這樣的半導體材料，例如可以舉出具有其能帶間隙為矽的2倍以上的氧化物半導體等。在通道形成區域中包括氧化物半導體的電晶體(也稱為OS電晶體)與使用矽等氧化物半導體以外的材料的電晶體相比，關態電流非常低。由此，藉由作為電晶體OS1使用OS電晶體，可以長時間保持寫入到記憶單元MC的資料，由此可以延長更新工作的間隔。明確而言，可以使更新工作的間隔為1小時以上。
另外，電晶體OS1也可以為包括背閘極的電晶體。圖1C所示的電晶體OS2包括背閘極，電晶體OS2的背閘極與佈線BGL電連接。佈線BGL供應電壓Vbg_w1。此外，藉由使電壓Vbg_w1為負電壓，可以使電晶體OS2的臨界電壓向正電位一側漂移，且可以延長記憶單元MC的保持時間。
藉由作為記憶單元MC所包括的電晶體OS1使用OS電晶體，可以將半導體裝置10用作能夠長時間儲存資料的記憶體裝置。因此，在半導體裝置10不進行資料寫入或讀出時可以停止供電。藉由延長更新工作的間隔並停止不進行資料的寫入或讀出時的供電，半導體裝置10可以減少功耗。
參照圖3說明半導體裝置10的更具體的結構例子。
圖3所示的半導體裝置10是藉由對圖1A所示的半導體裝置10追加驅動電路80、主放大器81及輸入輸出電路82而構成。
主放大器81與感測放大器電路60及輸入輸出電路82連接。主放大器81具有放大被輸入的信號的功能。明確而言，主放大器81具有放大佈線GBL的電位並將其輸出到輸入輸出電路82的功能。另外，也可以不設置主放大器81。
圖3示出記憶單元MC形成在與感測放大器SA、驅動電路80、主放大器81及輸入輸出電路82不同的層的例子。在圖3中，記憶單元MC形成在感測放大器SA的上層，至少一個記憶單元MC以包括與感測放大器SA重疊的區域的方式配置。由此，可以減小半導體裝置10的面積。
圖3示出記憶單元MC形成在感測放大器SA的上層的例子，但是不侷限於此，記憶單元MC和感測放大器SA也可以形成在相同的層。另外，記憶單元MC也可以形成在與放大器SA、驅動電路80、主放大器81及輸入輸出電路82相同的層。
輸入輸出電路82具有將佈線GBL的電位或者從主放大器81輸出的電位作為讀出資料輸出到外部的功能。
驅動電路80透過佈線WL與記憶單元MC連接。驅動電路80具有對指定的佈線WL供應用來選擇進行資料寫入的記憶單元MC的信號(以下，也稱為寫入字信號)的功能。驅動電路80可以由解碼器等構成。
感測放大器SA透過佈線BL與記憶單元MC連接。在此，示出相鄰的兩個佈線BL(佈線BL_1及佈線BL_2)與同一感測放大器SA連接的結構例子。感測放大器SA包括放大器電路62及開關電路63。
放大器電路62具有放大佈線BL的電位的功能。明確而言，放大器電路62具有放大佈線BL的電位與參考電位之間的差並保持被放大的電位差的功能。例如，當放大佈線BL_1的電位時，以佈線BL_2的電位為參考電位放大佈線BL_1與佈線BL_2的電位差。當放大佈線BL_2的電位時，以佈線BL_1的電位為參考電位放大佈線BL_1與佈線BL_2的電位差。
開關電路63具有選擇是否將被放大的佈線BL的電位輸出到佈線GBL的功能。在此示出開關電路63與兩個佈線GBL(佈線GBL_1及佈線GBL_2)連接的例子。開關電路63具有控制佈線BL_1與佈線GBL_1之間的導通狀態及佈線BL_2與佈線GBL_2之間的導通狀態的功能。
開關電路63與多個佈線CSEL中的任一個連接。根據從驅動電路80供應到佈線CSEL的信號控制開關電路63的工作。半導體裝置10藉由開關電路63及佈線CSEL可以選擇輸出到外部的信號。由此，輸入輸出電路82不需要使用多工器等選擇信號的功能，所以可以簡化電路結構。
在此，示出佈線WL及佈線CSEL與驅動電路80連接的結構例子，但是佈線WL及佈線CSEL也可以分別與不同的驅動電路連接。此時，佈線WL及佈線 CSEL的電位由不同的驅動電路控制。
注意，對佈線GBL的個數沒有特別的限制，可以為小於單元陣列70所包括的佈線BL的個數(j)的任意數。例如，在與一個佈線GBL連接的佈線BL的個數為k(k是2以上的整數)的情況下，佈線GBL的個數為j/k。
〈感測放大器SA1〉
接著，對可應用於半導體裝置10所包括的感測放大器SA的感測放大器SA1的結構例子進行說明。
圖4示出記憶單元MC及與記憶單元MC電連接的感測放大器SA1的電路結構的一個例子。記憶單元MC透過佈線BL與感測放大器SA1連接。在此，記憶單元MC_1透過佈線BL_1與感測放大器SA1連接，記憶單元MC_2透過佈線BL_2與感測放大器SA1連接。
在圖4中，示出一個佈線BL與一個記憶單元MC連接的結構例子，但是佈線BL也可以與多個記憶單元MC連接。
感測放大器SA1包括放大器電路62、開關電路63及預充電電路64。
放大器電路62包括p通道電晶體21及電晶體22、n通道電晶體23及電晶體24、電晶體31至電晶體34、以及電容器C11及電容器C12。
在此，n通道電晶體31至電晶體34也可以是p通道型。圖5示出使用p通道電晶體35至電晶體38代替電晶體31至電晶體34的感測放大器SA1的電路結構例子。在此情況下，為了反轉邏輯，電晶體35至電晶體38的各閘極透過反相器INV2或反相器INV3與佈線PL2和佈線PL3中的一個連接。在後面說明佈線PL2及佈線PL3。
另外，n通道電晶體31至電晶體34也可以為類比開關。圖6示出使用類比開關ASW1至類比開關ASW4代替電晶體31至電晶體34的感測放大器SA1的電路結構例子。
或者，可以將n通道電晶體31至電晶體34成為某種切換元件。圖7示出使用開關SW1至開關SW4代替電晶體31至電晶體34的感測放大器SA1的電路結構例子。
另外，p通道電晶體21及電晶體22也可以為n通道電晶體。例如，使用n通道電晶體41及電晶體42代替p通道電晶體21及電晶體22，並且電晶體41和電晶體42各自使源極和汲極中的一個與閘極連接來實現二極體連接。圖8示出使用n通道電晶體41及電晶體42代替圖4所示的電晶體21及電晶體22的感測放大器SA1的電路結構例子。
或者，可以將p通道電晶體21及電晶體22成為電阻元件。圖9示出使用電阻元 件R11及電阻元件R12代替圖4所示的電晶體21及電晶體22的感測放大器SA1的電路結構例子。藉由使用n通道電晶體或電阻元件代替電晶體21及電晶體22，可以由單極電晶體構成放大器電路62。此時，可以以相同的製程製造放大器電路62所包括的電晶體，所以可以縮短製程。
或者，也可以將p通道電晶體21及電晶體22成為空乏型(也稱為常開啟型)的n通道電晶體。圖10示出使用空乏型的電晶體43及電晶體44代替圖4所示的電晶體21及電晶體22的感測放大器SA1的電路結構例子。
或者，也可以將p通道電晶體21及電晶體22成為n通道電晶體，並且與圖1C所示的電晶體OS2同樣地成為包括背閘極的電晶體。例如，將p通道電晶體21及電晶體22成為包括背閘極的n通道電晶體，並且n通道電晶體使源極和汲極中的一個與閘極連接來實現二極體連接。再者，也可以藉由對背閘極施加正電壓而使n通道電晶體的臨界電壓偏移到負電位一側，來將n通道電晶體用作空乏型電晶體。
更明確而言，圖11示出使用包括背閘極的電晶體45及電晶體46代替圖4所示的電晶體21及電晶體22的感測放大器SA1的電路結構例子。電晶體45及電晶體46的背閘極分別與佈線BGL連接，藉由佈線BGL供應到正電壓，可以將電晶體45及電晶體46成為空乏型電晶體。藉由使用n通道電晶體代替電晶體21及電晶體22，可以由單極電晶體構成放大器電路62。
電晶體21的源極和汲極中的一個與佈線Vd連接，源極和汲極中的另一個與電晶體23的源極和汲極中的一個、電晶體31的源極和汲極中的一個以及電晶體33的源極和汲極中的一個連接(參照圖4)。電晶體23的源極和汲極中的另一個與佈線Vs連接，電晶體33的源極和汲極中的另一個與佈線BL_1連接。電晶體31的源極和汲極中的另一個與電晶體21的閘極、電晶體23的閘極以及電容器C11的一個電極電連接，電容器C11的另一個電極與佈線BL_2連接。另外，電晶體31的閘極與佈線PL2連接，電晶體33的閘極與佈線PL3連接。在此，將與電晶體31的源極和汲極中的另一個、電晶體21的閘極、電晶體23的閘極以及電容器C11的一個電極連接的節點稱為節點N11。
電晶體22的源極和汲極中的一個與佈線Vd連接，源極和汲極中的另一個與電晶體24的源極和汲極中的一個、電晶體32的源極和汲極中的一個以及電晶體34的源極和汲極中的一個連接。電晶體24的源極和汲極中的另一個與佈線Vs連接，電晶體34的源極和汲極中的另一個與佈線BL_2連接。電晶體32的源極和汲極中的另一個與電晶體22的閘極、電晶體24的閘極以及電容器C12的一個電極電連接，電容器C12的另一個電極與佈線BL_1連接。另外，電晶體32的閘極與佈線PL2連接，電晶體34的閘極與佈線PL3連接。在此，將與電晶體32的源極和汲極中的另一個、電晶體22的閘極、電晶體24的閘極以及電容器C12的一個電極連接的節點稱為節點N12。
在此，佈線Vd是供應高電位電源VH_SP的佈線，佈線Vs是供應低電位電源VL_SN的佈線。高電位電源VH_SP及低電位電源VL_SN也可以不連續地供 應。就是說，也可以存在透過佈線Vd及佈線Vs供應高電位電源VH_SP及低電位電源VL_SN的期間和不供應的期間。
另外，電晶體31及電晶體32具有藉由成為非導通狀態保持儲存在節點N11及節點N12的電荷的功能。由此，電晶體31及電晶體32的關態電流較佳為小。例如，作為電晶體31及電晶體32也可以使用OS電晶體。
放大器電路62具有放大佈線BL_1的電位的功能及放大佈線BL_2的電位的功能。注意，在圖4中，包括放大器電路62的感測放大器SA1起到閂鎖型感測放大器的作用。
注意，放大器電路62也可以包括兩個放大器電路65。圖12A示出放大器電路62具有兩個放大器電路65時的感測放大器SA1的電路結構例子。另外，圖12B示出放大器電路65的電路結構例子。
如圖12A所示，放大器電路62包括兩個放大器電路65，放大器電路65包括輸入端子IN1及輸出端子OUT1。一個放大器電路65的輸入端子IN1與佈線BL_1連接，輸出端子OUT1與佈線BL_2連接。另一個放大器電路65的輸入端子IN1與佈線BL_2連接，輸出端子OUT1與佈線BL_1連接。
放大器電路65包括p通道電晶體21、n通道電晶體23、電晶體31、電晶體33以及電容器C11。
電晶體21的源極和汲極中的一個與佈線Vd連接，源極和汲極中的另一個與電晶體23的源極和汲極中的一個、電晶體31的源極和汲極中的一個以及電晶體33的源極和汲極中的一個連接。電晶體23的源極和汲極中的另一個與佈線Vs連接，電晶體33的源極和汲極中的另一個與輸出端子OUT1連接。電晶體31的源極和汲極中的另一個與電晶體21的閘極、電晶體23的閘極以及電容器C11的一個電極電連接，電容器C11的另一個電極與輸入端子IN1連接。另外，電晶體31的閘極與佈線PL2連接，電晶體33的閘極與佈線PL3連接。
開關電路63包括n通道電晶體25及電晶體26。電晶體25及電晶體26也可以為p通道電晶體。電晶體25的源極和汲極中的一個與佈線BL_1連接，電晶體25的源極和汲極中的另一個與佈線GBL_1連接。電晶體26的源極和汲極中的一個與佈線BL_2連接，源極和汲極中的另一個與佈線GBL_2連接。
電晶體25的閘極及電晶體26的閘極與佈線CSEL連接。開關電路63具有根據供應到佈線CSEL的電位控制佈線BL_1與佈線GBL_1之間的導通狀態及佈線BL_2與佈線GBL_2之間的導通狀態的功能。
預充電電路64包括n通道電晶體27、電晶體28以及電晶體29。電晶體27至電晶體29可以為p通道。電晶體27的源極和汲極中的一個與佈線BL_1連接，源極和汲極中的另一個與佈線Pre以及電晶體28的源極和汲極中的一個連接。電晶體28的源極和汲極中的另一個與佈線BL_2連接。
電晶體29的源極和汲極中的一個與佈線BL_1連接，電晶體29的源極和汲極中的另一個與佈線BL_2連接。另外，電晶體27的閘極、電晶體28的閘極以及電晶體29的閘極與佈線PL1連接。預充電電路64具有使佈線BL_1及佈線BL_2的電位初始化的功能。
〈感測放大器SA1的工作例子1〉
接著，使用圖13所示的時序圖對圖4所示的記憶單元MC及感測放大器SA1的資料讀出時的工作例子進行說明。
首先，在期間T1，使預充電電路64中的電晶體27至電晶體29導通，使佈線BL_1及佈線BL_2的電位初始化。明確而言，對佈線PL1供應高位準電位VH_PL，使預充電電路64中的電晶體27至電晶體29導通。由此，佈線BL_1及佈線BL_2被供應佈線Pre的電位Vpre。電位Vpre例如可以為(VH_SP+VL_SN)/2。
另外，在期間T1，使放大器電路62所包括的電晶體31及電晶體32導通，使節點N11及節點N12的電位初始化。明確而言，對佈線PL2供應高位準電位VH_PL，使放大器電路62中的電晶體31至電晶體32導通。
在此，由於由電晶體21及電晶體23形成反相器，所以藉由使電晶體31導通而使反相器的輸入和輸出之間成為導通狀態，節點N11的電位成為對應於電晶 體21及電晶體23的特性的中間電位。將該電位稱為Vn11。中間電位Vn11是反映電晶體21及電晶體23的特性不均勻的影響而決定的電位，由電晶體21及電晶體23形成的反相器可以在輸入電位從中間電位Vn11變動時敏感地反應。
同樣地，由於由電晶體22及電晶體24形成反相器，所以藉由使電晶體32導通而使反相器的輸入和輸出之間成為導通狀態，節點N12的電位成為對應於電晶體22及電晶體24的特性的中間電位。將該電位稱為Vn12。中間電位Vn12是反映電晶體22及電晶體24的特性不均勻的影響而決定的電位，由電晶體22及電晶體24形成的反相器可以在輸入電位從中間電位Vn12變動時敏感地反應。
在期間T1，佈線CSEL被供應低位準電位VL_CSEL，在開關電路63中電晶體25及電晶體26處於關閉狀態。佈線WL_1被供應低位準電位VL_WL，在記憶單元MC_1中電晶體OS1處於關閉狀態。同樣地，雖然在圖13中未圖示，但是佈線WL_2被供應低位準電位VL_WL，在記憶單元MC_2中電晶體OS1處於關閉狀態。
接著，對佈線PL1供應高位準電位VL_PL，使預充電電路64中的電晶體27至電晶體29關閉。同樣地，對佈線PL2供應低位準電位VL_PL，使放大器電路62中的電晶體31及電晶體32關閉。
也可以在對佈線PL2供應低位準電位VL_PL的時序停止高位準電源VH_SP及低位準電源VL_SN的供應。藉由停止高位準電源VH_SP及低位準電源VL_SN的供應，可以遮蔽透過電晶體21及電晶體23流過的貫通電流以及透過電晶體22及電晶體24流過的貫通電流，而可以降低功耗。另外，在停止高位準電源VH_SP及低位準電源VL_SN的供應時，在後面說明的期間T3中對佈線PL3供應高位準電位VH_PL的時序恢復高位準電源VH_SP及低位準電源VL_SN的供應。
另外，也可以在期間T1的一部分設置佈線Vd及佈線Vs供應電位Vpre的期間。在佈線Vd及佈線Vs供應電位Vpre的期間，電晶體21及電晶體23所形成的反相器以及電晶體22及電晶體24所形成的反相器輸出電位Vpre。在這期間，藉由使電晶體31及電晶體32關閉且電晶體33及電晶體34導通，可以對佈線BL_1及佈線BL_2供應電位Vpre。就是說，放大器電路62可以被用作預充電電路64。
在期間T2，選擇佈線WL_1。明確而言，藉由對佈線WL_1供應高位準電位VH_WL，在記憶單元MC_1中使電晶體OS1導通。藉由進行上述工作，佈線BL_1與電容器C0透過電晶體OS1導通。並且，因為佈線BL_1與電容器C0導通，佈線BL_1的電位根據保持在電容器C0中的電荷量變動。
在圖13所示的時序圖中，例示出保持在電容器C0中的電荷量多的情況。明確而言，當保持在電容器C0中的電荷量多時，電荷從電容器C0釋放到佈線 BL_1，由此佈線BL_1的電位從電位Vpre上升△V1。與此相反，當保持在電容器C0的電荷量少時，電荷從佈線BL_1流入電容器C0，由此佈線BL_1的電位從電位Vpre下降△V2(未圖示)。
在佈線BL_1的電位從電位Vpre上升△V1，透過電容器C12節點N12的電位從中間電位Vn12上升△V3。透過節點N12的電位從根據電晶體22及電晶體24的特性的中間電位Vn12上升△V3，電晶體22及電晶體24所形成的反相器輸出低電位電源VL_SN。
在期間T2，佈線CSEL持續被供應低位準電位VL_CSEL，在開關電路63中電晶體25及電晶體26維持關閉狀態。
接著，在期間T3，使放大器電路62所包括的電晶體33及電晶體34導通，放大器電路62輸出到佈線BL_1及佈線BL_2。明確而言，對佈線PL3供應高位準電位VH_PL，使放大器電路62中的電晶體33及電晶體34導通。
在圖13中(保持在電容器C0的電荷量多時)，在放大器電路62中的電晶體33及電晶體34成為導通時，放大器電路62對佈線BL_2供應低電位電源VL_SN。在佈線BL_2的電位從Vpre接近低電位電源VL_SN時，節點N11的電位透過電容器C11下降，電晶體21及電晶體23所形成的反相器輸出高電位電源VH_SP。然後，放大器電路62對佈線BL_1輸出高電位電源VH_SP，佈線BL_1的電位從Vpre+△V1接近高電位電源VH_SP。節點N12的電位也透過電容 器C12上升。
另外，在保持在電容器C0的電荷量少且期間T3剛開始時的佈線BL_1的電位是電位Vpre-△V2的情況下，在電晶體33及電晶體34導通時，佈線BL_2的電位從Vpre接近高電位電源VH_SP，佈線BL_1的電位從電位Vpre-△V2接近低電位電源VL_SN。
在期間T3，佈線PL1持續被供應低位準電位VL_PL，在預充電電路64中電晶體27至電晶體29維持關閉狀態。同樣地，佈線CSEL持續被供應低位準電位VL_CSEL，在開關電路63中電晶體25及電晶體26維持關閉狀態。並且，佈線WL_1持續被供應高位準電位VH_WL，在記憶單元MC_1中電晶體OS1維持導通狀態，所以在記憶單元MC_1中對應於佈線BL_1的電位VH_SP的電荷儲存於電容器C0。
在期間T4，藉由控制供應到佈線CSEL的電位，使開關電路63導通。明確而言，對佈線CSEL供應高位準電位VH_CSEL，在開關電路63中使電晶體25及電晶體26導通。由此，佈線BL_1的電位供應到佈線GBL_1，佈線BL_2的電位供應到佈線GBL_2。
在期間T4，佈線PL1持續被供應低位準電位VL_PL，在預充電電路64中電晶體27至電晶體29維持關閉狀態。並且，佈線WL_1持續被供應高位準電位VH_WL，在記憶單元MC_1中電晶體OS1維持導通狀態，所以在記憶單元 MC_1中對應於佈線BL_1的電位VH_SP的電荷持續儲存在電容器C0。
在期間T4結束時，藉由控制供應到佈線CSEL的電位，使開關電路63關閉。明確而言，對佈線CSEL供應低位準電位VL_CSEL，使開關電路63中的電晶體25及電晶體26關閉。另外，對佈線PL3供應低位準電位VL_PL，使放大器電路62中的電晶體33及電晶體34關閉。
在期間T4結束時，佈線WL_1的選擇結束。明確而言，藉由對佈線WL_1供應低位準電位VL_WL，在記憶單元MC_1中使電晶體OS1關閉。藉由上述工作，對應於佈線BL_1的電位VH_SP的電荷儲存於電容器C0。在進行資料的讀出後，上述資料也保持在記憶單元MC_1。
注意，在期間T1不一定需要每次進行節點N11及節點N12的電位的初始化的工作。這是因為：一旦使佈線BL_1、佈線BL_2、節點N11及節點N12的電位初始化，佈線BL_1及佈線BL_2的電位就變化，藉由使佈線BL_1及佈線BL_2的電位再一次初始化，即使佈線BL_1及佈線BL_2的電位變化而節點N11及節點N12的電位變化，節點N11及節點N12的電位也分別回到Vn11及Vn12。此時，電晶體31及電晶體32的關態電流較佳為小。例如，作為電晶體31及電晶體32可以使用OS電晶體。
藉由上述期間T1至期間T4的工作從記憶單元MC_1讀出資料。也可以同樣地從記憶單元MC_2讀出資料。
另外，也可以以與上述同樣地原理對記憶單元MC寫入資料。明確而言，與進行資料的讀出的情況同樣，首先使預充電電路64所包括的電晶體27至電晶體29導通而使佈線BL_1及佈線BL_2的電位初始化，使放大器電路62所包括的電晶體31及電晶體32導通而使節點N11及節點N12的電位初始化。
接著，選擇與欲進行資料寫入的記憶單元MC_1連接的佈線WL_1或與記憶單元MC_2連接的佈線WL_2，使記憶單元MC_1或記憶單元MC_2中的電晶體OS1導通。藉由進行上述工作，佈線BL_1或佈線BL_2與電容器C0透過電晶體OS1導通。
接著，藉由控制供應到佈線CSEL的電位，使開關電路63導通。佈線BL_1與佈線GBL_1導通，並且佈線BL_2與佈線GBL_2導通。
並且，藉由分別對佈線GBL_1及佈線GBL_2供應寫入電位，由此透過開關電路63對佈線BL_1及佈線BL_2供應寫入電位。藉由進行上述工作，對應於佈線BL_1或佈線BL_2的電位的電荷積蓄在電容器C0中，資料被寫入記憶單元MC_1或記憶單元MC_2。
在對佈線BL_1供應佈線GBL_1的電位並對佈線BL_2供應佈線GBL_2的電位之後，即使使開關電路63中的電晶體25及電晶體26關閉，佈線BL_1的電位與佈線BL_2的電位的高低關係也由放大器電路62保持。
〈感測放大器SA1的工作例子2〉
使用圖14所示的時序圖說明圖4所示的記憶單元MC及感測放大器SA1的與圖13所示的時序圖不同的工作例子。
在期間T1，使放大器電路62所包括的電晶體31及電晶體32導通，使節點N11及節點N12的電位初始化。明確而言，對佈線PL2供應高位準電位VH_PL，使放大器電路62中的電晶體31至電晶體32導通。
另外，在期間T1，使放大器電路62所包括的電晶體33及電晶體34導通，使佈線BL_1及佈線BL_2的電位初始化。明確而言，對佈線PL3供應高位準電位VH_PL，使放大器電路62中的電晶體33及電晶體34導通。
在此，由於由電晶體21及電晶體23形成反相器，所以藉由使電晶體31導通而使反相器的輸入和輸出之間成為導通狀態，節點N11的電位成為對應於電晶體21及電晶體23的特性的中間電位。將該電位稱為Vn11。中間電位Vn11是反映電晶體21及電晶體23的特性不均勻的影響而決定的電位，由電晶體21及電晶體23形成的反相器可以在輸入電位從Vn11變動時敏感地反應。
另外，藉由使電晶體33導通而使由電晶體21及電晶體23形成的反相器的輸出和佈線BL_1之間成為導通狀態，佈線BL_1的電位也成為Vn11。由於中間電位Vn11是對應於電晶體21及電晶體23的特性的中間電位，所以在電晶體21 及電晶體23所形成的反相器的輸入從Vn11變動時，反相器的輸出也從Vn11變動。藉由將佈線BL_1的電位初始化為Vn11，可以將反相器的輸入從Vn11變動時的輸出的變化對佈線BL_1很快傳輸。
同樣地，由於由電晶體22及電晶體24形成反相器，所以藉由使電晶體32導通而使反相器的輸入和輸出之間成為導通狀態，節點N12的電位成為對應於電晶體22及電晶體24的特性的中間電位。將該電位設定為Vn12。中間電位Vn12是反映電晶體22及電晶體24的特性不均勻的影響而決定的電位，由電晶體22及電晶體24形成的反相器可以在輸入電位從Vn12變動時敏感地反應。
同樣地，藉由使電晶體34導通而使由電晶體22及電晶體24形成的反相器的輸出和佈線BL_2之間成為導通狀態，佈線BL_2的電位也成為Vn12。由於中間電位Vn12是對應於電晶體22及電晶體24的特性的中間電位，所以在由電晶體22及電晶體24形成的反相器的輸入從Vn12變動時，反相器的輸出也從Vn12變動。藉由將佈線BL_2的電位初始化為Vn12，可以將反相器的輸入從Vn12變動時的輸出的變化對佈線BL_2很快傳輸。
在使放大器電路62所包括的電晶體33及電晶體34導通而使佈線BL_1及佈線BL_2的電位初始化的情況下，不需要預充電電路64，在圖14中，在期間T1至期間T4，對佈線PL1供應低位準電位VL_PL。
另外，在期間T1，對佈線CSEL供應低位準電位VL_CSEL，開關電路63中的 電晶體25及電晶體26處於關閉狀態。對佈線WL_1供應低位準電位VL_WL，在記憶單元MC_1中電晶體OS1處於關閉狀態。同樣地，雖然在圖14中未圖示，但是對佈線WL_2供應低位準電位VL_WL，在記憶單元MC_2中電晶體OS1處於關閉狀態。
接著，對佈線PL2及佈線PL3供應低位準電位VL_PL，使放大器電路62中的電晶體31至電晶體34關閉。
也可以在對佈線PL2及佈線PL3供應低位準電位VL_PL的時序停止高位準電源VH_SP及低位準電源VL_SN的供應。藉由停止高位準電源VH_SP及低位準電源VL_SN的供應，可以遮蔽藉由電晶體21及電晶體23流過的貫通電流以及透過電晶體22及電晶體24流過的貫通電流，而可以降低功耗。另外，在停止高位準電源VH_SP及低位準電源VL_SN的供應時，在後面說明的期間T3中對佈線PL3供應高位準電位VH_PL的時序恢復高位準電源VH_SP及低位準電源VL_SN的供應。
在期間T2，選擇佈線WL_1。明確而言，藉由對佈線WL_1供應高位準電位VH_WL，在記憶單元MC_1中使電晶體OS1導通。藉由進行上述工作，佈線BL_1與電容器C0透過電晶體OS1導通。並且，因為佈線BL_1與電容器C0導通，佈線BL_1的電位根據保持在電容器C0中的電荷量變動。
在圖14所示的時序圖中，例示出保持在電容器C0中的電荷量多的情況。當 保持在電容器C0中的電荷量多時，電荷從電容器C0釋放到佈線BL_1，由此佈線BL_1的電位從電位Vn11上升△V4。與此相反，當保持在電容器C0的電荷量少時，電荷從佈線BL_1流入電容器C0，由此佈線BL_1的電位下降△V5(未圖示)。
在佈線BL_1的電位從電位Vn11上升△V4，透過電容器C12節點N12的電位也上升△V6。藉由節點N12的電位從對應於電晶體22及電晶體24的特性的中間電位Vn12上升△V6，電晶體22及電晶體24所形成的反相器輸出低電位電源VL_SN。
在期間T2，佈線CSEL持續被供應低位準電位VL_CSEL，在開關電路63中電晶體25及電晶體26維持關閉狀態。
接著，在期間T3，使放大器電路62所包括的電晶體33及電晶體34導通，放大器電路62輸出到佈線BL_1及佈線BL_2。明確而言，對佈線PL3供應高位準電位VH_PL，使放大器電路62中的電晶體33及電晶體34導通。
在是圖14所示的情況(保持在電容器C0的電荷量多的情況)下，在放大器電路62中電晶體33及電晶體34成為導通，放大器電路62對佈線BL_2供應低電位電源VL_SN。在佈線BL_2的電位從Vn12接近低電位電源VL_SN時，節點N11的電位透過電容器C11下降，且電晶體21及電晶體23所形成的反相器輸出高電位電源VH_SP。然後，放大器電路62對佈線BL_1輸出高電位電源 VH_SP，佈線BL_1的電位從Vn11+△V4接近高電位電源VH_SP。節點N12的電位也透過電容器C12上升。
另外，在保持在電容器C0的電荷量少且期間T3剛開始時的佈線BL_1的電位是Vn11-△V5的情況下，在電晶體33及電晶體34導通時，佈線BL_2的電位從Vn12接近高電位電源VH_SP，佈線BL_1的電位從電位Vn11-△V5接近低電位電源VL_SN。
在期間T3，佈線CSEL持續被供應低位準電位VL_CSEL，在開關電路63中電晶體25及電晶體26維持關閉狀態。並且，佈線WL_1持續被供應高位準電位VH_WL，在記憶單元MC_1中電晶體OS1維持導通狀態，所以在記憶單元MC_1中對應於佈線BL_1的電位VH_SP的電荷儲存於電容器C0。
在期間T4，藉由控制供應到佈線CSEL的電位，使開關電路63導通。明確而言，對佈線CSEL供應高位準電位VH_CSEL，在開關電路63中使電晶體25及電晶體26導通。由此，佈線BL_1的電位供應到佈線GBL_1，佈線BL_2的電位供應到佈線GBL_2。
另外，在期間T4，佈線WL_1持續被供應高位準電位VH_WL，在記憶單元MC_1中電晶體OS1維持導通狀態，所以在記憶單元MC_1中對應於佈線BL_1的電位VH_SP的電荷持續儲存在電容器C0。
在期間T4結束時，藉由控制供應到佈線CSEL的電位，使開關電路63關閉。明確而言，對佈線CSEL供應低位準電位VL_CSEL，使開關電路63中的電晶體25及電晶體26關閉。另外，對佈線PL3供應低位準電位VL_PL，使放大器電路62中的電晶體33及電晶體34關閉。
在期間T4結束時，佈線WL_1的選擇結束。明確而言，藉由對佈線WL_1供應低位準電位VL_WL，在記憶單元MC_1中使電晶體OS1關閉。藉由上述工作，對應於佈線BL_1的電位VH_SP的電荷儲存於電容器C0。在進行資料的讀出後，上述資料也儲存在記憶單元MC_1。
藉由上述期間T1至期間T4的工作從記憶單元MC_1讀出資料。也可以同樣地從記憶單元MC_2讀出資料。
另外，也可以以與上述同樣地原理對記憶單元MC寫入資料。明確而言，與進行資料的讀出的情況同樣，首先使放大器電路62所包括的電晶體31及電晶體32導通而使節點N11及節點N12的電位初始化，接著使放大器電路62所包括的電晶體33及電晶體34導通而使佈線BL_1及佈線BL_2的電位初始化。
接著，選擇與欲進行資料寫入的記憶單元MC_1連接的佈線WL_1或與記憶單元MC_2連接的佈線WL_2，使記憶單元MC_1或記憶單元MC_2中的電晶體OS1導通。藉由進行上述工作，佈線BL_1或佈線BL_2與電容器C0透過電晶體OS1導通。
接著，透過控制供應到佈線CSEL的電位，使開關電路63導通。佈線BL_1與佈線GBL_1導通，並且佈線BL_2與佈線GBL_2導通。
並且，藉由分別對佈線GBL_1及佈線GBL_2供應寫入電位，由此透過開關電路63對佈線BL_1及佈線BL_2供應寫入電位。藉由進行上述工作，對應於佈線BL_1或佈線BL_2的電位的電荷積蓄在電容器C0中，資料被寫入記憶單元MC_1或記憶單元MC_2。
在對佈線BL_1供應佈線GBL_1的電位並對佈線BL_2供應佈線GBL_2的電位之後，即使使開關電路63中的電晶體25及電晶體26關閉，佈線BL_1的電位與佈線BL_2的電位的高低關係也由放大器電路62保持。
〈感測放大器SA2〉
接著，使用圖15說明與圖4所示的感測放大器SA1不同的感測放大器的結構例子。
圖15所示的感測放大器SA2與感測放大器SA1的不同之處是：感測放大器SA2沒有預充電電路64；以及感測放大器SA2的放大器電路62沒有電容器C11及電容器C12。以下對感測放大器SA2進行說明，關於與感測放大器SA1相同的組件援用感測放大器SA1的說明。
圖15示出記憶單元MC及與記憶單元MC電連接的感測放大器SA2的電路結構的一個例子。記憶單元MC透過佈線BL與感測放大器SA2電連接。在此，記憶單元MC_1透過佈線BL_1與感測放大器SA2連接，記憶單元MC_2透過佈線BL_2與感測放大器SA2連接。
感測放大器SA2包括放大器電路62及開關電路63。
放大器電路62包括p通道電晶體21及電晶體22、n通道電晶體23及電晶體24、以及電晶體31至電晶體34。
在此，n通道電晶體31至電晶體34也可以是p通道型。圖16示出使用p通道電晶體35至電晶體38代替電晶體31至電晶體34的感測放大器SA2的電路結構例子。在此情況下，為了反轉邏輯，電晶體35至電晶體38的各閘極透過反相器INV2或反相器INV3與佈線PL2和佈線PL3中的一個連接。
另外，n通道電晶體31至電晶體34也可以為類比開關。圖17示出使用類比開關ASW1至類比開關ASW4代替電晶體31至電晶體34的感測放大器SA2的電路結構例子。
或者，可以將n通道電晶體31至電晶體34成為某種切換元件。圖18示出使用開關SW1至開關SW4代替電晶體31至電晶體34的感測放大器SA2的電路結構例子。
關於電晶體21、電晶體22，援用感測放大器SA1的說明。
電晶體21的源極和汲極中的一個與佈線Vd連接，源極和汲極中的另一個與電晶體23的源極和汲極中的一個、電晶體31的源極和汲極中的一個以及電晶體33的源極和汲極中的一個連接(參照圖15)。電晶體23的源極和汲極中的另一個與佈線Vs連接，電晶體33的源極和汲極中的另一個與佈線BL_1連接。電晶體31的源極和汲極中的另一個與電晶體21的閘極、電晶體23的閘極及佈線BL_2連接。另外，電晶體31的閘極與佈線PL2連接，電晶體33的閘極與佈線PL3連接。
電晶體22的源極和汲極中的一個與佈線Vd連接，源極和汲極中的另一個與電晶體24的源極和汲極中的一個、電晶體32的源極和汲極中的一個以及電晶體34的源極和汲極中的一個連接。電晶體24的源極和汲極中的另一個與佈線Vs連接，電晶體34的源極和汲極中的另一個與佈線BL_2連接。電晶體32的源極和汲極中的另一個與電晶體22的閘極、電晶體24的閘極以及佈線BL_1連接。另外，電晶體32的閘極與佈線PL2連接，電晶體34的閘極與佈線PL3連接。
佈線Vd是供應高電位電源VH_SP的佈線，佈線Vs是供應低電位電源VL_SN的佈線。高電位電源VH_SP及低電位電源VL_SN也可以不連續地供應。就是說，也可以存在透過佈線Vd及佈線Vs供應高電位電源VH_SP及低電位電源 VL_SN的期間和不供應的期間。
放大器電路62具有放大佈線BL_1的電位的功能及放大佈線BL_2的電位的功能。注意，在圖15中，包括放大器電路62的感測放大器SA2起到閂鎖型感測放大器的作用。
注意，放大器電路62也可以包括兩個放大器電路66。圖19A示出放大器電路62包括兩個放大器電路66時的感測放大器SA2的電路結構例子。另外，圖19B示出放大器電路66的電路結構例子。
如圖19A所示，放大器電路62包括兩個放大器電路66，放大器電路66包括輸入端子IN2及輸出端子OUT2。一個放大器電路66的輸入端子IN2與佈線BL_1連接，輸出端子OUT2與佈線BL_2連接。另一個放大器電路66的輸入端子IN2與佈線BL_2連接，輸出端子OUT2與佈線BL_1連接。
放大器電路66包括p通道電晶體21、n通道電晶體23、電晶體31以及電晶體33。
電晶體21的源極和汲極中的一個與佈線Vd連接，源極和汲極中的另一個與電晶體23的源極和汲極中的一個、電晶體31的源極和汲極中的一個以及電晶體33的源極和汲極中的一個連接。電晶體23的源極和汲極中的另一個與佈線Vs連接，電晶體33的源極和汲極中的另一個與輸出端子OUT2連接。電晶體31的源極和汲極中的另一個與電晶體21的閘極、電晶體23的閘極以及輸入端 子IN2連接。另外，電晶體31的閘極與佈線PL2連接，電晶體33的閘極與佈線PL3連接。
關於開關電路63，援用感測放大器SA1的說明。
〈感測放大器SA2的工作例子1〉
接著，使用圖20所示的時序圖對圖15所示的記憶單元MC及感測放大器SA2的資料讀出時的工作例子進行說明。
在期間T1，使放大器電路62所包括的電晶體31及電晶體32導通，使佈線BL_1及佈線BL_2的電位初始化。明確而言，對佈線PL2供應高位準電位VH_PL，使放大器電路62中的電晶體31及電晶體32導通。
由於由電晶體21及電晶體23形成反相器，所以藉由使電晶體31導通而使反相器的輸入和輸出之間成為導通狀態，佈線BL_2的電位成為對應於電晶體21及電晶體23的特性的中間電位。將該電位稱為Vbl2。中間電位Vbl2是反映電晶體21及電晶體23的特性不均勻的影響而決定的電位，由電晶體21及電晶體23形成的反相器可以在輸入電位從Vbl2變動時敏感地反應。
同樣地，由於電晶體22及電晶體24構成反相器，所以藉由使電晶體32導通而使反相器的輸入和輸出之間成為導通狀態，佈線BL_1的電位成為對應於電晶體22及電晶體24的特性的中間電位。將該電位稱為Vbl1。中間電位Vbl1 是反映電晶體22及電晶體24的特性不均勻的影響而決定的電位，由電晶體22及電晶體24形成的反相器可以在輸入電位從Vbl1變動時敏感地反應。
在期間T1，佈線CSEL被供應低位準電位VL_CSEL，在開關電路63中電晶體25及電晶體26處於關閉狀態。佈線WL_1被供應低位準電位VL_WL，在記憶單元MC_1中電晶體OS1處於關閉狀態。同樣地，雖然在圖20中未圖示，但是對佈線WL_2供應低位準電位VL_WL，在記憶單元MC_2中電晶體OS1處於關閉狀態。
另外，對佈線PL2供應低位準電位VL_PL，使放大器電路62中的電晶體31及電晶體32關閉。
也可以在對佈線PL2供應低位準電位VL_PL的時序停止高位準電源VH_SP及低位準電源VL_SN的供應。藉由停止高位準電源VH_SP及低位準電源VL_SN的供應，可以遮蔽透過電晶體21及電晶體23流過的貫通電流以及透過電晶體22及電晶體24流過的貫通電流，而可以降低功耗。另外，在停止高位準電源VH_SP及低位準電源VL_SN的供應時，在後面說明的期間T3中對佈線PL3供應高位準電位VH_PL的時序恢復高位準電源VH_SP及低位準電源VL_SN的供應。
在期間T2，選擇佈線WL_1。明確而言，藉由對佈線WL_1供應高位準電位VH_WL，在記憶單元MC_1中使電晶體OS1導通。藉由進行上述工作，佈線 BL_1與電容器C0透過電晶體OS1導通。並且，因為佈線BL_1與電容器C0導通，佈線BL_1的電位根據保持在電容器C0中的電荷量變動。
在圖20所示的時序圖中，示出保持在電容器C0中的電荷量多的情況。當保持在電容器C0中的電荷量多時，電荷從電容器C0釋放到佈線BL_1，由此佈線BL_1的電位從電位Vbl1上升△V7。與此相反，當保持在電容器C0的電荷量少時，電荷從佈線BL_1流入電容器C0，由此佈線BL_1的電位下降△V8(未圖示)。
藉由佈線BL_1的電位從對應於電晶體22及電晶體24的特性的中間電位Vbl1上升△V7，由電晶體22及電晶體24形成的反相器輸出低電位電源VL_SN。
在期間T2，佈線CSEL持續被供應低位準電位VL_CSEL，在開關電路63中電晶體25及電晶體26維持關閉狀態。
接著，在期間T3，使放大器電路62所包括的電晶體33及電晶體34導通，放大器電路62輸出到佈線BL_1及佈線BL_2。明確而言，對佈線PL3供應高位準電位VH_PL，使放大器電路62中的電晶體33及電晶體34導通。
在是圖20所示的情況(保持在電容器C0的電荷量多的情況)下，在放大器電路62中電晶體33及電晶體34成為導通，放大器電路62對佈線BL_2輸出低電位電源VL_SN。佈線BL_2的電位從Vbl2接近低電位電源VL_SN，由電晶體 21及電晶體23形成的反相器輸出高電位電源VH_SP。然後，放大器電路62對佈線BL_1輸出高電位電源VH_SP，佈線BL_1的電位從Vbl1+△V7接近高電位電源VH_SP。
另外，在保持在電容器C0的電荷量少且期間T3剛開始時的佈線BL_1的電位是Vbl1-△V8的情況下，藉由電晶體33及電晶體34成為導通，佈線BL_2的電位從Vbl2接近高電位電源VH_SP，佈線BL_1的電位從電位Vbl1-△V8接近低電位電源VL_SN。
在期間T3，佈線CSEL持續被供應低位準電位VL_CSEL，在開關電路63中電晶體25及電晶體26維持關閉狀態。由於佈線WL_1持續被供應高位準電位VH_WL，在記憶單元MC_1中電晶體OS1維持導通狀態，所以在記憶單元MC_1中對應於佈線BL_1的電位VH_SP的電荷儲存於電容器C0。
在期間T4，藉由控制供應到佈線CSEL的電位，使開關電路63導通。明確而言，對佈線CSEL供應高位準電位VH_CSEL，在開關電路63中使電晶體25及電晶體26導通。由此，佈線BL_1的電位供應到佈線GBL_1，佈線BL_2的電位供應到佈線GBL_2。
另外，在期間T4，佈線WL_1持續被供應高位準電位VH_WL，在記憶單元MC_1中電晶體OS1維持導通狀態，所以在記憶單元MC_1中對應於佈線BL_1的電位VH_SP的電荷持續儲存在電容器C0。
在期間T4結束時，藉由控制供應到佈線CSEL的電位，使開關電路63關閉。明確而言，對佈線CSEL供應低位準電位VL_CSEL，使開關電路63中的電晶體25及電晶體26關閉。另外，對佈線PL3供應低位準電位VL_PL，使放大器電路62中的電晶體33及電晶體34關閉。
在期間T4結束時，佈線WL_1的選擇結束。明確而言，藉由對佈線WL_1供應低位準電位VL_WL，在記憶單元MC_1中使電晶體OS1關閉。藉由上述工作，對應於佈線BL_1的電位VH_SP的電荷儲存於電容器C0。在進行資料的讀出後，上述資料也保持在記憶單元MC_1。
藉由上述期間T1至期間T4的工作從記憶單元MC_1讀出資料。也可以同樣地從記憶單元MC_2讀出資料。
另外，也可以以與上述同樣地原理對記憶單元MC寫入資料。明確而言，與進行資料的讀出的情況同樣，使放大器電路62所包括的電晶體31及電晶體32導通，使佈線BL_1及佈線BL_2的電位初始化。
接著，選擇與欲進行資料寫入的記憶單元MC_1連接的佈線WL_1或與記憶單元MC_2連接的佈線WL_2，使記憶單元MC_1或記憶單元MC_2中的電晶體OS1導通。藉由進行上述工作，佈線BL_1或佈線BL_2與電容器C0藉由電晶體OS1導通。
接著，藉由控制供應到佈線CSEL的電位，使開關電路63導通。佈線BL_1與佈線GBL_1導通，並且佈線BL_2與佈線GBL_2導通。
並且，藉由分別對佈線GBL_1及佈線GBL_2供應寫入電位，由此藉由開關電路63對佈線BL_1及佈線BL_2供應寫入電位。藉由進行上述工作，對應於佈線BL_1或佈線BL_2的電位的電荷積蓄在電容器C0中，資料被寫入記憶單元MC_1或記憶單元MC_2。
在對佈線BL_1供應佈線GBL_1的電位並對佈線BL_2供應佈線GBL_2的電位之後，即使使開關電路63中的電晶體25及電晶體26關閉，佈線BL_1的電位與佈線BL_2的電位的高低關係也由放大器電路62保持。
〈感測放大器SA2的工作例子2〉
與〈感測放大器SA1的工作例子2〉同樣，在期間T1，圖15所示的記憶單元MC及感測放大器SA2除了放大器電路62所包括的電晶體31及電晶體32以外，還可以使電晶體33及電晶體34導通。
在此情況下，由於感測放大器SA2不包括感測放大器SA1所包括的電容器C11及電容器C12，所以對佈線BL_1及佈線BL_2的每一個輸出電位Vbl1和電位Vbl2的兩者。換言之，由電晶體21及電晶體23形成的反相器將電位Vbl2輸出到佈線BL_1及佈線BL_2，由電晶體22及電晶體24形成的反相器將電位 Vbl1輸出到佈線BL_1及佈線BL_2。
其結果，佈線BL_1及佈線BL_2的電位成為電位Vbl1和電位Vbl2的中間電位。藉由將電位Vbl1和電位Vbl2的兩者輸出到佈線BL_1及佈線BL_2的每一個，可以將佈線BL_1及佈線BL_2的電位成為對應於電晶體21至電晶體24的特性的中間電位。
以上，根據本發明的一個實施方式，藉由將佈線或節點的電位初始化為對應於電晶體的特性的電位，即使構成感測放大器的電晶體的特性不均勻，也可以構成不容易受到電晶體的特性不均勻的影響的感測放大器。即使使電晶體及電容器等小型化而對電源電壓的特性不均勻的影響變大，也可以構成精度高的感測放大器。另外，本實施方式所示的結構、工作方法等可以適當地組合而實施。
另外，本實施方式可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式2
在本實施方式中，參照圖21A至圖24說明上述實施方式所例示的半導體裝置的一個例子。另外，對可用於上述OS電晶體的金屬氧化物進行說明。以下，特別是對金屬氧化物和CAC(Cloud-Aligned Composite)的詳細內容進行說 明。
〈半導體裝置的結構例子〉
圖21A、圖21B、圖22A、圖22B以及圖23是包括根據本發明的一個實施方式的電晶體200、電晶體500及電容器100的半導體裝置600的俯視圖及剖面圖。在此，電晶體200及電晶體500是包括背閘極的電晶體。
半導體裝置600對應於感測放大器SA1中的放大器電路62的一部分，電晶體200對應於電晶體31、電晶體500對應於電晶體23、電容器100對應於電容器C11。或者，電晶體200對應於電晶體32、電晶體500對應於電晶體24、電容器100對應於電容器C12。
另外，當在感測放大器SA1中的放大器電路62中電晶體21及電晶體22是n通道電晶體時，電晶體500可以對應於電晶體21或電晶體22。
圖21A是半導體裝置600的俯視圖。另外，圖21B、圖22A、圖22B以及圖23是半導體裝置600的剖面圖。
在此，圖21B是沿著圖21A中的點劃線A1-A2所示的部位的剖面圖，示出電晶體200的通道長度方向上以及電晶體500的通道寬度方向上的剖面。圖22A是沿著圖21A中的點劃線A3-A4所示的部位的剖面圖，電晶體200的通道寬度方向上的剖面。在此，圖22B是沿著圖21A中的點劃線A5-A6所示的部位的剖面 圖，示出電晶體500的通道長度方向上的剖面。圖23是沿著圖21A中的點劃線A7-A8的所示的部位的剖面圖，示出電晶體200的源極區域或汲極區域的剖面。注意，在圖21A所示的俯視圖中，為了明確起見，省略部分組件。
半導體裝置600包括：電晶體200；電晶體500；電容器100；被用作層間膜的絕緣體210、絕緣體212、絕緣體273、絕緣體274、絕緣體280。另外，半導體裝置600還包括被用作佈線的導電體203及被用作插頭的導電體240(導電體240a、導電體240b)，導電體203及導電體240與電晶體200電連接。另外，半導體裝置600還包括被用作佈線的導電體503及被用作插頭的導電體540a，導電體503及導電體540a與電晶體500電連接。另外，半導體裝置600還包括與電容器100電連接的被用作插頭的導電體540b。注意，以下有時將導電體540a和導電體540b統稱為導電體540。在此，導電體503形成在與導電體203相同的層且具有相同的結構，導電體540形成在與導電體240相同的層且具有相同的結構。由此，導電體503可以參照導電體203的記載，導電體540可以參照導電體240的記載。
另外，在導電體203中，第一導電體以與絕緣體212的開口的內壁接觸的方式形成，其內側形成有第二導電體。在此，導電體203的頂面的高度與絕緣體212的頂面的高度可以大致相同。雖然本實施方式中採用疊層導電體203的第一導電體與導電體203的第二導電體的結構，但是本發明不侷限於此。例如，導電體203也可以具有單層結構或者三層以上的疊層結構。另外，在結構體具有疊層結構的情況下，有時按形成順序賦予序數以進行區別。導電 體503也具有與導電體203同樣的結構。
絕緣體273配置在電晶體200、電晶體500及電容器100上。絕緣體274配置在絕緣體273上。絕緣體280配置在絕緣體274上。
另外，導電體240以與絕緣體273、絕緣體274及絕緣體280的各開口的內壁接觸的方式形成。在此，導電體240的頂面的高度與絕緣體280的頂面的高度可以大致相同。另外，本實施方式中，導電體240具有兩層結構，但是本發明不侷限於此。例如，導電體240可以具有單層或三層以上的疊層結構。導電體540也具有與導電體240同樣的結構。
如圖21A及圖21B、圖22A所示，電晶體200包括：基板(未圖示)上的絕緣體214及絕緣體216；填埋於絕緣體214及絕緣體216中的導電體205；絕緣體216及導電體205上的絕緣體220；絕緣體220上的絕緣體222；絕緣體222上的絕緣體224；絕緣體224上的氧化物230(氧化物230a、氧化物230b及氧化物230c)；氧化物230上的絕緣體250；絕緣體250上的金屬氧化物252；金屬氧化物252上的導電體260(導電體260a及導電體260b)；導電體260上的絕緣體270；絕緣體270上的絕緣體271；至少與氧化物230c、絕緣體250、金屬氧化物252及導電體260的各側面接觸的絕緣體275；氧化物230上的層242。另外，以與一個層242接觸的方式配置導電體240a。
在電晶體200中，一個層242被用作源極和汲極中的一個，一個層242被用作 源極和汲極中的另一個，導電體260被用作前閘極，導電體205被用作背閘極。另外，導電體240b與相當於佈線BL_1或佈線BL_2的導電體電連接。另外，導電體260與相當於佈線PL2的導電體電連接。
如圖21A及圖21B、圖22B所示，電晶體500包括：基板(未圖示)上的絕緣體214及絕緣體216；填埋於絕緣體214及絕緣體216中的導電體505；絕緣體216及導電體505上的絕緣體220；絕緣體220上的絕緣體222；絕緣體222上的絕緣體524；絕緣體524上的氧化物530(氧化物530a、氧化物530b及氧化物530c)；氧化物530上的絕緣體550；絕緣體550上的金屬氧化物552；金屬氧化物552上的導電體560(導電體560a及導電體560b)；導電體560上的絕緣體570；絕緣體570上的絕緣體571；至少與氧化物530c、絕緣體550、金屬氧化物552及導電體560的各側面接觸的絕緣體575；氧化物530上的層542。另外，以與層542的一個接觸的方式配置導電體540a，以與層542的另一個接觸的方式配置導電體540b。
在電晶體500中，層542中的一個被用作源極和汲極中的一個，層542中的另一個被用作源極和汲極中的另一個，導電體560被用作前閘極，導電體505被用作背閘極。另外，導電體560與相當於節點N11或節點N12的導電體110電連接。
在此，電晶體500形成在與電晶體200相同的層且具有相同的結構。由此，氧化物530具有與氧化物230相同的結構，可以參照氧化物230的記載。導電體 505具有與導電體205相同的結構，可以參照導電體205的記載。絕緣體524具有與絕緣體224相同的結構，可以參照絕緣體224的記載。絕緣體550具有與絕緣體250相同的結構，可以參照絕緣體250的記載。金屬氧化物552具有與金屬氧化物252相同的結構，可以參照金屬氧化物252的記載。導電體560具有與導電體260相同的結構，可以參照導電體260的記載。絕緣體570具有與絕緣體270相同的結構，可以參照絕緣體270的記載。絕緣體571具有與絕緣體271相同的結構，可以參照絕緣體271的記載。絕緣體575具有與絕緣體275相同的結構，可以參照絕緣體275的記載。下面，在沒有特別的記載的情況下，如上所述，電晶體500的結構可以參照電晶體200的結構的記載。
雖然電晶體200採用層疊氧化物230a、氧化物230b及氧化物230c的三層結構，但是本發明不侷限於此。例如，可以採用氧化物230b的單層、氧化物230b與氧化物230a的兩層結構、氧化物230b與氧化物230c的兩層結構或者四層以上的疊層結構。電晶體500的氧化物530也是同樣的。注意，在電晶體200中示出了導電體260a和導電體260b的疊層結構，但是本發明不侷限於此。電晶體500的導電體560也是同樣的。
電容器100包括導電體110、導電體110上的絕緣體130、絕緣體130上的導電體120。導電體120較佳為以其至少一部分隔著絕緣體130與導電體110重疊的方式配置。另外，在導電體120上以與導電體120接觸的方式配置導電體240b。導電體110與被用作電晶體200的源極和汲極中的一個的層242接觸，並且透過絕緣體570的開口及絕緣體571的開口與導電體560接觸。
在電容器100中，導電體110被用作一個電極，導電體120被用作另一個電極。另外，絕緣體130被用作電容器100的介電質。導電體240b與相當於佈線BL_1或BL_2的導電體電連接。在此，導電體110與電晶體200的源極和汲極中的一個以及電晶體500的閘極電連接，並且被用作節點N11或節點N12。
如圖21A所示，電容器100的一部分以與電晶體200及電晶體500重疊的方式形成。由此，可以減小電晶體200、電晶體500以及電容器100的投影面積的總和而縮小半導體裝置600所佔的面積。由此，容易實現上述半導體裝置的小型化及高積體化。另外，由於可以以相同製程形成電晶體200、電晶體500及電容器100，所以可以縮短製程而提高生產率。
注意，在半導體裝置600中，以電晶體200的通道長度方向與電晶體500的通道長度方向正交的方式設置電晶體200、電晶體500及電容器100，但是本發實施方式所示的半導體裝置不侷限於此。
接著，對用於電晶體200的氧化物230的詳細內容進行說明。以下，在沒有特別的記載的情況下，電晶體500的氧化物530也參照氧化物230的記載。另外，較佳為在電晶體200中將被用作氧化物半導體的金屬氧化物(以下，也稱為氧化物半導體)用於包含形成通道的區域(以下，也稱為通道形成區域)的氧化物230(氧化物230a、氧化物230b及氧化物230c)。
由於將氧化物半導體用於通道形成區域的電晶體200在非導通狀態下的洩漏電流極小，所以可以提供功耗低的半導體裝置。此外，由於氧化物半導體可以利用濺射法等形成，所以可以用於構成高集成型半導體裝置的電晶體200。
作為氧化物230較佳為使用In-M-Zn氧化物(元素M為選自鋁、鎵、釔、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種)等金屬氧化物。作為氧化物230，也可以使用In-Ga氧化物、In-Zn氧化物。
在此，當氧化物半導體除了構成氧化物半導體的元素以外還被添加鋁、釕、鈦、鉭、鉻或鎢等金屬元素時，該氧化物半導體形成金屬化合物，其電阻降低。另外，較佳為使用鋁、鈦、鉭或鎢等。
為了對氧化物半導體添加金屬元素，例如，可以在氧化物半導體上形成包含該金屬元素的金屬膜、包含該金屬元素的氮化膜或氧化膜。另外，當形成該膜時，該膜與氧化物半導體的介面或者該介面附近的氧化物半導體中的部分氧可以被該膜等吸收而形成氧缺陷，由此可以降低該介面附近的氧化物半導體的電阻。
另外，較佳為在氧化物半導體上形成金屬膜、包含金屬元素的氮化膜或包含金屬元素的氧化膜之後在包含氮的氛圍下進行加熱處理。藉由在含氮的 氛圍下進行加熱處理，該膜的成分的金屬元素從金屬膜、包含金屬元素的氮化膜或者包含金屬元素的氧化膜擴散到氧化物半導體膜，或者氧化物半導體膜的成分的金屬氧化物擴散到該膜，氧化物半導體及該膜形成金屬化合物而實現低電阻化。添加到氧化物半導體中的金屬元素藉由與氧化物半導體的金屬元素形成金屬化合物而變為比較穩定的狀態，由此可以提供可靠性高的半導體裝置。
另外，也可以在金屬膜、包含金屬元素的氮化膜或者包含金屬元素的氧化膜與氧化物半導體的介面形成有化合物層(以下也稱為另一層)。注意，化合物層(另一層)是包括金屬膜、包含金屬元素的氮化膜或包含金屬元素的氧化膜的成分以及包含氧化物半導體的成分的金屬化合物的層。例如，作為化合物層，可以形成使氧化物半導體的金屬元素與被添加了的金屬元素合金化的層。該合金化了的層處於較穩定的狀態，所以可以提供可靠性高的半導體裝置。
另外，當氧化物半導體中的氫擴散到氧化物半導體的低電阻區域而進入低電阻區域中的氧缺陷中時，變成比較穩定的狀態。另外，已知氧化物半導體的氧缺陷中的氫藉由250℃以上的加熱處理從氧缺陷脫離而擴散到氧化物半導體的低電阻區域，進入低電阻區域的氧缺陷中，變成比較穩定的狀態。因此，藉由進行加熱處理，氧化物半導體的低電阻化了的區域或者形成有金屬化合物的區域的電阻進一步降低，沒被低電阻化的氧化物半導體成為高度純化(水、氫等雜質減少)，有電阻進一步增加的傾向。
另外，在氧化物半導體中存在氫或氮等雜質元素的情況下，載子密度增加。有時氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水而形成氧缺陷。在氫進入該氧缺陷的情況下，載子密度增加。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。換言之，包含氮或氫的氧化物半導體的電阻下降。
因此，藉由對氧化物半導體選擇性地添加金屬元素以及氫和氮等雜質元素，可以在氧化物半導體中形成高電阻區域及低電阻區域。換言之，藉由選擇性地降低氧化物230的電阻，可以在加工為島狀的氧化物230中形成被用作載子密度低的半導體的區域及被用作源極區域或汲極區域的低電阻區域。
在此，圖24示出在圖21B中以虛線圍繞的包括選擇性地降低電阻的氧化物230b的區域239的放大圖。
如圖24所示，氧化物230包括被用作電晶體的通道形成區域的區域234、被用作源極區域或汲極區域的區域231(區域231a及區域231b)以及區域234與區域231之間的區域232(區域232a及區域232b)。
被用作源極區域或汲極區域的區域231為氧濃度低的低電阻區域。另外，被用作通道形成區域的區域234為與被用作源極區域或汲極區域的區域231相 比氧濃度高且載子密度低的高電阻區。另外，區域232為與被用作源極區域或汲極區域的區域231相比氧濃度高且載子密度低而與被用作通道形成區域的區域234相比氧濃度低且載子密度高的區域。
另外，區域231的金屬元素和氫及氮等雜質元素中的至少一個的濃度較佳為比區域232及區域234高。
例如，區域231較佳為除了氧化物230所包含的金屬元素以外還包含選自鋁、釕、鈦、鉭、鎢和鉻等金屬元素中的一種或多種。
為了形成區域231，例如，可以以與氧化物230的區域231接觸的方式形成包含金屬元素的膜。在形成區域231之後對該包含金屬元素的膜進行圖案化來形成島狀的導電體110。作為該包含金屬元素的膜可以使用金屬膜、包含金屬元素的氧化膜或者包含金屬元素的氮化膜。此時，也可以在該包含金屬元素的膜與氧化物230的介面形成有層242。例如，層242有時形成在氧化物230的頂面及側面。層242包括該包含金屬元素的膜的成分以及包含氧化物230的成分的金屬化合物的層，也可以將其稱為化合物層。例如，作為層242可以使用使氧化物230中的金屬元素與添加的金屬元素合金化而成的層。
藉由對氧化物230添加金屬氧化物，在氧化物230中形成金屬化合物而使區域231低電阻化。該金屬化合物不一定必須形成在氧化物230中。例如，可以在上述包含金屬元素的膜(導電體110)中形成有金屬化合物。另外，例如， 也可以將金屬化合物形成在氧化物230的表面、導電體110的表面或者在導電體110與氧化物230的介面形成的層242中。
由此，區域231有時也包括層242的低電阻區域。由此，層242的至少一部分被用作電晶體200的源極區域或汲極區域。
區域232具有與絕緣體275重疊的區域。較佳為區域232的鋁、釕、鈦、鉭、鎢和鉻等金屬元素以及氫和氮等雜質元素中的至少一種的濃度比區域234高。例如，有時藉由以與氧化物230的區域231接觸的方式設置上述包含金屬元素的膜，由上述包含金屬元素的膜中的成分以及氧化物半導體中的成分形成金屬化合物。該金屬化合物有時吸引氧化物230所包含的氫。由此，區域231附近的區域232的氫濃度有時變高。
另外，也可以採用區域232a和區域232b中的一個或兩個也可以具有與導電體260重疊的區域的結構。藉由採用該結構，可以使導電體260與區域232a及區域232b重疊。
在圖24中，區域234、區域231及區域232形成在氧化物230b中，但是不侷限於此。例如，上述區域也可以形成在層242、層242與氧化物230之間形成的化合物層、氧化物230a或氧化物230c中。另外，雖然圖24示出各區域的邊界以大致垂直於氧化物230的頂面的方式表示，但是本實施方式不侷限於此。例如，區域232有時具有如下形狀：在氧化物230b的表面附近向導電體260 一側突出，在氧化物230b的底面附近向導電體240a一側或導電體240b一側縮退。
在氧化物230中，有時難以明確地觀察到各區域的邊界。在各區域中檢測出的金屬元素和氫及氮等雜質元素的濃度不需要必須按每區域分階段地變化，也可以在各區域中逐漸地變化(也稱為漸變(gradation))。就是說，越接近通道形成區域的區域中的金屬元素，氫及氮等雜質元素的濃度越小即可。
為了選擇性地降低氧化物230的電阻，例如將鋁、釕、鈦、鉭、鎢和鉻等提高導電性的金屬元素及雜質中的至少一個添加到所希望的區域。作為雜質，可以使用形成氧缺陷的元素或者被氧缺陷俘獲的元素等。例如，作為該元素，可以舉出氫、硼、碳、氮、氟、磷、硫、氯、稀有氣體元素等。此外，作為稀有氣體的典型例子，有氦、氖、氬、氪以及氙等。
因此，藉由提高區域231中的上述提高導電性的金屬元素、形成氧缺陷的元素或者被氧缺陷俘獲的元素的含量，可以提高載子密度，由此可以降低電阻。
為了降低區域231的電阻，例如，較佳為以與氧化物230的區域231接觸的方式形成上述包含金屬元素的膜。作為該包含金屬元素的膜可以使用金屬膜、包含金屬元素的氧化膜或者包含金屬元素的氮化膜等。上述包含金屬 元素的膜較佳為至少隔著絕緣體250、金屬氧化物252、導電體260、絕緣體270、絕緣體271及絕緣體275設置在氧化物230上。另外，上述包含金屬元素的膜的厚度較佳為10nm以上且200nm以下。上述包含金屬元素的膜例如包含鋁、釕、鈦、鉭、鎢、鉻等金屬元素。上述包含金屬元素的膜可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
藉由氧化物230與上述包含金屬元素的膜接觸，該包含金屬元素的膜的成分及氧化物230的成分形成金屬化合物而形成低電阻的區域231。另外，有時，氧化物230與上述包含金屬元素的膜的介面或者位於該介面附近的氧化物230中的氧的一部分被層242吸收使氧化物230中形成氧缺陷而形成低電阻區域231。
另外，較佳的是，以氧化物230與上述包含金屬元素的膜接觸的狀態在含氮的氛圍下進行加熱處理。藉由進行該加熱處理，上述包含金屬元素的膜的成分的金屬元素從該包含金屬元素的膜擴散到氧化物230，或者氧化物230的成分的金屬元素擴散到該包含金屬元素的膜，氧化物230及該包含金屬元素的膜形成金屬化合物而實現低電阻化。由此，在氧化物230與該包含金屬元素的膜之間形成層242。此時，氧化物230的金屬元素與該包含金屬元素的膜合金化。由此，有時層242包含合金。該合金處於較穩定的狀態，由此可以提供可靠性高的半導體裝置。
作為上述加熱處理，例如，可以以250℃以上且650℃以下，較佳為以300℃ 以上且500℃以下，更佳為以320℃以上且450℃以下進行。加熱處理在氮或惰性氣體氛圍下進行。加熱處理也可以在減壓狀態下進行。另外，也可以先在氮或惰性氣體氛圍下進行加熱處理，再在氧化性氣體的氛圍下進行加熱處理。
另外，當氧化物230中的氫擴散到區域231而進入區域231中的氧缺陷中時，變成比較穩定的狀態。另外，區域234的氧缺陷中的氫藉由250℃以上的加熱處理從氧缺陷脫離而擴散到區域231，進入區域231的氧缺陷中，變成比較穩定的狀態。因此，藉由進行加熱處理，區域231的電阻進一步降低，區域234成為高度純化(水、氫等雜質減少)其電阻進一步增加。
另外，氧化物230的區域234及區域232與導電體260及絕緣體275重疊，因此可以抑制金屬元素的添加。另外，在氧化物230的區域234及區域232中，可以抑制氧化物230中的氧原子被上述包含金屬元素的膜吸收。
另外，當氧化物230的區域231及與區域231相鄰的區域232中的氧被上述包含金屬元素的膜吸收時，區域231及區域232中可能產生氧缺陷。當氧化物230中的氫進入該氧缺陷時，區域231及區域232的載子密度增加。因此，氧化物230的區域231及區域232的電阻降低。
在此，在上述包含金屬元素的膜具有吸收氫的特性的情況下，氧化物230中的氫被該膜吸收。因此，可以降低氧化物230中的作為雜質的氫。由於上述 包含金屬元素的膜在後面被圖案化而成為導電體110，所以從氧化物230吸收的氫的大部分被去除。
在形成層242之後，去除上述包含金屬元素的膜的一部分而形成島狀的導電體110。藉由使該包含金屬元素的膜的厚度充分厚，例如為10nm以上且200nm以下左右，可以使導電體110具有充分的導電性。與上述包含金屬元素的膜同樣，導電體110的膜的厚度較佳為10nm以上且200nm以下，例如較佳為包含鋁、釕、鈦、鉭、鎢、鉻等金屬元素。另外，導電體110也可以為包含金屬元素的氧化膜或者包含金屬元素的氮化膜。
導電體110與氧化物230之間形成有層242。在層242中，有時上述包含金屬元素的膜的金屬元素與氧化物230的金屬元素合金化，因此有時導電體110與區域231b之間的電阻得到降低。
如圖21B所示，導電體110透過絕緣體570及絕緣體571的開口與被用作電晶體500的閘極的導電體560接觸。藉由使用上述具有充分的導電性的導電體110，可以使電晶體200與電晶體500之間的導電性優良而在節點N11或N12中準確地保持被初始化了的電位。再者，當電晶體200及電晶體500形成在同一層中並透過導電體110彼此連接時，不需要形成多餘的插頭連接上層或下層中的電晶體200與電晶體500。因此，由於可以減少在形成電晶體200及電晶體500的層中形成的插頭的數量，所以可以抑制氫等雜質透過該插頭擴散到電晶體200及電晶體500。
在此，在使用氧化物半導體的電晶體中，如果氧化物半導體中的形成通道的區域存在雜質及氧缺陷，電特性則容易變動，有時降低可靠性。另外，在氧化物半導體中的形成通道的區域包含氧缺陷的情況下，電晶體趨於具有常開啟特性。因此，儘可能降低形成通道的區域234中的氧缺陷。
因此，如圖24所示，較佳為以與絕緣體250、氧化物230b的區域232以及氧化物230c接觸的方式設置包含超過化學計量組成的氧(也稱為過量氧)的絕緣體275。換言之，當絕緣體275所包含的過量氧擴散到氧化物230的區域234時，可以降低氧化物230的區域234的氧缺陷。
另外，為了在絕緣體275中形成過量氧區域，較佳為作為與絕緣體275接觸的絕緣體273藉由濺射法形成氧化物。藉由利用濺射法形成氧化物，可以形成水或氫等雜質少的絕緣體。在利用濺射法的情況下，例如，較佳為利用對向靶材式濺射裝置進行成膜。對向靶材式濺射裝置可以在被成膜面不暴露於對向的靶材之間的高電場區域的狀態下進行成膜，因此被成膜面不容易受到電漿損傷，所以可以減輕在形成將成為絕緣體273的絕緣體時對氧化物230造成的成膜損傷，所以是較佳的。可以將使用對向靶材式濺射裝置的成膜法稱為VDSP(Vapor Deposition SP)(註冊商標)。
在利用濺射法進行成膜時，在靶材與基板之間存在離子和被濺射的粒子。例如，靶材與電源連接，被供應電位E0。另外，基板被供應接地電位等電 位E1。注意，基板也可以處於電浮動狀態。另外，在靶材與基板之間存在成為電位E2的區域。各電位的大小關係為E2>E1>E0。
電漿中的離子被電位差E2-E0加速而與靶材碰撞，被濺射的粒子從靶材中彈出。該被濺射的粒子附著到成膜表面上並在其上沉積而形成膜。另外，有時離子的一部分被靶材反沖並作為反沖離子穿過形成的膜而被與被形成面接觸的絕緣體275吸收。此外，有時電漿中的離子被電位差E2-E1加速而與成膜表面碰撞。此時，離子的一部分到達絕緣體275的內部。離子被絕緣體275吸收，由此，絕緣體275中形成有吸收了離子的區域。換言之，當離子為包含氧的離子時，絕緣體275中形成過量氧區域。
藉由對絕緣體275引入過量氧，可以在絕緣體275中形成過量氧區域。絕緣體275中的過量氧被供應到氧化物230的區域234中，可以填補氧化物230中的氧缺陷。
另外，作為絕緣體275，較佳為使用氧化矽、氧氮化矽、氮氧化矽或具有空孔的氧化矽。在氧氮化矽等的材料中容易形成過量氧區域。另一方面，與上述氧氮化矽等的材料相比，即使在氧化物230上藉由濺射法形成氧化膜，也不容易在氧化物230中形成過量氧區域。因此，藉由將包含過量氧區域的絕緣體275設置在氧化物230的區域234的周圍，可以將絕緣體275的過量氧高效地供應到氧化物230的區域234。 另外，作為絕緣體273，較佳為使用氧化鋁。當在氧化鋁與氧化物230相鄰的狀態下進行加熱處理時，氧化鋁有時抽出氧化物230中的氫。注意，當氧化物230與氧化鋁之間設置有層242時，有時氧化鋁吸收層242中的氫，氫被減少了的層242吸收氧化物230中的氫。因此，可以降低氧化物230中的氫濃度。另外，藉由以絕緣體273與氧化物230相鄰的狀態進行加熱處理，有時可以從絕緣體273對氧化物230、絕緣體224或絕緣體222供應氧。
藉由組合上述結構或上述製程，可以選擇性地降低氧化物230的電阻。
換言之，當在氧化物230中形成低電阻區時，藉由將被用作閘極電極的功能的導電體260以及絕緣體275用作遮罩，可以自對準地降低氧化物230的電阻。因此，在同時形成多個電晶體200的情況下，可以減少電晶體之間的電特性的不均勻。另外，電晶體200的通道長度取決於導電體260的寬度及絕緣體275的成膜厚度，因此，藉由將導電體260的寬度設定為最小特徵尺寸，可以進行電晶體200的微型化。
如上所述，藉由適當地選擇各區域的範圍，可以根據電路設計容易提供具有符合要求的電特性的電晶體。
此外，氧化物半導體可以利用濺射法等形成，所以可以用於構成高集成型半導體裝置的電晶體。另外，由於將氧化物半導體用於通道形成區域的電晶體的非導通狀態下的洩漏電流(關態電流)極小，所以可以提供功耗低 的半導體裝置。另外，由於電晶體200的關態電流小，所以可以在節點N11或N12中長時間地保持初始化電位。
如上所述，可以提供包括通態電流大的電晶體的半導體裝置。或者，可以提供包括關態電流小的電晶體的半導體裝置。或者，可以抑制電特性變動而實現具有穩定的電特性及高可靠性的半導體裝置。
下面，說明半導體裝置600的詳細結構。另外，以下，在沒有特別的記載的情況下，電晶體500的詳細結構也參照電晶體200的詳細結構的說明。
如圖21A及圖22A所示，導電體203在通道寬度方向上延伸，被用作對導電體205施加電位的佈線。另外，導電體203較佳為填埋於絕緣體212中。
導電體205以與氧化物230及導電體260重疊的方式配置。另外，較佳為導電體205以與導電體203的頂面接觸的方式設置。另外，導電體205較佳為填埋於絕緣體214及絕緣體216中。
在此，導電體260有時被用作第一閘極電極(也稱為前閘極)。導電體205有時被用作第二閘極電極(也稱為背閘極)。在此情況下，藉由獨立地改變供應到導電體205的電位而不使其與供應到導電體260的電位聯動，可以控制電晶體200的臨界電壓。尤其是，藉由對導電體205供應負電位，可以使電晶體200的臨界電壓大於0V且可以減小關態電流。因此，與不對導電體205 施加負電位時相比，在對導電體205施加負電位的情況下，可以減小對導電體260供應的電位為0V時的汲極電流。
另外，藉由在導電體203上設置導電體205，可以適當地設定被用作第一閘極電極的導電體260與被用作佈線的導電體203之間的距離。就是說，當在導電體203和導電體260之間設置絕緣體214及絕緣體216等時，可以降低導電體203和導電體260之間的寄生電容，可以提高導電體203和導電體260之間的絕緣耐壓。
藉由降低導電體203和導電體260之間的寄生電容，可以提高電晶體200的切換速度，而可以實現具有高頻率特性的電晶體。此外，藉由提高導電體203和導電體260之間的絕緣耐壓，可以提高電晶體200的可靠性。因此，絕緣體214及絕緣體216的厚度較佳為大。此外，導電體203的延伸方向不侷限於此，例如也可以在電晶體200的通道長度方向上延伸。
如圖21A所示，導電體205與氧化物230及導電體260重疊。另外，導電體205較佳為比氧化物230中的區域234大。尤其是，如圖22A所示，導電體205較佳為延伸到與通道寬度方向交叉的氧化物230中的區域234的端部的外側的區域。就是說，較佳為在氧化物230的通道寬度方向的側面之外的區域中，導電體205和導電體260隔著絕緣體重疊。
當具有上述結構時，在對導電體260及導電體205供應電位的情況下，從導電 體260產生的電場和從導電體205產生的電場連接，可以電圍繞形成在氧化物230中的通道形成區域。
就是說，可以由被用作第一閘極電極的導電體260的電場和被用作第二閘極電極的導電體205的電場電圍繞區域234的通道形成區域。在本說明書中，將由第一閘極電極的電場和第二閘極電極的電場電圍繞通道形成區域的電晶體的結構稱為surrounded channel(S-channel：圍繞通道)結構。
在導電體205中，以與絕緣體214及絕緣體216的開口的內壁接觸的方式形成有第一導電體，其內側形成有第二導電體。在此，第一導電體及第二導電體的頂面的高度與絕緣體216的頂面的高度可以大致相同。注意，在電晶體200中層疊有導電體205的第一導電體和導電體205的第二導電體，但是本發明不侷限於此。例如，導電體205可以具有單層結構，也可以具有三層以上的疊層結構。
在此，作為導電體205或者導電體203的第一導電體較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、銅原子等雜質的擴散的功能(不容易使上述雜質透過)的導電材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等)的擴散的功能(不容易使上述氧透過)的導電材料。在本說明書中，“抑制雜質或氧的擴散的功能”是指抑制上述雜質和上述氧中的至少一個或全部的擴散的功能。
藉由使導電體205或導電體203的第一導電體具有抑制氧的擴散的功能，可以防止因導電體205或導電體203的第二導電體氧化而導致導電率的下降。作為具有抑制氧的擴散的功能的導電材料，較佳為使用鉭、氮化鉭、釕或氧化釕等。因此，導電體205或導電體203的第一導電體可以為上述導電材料的單層或疊層。由此，可以抑制氫、水等雜質經過導電體203及導電體205擴散到電晶體200一側。
作為導電體205的第二導電體，較佳為使用以鎢、銅或鋁為主要成分的導電材料。在圖式中，導電體205的第二導電體具有單層結構，但是也可以具有疊層結構，例如，可以採用鈦、氮化鈦和上述導電材料的疊層結構。
導電體203的第二導電體因為被用作佈線所以較佳為使用具有比導電體205的第二導電體高的導電性的導電體。例如，可以使用以銅或鋁為主要成分的導電材料。導電體203的第二導電體也可以具有疊層結構，例如，可以採用鈦、氮化鈦和上述導電材料的疊層結構。
尤其是，作為導電體203較佳為使用銅。因為銅的電阻低，所以較佳為用於佈線等。另一方面，銅容易擴散，因此有時銅擴散到氧化物230而導致電晶體200的電特性降低。於是，例如，作為絕緣體214使用銅透過性低的氧化鋁或氧化鉿等材料，可以抑制銅擴散。
不需要必須設置導電體205、絕緣體214及絕緣體216。在此情況下，導電體 203的一部分可以被用作第二閘極電極。
絕緣體210及絕緣體214較佳為被用作抑制水或氫等雜質從基板一側進入電晶體200的阻擋絕緣膜。因此，作為絕緣體210及絕緣體214較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、銅原子等雜質的擴散的功能(不容易使上述雜質透過)的絕緣材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等)的擴散的功能(不容易使上述氧透過)的絕緣材料。另外，可以在絕緣體280上設置與絕緣體210或絕緣體214同樣的用作阻擋絕緣膜的絕緣體。由此，可以抑制水或氫等雜質從絕緣體280的上方混入電晶體200。
例如，較佳的是，作為絕緣體210使用氧化鋁等，作為絕緣體214使用氮化矽等。由此，可以由絕緣體210及絕緣體214抑制氫、水等雜質從基板一側擴散到電晶體200一側。此外，可以由絕緣體210及絕緣體214抑制絕緣體224等中的氧擴散到基板一側。
此外，藉由在導電體203上層疊導電體205，可以在導電體203與導電體205之間設置絕緣體214。在此，即使作為導電體203的第二導電體使用銅等容易擴散的金屬，藉由作為絕緣體214設置氮化矽等也可以抑制該金屬擴散到絕緣體214上方的層。
被用作層間膜的絕緣體212、絕緣體216及絕緣體280的介電常數較佳為比絕 緣體210或絕緣體214低。藉由將介電常數較低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。
作為絕緣體212、絕緣體216及絕緣體280，例如可以使用氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba，Sr)TiO3(BST)等絕緣體的單層或疊層。或者，例如也可以對這些絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。此外，也可以對這些絕緣體進行氮化處理。還可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽。
絕緣體220、絕緣體222及絕緣體224被用作閘極絕緣體。另外，與絕緣體224同樣，設置在電晶體500的絕緣體524也被用作閘極絕緣體。注意，在本實施方式中，絕緣體224和絕緣體524被分離，但是絕緣體224與絕緣體524也可以互相連接。
在此，作為接觸於氧化物230的絕緣體224較佳為使用包含超過化學計量組成的氧的絕緣體。換言之，較佳為在絕緣體224中形成有過量氧區域。藉由以與氧化物230接觸的方式設置上述包含過量氧的絕緣體，可以減少氧化物230中的氧缺陷，從而可以提高電晶體200的可靠性。
明確而言，作為具有過量氧區域的絕緣體，較佳為使用藉由加熱使一部分的氧脫離的氧化物材料。藉由加熱使氧脫離的氧化物是指在TDS(Thermal Desorption Spectroscopy：熱脫附譜)分析中換算為氧分子的氧的脫離量為1.0×1018molecules/cm3以上，較佳為1.0×1019molecules/cm3以上，進一步較佳為2.0×1019molecules/cm3以上，或者3.0×1020molecules/cm3以上的氧化物膜。另外，進行上述TDS分析時的膜的表面溫度較佳為在100℃以上且700℃以下，或者100℃以上且400℃以下的範圍內。
當絕緣體224具有過量氧區域時，較佳為絕緣體222較佳為具有抑制氧(例如，氧原子、氧分子等)的擴散的功能(不容易使上述氧透過)。
藉由使絕緣體222具有抑制氧的擴散的功能，絕緣體224所包括的過量氧區域的氧可以高效地供應給氧化物230而不擴散到絕緣體220一側。另外，可以抑制導電體205與絕緣體224所包括的過量氧區域的氧起反應。
作為絕緣體222，例如較佳為使用包含氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba，Sr)TiO3(BST)等所謂的high-k材料的絕緣體的單層或疊層。當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等的問題。藉由作為被用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。
尤其是，較佳為使用包含鋁和鉿中的一者或兩者的氧化物的絕緣體，該絕緣體是具有抑制雜質及氧等的擴散的功能(不容易使上述雜質及上述氧透 過)的絕緣材料。作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。當使用這種材料形成絕緣體222時，絕緣體222被用作抑制氧從氧化物230釋放或氫等雜質從電晶體200的周圍部進入氧化物230的層。
或者，例如也可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。此外，也可以對上述絕緣體進行氮化處理。還可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽。
絕緣體220較佳為具有熱穩定性。例如，因為氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。另外，藉由將high-k材料的絕緣體與氧化矽或者氧氮化矽組合，可以形成具有熱穩定性且相對介電常數高的疊層結構的絕緣體220。
絕緣體220、絕緣體222及絕緣體224也可以具有兩層以上的疊層結構。此時，不侷限於使用相同材料構成的疊層結構，也可以是使用不同材料形成的疊層結構。
氧化物230包括氧化物230a、氧化物230a上的氧化物230b及氧化物230b上的氧化物230c。當在氧化物230b之下設置有氧化物230a時，可以防止雜質從形成在氧化物230a下的結構物擴散到氧化物230b。當在氧化物230b之上設置有氧化物230c時，可以防止雜質從形成在氧化物230c的上方的結構物擴散到氧化 物230b。
另外，氧化物230較佳為具有各金屬原子的原子個數比互不相同的氧化物的疊層結構。明確而言，用於氧化物230a的金屬氧化物的構成元素中的元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物的構成元素中的元素M的原子個數比。另外，用於氧化物230a的金屬氧化物中的相對於In元素的M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的相對於In的元素M的原子個數比。另外，用於氧化物230b的金屬氧化物中的相對於元素M的In的原子個數比較佳為大於用於氧化物230a的金屬氧化物中的相對於元素M的In的原子個數比。另外，氧化物230c可以使用可用於氧化物230a或氧化物230b的金屬氧化物。
較佳的是，使氧化物230a及氧化物230c的導帶底的能量高於氧化物230b的導帶底的能量。換言之，氧化物230a及氧化物230c的電子親和力較佳為小於氧化物230b的電子親和力。
在此，在氧化物230a、氧化物230b及氧化物230c的接合部中，導帶底平緩地變化。換言之，氧化物230a、氧化物230b及氧化物230c的接合部的導帶底連續地變化或者連續地接合。為此，較佳為降低形成在氧化物230a與氧化物230b的介面以及氧化物230b與氧化物230c的介面的混合層的缺陷態密度。
明確而言，藉由使氧化物230a與氧化物230b、以及氧化物230b與氧化物230c 包含氧之外的共同元素(為主要成分)，可以形成缺陷態密度低的混合層。例如，在氧化物230b為In-Ga-Zn氧化物的情況下，作為氧化物230a及氧化物230c較佳為使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化鎵等。
此時，載子的主要路徑為氧化物230b。藉由使氧化物230a及氧化物230c具有上述結構，可以降低氧化物230a與氧化物230b的介面及氧化物230b與氧化物230c的介面的缺陷態密度。因此，介面散射對載子傳導的影響減少，電晶體200可以得到高通態電流。
氧化物230包括區域231、區域232及區域234。較佳的是，區域231的至少一部分包括與絕緣體273相鄰的區域。另外，區域232至少包括與絕緣體275重疊的區域。
當電晶體200成為導通狀態時，區域231a或區域231b被用作源極區域或汲極區域。另一方面，區域234的至少一部分被用作通道形成區域。當在區域231與區域234之間設置有區域232時，可以增大電晶體200的通態電流且可以減小電晶體200的非導通時的洩漏電流(關態電流)。
藉由在電晶體200中設置區域232可以防止在被用作源極區域及汲極區域的區域231與形成通道的區域234之間形成高電阻區域，而可以增高電晶體的通態電流及移動率。當包括區域232時，在通道長度方向上源極區域及汲極區域不與第一閘極電極(導電體260)重疊，由此可以抑制在兩者之間形成不 需要的電容。另外，當包括區域232時，可以減小非導通時的洩漏電流。
因此，藉由適當地選擇各區域的範圍，可以容易地提供具有符合電路設計要求的電特性的電晶體。可以使電晶體200的關態電流小使電晶體500的通態電流大。
作為氧化物230較佳為使用被用作氧化物半導體的金屬氧化物。例如，作為成為區域234的金屬氧化物，較佳為使用其能帶間隙為2eV以上，較佳為2.5eV以上的金屬氧化物。如此，藉由使用能帶間隙較寬的金屬氧化物，可以減小電晶體的關態電流。
由於使用氧化物半導體的電晶體在非導通狀態下的洩漏電流極小，所以可以提供一種功耗低的半導體裝置。此外，由於氧化物半導體可以利用濺射法等形成，所以可以用於構成高集成型半導體裝置的電晶體。
絕緣體250被用作閘極絕緣體。絕緣體250較佳為以與氧化物230c的頂面接觸的方式配置。絕緣體250較佳為使用藉由加熱釋放氧的絕緣體形成。例如，可以使用如下氧化物膜：在熱脫附譜分析(TDS分析)中，該氧化物膜的換算為氧分子的氧的脫離量為1.0×1018molecules/cm3以上，較佳為1.0×1019molecules/cm3以上，進一步較佳為2.0×1019molecules/cm3以上或3.0×1020molecules/cm3以上。另外，進行上述TDS分析時的膜的表面溫度較佳為在100℃以上且700℃以下的範圍內。
明確而言，可以使用包含過量氧的氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。
藉由作為絕緣體250以與氧化物230c的頂面接觸的方式設置因加熱而釋放氧的絕緣體，可以高效地從絕緣體250對氧化物230b的區域234供應氧。與絕緣體224同樣，較佳為絕緣體250中的水或氫等雜質的濃度得到降低。絕緣體250的厚度較佳為1nm以上且20nm以下。
另外，為了將絕緣體250所包含的過量氧高效地供應到氧化物230，也可以設置金屬氧化物252。因此，金屬氧化物252較佳為抑制從絕緣體250的氧擴散。藉由設置抑制氧的擴散的金屬氧化物252，從絕緣體250到導電體260的過量氧的擴散得到抑制。換言之，可以抑制供應到氧化物230的過量氧的減少。另外，可以抑制因過量氧導致的導電體260的氧化。
另外，金屬氧化物252可以被用作第一閘極電極的一部分。例如，可以將可用作氧化物230的氧化物半導體用作金屬氧化物252。在此情況下，藉由利用濺射法形成導電體260，可以降低金屬氧化物252的電阻值使其變為導電體。可以將其稱為OC(Oxide Conductor)電極。
另外，金屬氧化物252有時被用作閘極絕緣體的一部分。因此，在將氧化矽 或氧氮化矽等用於絕緣體250的情況下，作為金屬氧化物252較佳為使用作為相對介電常數高的high-k材料的金屬氧化物。藉由採用該疊層結構，可以形成具有熱穩定性且相對介電常數高的疊層結構。因此，可以在保持物理厚度的同時降低在電晶體工作時施加的閘極電位。另外，可以減少被用作閘極絕緣體的絕緣體的等效氧化物厚度(EOT)。
雖然示出電晶體200中的金屬氧化物252是單層的結構，但是也可以採用兩層以上的疊層結構。例如，可以將被用作閘極電極的一部分的金屬氧化物與被用作閘極絕緣體的一部分的金屬氧化物層疊。
當將金屬氧化物252用作閘極電極時，可以在不減弱來自導電體260的電場的影響的情況下提高電晶體200的通態電流。另外，當將金屬氧化物252用作閘極絕緣膜時，藉由利用絕緣體250及金屬氧化物252的物理厚度保持導電體260與氧化物230之間的距離，可以抑制導電體260與氧化物230之間的洩漏電流。由此，藉由設置絕緣體250及金屬氧化物252的疊層結構，可以容易調節導電體260與氧化物230之間的物理距離及從導電體260施加到氧化物230的電場強度。
明確而言，可以藉由使可用於氧化物230的氧化物半導體低電阻化來將其用作金屬氧化物252。或者，可以使用包含選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺和鎂等中的一種或兩種以上的金屬氧化物。
尤其是，較佳為使用作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體的氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。尤其是，鋁酸鉿的耐熱性比氧化鉿膜高。因此，在後面的製程的加熱處理中不容易晶化，所以是較佳的。注意，金屬氧化物252不是必需的組件，可以根據所需的電晶體特性適當地設計。
被用作第一閘極電極的導電體260包括導電體260a及導電體260a上的導電體260b。與導電體205的第一導電體同樣，導電體260a較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、銅原子等雜質的擴散的功能的導電材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等)的擴散的功能的導電材料。
當導電體260a具有抑制氧的擴散的功能時，可以抑制絕緣體250及金屬氧化物252所包含的過量氧使導電體260b氧化而導致導電率下降。作為具有抑制氧的擴散的功能的導電材料，例如，較佳為使用鉭、氮化鉭、釕或氧化釕等。
另外，作為導電體260b較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，由於導電體260被用作佈線，所以較佳為使用導電性高的導電體。例如，作為導電體260b可以使用以鎢、銅或鋁為主要成分的導電材料。另外，導電體260b可以具有疊層結構，例如可以具有鈦、氮化鈦與上述導電材料的疊層。
如圖22A所示，當導電體205延伸到氧化物230的與通道寬度交叉的端部的外側的區域時，導電體260較佳為在該區域隔著絕緣體250與導電體205重疊。就是說，在氧化物230的側面的外側的區域，較佳為由導電體205、絕緣體250和導電體260形成疊層結構。
當具有上述結構時，在對導電體260及導電體205供應電位的情況下，從導電體260產生的電場和從導電體205產生的電場連接，可以覆蓋形成在氧化物230中的通道形成區域。
就是說，可以由被用作第一閘極電極的導電體260的電場和被用作第二閘極電極的導電體205的電場電圍繞區域234的通道形成區域。
另外，可以在導電體260b上設置被用作障壁膜的絕緣體270。作為絕緣體270較佳為使用具有抑制水或氫等雜質及氧的透過的功能的絕緣材料。例如較佳為使用氧化鋁或氧化鉿等。由此，可以防止導電體260因來自絕緣體270的上方的氧而氧化。另外，可以抑制來自絕緣體270的上方的水或氫等雜質透過導電體260及絕緣體250進入氧化物230中。
較佳為在絕緣體270上配置被用作硬遮罩的絕緣體271。藉由設置絕緣體271，可以以使導電體260的側面與基板表面大致垂直的方式對導電體260進行加工，明確而言，可以使導電體260的側面與基板表面所形成的角度為75度以上且100度以下，較佳為80度以上且95度以下。藉由將導電體260加工為 上述形狀，可以將隨後形成的絕緣體275形成為所希望的形狀。
另外，也可以藉由作為絕緣體271使用抑制水或氫等雜質及氧的透過的功能的絕緣材料，來將絕緣體271兼作用障壁膜。在此情況下，也可以不設置絕緣體270。
被用作緩衝層的絕緣體275以與氧化物230c的側面、絕緣體250的側面、金屬氧化物252的側面、導電體260的側面、絕緣體270的側面及絕緣體271的側面接觸的方式設置。
例如，絕緣體275較佳為包含氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。尤其是，由於氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。尤其是，氧化矽、具有電洞的氧化矽可以在後面的製程中容易地形成過量氧區域，所以是較佳的。
另外，絕緣體275較佳為包含過量氧區域。藉由作為絕緣體275使用加熱時釋放氧的絕緣體並以與氧化物230c及絕緣體250接觸的方式設置，可以高效地從絕緣體250對氧化物230b的區域234供應氧。此外，較佳為減少絕緣體275中的水或氫等雜質的濃度。
作為絕緣體130較佳為使用相對介電常數大的絕緣體，可以使用可用於絕緣 體222等的絕緣體。例如，可以使用包含鋁和鉿中的一者或兩者的氧化物的絕緣體。作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體較佳為使用氧化鋁、氧化鉿、含有鋁及鉿的氧化物(鋁酸鉿)等。另外，絕緣體130可以具有疊層結構，例如，可以具有從氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿和包含鋁及鉿的氧化物(鋁酸鉿)等中選擇兩個以上的疊層結構。例如，較佳為藉由利用ALD法依次形成氧化鉿、氧化鋁及氧化鉿，來形成疊層結構。氧化鉿及氧化鋁的膜的厚度分別為0.5nm以上且5nm以下。藉由採用這種疊層結構，可以形成電容值大且洩漏電流小的電容器100。
如圖21A所示，在俯視圖中絕緣體130的側面與導電體110的側面及導電體120的側面對齊，但是不侷限於此。例如，也可以不對絕緣體130進行圖案化並由絕緣體130覆蓋電晶體200及電晶體500。
作為導電體120，較佳為使用以鎢、銅或鋁為主要成分的導電材料。此外，雖然未圖示，但是導電體120也可以為疊層結構，例如可以為鈦、氮化鈦與上述導電材料的疊層。
絕緣體273至少設置在層242、絕緣體275、層542、層575及導電體120上。藉由利用濺射法形成絕緣體273，可以在絕緣體275及絕緣體575中形成過量氧區域。由此可以將氧從該過量氧區域供應到氧化物230及氧化物530中。另外，藉由在氧化物230的層242及氧化物530的層542上形成絕緣體273，可以將氧化物230及氧化物530中的氫抽出到絕緣體273。
例如，作為絕緣體273，可以使用包含選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺和鎂等中的一種或兩種以上的金屬氧化物。
尤其是，氧化鋁具有高阻擋性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氫及氮的擴散。
另外，在絕緣體273上設置絕緣體274。作為絕緣體274較佳為使用具有阻擋性且氫濃度得到降低的膜。例如，作為絕緣體274較佳為使用氮氧化矽、氮化矽、添加有氟的氧化矽等。藉由設置具有阻擋性的絕緣體273及具有阻擋性的絕緣體274，可以抑制雜質從層間膜等其他結構物擴散到電晶體200。
較佳為在絕緣體274上形成被用作層間膜的絕緣體280。與絕緣體224等同樣，較佳為絕緣體280中的水或氫等雜質的濃度得到降低。此外，也可以在絕緣體280上形成與絕緣體210同樣的絕緣體。藉由利用濺射法形成該絕緣體，可以減少絕緣體280的雜質。
另外，在形成在絕緣體280、絕緣體274及絕緣體273的開口中配置導電體240a、導電體240b、導電體540a及導電體540b。導電體240a及導電體240b以隔著導電體260彼此對置的方式設置。導電體540a及導電體540b以隔著導電體560彼此對置的方式設置。另外，導電體240a、導電體240b、導電體540a、導電體540b的頂面的高度可以與絕緣體280的頂面位於同一平面上。
另外，以與絕緣體280、絕緣體274及絕緣體273的開口的內壁接觸的方式形成有導電體240a。氧化物230的區域231a位於該開口的底部的至少一部分，導電體240a與區域231a接觸。絕緣體540a、導電體540b也是同樣的。
在此，如圖23所示，導電體240a較佳為與氧化物230的側面接觸。尤其較佳的是導電體240a與氧化物230的與通道寬度方向交叉的側面(A7一側的側面和A8一側的側面)中的一個或兩個重疊。另外，也可以採用導電體240a與氧化物230的與通道長度方向交叉的側面(A1一側或A2一側)重疊的結構。如此，藉由使導電體240a與將成為源極區域或汲極區域的區域231以及氧化物230的側面重疊，可以在不增加導電體240a與電晶體200的接觸部的投影面積的情況下增大接觸部的接觸面積，而降低導電體240a與電晶體200的接觸電阻。由此，可以在實現電晶體的源極電極及汲極電極的微型化的同時增高通態電流。同樣地，較佳的是，與將成為氧化物230的源極區域或汲極區域的區域231接觸的導電體110接觸於氧化物230及層242。另外，導電體540a、導電體540b也是同樣的。
導電體240a、導電體240b、導電體540a及導電體540b較佳為使用以鎢、銅或鋁為主要成分的導電材料。此外，導電體240a、導電體240b、導電體540a及導電體540b也可以具有疊層結構。
在此，例如，在絕緣體280、絕緣體274及絕緣體273中形成開口時，有時氧 化物230中的區域231的低電阻區域被去除而露出沒被低電阻化的氧化物230。在此情況下，作為用於導電體240中的與氧化物230接觸的導電體(以下，也稱為導電體240的第一導電體)，較佳為使用金屬膜或者包含金屬元素的氮化膜或包含金屬元素的氧化膜。換言之，當沒被低電阻化的氧化物230與導電體240的第一導電體接觸時，金屬化合物或氧化物230中形成氧缺陷，氧化物230的區域231被低電阻化。因此，藉由降低與導電體240的第一導電體接觸的氧化物230的電阻，可以降低氧化物230與導電體240的接觸電阻。因此，導電體240的第一導電體例如較佳為包含鋁、釕、鈦、鉭和鎢等金屬元素。導電體540也可以採用同樣的結構。
當作為導電體240及導電體540採用疊層結構時，作為與絕緣體280、絕緣體274及絕緣體273接觸的導電體較佳為與導電體205的第一導電體等同樣地使用具有抑制水或氫等雜質的透過的功能的導電材料。例如，較佳為使用鉭、氮化鉭、鈦、氮化鈦、釕或氧化釕等。具有抑制水或氫等雜質的透過的功能的導電材料可以是單層或疊層。藉由使用該導電材料，可以防止水或氫等雜質從絕緣體280的上方的層藉由導電體240及導電體540進入氧化物230及氧化物530。
雖然未圖示，但是可以以與導電體240及導電體540的頂面接觸的方式配置被用作佈線的導電體。被用作佈線的導電體較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，該導電體可以具有疊層結構，例如，可以具有鈦、氮化鈦與上述導電材料的疊層結構。另外，與導電體203等同樣，該導電體 可以填埋於絕緣體的開口中。
〈半導體裝置的構成材料〉
以下，說明可用於半導體裝置的構成材料。以下，在沒有特別的記載的情況下，作為可用於電晶體200的構成材料使用可用於電晶體500的構成材料。
以下示出的構成材料可以藉由濺射法、化學氣相沉積(CVD：Chemical Vapor Deposition)法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法或原子層沉積(ALD：Atomic Layer Deposition)法等形成。
注意，CVD法可以分為利用電漿的電漿CVD(PECVD：Plasma Enhanced CVD)法、利用熱量的熱CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，CVD法可以根據使用的源氣體分為金屬CVD(MCVD：Metal CVD)法及有機金屬CVD(MOCVD：Metal Organic CVD)法。
藉由利用電漿CVD法，可以以較低的溫度得到高品質的膜。另外，因為在熱CVD法中不使用電漿，所以能夠抑制對被處理物造成的電漿損傷。例如，包括在半導體裝置中的佈線、電極、元件(電晶體、電容器等)等有時因從電漿接收電荷而會產生電荷積聚(charge up)。此時，有時由於所累積的電荷而使包括在半導體裝置中的佈線、電極、元件等受損傷。另一方面，因為在不使用電漿的熱CVD法的情況下不產生上述因暴露於電漿而造成的 損傷，所以能夠提高半導體裝置的良率。另外，在熱CVD法中，不產生成膜時的電漿損傷，因此能夠得到缺陷較少的膜。
另外，ALD法也是能夠抑制對被處理物造成的電漿損傷的成膜方法。由此，可以獲得缺陷少的膜。ALD法中使用的前驅物有時包含碳等雜質。因此，利用ALD法形成的膜有時與利用其它的成膜方法形成的膜相比包含更多的碳等雜質。另外，雜質的定量可以利用X射線光電子能譜(XPS：X-ray Photoelectron Spectroscopy)測定。
不同於從靶材等中被釋放的粒子沉積的成膜方法，CVD法及ALD法是因被處理物表面的反應而形成膜的形成方法。因此，藉由CVD法及ALD法形成的膜不易受被處理物的形狀的影響而具有良好的步階覆蓋性。尤其是，藉由ALD法形成的膜具有良好的步階覆蓋性和厚度均勻性，所以ALD法適合用於形成覆蓋縱橫比高的開口部的表面的膜。但是，ALD法的沉積速度比較慢，所以有時較佳為與沉積速度快的CVD法等其他成膜方法組合而使用。
CVD法或ALD法可以藉由調整源氣體的流量比控制所得到的膜的組成。例如，當使用CVD法或ALD法時，可以藉由調整源氣體的流量比形成任意組成的膜。此外，例如，當使用CVD法或ALD法時，可以藉由一邊形成膜一邊改變源氣體的流量比來形成其組成連續變化的膜。在一邊改變源氣體的流量比一邊形成膜時，因為不需要傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以縮短成膜時間。因此，有時可以提 高半導體裝置的生產率。
該構成材料的加工可以利用光微影法進行。另外，該加工可以利用乾蝕刻法或濕蝕刻法進行。利用乾蝕刻法的加工適合於微細加工。
在光微影法中，首先藉由遮罩對光阻劑進行曝光。接著，使用顯影液去除或留下所曝光的區域而形成光阻遮罩。接著，藉由該光阻遮罩進行蝕刻處理來將導電體、半導體或絕緣體等加工為所希望的形狀。例如，使用KrF準分子雷射、ArF準分子雷射、EUV(Extreme Ultraviolet：極紫外)光等對光阻劑進行曝光來形成光阻遮罩，即可。此外，也可以利用在基板和投影透鏡之間填滿液體(例如，水)的狀態下進行曝光的液浸技術。另外，也可以使用電子束或離子束代替上述光。注意，當使用電子束或離子束時，在光阻劑上直接進行寫入，所以不需要上述光阻劑曝光用遮罩。另外，作為去除光阻遮罩的方法，可以進行灰化處理等乾蝕刻處理或濕蝕刻處理，也可以在進行乾蝕刻處理之後進行濕蝕刻處理，又可以在進行濕蝕刻處理之後進行乾蝕刻處理。
或者，可以使用由絕緣體或導電體構成的硬遮罩代替光阻遮罩。在使用硬遮罩的情況下，可以藉由如下方法形成硬遮罩：在上述構成材料上形成成為硬遮罩的絕緣膜或導電膜，在該絕緣膜或導電膜上形成光阻遮罩，將硬遮罩材料蝕刻成所希望的形狀。上述構成材料的蝕刻可以在去除光阻遮罩後進行，也可以在不去除光阻遮罩的狀態下進行。在採用後者的情況下， 進行蝕刻時有時光阻遮罩消失。可以在對上述構成材料進行蝕刻後藉由蝕刻去除硬遮罩。另一方面，在硬遮罩材料沒有影響到後製程或者可以在後製程中使用的情況下，不一定要去除硬遮罩。
作為乾蝕刻裝置，可以使用包括平行平板型電極的電容耦合型電漿(CCP：Capacitively Coupled Plasma)蝕刻裝置。包括平行平板型電極的電容耦合型電漿蝕刻裝置可以採用如下結構：對平行平板型電極中的一個施加高頻電源；對平行平板型電極中的一個電極施加多個不同的高頻電源；對平行平板型電極的各個施加相同的高頻電源；或者對各個平行平板型電極施加頻率不同的高頻電源。此外，也可以使用包括高密度電漿源的乾蝕刻裝置。例如，作為具有高密度電漿源的乾蝕刻裝置，可以使用感應耦合電漿(ICP：Inductively Coupled Plasma)蝕刻裝置等。
〈〈基板〉〉
作為形成電晶體200及電晶體500的基板例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板(釔安定氧化鋯基板等)、樹脂基板等。另外，作為半導體基板，例如可以舉出由矽或鍺等構成的半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體基板等。再者，還可以舉出在上述半導體基板內部具有絕緣體區域的半導體基板，例如有SOI(Silicon On Insulator；絕緣層上覆矽)基板等。作為導電體基板，可以舉出石墨基板、金屬基板、合金基板、導電樹脂基板等。 或者，可以舉出包含金屬氮化物的基板、包含金屬氧化物的基板等。再者，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件，可以舉出電容器、電阻器、切換元件、發光元件、記憶元件等。
此外，作為基板也可以使用撓性基板。作為在撓性基板上設置電晶體的方法，也可以舉出如下方法：在非撓性基板上形成電晶體之後，剝離電晶體而將該電晶體轉置到撓性基板上。在此情況下，較佳為在非撓性基板與電晶體之間設置剝離層。另外，基板也可以具有伸縮性。此外，基板可以具有在停止彎曲或拉伸時恢復為原來的形狀的性質。或者，也可以具有不恢復為原來的形狀的性質。基板例如包括具有如下厚度的區域：5μm以上且700μm以下，較佳為10μm以上且500μm以下，更佳為15μm以上且300μm以下。藉由將基板形成得薄，可以實現包括電晶體的半導體裝置的輕量化。另外，藉由將基板形成得薄，即便在使用玻璃等的情況下也有時會具有伸縮性或在停止彎曲或拉伸時恢復為原來的形狀的性質。因此，可以緩和因掉落等而基板上的半導體裝置受到的衝擊等。亦即，可以提供一種耐久性高的半導體裝置。
作為撓性基板，例如可以使用金屬、合金、樹脂或玻璃或者其纖維等。此外，作為基板，也可以使用包含纖維的薄片、薄膜或箔等。撓性基板的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。作為 撓性基板，例如使用線性膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料即可。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸等。尤其是芳族聚醯胺的線性膨脹係數較低，因此適用於撓性基板。
〈〈絕緣體〉〉
作為絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物以及金屬氮氧化物等。
例如，當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等的問題。藉由作為被用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時實現電晶體工作時的低電壓化。另一方面，藉由將相對介電常數較低的材料用於被用作層間膜的絕緣體，可以減少產生在佈線之間的寄生電容。因此，較佳為根據絕緣體的功能選擇材料。
作為相對介電常數較高的絕緣體，可以舉出氧化鎵、氧化鉿、氧化鋯、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物、含有矽及鉿的氧氮化物或者含有矽及鉿的氮化物等。
作為相對介電常數較低的絕緣體，可以舉出氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、 具有空孔的氧化矽或樹脂等。
另外，尤其是，氧化矽及氧氮化矽具有熱穩定性。因此，例如藉由與樹脂組合，可以實現具有熱穩定性且相對介電常數低的疊層結構。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯或丙烯酸等。例如，藉由組合氧化矽及氧氮化矽與相對介電常數較高的絕緣體，可以實現具有熱穩定性且相對介電常數高的疊層結構。
藉由使用具有抑制氫等雜質及氧的透過的功能的絕緣體圍繞使用氧化物半導體的電晶體，能夠使電晶體的電特性穩定。
作為具有抑制氫等雜質及氧的透過的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。明確而言，作為具有抑制氫等雜質及氧的透過的功能的絕緣體，可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭等金屬氧化物、氮氧化矽或氮化矽等。
例如，作為絕緣體273，可以使用包含選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺和鎂等中的一種或兩種以上的金屬氧化物。
尤其是，氧化鋁具有高阻擋性，即使是0.5nm以上且3.0nm以下的薄膜，也可 以抑制氫及氮的擴散。另外，氧化鉿的阻擋性比氧化鋁低，但是藉由增加其厚度，可以提高阻擋性。因此，藉由調節氧化鉿的厚度，可以適當地調節氫及氮的添加量。
例如，被用作閘極絕緣體的一部分的絕緣體224及絕緣體250較佳為包含過量氧區域的絕緣體。例如，藉由將包含過量氧區域的氧化矽或者氧氮化矽接觸於氧化物230，可以填補氧化物230所包含的氧缺陷。
另外，例如，作為被用作閘極絕緣體的一部分的絕緣體222，可以使用包含鋁、鉿和鎵中的一種或多種的氧化物的絕緣體。尤其是，作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。
例如，作為絕緣體220，較佳為使用具有熱穩定性的氧化矽或氧氮化矽。藉由使閘極絕緣體為具有熱穩定性的膜與相對介電常數高的膜的疊層結構，可以在保持物理厚度的同時減少閘極絕緣體的等效氧化物厚度(EOT)。
藉由採用上述疊層結構，可以提高通態電流，而無需減少來自閘極電極的電場的影響。另外，藉由利用閘極絕緣體的物理厚度，來保持閘極電極與形成通道的區域之間的距離，由此可以抑制閘極電極與通道形成區域之間的洩漏電流。
絕緣體212、絕緣體216、絕緣體271、絕緣體275及絕緣體280較佳為包括相對介電常數低的絕緣體。例如，上述絕緣體較佳為包含氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。或者，上述絕緣體較佳為具有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽與樹脂的疊層結構。因為氧化矽及氧氮化矽具有熱穩定性，所以藉由與樹脂組合，可以實現具有熱穩定性且相對介電常數低的疊層結構。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯或丙烯酸等。
作為絕緣體210、絕緣體214、絕緣體270及絕緣體273，可以使用具有抑制氫等雜質及氧的透過的功能的絕緣體。作為絕緣體270及絕緣體273，例如可以使用氧化鋁、氧化鉿、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹或氧化鉭等金屬氧化物、氮氧化矽或氮化矽等。
〈〈導電體〉〉
作為導電體較佳為使用包含選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦和釕等的金屬元素中的一種以上的材料。另外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
另外，也可以層疊多個由上述材料形成的導電層。例如，也可以採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。另外，也可以採用組合包含上述金屬元素的材料和包含氮的導電材料的疊層結構。另外，也可以採用組合包含上述金屬元素的材料、包含氧的導電材料和包含氮的導電材料的疊層結構。
此外，在將氧化物用於電晶體的通道形成區域的情況下，作為被用作閘極電極的導電體較佳為採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。在此情況下，較佳為將包含氧的導電材料設置在通道形成區域一側。藉由將包含氧的導電材料設置在通道形成區域一側，從該導電材料脫離的氧容易被供應到通道形成區域。
尤其是，作為被用作閘極電極的導電體，較佳為使用包含氧及包含在形成通道的金屬氧化物中的金屬元素的導電材料。或者，也可以使用包含上述金屬元素及氮的導電材料。例如，也可以使用氮化鈦、氮化鉭等包含氮的導電材料。或者，可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有矽的銦錫氧化物。或者，也可以使用包含氮的銦鎵鋅氧化物。藉由使用上述材料，有時可以俘獲形成通道的金屬氧化物所包含的氫。或者，有時可以俘獲從外方的絕緣體等進入的氫。
作為導電體260、導電體203、導電體205及導電體240較佳為使用包含選自 鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦和釕等的金屬元素中的一種以上的材料。另外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
〈〈金屬氧化物〉〉
作為氧化物230，較佳為使用被用作氧化物半導體的金屬氧化物。以下，將說明可用於本發明的氧化物230的金屬氧化物。
金屬氧化物較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。另外，除此之外，較佳為還包含鋁、鎵、釔或錫等。或者，也可以包含硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種。
在此，考慮金屬氧化物是包含銦、元素M及鋅的In-M-Zn氧化物的情況。注意，元素M為鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時也可以組合多個上述元素。
在本說明書等中，有時將包含氮的金屬氧化物也稱為金屬氧化物(metal oxide)。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。
[金屬氧化物的構成]
以下，對可用於在本發明的一個實施方式中公開的電晶體的CAC(Cloud-Aligned Composite)-OS的構成進行說明。
在本說明書等中，有時記載為CAAC(c-axis aligned crystal)或CAC(Cloud-Aligned Composite)。注意，CAAC是指結晶結構的一個例子，CAC是指功能或材料構成的一個例子。
CAC-OS或CAC-metal oxide在材料的一部分中具有導電性的功能，在材料的另一部分中具有絕緣性的功能，作為材料的整體具有半導體的功能。此外，在將CAC-OS或CAC-metal oxide用於電晶體的活性層的情況下，導電性的功能是使被用作載子的電子(或電洞)流過的功能，絕緣性的功能是不使被用作載子的電子流過的功能。藉由導電性的功能和絕緣性的功能的互補作用，可以使CAC-OS或CAC-metal oxide具有開關功能(控制開啟/關閉的功能)。藉由在CAC-OS或CAC-metal oxide中使各功能分離，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括導電性區域及絕緣性區域。導電性區域具有上述導電性的功能，絕緣性區域具有上述絕緣性的功能。此外，在材料中，導電性區域和絕緣性區域有時以奈米粒子級分離。另外，導電性區域和絕緣性區域有時在材料中不均勻地分佈。此外，有時觀察到其邊緣模糊而以雲狀連接的導電性區域。
此外，在CAC-OS或CAC-metal oxide中，導電性區域和絕緣性區域有時以0.5nm以上且10nm以下，較佳為0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同能帶間隙的成分構成。例如，CAC-OS或CAC-metal oxide由具有起因於絕緣性區域的寬隙的成分及具有起因於導電性區域的窄隙的成分構成。在該構成中，當使載子流過時，載子主要在具有窄隙的成分中流過。此外，具有窄隙的成分藉由與具有寬隙的成分的互補作用，與具有窄隙的成分聯動而使載子流過具有寬隙的成分。因此，在將上述CAC-OS或CAC-metal oxide用於電晶體的通道形成區域時，在電晶體的導通狀態中可以得到高電流驅動力，亦即大通態電流及高場效移動率。
就是說，也可以將CAC-OS或CAC-metal oxide稱為基質複合材料(matrix composite)或金屬基質複合材料(metal matrix composite)。
[金屬氧化物的結構]
氧化物半導體(金屬氧化物)被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六角形的情況。此外，在畸變中有時具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸變附近也觀察不到明確的晶界(grain boundary)。亦即，可知由於晶格排列畸變，可抑制晶界的形成。這是由於CAAC-OS因為a-b面方向上的氧原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等而能夠包容畸變。
CAAC-OS有具有層狀結晶結構(也稱為層狀結構)的傾向，在該層狀結晶結構中層疊有包含銦及氧的層(下面稱為In層)和包含元素M、鋅及氧的層(下面稱為(M，Zn)層)。另外，銦和元素M彼此可以取代，在用銦取代(M，Zn)層中的元素M的情況下，也可以將該層表示為(In，M，Zn)層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為(In，M)層。
CAAC-OS是結晶性高的金屬氧化物。另一方面，在CAAC-OS中不容易觀察明確的晶界，因此不容易發生起因於晶界的電子移動率的下降。此外，金屬氧化物的結晶性有時因雜質的進入或缺陷的生成等而降低，因此可以說 CAAC-OS是雜質或缺陷(氧缺陷等)少的金屬氧化物。因此，包含CAAC-OS的金屬氧化物的物理性質穩定。因此，包含CAAC-OS的金屬氧化物具有高耐熱性及高可靠性。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的金屬氧化物。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。
氧化物半導體(金屬氧化物)具有各種結構及各種特性。能夠用於本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、nc-OS、CAAC-OS中的兩種以上。
[具有金屬氧化物的電晶體]
接著，說明將上述金屬氧化物用於電晶體的通道形成區域的情況。
藉由將上述金屬氧化物用於電晶體的通道形成區域，可以實現場效移動率 高的電晶體。另外，可以實現可靠性高的電晶體。
另外，較佳為將載子密度低的金屬氧化物用於電晶體。在要降低金屬氧化物膜的載子密度的情況下，可以降低金屬氧化物膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。例如，金屬氧化物中的載子密度可以低於8×1011/cm3，較佳為低於1×1011/cm3，更佳為低於1×1010/cm3，且為1×10-9/cm3以上。
此外，高純度本質或實質上高純度本質的金屬氧化物膜具有較低的缺陷態密度，因此有時具有較低的陷阱態密度。
此外，被金屬氧化物的陷阱能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣工作。因此，在陷阱態密度高的金屬氧化物中具有通道形成區域的電晶體的電特性有時不穩定。
因此，為了使電晶體的電特性穩定，減少金屬氧化物中的雜質濃度是有效的。為了減少金屬氧化物中的雜質濃度，較佳為還減少附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
[雜質]
在此，說明金屬氧化物中的各雜質的影響。
在金屬氧化物包含第14族元素之一的矽或碳時，在金屬氧化物中形成缺陷能階。因此，將金屬氧化物中或金屬氧化物的介面附近的矽或碳的濃度(藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測得的濃度)設定為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下。
另外，當金屬氧化物包含鹼金屬或鹼土金屬時，有時形成缺陷能階而形成載子。因此，作為通道形成區域使用包含鹼金屬或鹼土金屬的金屬氧化物的電晶體容易具有常開啟特性。由此，較佳為減少金屬氧化物中的鹼金屬或鹼土金屬的濃度。明確而言，使藉由SIMS測得的金屬氧化物中的鹼金屬或鹼土金屬的濃度為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。
當金屬氧化物包含氮時，容易產生作為載子的電子，使載子密度增高，而n型化。其結果是，在將包含氮的金屬氧化物用於通道形成區域的電晶體容易具有常開啟特性。因此，在該金屬氧化物中，較佳為儘可能地減少通道形成區域中的氮。例如，利用SIMS測得的金屬氧化物中的氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
包含在金屬氧化物中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧缺陷。當氫進入該氧缺陷時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因 此，作為通道形成區域使用包含氫的金屬氧化物的電晶體容易具有常開啟特性。由此，較佳為儘可能減少金屬氧化物中的氫。明確而言，在金屬氧化物中，將利用SIMS測得的氫濃度設定為低於1×1020atoms/cm3，較佳為低於1×1019atoms/cm3，更佳為低於5×1018atoms/cm3，進一步較佳為低於1×1018atoms/cm3。
藉由將雜質被充分降低的金屬氧化物用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
根據本發明的一個實施方式，可以提供一種具有良好的電特性的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種關態電流小的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種通態電流大的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種可靠性高的半導體裝置。根據本發明的一個實施方式，可以提供一種可以實現微型化或高積體化的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種功耗小的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種生產率高的半導體裝置。
注意，本實施方式所示的構成、結構、方法等的至少一部分可以與本說明書所記載的其他實施方式所示的構成、結構、方法等適當地組合而實施。
實施方式3
在本實施方式中，示出組裝有根據本發明的一個實施方式的半導體裝置10的電子構件及電子裝置的一個例子。
〈電子構件〉
使用圖25A及圖25B說明組裝有半導體裝置10的電子構件的例子。
圖25A所示的電子構件7000是IC晶片，包括導線及電路部。電子構件7000例如安裝於印刷電路板7002。藉由組合多個這樣的IC晶片並使其在印刷電路板7002上彼此電連接，完成安裝有電子構件的基板(安裝基板7004)。
在電子構件7000的電路部中例如疊層有基板7031、層7032、層7033。
在作為基板7031使用矽等半導體基板的情況下，也可以在基板7031上形成CPU(中央處理器，Central Processing Unit)等積體電路，然後在其上形成包括OS電晶體的層7032。
層7032包括上述實施方式所示的OS電晶體。例如，可以將感測放大器電路60、驅動電路80、主放大器81、輸入輸出電路82等設置在層7032中。
層7033包括多個記憶單元MC。作為該記憶單元MC，例如可以使用利用DOSRAM(註冊商標)等OS電晶體的記憶單元(以下稱為OS記憶體)。
由於OS記憶體可以與其他半導體元件層疊地設置，所以可以使電子構件7000小型化。OS電晶體在關閉狀態時的洩漏電流(關態電流)極小，因此能夠製造更新期間長且功耗小的記憶體。就是說，可以降低電子構件7000的功耗。
上述OS記憶體也可以設置在層7032中而不設置在層7033中。由此，可以縮短IC晶片的製造工程。
除了OS記憶體以外，層7033還可以設置有ReRAM(Resistive Random Access Memory：可變電阻式隨機存取記憶體)、MRAM(Magnetoresistive Random Access Memory：磁阻式隨機存取記憶體)、PRAM(Phase change RAM：相變隨機存取記憶體)、FeRAM(Ferroelectric RAM：鐵電隨機存取記憶體)等記憶體。
雖然在圖25A中作為電子構件7000的封裝採用QFP(Quad Flat Package：四面扁平封裝)，但是封裝的方式不侷限於此。
圖25B所示的電子構件7400是相機模組，並包括影像感測器晶片7451。
電子構件7400包括固定影像感測器晶片7451的封裝基板7411、透鏡蓋7421以及透鏡7435等。另外，在封裝基板7411與影像感測器晶片7451之間也設置有 具有攝像裝置的驅動電路及信號轉換電路等功能的IC晶片7490。由此，形成SiP(System in Package：系統封裝)。
連接盤(land)7441與電極焊盤7461電連接，電極焊盤7461由引線7471與影像感測器晶片7451或IC晶片7490電連接。注意，為了示出電子構件7400的內部，在圖25B中，省略透鏡蓋7421及透鏡7435的一部分。
在影像感測器晶片7451的電路部中例如層疊有基板7031、層7032、層7033、層7034。
關於基板7031、層7032、層7033的詳細說明，援用上述電子構件7000的說明。
層7034包括受光元件。作為該受光元件，例如可以使用光電轉換層中含有硒類材料的pn接面合型光電二極體等。使用硒類材料的光電轉換元件對可見光具有高外部量子效率，所以可以實現高靈敏度的光感測器。
硒類材料可以用於p型半導體。作為硒類材料可以使用單晶硒及多晶硒等結晶性硒、非晶硒、銅、銦、硒的化合物(CIS)或者銅、銦、鎵、硒的化合物(CIGS)等。
上述pn接面合型光電二極體的n型半導體較佳為由能帶間隙寬且對可見光具有透光性的材料形成。例如，可以使用鋅氧化物、鎵氧化物、銦氧化物、 錫氧化物或者上述物質混在一起的氧化物等。
另外，作為層7034所包括的受光元件也可以使用利用p型矽半導體和n型矽半導體的pn接面合型光電二極體。另外，也可以使用在p型矽半導體和n型矽半導體之間設置i型矽半導體的pin接面合型光電二極體。
上述使用矽的光電二極體可以由單晶矽形成。此時，層7033及層7034較佳為藉由貼合製程進行電連接。另外，上述使用矽的光電二極體也可以由非晶矽、微晶矽、多晶矽等的薄膜形成。
〈電子裝置〉
接著，使用圖26A及圖26B以及圖27說明包括上述電子構件的電子裝置的例子。
圖26A所示的機器人2100包括運算裝置2110、照度感測器2101、麥克風2102、上部照相機2103、揚聲器2104、顯示器2105、下部照相機2106、障礙物感測器2107及移動機構2108。
上述電子構件可以用於機器人2100中的運算裝置2110、照度感測器2101、上部照相機2103、顯示器2105、下部照相機2106、障礙物感測器2107等。
麥克風2102具有檢測使用者的聲音及周圍的聲音等的功能。另外，揚聲器 2104具有發出聲音的功能。機器人2100可以使用麥克風2102及揚聲器2104與使用者交流。
顯示器2105具有顯示各種資訊的功能。機器人2100可以將使用者所希望的資訊顯示在顯示器2105上。顯示器2105可以安裝有觸控面板。
上部照相機2103及下部照相機2106具有對機器人2100的周圍環境進行攝像的功能。另外，障礙物感測器2107可以檢測機器人2100使用移動機構2108移動時的前方的障礙物的有無。機器人2100可以使用上部照相機2103、下部照相機2106及障礙物感測器2107認知周囲環境而安全地移動。
圖26B示出在用彼此不同的語言說話的多個人之間交流時使用可攜式資訊終端2130進行同聲傳譯的情況。
可攜式資訊終端2130包括麥克風及揚聲器等，具有識別使用者的聲音並將其翻譯成對方的語言的功能。上述電子構件可以用於可攜式資訊終端2130的運算裝置。
另外，在圖26B中，使用者戴可攜式型麥克風2131。可攜式型麥克風2131具有無線通訊功能，可以將所檢測的聲音發送到可攜式資訊終端2130。
圖27是示出掃地機器人的例子的示意圖。
掃地機器人5100包括頂面上的顯示器5101及側面上的多個照相機5102、刷子5103及操作按鈕5104等。雖然未圖示，但是掃地機器人5100的底面設置有輪胎和吸入口等。此外，掃地機器人5100還包括紅外線感測器、超音波感測器、加速度感測器、壓電感測器、光感測器、陀螺儀感測器等各種感測器。另外，掃地機器人5100包括無線通訊單元。
上述電子構件可以用於照相機5102。
掃地機器人5100可以自動行走，檢測垃圾5120，可以從底面的吸入口吸引垃圾。
另外，掃地機器人5100對照相機5102所拍攝的影像進行分析，可以判斷牆壁、家具或步階等障礙物的有無。另外，在藉由影像分析檢測佈線等可能會繞在刷子5103上的物體的情況下，可以停止刷子5103的旋轉。
可以在顯示器5101上顯示電池的剩餘電量和所吸引的垃圾的量等。另外，也可以在顯示器5101上顯示掃地機器人5100的行走路徑。另外，顯示器5101可以包括觸控面板並可以將操作按鈕5104顯示在顯示器5101上。
掃地機器人5100可以與智慧手機等可攜式資訊終端5140互相通訊。照相機5102所拍攝的影像可以顯示在可攜式資訊終端5140上。因此，掃地機器人 5100的擁有者在出門時也可以知道房間的情況。
另外，本實施方式可以與本說明書所記載的其他實施方式適當地組合而實施。

Claims (12)

  1. 一種半導體裝置，包括：反相器；第一電晶體；第二電晶體；電容器；輸入部；以及輸出部，其中，該半導體裝置與第一控制線及第二控制線電連接，該電容器的第一端子與該輸入部電連接，該電容器的第二端子與該反相器的輸入端子電連接，該第一電晶體切換該反相器的該輸入端子與輸出端子之間的導通和非導通，該第二電晶體切換該反相器的該輸出端子與該輸出部之間的導通和非導通，該第一電晶體的閘極與該第一控制線電連接，並且，該第二電晶體的閘極與該第二控制線電連接。
  2. 一種半導體裝置，包括：反相器；第一電晶體；第二電晶體；輸入部；以及輸出部， 其中，該半導體裝置與第一控制線及第二控制線電連接，該反相器的輸入端子與該輸入部電連接，該第一電晶體切換該反相器的輸入端子與該輸出部之間的導通和非導通，該第二電晶體切換該反相器的輸出端子與該輸出部之間的導通和非導通，該第一電晶體的閘極與該第一控制線電連接，並且，該第二電晶體的閘極與該第二控制線電連接。
  3. 根據申請專利範圍第1或2項之半導體裝置，其中該半導體裝置進行初始化工作，並且該初始化工作包括利用該第一電晶體使該反相器的該輸入端子與該輸出端子之間成為導通狀態。
  4. 根據申請專利範圍第1或2項之半導體裝置，其中該第一電晶體在其通道形成區域中包含金屬氧化物。
  5. 一種感測放大器，包括：放大器電路；以及預充電電路，其中，該感測放大器與第一佈線及第二佈線電連接，該預充電電路將該第一佈線及該第二佈線設定為第一電位，該放大器電路包括第一電路及第二電路，該第一電路包括第一反相器、第一電晶體、第二電晶體及第一電容器，該第二電路包括第二反相器、第三電晶體、第四電晶體及第二電容器， 該第一電容器的第一端子與該第一佈線電連接，該第一電容器的第二端子與該第一反相器的輸入端子電連接，該第一電晶體切換該第一反相器的該輸入端子與輸出端子之間的導通和非導通，該第二電晶體切換該第一反相器的該輸出端子與該第二佈線之間的導通和非導通，該第二電容器的第一端子與該第二佈線電連接，該第二電容器的第二端子與該第二反相器的輸入端子電連接，該第三電晶體切換該第二反相器的該輸入端子與輸出端子之間的導通和非導通，並且，該第四電晶體切換該第二反相器的該輸出端子與該第一佈線之間的導通或非導通。
  6. 一種感測放大器，包括：放大器電路；以及預充電電路，其中，該感測放大器與第一佈線及第二佈線電連接，該預充電電路將該第一佈線及該第二佈線設定為第一電位，該放大器電路包括第一電路及第二電路，該第一電路包括第一反相器、第一電晶體、第二電晶體、第一電容器及第一導電體，該第二電路包括第二反相器、第三電晶體、第四電晶體、第二電容器及第二導電體，該第一電容器的第一端子與該第一佈線電連接，該第一反相器包括第五電晶體及第六電晶體， 該第一電容器的第二端子透過該第一導電體與該第五電晶體的閘極和該第六電晶體的閘極中的一個或兩個電連接，該第一電晶體為該第一電容器的電極，該第一電晶體切換該第一反相器的該輸入端子與輸出端子之間的導通和非導通，該第二電晶體切換該第一反相器的該輸出端子與該第二佈線之間的導通和非導通，該第二電容器的第一端子與該第二佈線電連接，該第二反相器包括第七電晶體及第八電晶體，該第二電容器的第二端子透過該第二導電體與該第七電晶體的閘極和該第八電晶體的閘極中的一個或兩個電連接，該第二導電體為該第二電容器的電極，該第三電晶體切換該第二反相器的該輸入端子與輸出端子之間的導通和非導通，並且，該第四電晶體切換該第二反相器的該輸出端子與該第一佈線之間的導通和非導通。
  7. 一種感測放大器，包括：第一電路；以及第二電路，其中，該感測放大器與第一佈線及第二佈線電連接，該第一電路包括第一反相器、第一電晶體及第二電晶體，該第二電路包括第二反相器、第三電晶體及第四電晶體，該第一反相器的輸入端子與第一佈線電連接，該第一電晶體切換該第一反相器的該輸入端子與輸出端子之間的 導通和非導通，該第二電晶體切換該第一反相器的該輸出端子與該第二佈線之間的導通和非導通，該第二反相器的輸入端子與該第二佈線電連接，該第三電晶體切換該第二反相器的該輸入端子與輸出端子之間的導通和非導通，並且，該第四電晶體切換該第二反相器的該輸出端子與該第一佈線之間的導通和非導通。
  8. 根據申請專利範圍第5至7中任一項之感測放大器，其中該感測放大器進行初始化工作，並且該初始化工作包括利用該第一電晶體使該第一反相器的該輸入端子與該輸出端子之間成為導通狀態的工作以及利用該第三電晶體使該第二反相器的該輸入端子與該輸出端子之間成為導通狀態的工作。
  9. 根據申請專利範圍第7項之感測放大器，其中該感測放大器進行包括第一工作至第四工作的初始化工作，該第一工作是利用該第一電晶體使該第一反相器的該輸入端子與該輸出端子之間成為導通狀態的工作，該第二工作是利用該第三電晶體使該第二反相器的該輸入端子與該輸出端子之間成為導通狀態的工作，該第三工作是利用該第二電晶體使該第一反相器的該輸出端子與該輸出端子之間成為導通狀態的工作，並且該第四工作是利用該第四電晶體使該第二反相器的該輸出端子與該輸出端子之間成為導通狀態的工作。
  10. 一種感測放大器，包括： 第一電路；以及第二電路，其中，該放大器與第一佈線及第二佈線電連接，該第一電路包括第一反相器、第一電晶體、第二電晶體及第一電容器，該第二電路包括第二反相器、第三電晶體、第四電晶體及第二電容器，該第一電容器的第一端子與該第一佈線電連接，該第一電容器的第二端子與該第一反相器的輸入端子電連接，該第一電晶體切換該第一反相器的該輸入端子與輸出端子之間的導通和非導通，該第二電晶體切換該第一反相器的該輸出端子與該第二佈線之間的導通和非導通，該第二電容器的第一端子與該第二佈線電連接，該第二電容器的第二端子與該第二反相器的輸入端子電連接，該第三電晶體切換該第二反相器的該輸入端子與輸出端子之間的導通和非導通，該第四電晶體切換該第二反相器的該輸出端子與該第一佈線之間的導通和非導通，該感測放大器進行包括第一工作至第四工作的初始化工作，該第一工作是利用該第一電晶體使該第一反相器的該輸入端子與該輸出端子之間成為導通狀態的工作，該第二工作是利用該第三電晶體使該第二反相器的該輸入端子與該輸出端子之間成為導通狀態的工作， 該第三工作是利用該第二電晶體使該第一反相器的該輸出端子與該第二佈線之間成為導通狀態的工作，並且，該第四工作是利用該第四電晶體使該第二反相器的該輸出端子與該第一佈線之間成為導通狀態的工作。
  11. 根據申請專利範圍第5至7和10中任一項之感測放大器，其中該第一電晶體及該第三電晶體都在其通道形成區域中包含金屬氧化物。
  12. 根據申請專利範圍第6項之感測放大器，其中該第一電晶體、該第三電晶體、該第五電晶體和該第六電晶體中的一個以及該第七電晶體和該第八電晶體中的一個都在其通道形成區域中包含金屬氧化物。
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