KR20020018107A - 메모리를 구비한 반도체 장치 - Google Patents

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Abstract

복수의 워드선을 한번에 구동하는 경우에도 접지 전위를 안정적으로 유지할 수 있도록 한다. 본 발명의 구성은 소정의 모드에서 선택되는 복수의 워드선을 시분할로 프리차지한다.

Description

메모리를 구비한 반도체 장치{SEMICONDUCTOR APPARATUS HAVING MEMORY}
본 발명은 반도체 장치에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory) 등의 반도체 기억 장치의 워드선 프리차지(precharge)에 관한 것이다.
DRAM 등의 반도체 기억 장치는 다양한 시험이 행해진 후에 출하된다. 반도체 기억 장치의 초기 불량을 검출하는 시험으로 스트레스(stress) 시험이 있다. 스트레스 시험은 가속 시험이라고도 불려지고, 전계와 온도를 실제의 환경보다도 높은 값으로 설정하여 반도체 기억 장치를 시험하는 것이다.
반도체 기억 장치의 스트레스 시험은 각 메모리 셀에 통상보다도 높은 전압을 주어 초기 불량의 유무를 검사한다. 이 때, 통상 동작과 마찬가지로 워드선의 선택/프리차지[리셋(reset)]를 하나씩 행하는 것은 스트레스 시험에 많은 시간을 필요로 하게 된다. 이에 의해, 워드선 다중 선택 시험이 제안되고 있다.
워드선 다중 선택 시험 모드에서는 복수의 워드선을 한번에 순차적으로 선택하고, 그 후 외부로부터 하나의 프리차지 명령을 반도체 기억 장치에 주는 것으로, 선택한 복수의 워드선 모두를 한번에 프리차지한다.
그러나, 상기 워드선 다중 선택 시험에서는 프리차지 명령을 1회 주는 것만으로 많은 워드선을 한번에 프리차지하기 때문에, 프리차지시의 피크(peak) 전류가 커지고, 접지(ground) 전위 VSS가 플러스(plus)측의 전원 전압 VDD 방향으로 떠올라 버린다. 접지 전위 VSS가 떠오르면, 소자의 시험 결과는 불량으로 된다. 이 경우, 장치 본래의 불량, 즉 초기 불량인지 워드선을 한번에 프리차지한 것에 의한 것이지를 판단할 수 없다.
따라서, 본 발명은 상기 종래 기술의 문제점을 해결하여, 복수의 워드선을 한번에 구동하는 경우에도 접지 전위를 안정하게 유지할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명은, 소정의 모드로 선택된 복수의 워드선을 시분할로 프리차지하는 것을 특징으로 하는 반도체 장치이다. 예를 들면, N개의 워드선을 N/n개씩 시분할로 프리차지한다(N, n은 정수이고 N 〉n 임). 이에 의해, 한번에 소비되는 프리차지 전류가 줄고, 접지 전위가 떠오르는 것을 방지할 수 있다.
도 1은 본 발명의 일실시예의 구성을 나타내는 반도체 기억 장치의 블록도이다.
도 2는 도 1에 나타낸 2 개의 메모리 셀 어레이 및 행 디코더와의 접속 관계를 나타내는 도이다.
도 3은 도 1에 나타낸 프리차지 컨트롤러의 구성예의 회로도이다.
도 4는 도 3에 나타낸 프리차지 컨트롤러의 통상 동작시의 동작 타이밍도이다.
도 5는 도 3에 나타낸 프리차지 컨트롤러의 외부 프리차지 명령을 사용하는 시험 모드시의 동작 타이밍도이다.
도 6은 도 3에 나타낸 프리차지 컨트롤러의 워드선 다중 선택 시험 모드시의 동작 타이밍도이다.
도 7은 본 발명의 일실시예의 반도체 기억 장치 전체의 구성을 나타내는 블록도이다.
도 8은 본 발명의 일실시예의 반도체 기억 장치 전체의 구성을 나타내는 블록도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10a, 10b : 메모리 셀 어레이
12 : 프리차지 컨트롤러
14 : 행 디코더
도 1은 본 발명의 일실시예에 의한 반도체 기억 장치의 블록도이다. 도시하는 반도체 기억 장치는 두 개의 메모리 셀 어레이(10a),(10b)와 프리차지 컨트롤러(controller)(12)를 구비한다.
두 개의 메모리 셀 어레이(10a),(10b)는 도 2에 나타내었듯이, 행 디코더(14)에 접속되어 있다. 각 메모리 셀 어레이(10a),(10b)는 매트릭스(matrix)상으로 배열된 복수의 메모리 셀 MC를 구비한다. 각 메모리 셀 MC는, 예를 들면 하나의 트랜지스터와 하나의 커패시터로 이루어진다. 메모리 셀 MC는 행 디코더(14)로부터 연장되어 있는 워드선 WL에 접속되어 있다. 또한, 메모리 셀 MC는 비트선 BL에 접속되어 있다. 각 비트선 BL은 한 쌍의 비트선으로 이루어지고, 독출 또는 기입 데이터 D,/D가 입출력 된다. 메모리 셀 어레이를 메모리 셀 어레이(10a),(10b)의 2 분할로 하였기 때문에, 한번에 프리차지하는 워드선 WL을 2개의 그룹으로 그룹을 나눈 것으로 된다.
도 1로 되돌아가서, 프리차지 컨트롤러(12)는, 신호 prez, psprz, dprex, tes14z 및 sttz를 입력하고, 메모리 셀 어레이(10a),(10b)의 워드선 WL을 각각 프리차지하기 위한 신호 wlrpxa, wlrpxb를 생성한다. 신호 prez는 외부로부터 컨트롤 신호를 디코드(decode)하여 얻어지는 프리차지 명령(이하, "외부 프리차지 명령”이라 함)이다. 신호 psprz는, 본 실시예에서는 프리차지 명령 prez 없이 독출, 기입 동작 후 반도체 기억 장치의 내부에서 자동적으로 생성되는 프리차지 명령(이하, “내부 프리차지 명령”이라 함)이다. 신호 dprex와 tes14z는 외부로부터 컨트롤 신호를 디코드하여 얻어지는 신호로 시험 모드에 관계한다. 신호 sttz는 전원 인가 후 후술하는 도 3의 래치 회로(47,29),(48,30),(31,32)를초기 상태로 하는 시동(starter) 신호로 전원 인가시에 H(High)로 되는 펄스(pulse) 신호이다. 신호 wlrpxa 및 wlrpxb는 각각 메모리 셀 어레이(10a),(10b)에 워드선 WL의 프리차지를 지시하는 신호로 프리차지 컨트롤러(12)가 생성하여 출력한다.
프리차지 컨트롤러(12)는 워드선 WL의 프리차지에 관계하고 3 가지의 제어를 할 수 있다. 제1의 제어는 통상 동작시의 제어(통상 모드)이다. 내부 프리차지 명령 psprz에 의해 워드선 WL의 선택과 프리차지(리셋)를 하나씩 행한다. 제2 제어는 외부 프리차지 명령 prez에 의해 메모리 셀 어레이(10a),(10b)의 워드선 WL을 각각 하나씩 프리차지하는 시험 모드이다. 제3의 제어는 본 발명의 워드선 다중 선택 시험 모드로 메모리 셀 어레이(10a)와 (10b)의 워드선 WL을 외부 프리차지 명령 prez와 후술하는 pre2z로 시분할로 프리차지한다. 예를 들면, 메모리 셀 어레이(10a)의 워드선 WL을 한번에 모두 프리차지하고, 다음에 메모리 셀 어레이(10b)의 워드선 WL을 한번에 모두 프리차지한다. 종래 기술에서는 메모리 셀 어레이(10a),(10b)의 모든 워드선을 한번에 모두 프리차지하고 있었기 때문에 큰 피크 전류가 흘러버리고, 접지 전위가 떠오른다는 문제점이 있었던 것에 비해, 본 발명에서는 시분할로 나누어 워드선 WL을 구동하기 때문에, 프리차지시의 피크 전류를 분산시킬 수 있고, 접지 전위가 떠오르는 문제점을 해결할 수 있다.
시험 모드 신호 dprex와 tes14z가 각각 H(High)와 L(Low)일 때에는 통상 모드를 나타내고, L과 L일 때에는 외부 프리차지 명령 prez를 사용하는 시험 모드를 나타내며, L과 H일 때에는 워드선 다중 선택 시험 모드를 나타낸다.
도 3은 프리차지 컨트롤러(12)의 회로도이다. 프리차지 컨트롤러(12)는 인버터(inverter)(21∼33), NAND 게이트(41∼47), NOR 게이트(48), 트랜스퍼(transfer) 게이트(51∼53) 및 트랜지스터(55)로 구성되어 있다. NAND(47)과 인버터(29), NOR 게이트(48)와 인버터(30) 및 인버터(31)와 (32)는 각각 래치(latch) 회로를 구성한다.
도 4, 도 5 및 도 6은 각각 도 3에 나타낸 프리차지 컨트롤러(12)의 동작을나타내는 타이밍도이다. 도 4의 타이밍은 통상 모드시, 도 5의 타이밍은 외부 프리차지 명령 prez를 사용하는 시험 모드시, 도 6의 타이밍은 워드선 다중 선택 시험 모드 시이다. 또, 도 4∼도 6에 있어서, 신호 pre2z는 인버터(33)의 출력 신호이다.
우선, 도 4에 나타낸 통상 동작시, 외부 프리차지 신호 prez는 L(접지 전위 VSS), 시험 신호 dprex는 H, 시험 신호 tes14z는 L로 설정한다. 또, 도 4에서는 도시를 생략하고 있는 작동 신호 sttz는 L에 있다. 펄스상의 내부 프리차지 신호 psprz가 프리차지 컨트롤러(12)의 NAND 게이트(42)에 주어지면(L로부터 H로 변함), NAND 게이트(42)의 출력은 H로부터 L로 변화한다. 이 변화 직전에는 NAND 게이트(43)와 (44)의 출력은 H이다. 이에 의해, 내부 프리차지 명령 psprz가 L로부터 H로 되면 NAND 게이트(45)의 출력은 L로부터 H로 되고, 프리차지 신호 wlrpxb는 H로부터 L로 변화한다. 또한, NAND 게이트(41)의 출력은 L로부터 H로 변화하기 때문에 프리차지 신호 wlrpxa는 H로부터 L로 변화한다. 그리고, 내부 프리차지 신호 psprz가 L로 되돌아오면, 프리차지 신호 wlrpxa, wlrpxb는 L로부터 H로 되돌아온다. 이와 같이 하여 생성된 펄스상의 프리차지 신호 wlrpxa, wlrpxb에 응답하고, 메모리 셀 어레이(10a), (10b) 각각의 하나의 워드선이 도 2에 나타낸 행 디코더(14)에 의해 프리차지 된다.
다음으로, 도 5에 나타낸 외부 프리차지 명령 prez를 사용하려고 하는 시험 모드시, 외부 프리차지 명령 prez가 도시와 같이 프리차지 컨트롤러(12)에 주어진다. 이 때, 시험 신호 dprex는 L, tes14z는 L로 설정한다. 시험 신호 dprex가 L이므로, 내부 프리차지 명령 psprz가 H로 되어도, NAND 게이트(42)의 출력은 H 그대로이고, 내부 프리차지 psprz는 마스크(mask) 된다. 외부 프리차지 명령 prez가 H로 되면 NAND 게이트(43)의 출력은 L로부터 H로 변화하고, NAND 게이트(45)의 출력은 H로부터 L로 변화한다. 이에 의해, 외부 프리차지 명령 prez에 응답하고, 프리차지 신호 wlrpxa, wlrpxb가 생성된다.
또한, 도 6에 나타낸 다중 선택 모드시, 외부 프리차지 명령 prez 및 내부 프리차지 명령 psprz가 도시와 같이 프리차지 컨트롤러(12)에 주어진다. 워드선 다중 선택 모드시, 시험 신호 dprex는 L로, tes14z는 H로 설정한다. 또, 트랜스퍼 게이트(53)는 오프(OFF)로 되어 있기 때문에, 인버터(33)의 출력은 L인 체로 변화하지 않는다. 이에 의해, 시험 신호 tes14z가 H로 변화하여도 NAND 게이트(44)의 출력은 H 그대로이다. 이 결과, 프리차지 신호 wlrpxa, wlrpxb는 H인 체로 변화하지 않는다.
다음으로, 내부 프리차지 명령 psprz가 L로부터 H로 변화한다. 시험 신호 dprex는 L이므로, NAND 게이트(42)의 출력은 H 그대로이다. 따라서, 프리차지 신호 wlrpxa, wlrpxb는 H인 체로 변화하지 않는다.
또한, 외부 프리차지 명령 prez가 주어진다. 외부 프리차지 명령 prez가 L로부터 H로 변화하면, NAND 게이트(46)의 출력은 H로부터 L로 변화하고, 트랜스퍼 게이트(51)는 온(ON) 되고, 신호 tes14z가 H이므로 NAND 게이트(47)의 출력은 L로 된다. 또, 트랜스퍼 게이트(52)는 온으로부터 오프하고, 트랜스퍼 게이트(53)는 오프로부터 온 한다. 초기 상태인 체 변화하지 않는 NOR 게이트(48)의 출력은 L이고,이것이 트랜스퍼 게이트(53)를 거쳐 인버터(31)와 (32)로 구성되는 래치 회로에 래치된다. 인버터(33)의 출력 pre2z는 L인 체 변화하지 않는다. 이에 의해, NAND 게이트(44)의 출력은 H인 체 변하지 않고, NAND 게이트(45)의 출력도 L 그대로이다. 따라서, 프리차지 신호 wlrpxb는 H인 체로 변화하지 않는다. 이에 의해, 메모리 셀 어레이(10b)의 워드선은 프리차지되지 않는다. 그리고, 외부 프리차지 명령 prez가 H로부터 L로 되돌아오면, 트랜스퍼 게이트(51),(53)는 오프 되고, 트랜스퍼 게이트(52)는 온한다. 그러면, NAND 게이트(47)의 출력 L이 NOR 게이트에 입력되고, 출력이 H로 래치된다.
다른 한편, 외부 프리차지 명령 prez가 L로부터 H로 변화하면, NAND 게이트(41)의 출력은 L로부터 H로 변화한다. 이 결과, 프리차지 신호 wlrpxa는 H로부터 L로 변화한다. 이 프리차지 신호 wlrpxa의 변화를 받고, 도 2에 나타낸 행 디코더(14)는 메모리 셀 어레이(10a)의 선택된 모든 워드선 WL을 한번에 프리차지한다.
다음으로, 내부 프리차지 명령 psprz가 다시 프리차지 컨트롤러(12)에 공급되지만, 프리차지 신호 wlrpxa, wlrpxb는 변화하지 않는다.
그리고, 다음의 외부 프리차지 명령 prez가 주어지면, 트랜스퍼 게이트(53)은 오프로부터 온하기 때문에 NOR 게이트(48)의 출력 H가 인버터(31)에 입력되고, 출력은 L로 래치 된다. 이 결과 인버터(33)의 출력 pre2z는 L로부터 H로 변화한다. 이 변화를 받고, NAND 게이트(44)의 출력은 H로부터 L로 변화하고, NAND 게이트(45)의 출력은 L로부터 H로 변화한다. 이 결과, 프리차지 신호 wlrpxa,wlrpxb는 어느 것이나 H로부터 L로 변화한다. 이 프리차지 신호 wlrpxa, wlrpxb의 변화를 받고, 도 2에 나타낸 행 디코더(14)는 메모리 셀 어레이(10a),(10b)의 선택된 모든 워드선 WL을 한번에 프리차지 한다. 이 경우, 메모리 셀 어레이(10a)의 워드선 WL은 이미 프리차지되어 있기 때문에, 메모리 셀 어레이(10b)의 워드선 WL만이 프리차지된다. 외부 프리차지 명령 prez가 H로부터 L로 되돌아오면, 각 래치 회로(47,29),(48,30),(31,32)는 초기 상태로 되돌아오고, 외부 프리차지 명령이 1회도 입력되어 있지 않은 상태로 되돌아온다(다음의 외부 프리차지 명령 prez(3회째)를 1회째로 간주한다).
이와 같이, 1회째의 외부 프리차지 명령 prez로 메모리 셀 어레이(10a)의 선택된 모든 워드선 WL을 프리차지 하고, 2회째의 외부 프리차지 명령 prez로 메모리 셀 어레이(10b)의 선택된 모든 워드선 WL을 프리차지하기 때문에, 프리차지시의 피크 전류를 분산시키고, 접지 전위가 떠올라버리는 것을 방지할 수 있다.
도 7은 본 발명의 일실시예에 의한 반도체 기억 장치(60)의 전체 구성을 나타내는 블록도이다. 도시하는 반도체 기억 장치는 어드레스 래치/디코더(61), 행 디코더(62), 메모리 셀 어레이(63), 입출력 버퍼(64), 입력 데이터 래치/컨트롤러(65), 센스/스위치(66), 열 디코더(67), 출력 데이터 컨트롤러(68), 어드레스 래치/디코더(69), 게이트(70∼75), 파워(power) 컨트롤러(76), 전원 회로(77), 시험 모드 회로(78), 타이밍 컨트롤러(79)를 포함한다.
도 1에 나타낸 프리차지 컨트롤러(12)는 타이밍 컨트롤러(79) 내에 마련되어 있다. 게이트 회로(70∼75)는 외부로부터 컨트롤 신호를 받아 각 부분에 논리 출력을 공급한다. 외부로부터의 컨트롤 신호는 칩 인에이블(chip enable) 신호/CE1, CE2, 기입 인에이블 신호/WE, 하위 및 상위 데이터의 마스크 신호/LB,/UB 및 출력 인에이블 신호/OE이다. 게이트 회로(71∼75)의 논리 출력은 시험 모드 회로(78)에 공급된다. 시험 모드 회로(78)는 이들의 논리 출력의 조합으로 정의되는 각종 명령을 디코드하고, 타이밍 컨트롤러(79) 및 어드레스 래치/디코더(61)에 대응하는 신호를 출력한다. 타이밍 컨트롤러(79)에 출력되는 신호는 전술한 외부 프리차지 명령 prez 및 시험 신호 dprex, tes14z 이다.
타이밍 컨트롤러(79)는 내부에서 외부 프리차지 명령 psprz를 생성하여 프리차지 컨트롤러(12)에 출력한다. 프리차지 컨트롤러(12)는 전술한 것과 같이하여, 프리차지 신호 wlrpxa, wlrpxb를 생성하고 행 디코더(62)에 출력한다. 도 2에 나타낸 행 디코더(14)는 도 7에 나타낸 행 디코더(62)에 상당한다. 또한, 메모리 셀 어레이(63)는 도 1 및 도 2에 나타낸 메모리 셀 어레이(10a),(10b)에 상당한다.
워드선 다중 선택 모드에 있어서, 어드레스 신호 A0∼A19는 연속해서 공급되고, 어드레스 래치/디코더(61) 및 행 디코더(62)를 통해서 메모리 셀 어레이(10a),(10b)가 다중으로 선택된다. 그리고, 프리차지 신호 wlrpxa, wlrpxb에 응답하고, 선택된 모든 워드선 WL이 한번에 프리차지(리셋)된다.
도 8은 도 7의 구성에 있어서, 전원 회로(77)에 부전압(負電壓) 발생 회로(80)를 마련한 것이다. 도 7의 구성은 워드선 WL을 접지 전위 VSS에 프리차지하는 구성인 것에 대해, 도 8의 구성은 워드선 WL을 접지 전위 VSS보다도 낮은 부전위(負電位)로 프리차지하는 구성이다. 이 때문에 전압원으로 부전압 발생회로(80)는, 예를 들면 음전하 펌프(negative charge pump)를 구비한다.
워드선 WL을 부전위로 프리차지하는 이유는, 최근의 전원의 저전압화에 대응하기 위해서이다. 저전압화에 의해 셀 트랜지스터의 임계치 전압은 낮아지고 있다. 워드선 WL을 부전위로 리셋하면 동작의 타이밍 범위를 크게 할 수 있다.
종래의 워드선 다중 선택 시험 모드로 워드선을 부전위로 설정하는 구성에서는, 한번에 모든 워드선을 구동하기 위해서 큰 전류 용량의 부전압 발생 회로를 사용하지 않으면 안 된다. 이에 대해, 본 발명에 의하면 메모리 셀 어레이(63)의 워드선 WL은 메모리 셀 어레이(10a),(10b) 단위로 시분할로 프리차지한다. 이에 의해, 이론적으로 도 8의 구성의 부전압 발생 회로(80)는 종래의 반정도의 용량이어도 무방하다. 이에 의해 소비 전력 및 회로 면적의 저감이 가능하게 된다.
이상, 본 발명의 실시예를 설명하였다. 상기 실시예에서는 메모리 셀 어레이(63)을 2 분할한 것이었지만, 3 분할 이상의 경우에도 마찬가지로 구성할 수 있다. 또한, 상기 실시예에는 반도체 기억 장치이었지만, DRAM을 비롯한 여러 가지의 반도체 장치를 포함하는 것이다.
이상 설명한 것과 같이, 본 발명에 의하면, 복수의 워드선을 한번에 구동한 경우에도 접지 전위를 안정적으로 유지할 수 있는 반도체 기억 장치를 제공할 수 있다.

Claims (7)

  1. 소정의 모드로 선택되는 복수의 워드선을 시분할로 프리차지하는 것을 특징으로 하는 반도체 장치.
  2. 소정의 모드로 선택되는 복수의 워드선을 그룹으로 나누고, 그룹마다 행하는 워드선 프리차지를 시분할로 하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    외부로부터 공급되는 하나의 프리차지 명령으로 어느 하나의 그룹을 선택하여 워드선을 프리차지하는 것을 특징으로 하는 반도체 장치.
  4. 제2항 또는 제3항에 있어서,
    동일 그룹의 워드선을 동시에 프리차지하는 것을 특징으로 하는 반도체 장치.
  5. 복수의 메모리 셀 어레이와,
    복수의 메모리 셀 어레이의 워드선을 메모리 어레이마다 시분할로 프리차지 하는 프리차지 컨트롤러를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 프리차지 컨트롤러는 하나의 메모리 셀 어레이를 선택하고, 선택한 메모리 셀 어레이의 워드선을 한번에 프리차지하기 위한 신호를 생성하는 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 소정의 모드는 시험 모드인 것을 특징으로 하는 반도체 장치.
KR1020010052457A 2000-08-31 2001-08-29 메모리를 구비한 반도체 장치 KR100655810B1 (ko)

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