JP2003178598A - 半導体記憶装置およびそのテスト方法並びにテスト回路 - Google Patents

Abstract

(57)【要約】 【課題】 リフレッシュ動作と読出し・書込み動作との
時間間隔を強制的に近接させたときの動作確認を行なう
ことができるテスト方法およびテスト回路を提供する。 【解決手段】 通常動作モードおよびテストモードにお
ける読出し・書込み動作のタイミングは、アドレス遷移
検出信号ＡＴＤに基づき設定される。通常動作モードに
おけるリフレッシュ動作のタイミングは、タイマ回路５
０で発生されるタイミング信号ＴＭに応答し、リフレッ
シュパルス発生回路６０で発生されるノーマルリフレッ
シュ用パルス信号ＲＥＦに基づき設定される。テストモ
ードにおけるリフレッシュ動作のタイミングは、アドレ
ス遷移検出信号ＡＴＤに応答し第１のテスト用リフレッ
シュパルス発生回路６２で発生される第１のテスト用リ
フレッシュパルス発生信号ＴＲＥＦ１に基づき設定され
る。第１のテスト用リフレッシュパルス発生信号ＴＲＥ
Ｆ１の発生タイミングを制御することで、読出し・書込
み動作とリフレッシュ動作とを、所定の時間間隔で発生
させることを可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
およびそのテスト方法並びにテスト回路に関する。

【０００２】

【従来の技術】ランダムアクセスの可能な半導体記憶装
置としてはＳＲＡＭおよびＤＲＡＭが最も代表的であ
る。ＤＲＡＭと比べた場合、ＳＲＡＭは一般に高速であ
る上に、電源を供給してアドレスを入力しさえすれば、
そのアドレスの変化を捉えて内部の順序回路が動作し
て、読出し・書込みを行うことができる。このように、
ＳＲＡＭはＤＲＡＭに比べて単純な入力信号波形を与え
るだけで動作するため、こうした入力信号波形を生成す
る回路の構成も簡単化することが可能である。

【０００３】また、ＳＲＡＭはＤＲＡＭのようにメモリ
セルに記憶されたデータを保持し続けるためのリフレッ
シュが不要であることから、その取り扱いが容易である
とともに、リフレッシュを必要としないのでスタンバイ
状態におけるデータ保持電流が小さいという長所があ
る。こうしたこともあって、ＳＲＡＭは様々な用途に広
く用いられている。しかし、ＳＲＡＭは一般に1メモリ
セル当たり６個のトランジスタを必要とするため、ＤＲ
ＡＭに比べてどうしてもチップサイズが大きくなり、価
格がＤＲＡＭに比べて高くならざるを得ないという短所
がある。

【０００４】一方、ＤＲＡＭはアドレスとして行アドレ
スおよび列アドレスを２回に分けて別々に与え、これら
アドレスの取り込みタイミングを規定する信号としてＲ
ＡＳ（ロウアドレスストローブ）信号およびＣＡＳ（カ
ラムアドレスストローブ）信号を必要とすることと、定
期的にメモリセルをリフレッシュするための制御回路が
必要になることから、ＳＲＡＭに比べてタイミング制御
が複雑となってしまう。

【０００５】また、ＤＲＡＭは外部からのアクセスが無
いときにもメモリセルのリフレッシュが必要となること
から消費電力が大きくなってしまうという問題もある。
とはいえ、ＤＲＡＭメモリセルはキャパシタ1個とトラ
ンジスタ1個で構成可能であるため、小さなチップサイ
ズで大容量化を図ることは比較的容易である。従って、
同じ記憶容量の半導体記憶装置を構成するのであればＳ
ＲＡＭよりもＤＲＡＭの方が安価になる。

【０００６】ところで、携帯電話などに代表される携帯
機器が採用している半導体記憶装置としては、これまで
のところＳＲＡＭが主流である。これは、これまでの携
帯電話には簡単な機能しか搭載されていなかったため、
それほど大容量の半導体記憶装置が必要とされていなか
ったこと、ＤＲＡＭに比べてタイミング制御などの点で
ＳＲＡＭは取り扱いが容易であること、ＳＲＡＭはスタ
ンバイ電流が小さく低消費電力であるため、連続通話時
間・連続待ち受け時間を出来る限り延ばしたい携帯電話
などに向いていることなどがその理由である。

【０００７】然るに、ここのところ、非常に豊富な機能
を搭載した携帯電話が登場してきており、電子メールの
送受信機能や、各種サイトにアクセスして近隣にあるレ
ストランなどのタウン情報を取得するといった機能も実
現されている。のみならず、ごく最近の携帯電話ではイ
ンターネット上のＷＥＢサーバにアクセスしてホームペ
ージの内容を簡略化して表示するような機能も搭載され
てきており、将来的には現在のデスクトップ型パーソナ
ルコンピュータと同様にインターネット上のホームペー
ジ等へ自由にアクセスできるようになることも想定され
る。

【０００８】こうした機能を実現するためには、従来の
携帯電話のように単純なテキスト表示を行っているだけ
では駄目であって、多様なマルチメディア情報をユーザ
へ提供するためのグラフィック表示が不可欠となる。そ
れには、公衆網などから受信した大量のデータを携帯電
話内の半導体記憶装置上に一時的に蓄えておく必要が生
じてくる。つまり、これからの携帯電話に搭載される半
導体記憶装置としてはＤＲＡＭのように大容量であるこ
とが必須条件であると考えられる。しかも、携帯機器は
小型かつ軽量であることが絶対条件であるため、半導体
記憶装置を大容量化しても機器そのものが大型化・重量
化することは避ける必要がある。

【０００９】以上説明したように、携帯電話に搭載され
る半導体記憶装置としては、その取り扱いの簡便さや消
費電力を考えるとＳＲＡＭが好ましいが、大容量化の観
点からすればＤＲＡＭが好ましいことになる。つまり、
これらの携帯機器にはＳＲＡＭおよびＤＲＡＭの長所を
それぞれ取り入れた半導体記憶装置が最適であるといえ
る。この種の半導体記憶装置の1種として、ＤＲＡＭに
採用されているものと同じメモリセルを使用しながら、
外部から見たときにＳＲＡＭとほぼ同様の使用を持った
「疑似ＳＲＡＭ」と呼ばれるものが提案されている。

【００１０】疑似ＳＲＡＭはＤＲＡＭのようにアドレス
を行アドレス、列アドレスに分けて別々に与える必要が
無く、またそのためＲＡＳやＣＡＳのようなタイミング
信号も必要としない。疑似ＳＲＡＭでは汎用のＳＲＡＭ
と同様にアドレスを一度与えるだけで良く、クロック同
期型の半導体記憶装置のクロックに相当するチップイネ
ーブル信号をトリガーにしてアドレスを内部に取り込ん
で読出し・書込みを行っている。

【００１１】

【発明が解決しようとする課題】しかしながら、疑似Ｓ
ＲＡＭは、ＤＲＡＭと同様のメモリセル構造を有するの
で定期的にリフレッシュ動作を行う必要がある。従っ
て、疑似ＳＲＡＭには、装置外部からの動作制御とは無
関係に、装置内部のタイマーによって一定の時間間隔で
リフレッシュ動作を起動するものがある。このときのリ
フレッシュ動作をセルフリフレッシュ動作という。この
発生タイミングは、装置外部から制御できない。

【００１２】一方、疑似ＳＲＡＭには非同期動作を行う
ものがある。つまり、不定期に発生する制御信号やアド
レス信号の変化に応答して読出しや書き込みを行うもの
である。このような疑似ＳＲＡＭでは、装置内部のタイ
マーで制御されるセルフリフレッシュ動作と、装置外部
から入力される信号に応答して不定期に発生する読出し
や書込み動作とは、互いに独立に発生するので、両者の
時間間隔を装置外部から制御することはできない。

【００１３】セルフリフレッシュ動作と読出しや書き込
み動作とが重なると、誤動作が発生する。例えば、セル
フリフレッシュ動作では、保持すべきデータが破壊され
る誤動作などが考えられる。また、読出しや書き込み動
作では、誤ったデータやアドレスの読出しや書き込みが
行われたりする。

【００１４】このような誤動作を防止するため、例え
ば、一方の動作中に他方の動作が発生したときは、既に
起動している一方の動作が完了するまでは、他方の動作
を開始させずに待機させるような対策がとられている。
つまり、セルフリフレッシュ動作中に読出し要求が発生
したときは、直ちに読出し動作を行わず、セルフリフレ
ッシュ動作が完了してから読出し動作を行うようにす
る。

【００１５】但し、上記対策でも回路動作が充分保証で
きないケースがある。例えば、セルフリフレッシュ動作
と読出し・書き込み動作との発生タイミングが近接した
場合に、動作間の干渉によって誤動作が発生する可能性
がある。例えば、ワード線間の干渉や、動作間の時間間
隔が短いことによるプリチャージ不足、あるいは、一方
の動作で発生したパルス信号による他方の動作へのディ
スターブなどが挙げられる。

【００１６】従って、製品の出荷前に、セルフリフレッ
シュ動作と読出し・書き込み動作との時間間隔が近接し
たときの動作確認を行う必要がある。

【００１７】なお、リフレッシュ動作に関わるテストモ
ードの従来技術としては、例えば特開平１−１２５７９
６、特開平４−７４３７９などがあるが、これらはリフ
レッシュ動作そのものの確認を行うものにすぎず、読出
し・書込み動作とリフレッシュ動作との時間間隔が近接
して発生したときの動作確認を行うものではない。

【００１８】従って、本発明の目的は、リフレッシュ動
作と読出し・書き込み動作との時間間隔を強制的に近接
させたときの動作確認を行うことができるテスト方法を
提供することにある。

【００１９】更に、本発明の目的は、リフレッシュ動作
と読出し・書き込み動作との時間間隔を強制的に近接さ
せたときの動作確認を行うことができる半導体記憶装置
を提供することにある。

【００２０】更に、本発明の目的は、リフレッシュ動作
と読出し・書き込み動作との時間間隔を強制的に近接さ
せたときの動作確認を行うことができるテスト回路を提
供することにある。

【００２１】

【課題を解決するための手段】本発明は、上記課題を解
決すべくなされたもので、リフレッシュを必要とする複
数のメモリセルを有する半導体記憶装置の制御方法にお
いて、通常動作モードおよびテスト動作モードにおける
読出し・書込み動作のタイミングは、外部入力された信
号の状態の変化を検出するための外部入力信号状態変化
検出信号をトリガーとして設定され、通常動作モードに
おけるリフレッシュ動作のタイミングは、前記半導体記
憶装置の内部で発生されたリフレッシュ制御信号の発生
タイミングをトリガーとして設定され、テスト動作モー
ドにおけるリフレッシュ動作のタイミングは、前記外部
入力信号状態変化検出信号をトリガーとして、前記読出
し・書込み動作のタイミングとの時間間隔が外部で設定
した時間間隔となるよう設定されることを特徴とする制
御方法を提供する。

【００２２】前記外部入力信号状態変化検出信号は、外
部入力されたアドレスの変化のタイミングと外部入力さ
れた前記半導体記憶装置を選択的に活性化する信号の状
態遷移タイミングとの少なくとも１方に依存して発生す
るアドレス遷移検出信号で構成し得る。前記半導体記憶
装置を選択的に活性化する信号は、例えばチップセレク
ト信号である。

【００２３】前記アドレス遷移検出信号の状態遷移タイ
ミングをトリガーとし、予め設定された第１の所定時間
後に、テスト用リフレッシュパルス信号を発生すること
で、読出し・書込み動作終了後、第１の時間間隔をおい
てリフレッシュ動作を開始する第１のタイミング条件下
でテストを行うことが可能である。前記第１の時間間隔
は、回路構成上考えられる最小の時間間隔に設定し得
る。

【００２４】前記アドレス遷移検出信号はワンショット
パルスからなり、ワンショットパルスの終点エッジをト
リガーとする場合、前記第１の所定時間は、ワード線を
活性状態に維持する時間と、前記第１の時間間隔との合
計時間に、予め設定された各信号間の遅延時間を加味し
て決められた時間に設定し得る。

【００２５】前記アドレス遷移検出信号はワンショット
パルスからなり、ワンショットパルスの始点エッジをト
リガーとする場合、前記第１の所定時間は、前記アドレ
ス遷移検出信号のパルス幅と、ワード線を活性状態に維
持する時間と、前記第１の時間間隔との合計時間に、予
め設定された各信号間の遅延時間を加味して決められた
時間に設定し得る。

【００２６】前記アドレス遷移検出信号はワンショット
パルスからなり、ワンショットパルスの始点エッジをト
リガーとし、予め設定された第２の所定時間後に、テス
ト用リフレッシュパルス信号を発生することで、リフレ
ッシュ動作終了後第２の時間間隔をおいて読出し・書込
み動作を開始する第２のタイミング条件下でテストを行
うことが可能となる。前記第２の時間間隔は、回路構成
上考えられる最小の時間間隔に設定し得る。

【００２７】前記第２の所定時間は、アドレス遷移検出
信号の立ち上がりエッジから読出し・書込み動作のため
のワード線の立ち上がりまでの時間から、セルフリフレ
ッシュ動作におけるワードパルス幅と前記第２の時間間
隔とを差し引いた時間に、予め設定された各信号間の遅
延時間を加味して決められた時間に設定し得る。

【００２８】前記第１のタイミング条件下でのテストと
前記第２のタイミング条件下でのテストとを、テスト動
作モード中にテストモード切換え信号を切り替えて行う
ことが可能である。

【００２９】前記テスト動作モードにおけるリフレッシ
ュ動作は、前記半導体記憶装置内部で発生したアドレス
に基づき行ってもよく、また、前記外部入力されたアド
レスに基づき行ってもよい。

【００３０】更に、本発明は、リフレッシュを必要とす
る複数のメモリセルを有する半導体記憶装置のテスト方
法において、テスト動作モードにおけるリフレッシュ動
作のタイミングは、外部入力された信号の状態の変化を
検出するための外部入力信号状態変化検出信号をトリガ
ーとして、前記読出し・書込み動作のタイミングとの時
間間隔が外部で設定した時間間隔となるよう設定される
テスト方法を提供する。

【００３１】前記外部入力信号状態変化検出信号は、外
部入力されたアドレスの変化のタイミングと外部入力さ
れた前記半導体記憶装置を選択的に活性化する信号の状
態遷移タイミングとの少なくとも１方に依存して発生す
るアドレス遷移検出信号で構成し得る。前記半導体記憶
装置を選択的に活性化する信号は、チップセレクト信号
であってもよい。

【００３２】前記アドレス遷移検出信号の状態遷移タイ
ミングをトリガーとし、予め設定された第１の所定時間
後に、テスト用リフレッシュパルス信号を発生すること
で、読出し・書込み動作終了後、第１の時間間隔をおい
てリフレッシュ動作を開始する第１のタイミング条件下
でテストを行うことが可能である。前記第１の時間間隔
は、回路構成上考えられる最小の時間間隔に設定し得
る。

【００３３】前記アドレス遷移検出信号はワンショット
パルスからなり、ワンショットパルスの終点エッジをト
リガーとする場合、前記第１の所定時間は、ワード線を
活性状態に維持する時間と、前記第１の時間間隔との合
計時間に、予め設定された各信号間の遅延時間を加味し
て決められた時間に設定し得る。

【００３４】前記アドレス遷移検出信号はワンショット
パルスからなり、ワンショットパルスの始点エッジをト
リガーとする場合、前記第１の所定時間は、前記アドレ
ス遷移検出信号のパルス幅と、ワード線を活性状態に維
持する時間と、前記第１の時間間隔との合計時間に、予
め設定された各信号間の遅延時間を加味して決められた
時間に設定し得る。

【００３５】前記アドレス遷移検出信号はワンショット
パルスからなり、ワンショットパルスの始点エッジをト
リガーとし、予め設定された第２の所定時間後に、テス
ト用リフレッシュパルス信号を発生することで、リフレ
ッシュ動作終了後第２の時間間隔をおいて読出し・書込
み動作を開始する第２のタイミング条件下でテストを行
うことが可能である。前記第２の時間間隔は、回路構成
上考えられる最小の時間間隔に設定し得る。

【００３６】前記第２の所定時間は、アドレス遷移検出
信号の立ち上がりエッジから読出し・書込み動作のため
のワード線の立ち上がりまでの時間から、セルフリフレ
ッシュ動作におけるワードパルス幅と前記第２の時間間
隔とを差し引いた時間に、予め設定された各信号間の遅
延時間を加味して決められた時間に設定し得る。

【００３７】前記第１のタイミング条件下でのテストと
前記第２のタイミング条件下でのテストとを、テスト動
作モード中にテストモード切換え信号を切り替えて行う
ことが可能である。

【００３８】前記テスト動作モードにおけるリフレッシ
ュ動作は、前記半導体記憶装置内部で発生したアドレス
に基づき行うことが可能である。

【００３９】前記テスト動作モードにおけるリフレッシ
ュ動作は、前記外部入力されたアドレスに基づき行うこ
とが可能である。

【００４０】更に、本発明は、リフレッシュを必要とす
る複数のメモリセルを有する半導体記憶装置であつて、
外部入力信号の状態変化を検出するための外部入力信号
状態変化検出信号の状態遷移タイミングをトリガーと
し、メモリセルへのアクセスを制御するアクセス制御手
段と、リフレッシュアドレスを自動発生するリフレッシ
ュアドレス発生手段と、通常動作モードでのリフレッシ
ュタイミングを決めるための第１のリフレッシュタイミ
ング制御信号を自動的に発生する第１のリフレッシュタ
イミング制御信号発生手段と、前記外部入力信号状態変
化検出信号の状態遷移タイミングをトリガーとし、予め
設定された所定時間後に、テスト動作モードでのリフレ
ッシュタイミングを決めるための第２のリフレッシュタ
イミング制御信号を発生する第２のリフレッシュタイミ
ング制御信号発生手段と、前記通常動作モードでは前記
第１のリフレッシュタイミング制御信号を選択して前記
アクセス制御手段へ供給し、前記テスト動作モードでは
前記第２のリフレッシュタイミング制御信号を選択して
前記アクセス制御手段へ供給するリフレッシュタイミン
グ切換手段とを有することで、テスト動作モードにおけ
るリフレッシュ動作のタイミングは、前記外部入力信号
状態変化検出信号の状態遷移タイミングをトリガーとし
て、前記読出し・書込み動作のタイミングとの時間間隔
が外部で設定した時間間隔となるよう設定される半導体
記憶装置を提供する。

【００４１】前記リフレッシュタイミング切換手段は、
外部入力信号に基づき前記通常動作モードと前記テスト
動作モードとを切り替えるための動作モード切り替え信
号を発生する動作モード切替信号発生手段と、前記動作
モード切り替え信号に基づき、前記通常動作モードでは
前記第１のリフレッシュタイミング制御信号を選択し、
前記テスト動作モードでは前記第２のリフレッシュタイ
ミング制御信号を選択して前記アクセス制御手段へ供給
する第１の切換手段とから構成し得る。

【００４２】前記外部入力信号状態変化検出信号は、外
部入力されたアドレスの変化のタイミングと外部入力さ
れた前記半導体記憶装置を選択的に活性化する信号の状
態遷移タイミングとの少なくとも１方に依存してアドレ
ス遷移検出信号を発生するアドレス遷移検出回路を有す
るよう構成し得る。前記半導体記憶装置を選択的に活性
化する信号は、チップセレクト信号である。

【００４３】前記第２のリフレッシュタイミング制御信
号発生手段は、前記アドレス遷移検出信号の状態遷移タ
イミングをトリガーとし、予め設定された第１の所定時
間後に、テスト用リフレッシュパルス信号を発生するこ
とで、読出し・書込み動作終了後、第１の時間間隔をお
いてリフレッシュ動作を開始する第１のタイミング条件
下でテストを行うことが可能である。前記第１の時間間
隔は、回路構成上考えられる最小の時間間隔に設定し得
る。

【００４４】前記第２のリフレッシュタイミング制御信
号発生手段は、ワンショットパルスからなる前記アドレ
ス遷移検出信号の終点エッジをトリガーとし、ワード線
を活性状態に維持する時間と、前記第１の時間間隔との
合計時間に、予め設定された各信号間の遅延時間を加味
して決められた時間に相当する前記第１の所定時間だけ
遅延して前記第２のリフレッシュタイミング制御信号を
発生するよう構成し得る。

【００４５】前記第２のリフレッシュタイミング制御信
号発生手段は、ワンショットパルスからなる前記アドレ
ス遷移検出信号の始点エッジをトリガーとし、前記第１
の所定時間は、前記アドレス遷移検出信号のパルス幅
と、ワード線を活性状態に維持する時間と、前記第１の
時間間隔との合計時間に、予め設定された各信号間の遅
延時間を加味して決められた時間に設定し得る。

【００４６】前記第２のリフレッシュタイミング制御信
号発生手段は、前記アドレス遷移検出信号としてのワン
ショットパルスの始点エッジをトリガーとし、予め設定
された第２の所定時間後に、テスト用リフレッシュパル
ス信号を発生することで、リフレッシュ動作終了後第２
の時間間隔をおいて読出し・書込み動作を開始する第２
のタイミング条件下でテストを行うことが可能となる。
前記第２の時間間隔は、回路構成上考えられる最小の時
間間隔に設定し得る。

【００４７】前記第２の所定時間は、アドレス遷移検出
信号の立ち上がりエッジから読出し・書込み動作のため
のワード線の立ち上がりまでの時間から、セルフリフレ
ッシュ動作におけるワードパルス幅と前記第２の時間間
隔とを差し引いた時間に、予め設定された各信号間の遅
延時間を加味して決められた時間に設定し得る。

【００４８】前記第２のリフレッシュタイミング制御信
号発生手段は、更に前記リフレッシュタイミング切換手
段から供給されるテストモード切換信号を入力とし、前
記テストモード切換信号が第１のタイミング条件下での
テストを指定している場合、前記アドレス遷移検出信号
の状態遷移タイミングをトリガーとし、予め設定された
第１の所定時間後に、第１のテスト用リフレッシュパル
ス信号を発生することで、読出し・書込み動作終了後、
第１の時間間隔をおいてリフレッシュ動作を開始する第
１のタイミング条件下でテストを行い、前記テストモー
ド切換信号が第２のタイミング条件下でのテストを指定
している場合、前記アドレス遷移検出信号としてのワン
ショットパルスの始点エッジをトリガーとし、予め設定
された第２の所定時間後に、第２のテスト用リフレッシ
ュパルス信号を発生することで、リフレッシュ動作終了
後第２の時間間隔をおいて読出し・書込み動作を開始す
る第２のタイミング条件下でテストを行うことが可能で
ある。

【００４９】前記第１のタイミング条件下でのテスト及
び前記第２のタイミング条件下でのテストは、テスト動
作モード中に前記テストモード切換え信号を切り替えて
行うことが可能である。

【００５０】前記第２のリフレッシュタイミング制御信
号発生手段は、前記第１のテスト用リフレッシュパルス
信号を発生する第１のテスト用リフレッシュパルス信号
発生回路と、前記第２のテスト用リフレッシュパルス信
号を発生する第２のテスト用リフレッシュパルス信号発
生回路とを有し、前記テストモードでは、前記リフレッ
シュタイミング切換え手段は、前記テストモード切換信
号に基づき前記第１のテスト用リフレッシュパルス信号
又は前記第２のテスト用リフレッシュパルス信号のいず
れかを選択し、前記アクセス制御手段へ供給するよう構
成し得る。

【００５１】前記第１のテスト用リフレッシュパルス信
号発生回路は、ワンショットパルスからなる前記アドレ
ス遷移検出信号の終点エッジをトリガーとし、ワード線
を活性状態に維持する時間と、前記第１の時間間隔との
合計時間に、予め設定された各信号間の遅延時間を加味
して決められた時間に相当する前記第１の所定時間だけ
遅延して前記第１のテスト用リフレッシュパルス信号を
発生するよう構成し得る。

【００５２】前記第１のテスト用リフレッシュパルス信
号発生回路は、ワンショットパルスからなる前記アドレ
ス遷移検出信号の始点エッジをトリガーとし、前記アド
レス遷移検出信号のパルス幅と、ワード線を活性状態に
維持する時間と、前記第１の時間間隔との合計時間に、
予め設定された各信号間の遅延時間を加味して決められ
た時間に相当する前記第１の所定時間だけ遅延して前記
第１のテスト用リフレッシュパルス信号を発生するよう
構成し得る。

【００５３】前記第２のテスト用リフレッシュパルス信
号発生回路は、前記アドレス遷移検出信号としてのワン
ショットパルスの始点エッジをトリガーとし、アドレス
遷移検出信号の立ち上がりエッジから読出し・書込み動
作のためのワード線の立ち上がりまでの時間から、セル
フリフレッシュ動作におけるワードパルス幅と前記第２
の時間間隔とを差し引いた時間に、予め設定された各信
号間の遅延時間を加味して決められた時間に相当する第
２の所定時間後に、前記第２のテスト用リフレッシュパ
ルス信号を発生するよう構成し得る。

【００５４】前記半導体記憶装置は、更に外部入力され
たアドレスを保持する外部入力アドレス保持手段と、前
記通常動作モードでは前記リフレッシュアドレス発生手
段から供給される第１のリフレッシュアドレスを選択
し、前記テスト動作モードでは前記外部入力アドレス保
持手段から供給される第２のリフレッシュアドレスを選
択するリフレッシュアドレス切換手段とを有するよう構
成し得る。

【００５５】更に、本発明は、リフレッシュを必要とす
る複数のメモリセルを有する半導体記憶装置のテストを
行うためのテスト回路であつて、外部入力された信号の
状態の変化を検出するための外部入力信号状態変化検出
信号をトリガーとし、予め設定された所定時間後に、テ
スト動作モードでのリフレッシュタイミングを決めるた
めのテスト用リフレッシュタイミング制御信号を発生す
るテスト用リフレッシュタイミング制御信号発生手段
と、通常動作モードでは、通常動作リフレッシュタイミ
ング制御信号を選択して前記半導体記憶装置のアクセス
制御手段へ供給し、前記テスト動作モードでは前記テス
ト用リフレッシュタイミング制御信号を選択して前記ア
クセス制御手段へ供給するリフレッシュタイミング切換
手段とを有することで、テスト動作モードにおけるリフ
レッシュ動作のタイミングは、前記外部入力信号状態変
化検出信号をトリガーとして、前記読出し・書込み動作
のタイミングとの時間間隔が外部で設定した時間間隔と
なるよう設定し、テストを行うテスト回路を提供する。

【００５６】前記リフレッシュタイミング切換手段は、
外部入力信号に基づき前記通常動作モードと前記テスト
動作モードとを切り替えるための動作モード切り替え信
号を発生する動作モード切替信号発生手段と、前記動作
モード切り替え信号に基づき、前記通常動作モードでは
前記第１のリフレッシュタイミング制御信号を選択し、
前記テスト動作モードでは前記第２のリフレッシュタイ
ミング制御信号を選択して前記アクセス制御手段へ供給
する第１の切換手段とから構成し得る。

【００５７】前記外部入力信号状態変化検出信号は、外
部入力されたアドレスの変化のタイミングと外部入力さ
れた前記半導体記憶装置を選択的に活性化する信号の状
態遷移タイミングとの少なくとも１方に依存して発生す
るアドレス遷移検出信号で構成し得る。前記半導体記憶
装置を選択的に活性化する信号は、チップセレクト信号
である。

【００５８】前記テスト用リフレッシュタイミング制御
信号発生手段は、前記アドレス遷移検出信号の状態遷移
タイミングをトリガーとし、予め設定された第１の所定
時間後に、テスト用リフレッシュパルス信号を発生する
ことで、読出し・書込み動作終了後、第１の時間間隔を
おいてリフレッシュ動作を開始する第１のタイミング条
件下でテストを行うよう構成し得る。前記第１の時間間
隔は、回路構成上考えられる最小の時間間隔である。

【００５９】前記テスト用リフレッシュタイミング制御
信号発生手段は、ワンショットパルスからなる前記アド
レス遷移検出信号の終点エッジをトリガーとし、ワード
線を活性状態に維持する時間と、前記第１の時間間隔と
の合計時間に、予め設定された各信号間の遅延時間を加
味して決められた時間に相当する前記第１の所定時間だ
け遅延して前記テスト用リフレッシュタイミング制御信
号を発生するよう構成し得る。

【００６０】前記テスト用リフレッシュタイミング制御
信号発生手段は、ワンショットパルスからなる前記アド
レス遷移検出信号の始点エッジをトリガーとし、前記第
１の所定時間は、前記アドレス遷移検出信号のパルス幅
と、ワード線を活性状態に維持する時間と、前記第１の
時間間隔との合計時間に、予め設定された各信号間の遅
延時間を加味して決められた時間に設定し得る。

【００６１】前記テスト用リフレッシュタイミング制御
信号発生手段は、前記アドレス遷移検出信号としてのワ
ンショットパルスの始点エッジをトリガーとし、予め設
定された第２の所定時間後に、テスト用リフレッシュパ
ルス信号を発生することで、リフレッシュ動作終了後第
２の時間間隔をおいて読出し・書込み動作を開始する第
２のタイミング条件下でテストを行うよう構成し得る。
前記第２の時間間隔は、回路構成上考えられる最小の時
間間隔である。

【００６２】前記第２の所定時間は、アドレス遷移検出
信号の立ち上がりエッジから読出し・書込み動作のため
のワード線の立ち上がりまでの時間から、セルフリフレ
ッシュ動作におけるワードパルス幅と前記第２の時間間
隔とを差し引いた時間に、予め設定された各信号間の遅
延時間を加味して決められた時間に設定し得る。

【００６３】前記テスト用リフレッシュタイミング制御
信号発生手段は、更に前記リフレッシュタイミング切換
手段から供給されるテストモード切換信号を入力とし、
前記テストモード切換信号が第１のタイミング条件下で
のテストを指定している場合、前記アドレス遷移検出信
号の状態遷移タイミングをトリガーとし、予め設定され
た第１の所定時間後に、第１のテスト用リフレッシュパ
ルス信号を発生することで、読出し・書込み動作終了
後、第１の時間間隔をおいてリフレッシュ動作を開始す
る第１のタイミング条件下でテストを行い、前記テスト
モード切換信号が第２のタイミング条件下でのテストを
指定している場合、前記アドレス遷移検出信号としての
ワンショットパルスの始点エッジをトリガーとし、予め
設定された第２の所定時間後に、第２のテスト用リフレ
ッシュパルス信号を発生することで、リフレッシュ動作
終了後第２の時間間隔をおいて読出し・書込み動作を開
始する第２のタイミング条件下でテストを行うよう構成
し得る。

【００６４】前記第１のタイミング条件下でのテスト及
び前記第２のタイミング条件下でのテストは、テスト動
作モード中に前記テストモード切換え信号を切り替えて
行うことが可能である。

【００６５】前記テスト用リフレッシュタイミング制御
信号発生手段は、前記第１のテスト用リフレッシュパル
ス信号を発生する第１のテスト用リフレッシュパルス信
号発生回路と、前記第２のテスト用リフレッシュパルス
信号を発生する第２のテスト用リフレッシュパルス信号
発生回路とを有し、前記テストモードでは、前記リフレ
ッシュタイミング切換え手段は、前記テストモード切換
信号に基づき前記第１のテスト用リフレッシュパルス信
号又は前記第２のテスト用リフレッシュパルス信号のい
ずれかを選択し、前記アクセス制御手段へ供給するよう
構成しうる。

【００６６】前記第１のテスト用リフレッシュパルス信
号発生回路は、ワンショットパルスからなる前記アドレ
ス遷移検出信号の終点エッジをトリガーとし、ワード線
を活性状態に維持する時間と、前記第１の時間間隔との
合計時間に、予め設定された各信号間の遅延時間を加味
して決められた時間に相当する前記第１の所定時間だけ
遅延して前記第１のテスト用リフレッシュパルス信号を
発生するよう構成し得る。

【００６７】前記第１のテスト用リフレッシュパルス信
号発生回路は、ワンショットパルスからなる前記アドレ
ス遷移検出信号の始点エッジをトリガーとし、前記アド
レス遷移検出信号のパルス幅と、ワード線を活性状態に
維持する時間と、前記第１の時間間隔との合計時間に、
予め設定された各信号間の遅延時間を加味して決められ
た時間に相当する前記第１の所定時間だけ遅延して前記
第１のテスト用リフレッシュパルス信号を発生するよう
構成し得る。

【００６８】前記第２のテスト用リフレッシュパルス信
号発生回路は、前記アドレス遷移検出信号としてのワン
ショットパルスの始点エッジをトリガーとし、アドレス
遷移検出信号の立ち上がりエッジから読出し・書込み動
作のためのワード線の立ち上がりまでの時間から、セル
フリフレッシュ動作におけるワードパルス幅と前記第２
の時間間隔とを差し引いた時間に、予め設定された各信
号間の遅延時間を加味して決められた時間に相当する第
２の所定時間後に、前記第２のテスト用リフレッシュパ
ルス信号を発生するよう構成し得る。

【００６９】前記テスト回路は、更に外部入力されたア
ドレスを保持する外部入力アドレス保持手段と、前記通
常動作モードでは前記リフレッシュアドレス発生手段か
ら供給される第１のリフレッシュアドレスを選択し、前
記テスト動作モードでは前記外部入力アドレス保持手段
から供給される第２のリフレッシュアドレスを選択する
リフレッシュアドレス切換手段とで構成し得る。

【００７０】前記テスト回路は、前記半導体記憶装置に
内蔵されるよう構成し得る。また、前記テスト回路は、
前記半導体記憶装置とは分離して同一チップ上に搭載さ
れるよう構成し得る。

【００７１】

【発明の実施の形態】（第１の実施の形態）以下、図面
を参照し本発明の第１の実施の形態について説明する。

【００７２】図１は同実施の形態による半導体記憶装置
（疑似ＳＲＡＭ）の回路構成を示すブロック図である。
図２は、図１に示す半導体記憶装置の通常動作を示すタ
イミングチャートである。まず、図１を参照して半導体
記憶装置（疑似ＳＲＡＭ）の回路構成を、図２を参照し
て本願の半導体記憶装置における通常動作を以下説明す
る。

【００７３】外部から読出／書込アドレス信号Ａｄｄが
アドレスバッファ回路２１に入力される。アドレス遷移
検出回路（ＡＴＤ回路）２５は、このアドレスバッファ
回路２１に接続され、読出／書込アドレス信号Ａｄｄの
入力を受け、このアドレスデータＡｄｄの内の少なくと
も１ビットでも変化すると、その変化を検出してアドレ
ス遷移検出信号ＡＴＤを出力する。

【００７４】ロウコントロール回路２６は、アドレス遷
移検出回路（ＡＴＤ回路）２５の出力側に接続され、ア
ドレス遷移検出回路（ＡＴＤ回路）２５から出力された
アドレス遷移検出信号ＡＴＤに基づいて、ロウイネーブ
ル信号ＲＥ、センスイネーブル信号ＳＥおよびカラムコ
ントロール信号ＣＣを生成し出力する。ここで、ロウイ
ネーブル信号ＲＥは、図２に示すように、アドレス遷移
検出信号ＡＴＤの立ち下がりに応答して立ち上がり、こ
れら時点から一定時間後に立ち下がるパルス信号であ
る。また、センスイネーブル信号ＳＥは、ロウイネーブ
ル信号ＲＥを一定時間遅延させた信号である。また、図
示していないが、カラムコントロール信号ＣＣは、アド
レス遷移検出信号ＡＴＤの立ち下がりに基づくパルス信
号を一定時間遅延させた信号である。

【００７５】カラムコントロール回路２７は、ロウコン
トロール回路２６に接続され、ロウコントロール回路２
６から出力されたカラムコントロール信号ＣＣを受け、
このカラムコントロール信号ＣＣをさらに遅延し、カラ
ムイネーブル信号ＣＥとして出力する。

【００７６】メモリセルアレイ３０は、ＤＲＡＭのメモ
リセルアレイと同様の構成を有する。メモリセルアレイ
３０のワード線に接続されるロウデコード回路３１は、
ロウコントロール回路２６にも接続され、このロウコン
トロール回路２６から出力されたロウイネーブル信号Ｒ
ＥがＨとなるタイミングにおいて、第２の切換え回路
（ＭＵＸ２）４２から出力されるロウアドレスデータＭ
Ａｄｄに対応するメモリセルアレイ３０のワード線を選
択的に活性化する。

【００７７】メモリセルアレイ３０の各ビット線に接続
されるセンスアンプ回路３３は、ロウコントロール回路
２６にも接続され、このロウコントロール回路２６から
出力されたセンスイネーブル信号ＳＥがＨとなるタイミ
ングにおいて、メモリセルアレイ３０の各ビット線を活
性化する。

【００７８】カラムデコード回路３５は、前述のアドレ
スバッファ回路２１およびカラムコントロール回路２７
に接続され、カラムコントロール回路２７から出力され
たカラムイネーブル信号ＣＥがＨとなるタイミングにお
いて、アドレスデータＡｄｄに含まれるカラムアドレス
データＡｄｄＣをデコードし、このデコード結果に応じ
たセンスアンプを、Ｉ／Ｏバッファ３６を介してインプ
ット／アウトプットデータ端子３７に接続する。

【００７９】タイマ回路５０は、一定の時間間隔でタイ
ミング信号ＴＭを出力し、そのタイミング信号ＴＭをリ
フレッシュパルス発生回路６０に供給する。

【００８０】リフレッシュパルス発生回路６０は、通常
動作におけるリフレッシュタイミングを発生する回路で
あり、タイマ回路５０の出力側に接続され、タイミング
信号ＴＭを入力とする。リフレッシュパルス発生回路６
０の出力側は、第１の切換え回路（ＭＵＸ１）４１に接
続される。つまり、リフレッシュパルス発生回路６０
は、一定の時間間隔で出力するタイミング信号ＴＭに基
づいて、ノーマルリフレッシュ用パルス信号ＲＥＦを第
１の切換え回路（ＭＵＸ１）４１に供給する。

【００８１】第１のテスト用リフレッシュパルス発生回
路６２は、動作チェックテストにおいてテスト用のリフ
レッシュタイミングを発生するための回路であって、ア
ドレス遷移検出回路（ＡＴＤ回路）２５の出力側に接続
され、アドレス遷移検出信号ＡＴＤを入力とし、第１の
テスト用リフレッシュパルス信号ＴＲＥＦ１を発生す
る。第１のテスト用リフレッシュパルス発生回路６２の
出力側は、上記第１の切換え回路（ＭＵＸ１）４１に接
続される。つまり、第１のテスト用リフレッシュパルス
発生回路６２は、アドレス遷移検出信号ＡＴＤに基づい
て、第１のテスト用リフレッシュパルス信号ＴＲＥＦ１
を第１の切換え回路（ＭＵＸ１）４１に供給する。

【００８２】テストモードエントリ回路５３は、通常動
作モードとテストモードとの切換えを装置外部から制御
する回路である。テストモードエントリ信号ＴＥを入力
とし、第１の動作モード切り替え信号ＴＥ１を出力して
第１の切換え回路（ＭＵＸ１）４１に供給する。

【００８３】上記第１の切換え回路（ＭＵＸ１）４１
は、動作モード（通常動作モードかテストモード）に応
じてリフレッシュタイミングを切り替える回路である。
第１の切換え回路（ＭＵＸ１）４１の入力側は、テスト
モードエントリ回路５３の出力側、および上記リフレッ
シュパルス発生回路６０の出力側並びに第１のテスト用
リフレッシュパルス発生回路６２の出力側に接続され
て、第１の動作モード切り替え信号ＴＥ１、ノーマルリ
フレッシュ用パルス信号ＲＥＦ及び第１のテスト用リフ
レッシュパルス信号ＴＲＥＦ１が入力され、リフレッシ
ュタイミング制御信号ＲＦを発生する。

【００８４】第１の切換え回路（ＭＵＸ１）４１の出力
側は、上記ロウコントロール回路２６及びリフレッシュ
アドレス発生回路６６並びに上記第２の切換え回路（Ｍ
ＵＸ２）４２に接続されて、リフレッシュタイミング制
御信号ＲＦを、ロウコントロール回路２６及びリフレッ
シュアドレス発生回路６６並びに第２の切換え回路（Ｍ
ＵＸ２）４２に供給する。つまり、第１の切換え回路
（ＭＵＸ１）４１は、第１の動作モード切り替え信号Ｔ
Ｅ１に応答して、ノーマルリフレッシュ用パルス信号Ｒ
ＥＦに基づくタイミング制御信号か、第１のテスト用リ
フレッシュパルス信号ＴＲＥＦ１に基づくタイミング制
御信号かのいずれかを、ＲＦとして出力する。

【００８５】上記リフレッシュアドレス発生回路６６
は、第１の切換え回路（ＭＵＸ１）４１の出力側に接続
されて、リフレッシュタイミング制御信号ＲＦを入力と
し、その出力側を第２の切換え回路（ＭＵＸ２）４２に
接続され、リフレッシュアドレスＲＡｄｄを第２の切換
え回路（ＭＵＸ２）４２に供給する。リフレッシュアド
レス発生回路６６は、リフレッシュタイミング制御信号
ＲＦをトリガーにしてリフレッシュアドレスをカウント
アップし、第２の切換え回路（ＭＵＸ２）４２に供給す
る。

【００８６】上記第２の切換え回路（ＭＵＸ２）４２
は、アドレスバッファ回路２１及びリフレッシュアドレ
ス発生回路６６の出力側並びに第１の切換え回路（ＭＵ
Ｘ１）４１の出力側に接続されて、ロウアドレスデータ
ＡｄｄＲ、リフレッシュアドレスＲＡｄｄ及びリフレッ
シュタイミング制御信号ＲＦが入力され、アクセスする
メモリセルを指定するロウアドレスＭＡｄｄを発生す
る。第２の切換え回路（ＭＵＸ２）４２の出力側は、ロ
ウデコード回路３１に接続されて、ロウアドレスＭＡｄ
ｄを供給する。具体的には、リフレッシュタイミング制
御信号ＲＦの論理レベル（０か１か）に基づいて、セル
フリフレッシュ動作が起動されたと判断されたとき、す
なわちリフレッシュタイミング制御信号ＲＦの論理レベ
ルがＬからＨへ切り替わったとき、第２の切換え回路
（ＭＵＸ２）４２はリフレッシュアドレスＲＡｄｄを出
力し、それ以外のときはロウアドレスデータＡｄｄＲを
出力する。

【００８７】上記テストモードエントリ回路５３は、通
常動作モードとテストモードとの切換えを装置外部から
制御する回路である。テストモードエントリ信号ＴＥを
入力とし、第１の動作モード切り替え信号ＴＥ１を出力
して第１の切換え回路（ＭＵＸ１）４１に供給する。

【００８８】次に、上述した半導体記憶装置のテストモ
ード動作、および通常動作を分けて説明する。

【００８９】最初に、通常動作を図２を参照して説明す
る。この場合、テストモードエントリ信号ＴＥがＬに設
定され、これにより、テストモードエントリ回路５３か
ら出力される第１の動作モード切り替え信号ＴＥ１がＬ
となる。ＴＥ＝０のとき、すなわち、通常動作時にはテ
スト回路は動作しないので、テスト回路を内蔵しない半
導体記憶装置の動作と実質的に同じである。

【００９０】まず、読出し・書込み動作について説明す
る。時刻Ｔ１において読出／書込アドレス信号Ａｄｄが
“Ａ０”から“Ａ１”に変化すると、アドレス遷移検出
回路（ＡＴＤ回路）２５がアドレス変化を検知して、時
刻Ｔ２においてアドレス遷移検出信号ＡＴＤを立ち上
げ、正のワンショットパルス信号としてロウコントロー
ル回路２６と第２の切換え回路（ＭＵＸ２）４２とに供
給する。ここで、上記アドレスＡ０、Ａ１は、ロウ系ア
ドレスとしロウ系アドレスのみ変化した場合を例にとり
説明する。

【００９１】また、上記読出／書込アドレス信号Ａｄｄ
の変化に伴って、時刻Ｔ３においてロウアドレスＭＡｄ
ｄが“Ａ０”から“Ａ１”に切り替わる。このとき第２
の切換え回路（ＭＵＸ２）４２は、第１の切換え回路
（ＭＵＸ１）４１の出力信号であるリフレッシュタイミ
ング制御信号ＲＦがＬであることからセルフリフレッシ
ュ動作が起動されていないと判断しているので、ロウア
ドレスデータＡｄｄＲをロウアドレスＭＡｄｄとしてロ
ウデコード回路３１に供給する。

【００９２】アドレス遷移検出信号ＡＴＤを受けたロウ
コントロール回路２６は、時刻Ｔ４におけるアドレス遷
移検出信号ＡＴＤの立下りエッジをトリガーとし、時刻
Ｔ５でロウイネーブル信号ＲＥを立ち上げ、所定のパル
ス長を有するロウイネーブル信号ＲＥをロウデコード回
路３１に供給する。このときロウデコード回路３１に
は、第２の切換え回路（ＭＵＸ２）４２からロウアドレ
スＭＡｄｄが入力されているので、ロウイネーブル信号
ＲＥに同期して、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ａ
１）で指定されるワード線Ｗｏｒｄが時刻Ｔ６で活性化
される。

【００９３】上記ロウコントロール回路２６は、時刻Ｔ
４におけるアドレス遷移検出信号ＡＴＤの立下りエッジ
をトリガーとし、時刻Ｔ７でセンスイネーブル信号ＳＥ
を立ち上げ、センスアンプ回路３３に供給してセンスア
ンプ回路３３を活性化する。さらに、ロウコントロール
回路２６は、時刻Ｔ４におけるアドレス遷移検出信号Ａ
ＴＤの立下りエッジをトリガーとし、カラムコントロー
ル信号ＣＣを立ち上げ、カラムコントロール回路２７に
供給する。そしてカラムコントロール回路２７は、カラ
ムコントロール信号ＣＣに基づく（結果的にロウイネー
ブル信号ＲＥに基づく）タイミングでカラムイネーブル
信号ＣＥを時刻Ｔ８で立ち上げカラムデコード回路３５
に供給する。カラムデコード回路３５には、カラム系ア
ドレスＡｄｄＣが入力されている。

【００９４】カラムデコード回路３５は、このカラムイ
ネーブル信号ＣＥを受け、カラムアドレスデータＡｄｄ
Ｃをデコードし、このデコード結果に応じたセンスアン
プ３３をＩ／Ｏバッファ３６を介してインプット／アウ
トプットデータ端子３７に接続する。これにより、読み
出し動作の場合は、メモリセルアレイ３０中のロウアド
レスＡ１で指定されるセルに記憶されたデータが、セン
スアンプ３３、Ｉ／Ｏバッファ３６を介してインプット
／アウトプットデータ端子３７に送信され、また、書き
込み動作の場合は、インプット／アウトプットデータ端
子３７のデータがメモリセルアレイ３０中のロウアドレ
スＡ１で指定されるセルに書き込まれる。

【００９５】時刻Ｔ４におけるアドレス遷移検出信号Ａ
ＴＤの立下りエッジから所定時間の経過後に、ロウイネ
ーブル信号ＲＥ、カラムイネーブル信号ＣＥおよびカラ
ムイネーブル信号ＣＥがそれぞれ立ち下がる。以上が通
常モードにおける読出し・書込み動作である。

【００９６】次に、通常モードにおけるセルフリフレッ
シュ動作を説明する。セルフリフレッシュ動作は、装置
外部から入力される信号とは無関係に、装置内部で発生
されるタイミング及びアドレスに基づき、一定時間間隔
で起動されるリフレッシュ動作である。

【００９７】セルフリフレッシュ動作の起動タイミング
は、タイマ回路５０で発生される。時刻Ｔ１０におい
て、タイマ回路５０から、所定のパルス幅を有するワン
ショットパルス信号ＴＭが出力されると、信号ＴＭを受
けたリフレッシュパルス発生回路６０から、信号ＴＭの
立ち上がりエッジに基づいて、1回のリフレッシュ動作
に要する時間に相当したパルス幅を有するワンショット
パルス信号としてノーマルリフレッシュ用パルス信号Ｒ
ＥＦが出力され、第１の切換え回路（ＭＵＸ１）４１に
供給する。

【００９８】一方、リフレッシュアドレスＲＡｄｄは、
リフレッシュアドレス発生回路６６で発生される。以下
の説明では、信号ＴＭが出力された時刻Ｔ１０で、リフ
レッシュアドレス発生回路６６は、リフレッシュアドレ
スＲＡｄｄとして“Ｒ０”を発生し、第２の切換え回路
（ＭＵＸ２）４２に供給しているものとする。

【００９９】第１の切換え回路（ＭＵＸ１）４１は、通
常動作においては、ノーマルリフレッシュ用パルス信号
ＲＥＦに基づいて、リフレッシュタイミング制御信号Ｒ
Ｆを出力する。時刻Ｔ１０から若干の遅延をもつリフレ
ッシュタイミング制御信号ＲＦの立ち上がりを受けて、
第２の切換え回路（ＭＵＸ２）４２は、セルフリフレッ
シュ動作が起動されたと判断し、ロウアドレスＭＡｄｄ
は、ＲＡｄｄ＝Ｒ０に切り替わる。

【０１００】リフレッシュタイミング制御信号ＲＦの立
ち上がりを受けて、時刻Ｔ１１でロウイネーブル信号Ｒ
Ｅが立ち上がる。ロウデコード回路３１には、リフレッ
シュアドレスＲＡｄｄが供給されているので、ロウイネ
ーブル信号ＲＥに同期して、ＲＡｄｄ＝Ｒ０で指定され
たワード線Ｗｏｒｄが時刻Ｔ１２で活性化される。

【０１０１】更に、時刻Ｔ１３でセンスイネーブル信号
ＳＥが立ち上がることによってセンスアンプ回路３３が
活性化され、上記活性化されたワード線Ｗｏｒｄに接続
されたメモリセルのリフレッシュが行われる。以上で、
リフレッシュアドレスＲＡｄｄ（Ｒ０）で指定されるメ
モリセルのリフレッシュ動作が完了する。

【０１０２】時刻Ｔ１４で、リフレッシュタイミング制
御信号ＲＦが立ち下がると、第２の切換え回路（ＭＵＸ
２）４２がセルフリフレッシュ動作の終了と判断し、ロ
ウアドレスＭＡｄｄをリフレッシュアドレスＲＡｄｄ
（Ｒ０）からロウアドレスデータＡｄｄＲ（Ａ１）に切
り替える。また、リフレッシュタイミング制御信号ＲＦ
の立ち下がりが、リフレッシュアドレス発生回路６６に
入力されると、これをトリガーにしてリフレッシュアド
レスＲＡｄｄがカウントアップされ、リフレッシュアド
レスＲＡｄｄがＲ１に切り替わる。

【０１０３】更に、時刻Ｔ１５で、読出／書込アドレス
信号Ａｄｄが（Ａ１）から（Ａ２）へ変化した時、この
変化を受けて、時刻Ｔ１６で、ロウアドレスデータＭＡ
ｄｄが（Ａ１）から（Ａ２）へ変化する。その後、ロウ
アドレスＭＡｄｄ（ＡｄｄＲ＝Ａ２）で指定されるワー
ド線Ｗｏｒｄを活性化し、通常動作モードにおける読出
し・書込み動作を行う。

【０１０４】上記のように、読出し・書込み動作とセル
フリフレッシュ動作とは独立に発生するので、両者の動
作タイミングがぶつからないようにするための対策が必
要である。

【０１０５】第１の対策として、1方の動作中に他方の
動作が起動しないように動作制御することが考えられ
る。

【０１０６】第２の対策として、両者の動作タイミング
が近接して発生しても干渉による誤動作が発生しないこ
とを保証することが必要である。つまり、回路構成上考
えられる最小の時間間隔を強制的に与えて動作させ、誤
動作が発生しないことを確認するための動作チェックを
行うことである。

【０１０７】本発明では、上記第２の対策を対策を行う
ものであり、具体的には図２の「ｔ１」、「ｔ２」の時
間間隔について動作チェックを行う。ここで「ｔ１」
は、読出し・書込み動作が完了し、上記第１の対策によ
って禁止されていたセルフリフレッシュ動作が解除され
た直後に、セルフリフレッシュ動作が起動された場合の
時間間隔である。「ｔ２」も「ｔ１」と同様に、内部タ
イマ回路５０によってセルフリフレッシュ動作が起動し
た直後に、読出／書込アドレス信号“Ａｄｄ”が変化
し、セルフリフレッシュ動作と読出し・書込み動作とが
近接して発生した場合の時間間隔である。これら「ｔ
１」、「ｔ２」は回路構成から決まる値であり、図１に
示す第１の実施の形態では、「ｔ１」の条件を第１のテ
スト用リフレッシュパルス発生回路６２で発生し、図６
に示す第２の実施の形態では、「ｔ２」の条件を第２の
テスト用リフレッシュパルス発生回路６４で発生する。

【０１０８】次に、図１を参照して、本実施の形態に係
る半導体記憶装置のテストモードの動作の概略につき説
明し、詳細はその後、図３を併せて参照して説明する。

【０１０９】テストモードエントリ信号ＴＥが活性化さ
れ、ＴＥ＝Ｈがテストモードエントリ回路５３に入力さ
れたとき、半導体記憶装置は、テストモードへのエント
リがあったと認識する。すなわち、半導体記憶装置はテ
ストモードにセットされる。

【０１１０】前述の通常動作モードでは、読出し・書込
み動作とセルフリフレッシュ動作とは、互いに独立して
それら動作タイミングが与えられたが、テストモードで
は、それら動作タイミングは互いに関連付けされてお
り、以下の説明では、読出し・書込み動作の後に所定の
時間間隔でセルフリフレッシュ動作を行う場合につき説
明する。

【０１１１】テストモードエントリ信号ＴＥがＴＥ＝１
になると、テストモードエントリ回路５３から出力され
る第１の動作モード切り替え信号ＴＥ１もＴＥ１＝１と
なる。この第１の動作モード切り替え信号ＴＥ１（ＴＥ
１＝１）を入力とする第１の切換え回路（ＭＵＸ１）４
１は、テストモードであると判断し、タイマ回路５０か
らのタイミング信号ＴＭに基づきリフレッシュパルス発
生回路６０から出力されるノーマルリフレッシュ用パル
ス信号ＲＥＦを非選択とし、第１のテスト用リフレッシ
ュパルス発生回路６２から出力される第１のテスト用リ
フレッシュパルス信号ＴＲＥＦ１を選択し、リフレッシ
ュタイミング制御信号ＲＦとして出力する。

【０１１２】尚、第１のテスト用リフレッシュパルス信
号ＴＲＥＦ１のパルス幅は、ノーマルリフレッシュ用パ
ルス信号ＲＥＦと揃えるようにする必要がある。なぜな
ら、通常動作モードとテストモードとで、確認したいパ
ラメータ以外の動作条件が変わってしまうと、余分なパ
ラメータの影響も考慮しなければならなくなり、正確な
動作確認が出来なくなるためである。

【０１１３】ここで、第１のテスト用リフレッシュパル
ス信号ＴＲＥＦ１は、外部から入力される読出／書込ア
ドレス信号Ａｄｄの変化を検出してアドレス遷移検出回
路（ＡＴＤ回路）２５から出力されたアドレス遷移検出
信号ＡＴＤの立下りエッジから所定時間（ＴＡ１'）遅
れて立ち上がる信号である。従って、第１の切換え回路
（ＭＵＸ１）４１から出力されるリフレッシュタイミン
グ制御信号ＲＦは、アドレス遷移検出信号ＡＴＤの立下
りエッジから所定時間（ＴＡ１）遅れて立ち上がる信号
となる。前記所定時間（ＴＡ１'）は、図３に示す所定
時間「ＴＡ１」からリフレッシュタイミング制御信号Ｒ
Ｆと第１のテスト用リフレッシュパルス信号ＴＲＥＦ１
との間の信号遅延を差し引いた時間に相当する。

【０１１４】第１のテスト用リフレッシュパルス信号Ｔ
ＲＥＦ１の立ち上がりタイミングすなわち上記所定時間
（ＴＡ１'）は、読出し・書込み動作に対してセルフリ
フレッシュ動作をどれだけ遅らせたいかによって予め設
定される。これが本実施の形態のテストモード動作の特
徴である。

【０１１５】具体的には、上記所定時間（ＴＡ１'）
は、上記ワード線を活性状態（選択状態）に維持する時
間すなわちワード線のパルス幅と、図３の「ｔ１」で表
される回路構成上考えられる最小の時間間隔との合計時
間に、各信号間の遅延時間を加味した時間である。

【０１１６】第１のテスト用リフレッシュパルス発生回
路６２は、アドレス遷移検出回路（ＡＴＤ回路）２５か
ら出力されたアドレス遷移検出信号ＡＴＤの立ち下がり
を検出し、この検出された立ち下がりタイミングから上
記所定時間（ＴＡ１'）を経過した時点で、第１のテス
ト用リフレッシュパルス信号ＴＲＥＦ１を発生する機能
を有し、既知の立下りエッジ検出回路や既知の所定時間
を計時する回路を含む回路で構成し得る。

【０１１７】尚、第１のテスト用リフレッシュパルス発
生回路６２は、アドレス遷移検出回路（ＡＴＤ回路）２
５から出力されたアドレス遷移検出信号ＡＴＤの立ち上
がりを検出し、この検出された立ち上がりタイミングか
ら、上記所定時間（ＴＡ１'）とアドレス遷移検出信号
ＡＴＤのパルス幅との合計時間を経過した時点で、第１
のテスト用リフレッシュパルス信号ＴＲＥＦ１を発生す
るよう構成してもよい。この場合、第１のテスト用リフ
レッシュパルス発生回路６２は、既知の立上がりエッジ
検出回路や既知の所定時間を計時する回路を含む回路で
構成し得る。

【０１１８】続いて、図３のタイミングチャートを参照
しながら、上記テストモード動作につき説明する。時刻
Ｔ３１において読出／書込アドレス信号Ａｄｄが“Ａ
０”から“Ａ１”に変化すると、アドレス遷移検出回路
（ＡＴＤ回路）２５がアドレス変化を検知して、時刻Ｔ
３２においてアドレス遷移検出信号ＡＴＤを立ち上げ、
正のワンショットパルス信号としてアドレス遷移検出信
号ＡＴＤをロウコントロール回路２６に供給する。

【０１１９】また、上記読出／書込アドレス信号Ａｄｄ
の変化に伴って、時刻Ｔ３３においてロウアドレスＭＡ
ｄｄが“Ａ０”から“Ａ１”に切り替わる。このとき第
２の切換え回路（ＭＵＸ２）４２は、第１の切換え回路
（ＭＵＸ１）４１の出力信号であるリフレッシュタイミ
ング制御信号ＲＦがＬであることからセルフリフレッシ
ュ動作が起動されていないと判断しているので、ロウア
ドレスデータＡｄｄＲをロウアドレスＭＡｄｄとしてロ
ウデコード回路３１に供給する。

【０１２０】アドレス遷移検出信号ＡＴＤを受けたロウ
コントロール回路２６は、時刻Ｔ３４におけるアドレス
遷移検出信号ＡＴＤの立下りエッジをトリガーとし、時
刻Ｔ３５でロウイネーブル信号ＲＥを立ち上げ、所定の
パルス長を有するロウイネーブル信号ＲＥをロウデコー
ド回路３１に供給する。このときロウデコード回路３１
には、第２の切換え回路（ＭＵＸ２）４２からロウアド
レスＭＡｄｄが入力されているので、ロウイネーブル信
号ＲＥに同期して、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝
Ａ１）で指定されるワード線Ｗｏｒｄが時刻Ｔ３６で活
性化される。

【０１２１】上記ロウコントロール回路２６は、時刻Ｔ
３４におけるアドレス遷移検出信号ＡＴＤの立下りエッ
ジをトリガーとし、時刻Ｔ３７でセンスイネーブル信号
ＳＥを立ち上げ、センスアンプ回路３３に供給してセン
スアンプ回路３３を活性化する。さらに、ロウコントロ
ール回路２６は、時刻Ｔ３４におけるアドレス遷移検出
信号ＡＴＤの立下りエッジをトリガーとし、カラムコン
トロール信号ＣＣを立ち上げ、カラムコントロール回路
２７に供給する。そしてカラムコントロール回路２７
は、カラムコントロール信号ＣＣに基づく（結果的にロ
ウイネーブル信号ＲＥに基づく）タイミングでカラムイ
ネーブル信号ＣＥを時刻Ｔ３８で立ち上げカラムデコー
ド回路３５に供給する。カラムデコード回路３５には、
カラム系アドレスＡｄｄＣが入力されている。

【０１２２】カラムデコード回路３５は、このカラムイ
ネーブル信号ＣＥを受け、カラムアドレスデータＡｄｄ
Ｃをデコードし、このデコード結果に応じたセンスアン
プ３３をＩ／Ｏバッファ３６を介してインプット／アウ
トプットデータ端子３７に接続する。これにより、読み
出し動作の場合は、メモリセルアレイ３０中のロウアド
レスＡ１で指定されるセルに記憶されたデータが、セン
スアンプ３３、Ｉ／Ｏバッファ３６を介してインプット
／アウトプットデータ端子３７に送信され、また、書き
込み動作の場合は、インプット／アウトプットデータ端
子３７のデータがメモリセルアレイ３０中のロウアドレ
スＡ１で指定されるセルに書き込まれる。

【０１２３】時刻Ｔ３４におけるアドレス遷移検出信号
ＡＴＤの立下りエッジから一定時間経過して、ロウイネ
ーブル信号ＲＥ、カラムイネーブル信号ＣＥおよびカラ
ムイネーブル信号ＣＥがそれぞれ立ち下がる。以上がテ
ストモードにおける読出し・書込み動作である。

【０１２４】次に、テストモードにおけるセルフリフレ
ッシュ動作を説明する。セルフリフレッシュ動作は、装
置外部から入力される信号に関連させ、装置内部で発生
されるタイミング及びアドレスに基づき、起動されるリ
フレッシュ動作である。

【０１２５】時刻Ｔ３４におけるアドレス遷移検出信号
ＡＴＤの立下りエッジを第１のテスト用リフレッシュパ
ルス発生回路６２が検出し、時刻Ｔ３４から所定時間
（ＴＡ１'）経過した時刻において、第１のテスト用リ
フレッシュパルス発生回路６２が1回のリフレッシュ動
作に要する時間に相当したパルス幅を有するワンショッ
トパルス信号として第１のテスト用リフレッシュパルス
信号ＴＲＥＦ１を発生する。前述したように、第１のテ
スト用リフレッシュパルス信号ＴＲＥＦ１のパルス幅
は、上記ノーマルリフレッシュ用パルス信号ＲＥＦと同
じに設定する。

【０１２６】従って、第１のテスト用リフレッシュパル
ス信号ＴＲＥＦ１が第１の切換え回路（ＭＵＸ１）４１
に供給されることで、時刻Ｔ４０において、第１のテス
ト用リフレッシュパルス信号ＴＲＥＦ１が、上記ノーマ
ルリフレッシュ用パルス信号ＲＥＦと同じパルス幅を有
するリフレッシュタイミング制御信号ＲＦとして第２の
切換え回路（ＭＵＸ２）４２に供給される。

【０１２７】一方、リフレッシュアドレスＲＡｄｄは、
リフレッシュアドレス発生回路６６で発生される。以下
の説明では、リフレッシュアドレス発生回路６６は、リ
フレッシュアドレスＲＡｄｄとして“Ｒ０”を発生し、
第２の切換え回路（ＭＵＸ２）４２に供給しているもの
とする。

【０１２８】第１の切換え回路（ＭＵＸ１）４１は、テ
ストモード動作においては、第１のテスト用リフレッシ
ュパルス信号ＴＲＥＦ１に基づいて、リフレッシュタイ
ミング制御信号ＲＦを出力する。時刻Ｔ４０でのリフレ
ッシュタイミング制御信号ＲＦの立ち上がりを受けて、
時刻Ｔ４１で、第２の切換え回路（ＭＵＸ２）４２は、
セルフリフレッシュ動作が起動されたと判断し、ロウア
ドレスＭＡｄｄは、ＲＡｄｄ＝Ｒ０に切り替わる。

【０１２９】さらに、時刻Ｔ４０でのリフレッシュタイ
ミング制御信号ＲＦの立ち上がりを受けて、時刻Ｔ４２
でロウイネーブル信号ＲＥを立ち上げ、所定のパルス長
を有するロウイネーブル信号ＲＥをロウデコード回路３
１に供給する。このときロウデコード回路３１には、第
２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡ
ｄｄが入力されているので、ロウイネーブル信号ＲＥに
同期して、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ｒ０）で
指定されるワード線Ｗｏｒｄが時刻Ｔ４３で活性化され
る。

【０１３０】上記ロウコントロール回路２６は、時刻Ｔ
４０におけるリフレッシュタイミング制御信号ＲＦの立
ち上がりエッジをトリガーとし、時刻Ｔ４４でセンスイ
ネーブル信号ＳＥを立ち上げ、センスアンプ回路３３に
供給してセンスアンプ回路３３を活性化し、リフレッシ
ュアドレスＲＡｄｄ（Ｒ０）で指定されるメモリセルの
リフレッシュ動作を行う。

【０１３１】その後、時刻Ｔ４５で、リフレッシュタイ
ミング制御信号ＲＦが立ち下がると、第２の切換え回路
（ＭＵＸ２）４２がセルフリフレッシュ動作の終了と判
断し、ロウアドレスＭＡｄｄをリフレッシュアドレスＲ
Ａｄｄ（Ｒ０）からロウアドレスデータＡｄｄＲ（Ａ
１）に切り替える。また、リフレッシュタイミング制御
信号ＲＦの立ち下がりが、リフレッシュアドレス発生回
路６６に入力されると、これをトリガーにしてリフレッ
シュアドレスＲＡｄｄがカウントアップされ、リフレッ
シュアドレスＲＡｄｄがＲ１に切り替わる。

【０１３２】上記所定時間（ＴＡ１）は、時刻Ｔ３６と
時刻Ｔ３９との間で表される既定のワード線のパルス幅
と、時刻Ｔ３９と時刻Ｔ４３との間で表される時間間隔
「ｔ１」との合計時間に、各信号間の遅延時間を加味し
た時間である。この遅延時間は個々の回路構成に依存し
て異なるが、回路構成に基づき予め算出可能な時間であ
るため、時刻Ｔ３９と時刻Ｔ４３との間で表される時間
間隔「ｔ１」が、回路構成上考えられる最小の時間間隔
になるよう上記所定時間（ＴＡ１）を設定することが可
能となる。

【０１３３】従って、読出し・書込み動作とセルフリフ
レッシュ動作との時間間隔が、回路構成上考えられる最
小の時間間隔「ｔ１」となる条件を強制的に発生させ、
テストを行うことが可能となる。

【０１３４】続いて、図４のフローチャートを参照し
て、上記半導体装置のテスト手順を説明する。

【０１３５】まず、チップに元々固定的な不良があった
り、ホールド特性の悪いメモリセルがあったりすると、
リフレッシュ動作のテストを実施する意味がなくなるの
で、事前にホールド試験を実施しておく（ステップＳ
１）。ホールド試験そのものは汎用ＤＲＡＭで実施され
ている試験と同様の既知のテスト手順に従って行えばよ
い。

【０１３６】すなわち、メモリセルアレイ３０のメモリ
セルへのデータ書き込みを行い、リフレッシュを禁止し
た状態を所定時間継続した後、このメモリセルからのデ
ータ読み出しを行った時に、読み出されたデータが書き
込んだデータと一致するように当該所定時間（すなわ
ち、リフレッシュサイクル）を調整することで、このメ
モリセルのホールド時間が決まる。この試験を全てのメ
モリセルに対し行うことで、ホールド時間の最も短いメ
モリセルに合わせたリフレッシュサイクルの値が決まる
ことになる。

【０１３７】次に、メモリセルのリフレッシュ動作およ
び読出／書込動作が正しく行われたか否かをテストの後
に判定するため、メモリセルアレイ３０に予めテストパ
ターンを書き込んでおく（ステップＳ２）。

【０１３８】次に、任意のホールド時間を設定し（ステ
ップＳ３）、次いで、ＴＥ＝１を入力することにより第
１の動作モード切り替え信号ＴＥ１をＨに立ち上げるこ
とにより回路をテストモードに設定する（ステップＳ
４）。

【０１３９】次に、任意の読出／書込アドレス信号Ａｄ
ｄをアドレス端子へ印加する（ステップＳ５）。リフレ
ッシュアドレスは、装置内部に設けられたリフレッシュ
アドレス発生回路６６で発生するリフレッシュアドレス
ＲＡｄｄを使用する。

【０１４０】以上の過程によって、図３に示すロウアド
レス“Ａ１”での読出し・書込み動作および最小時間間
隔「ｔ１」をおいてロウアドレス“Ｒ０”でのセルフリ
フレッシュ動作が順次行われる。

【０１４１】次に、上記アドレスが指定するワード線に
接続されたメモリセルのデータを読み出し、データチェ
ックを行う（ステップＳ６）。そして、チェック結果が
「ＮＧ」であった場合は、テストを終了しチップを廃棄
する（ステップＳ８）。また、チェック結果が「ＰＡＳ
Ｓ」であった場合は、テストの全てが終了したか否かを
判断し（ステップＳ７）、この判断結果が「ＮＯ」であ
った場合はステップＳ５へ戻る。

【０１４２】以後、テストの全てが終了したか否かの判
断結果が「ＹＥＳ」となるまで、ステップＳ５〜Ｓ７が
繰り返し実行され、確認が必要な全てのパターンに関す
るテストを終了したと判断されたところでＴＥ＝０とし
てテストモードから抜けテストを終了する。

【０１４３】また、実際には、取り得る全パターンにつ
いてテストするとかなりの時間がかかることから、規則
性を持たせてテストすることも可能である。すなわち、
最初は全パターンを調べて、ある傾向が出てくれば省略
した形でテストを行う。ＤＲＡＭに限らず通常のメモリ
テスト技術において、不良を見つけ易いパターンと呼ば
れるものがあるので、マーチングやギャロップといった
テスト手法を組み合わせてテストを行っても良い。ただ
し、勿論、全てのパターンをテストすることが望まし
い。

【０１４４】以上説明したように、本発明に係る第１の
実施の形態によれば、半導体記憶装置の読出し・書込み
動作とセルフリフレッシュ動作とは独立に発生するの
で、両者の動作タイミングが近接して発生しても干渉に
よる誤動作が発生しないことを保証することため、アド
レス遷移検出信号ＡＴＤの変化のタイミングから所定時
間（ＴＡ１’）遅れて第１のテスト用リフレッシュパル
ス信号ＴＲＥＦ１を立ち上げ、セルフリフレッシュ動作
を開始するタイミングを、その直前に行われた読出し・
書込み動作との時間間隔が最小（ｔ１）になるよう設定
することで、回路構成上考えられる最小の時間間隔を強
制的に与えて動作させ、誤動作が発生しないことを確認
するための動作チェックを行うことが可能となった。

【０１４５】（第２の実施の形態）以下、図面を参照し
本発明の第２の実施の形態について説明する。

【０１４６】本実施の形態に係る半導体記憶装置の回路
構成は、上記第１の実施の形態に係る半導体記憶装置の
回路構成と同じである。更に、本実施の形態に係る半導
体記憶装置の通常モード動作は、上記第１の実施の形態
に係る半導体記憶装置のそれと同じであり、テストモー
ド動作のみが異なる。従って、本実施の形態に係る半導
体記憶装置の回路構成の説明及び通常モード動作の説明
を省略し、以下、テストモード動作の説明を図５を参照
して行う。図５は本実施の形態に係る半導体記憶装置の
テストモードでの動作を示すタイミングチャートであ
る。

【０１４７】尚、前記第１の実施の形態においては、テ
スト用リフレッシュパルス信号を「第１のテスト用リフ
レッシュパルス信号ＴＲＥＦ１」と表記したが、本実施
の形態においては、それを「第２のテスト用リフレッシ
ュパルス信号ＴＲＥＦ２」と表記する。

【０１４８】上記第１の実施の形態では、アドレス遷移
検出信号ＡＴＤの変化のタイミングから所定時間（ＴＡ
１’）遅れて第１のテスト用リフレッシュパルス信号Ｔ
ＲＥＦ１を立ち上げ、セルフリフレッシュ動作を開始す
るタイミングを、その直前に行われた読出し・書込み動
作との時間間隔が最小になるよう設定した。これに対
し、本実施の形態では、アドレス遷移検出信号ＡＴＤの
立ち上がりから所定時間（ＴＡ２’）遅れて第２のテス
ト用リフレッシュパルス信号ＴＲＥＦ２を立ち上げ、セ
ルフリフレッシュ動作とその後に行われる読出し・書込
み動作との時間間隔が最小になるよう設定する。尚、前
記所定時間（ＴＡ２'）は、図５に示す所定時間「ＴＡ
２」からリフレッシュタイミング制御信号ＲＦと第２の
テスト用リフレッシュパルス信号ＴＲＥＦ２との間の信
号遅延を差し引いた時間に相当する。

【０１４９】第２のテスト用リフレッシュパルス信号Ｔ
ＲＥＦ２の立ち上がりタイミングすなわち上記所定時間
（ＴＡ２’）は、リフレッシュ動作に対して読出し・書
込み動作をどれだけ遅らせたいかによって予め設定され
る。これが本実施の形態のテストモード動作の特徴であ
る。

【０１５０】具体的には、アドレス遷移検出信号ＡＴＤ
の立ち上がりから読出し・書込み動作のためのワード線
の立ち上がりまでの時間が、上記所定時間（ＴＡ２’）
と、セルフリフレッシュ動作におけるワードパルス幅と
図５の「ｔ２」で表される回路構成上考えられる最小の
時間間隔との合計時間に、各信号間の遅延時間を加味し
た時間となるようにする。すなわち、この条件を踏まえ
て上記所定時間（ＴＡ２’）を設定する。

【０１５１】第１のテスト用リフレッシュパルス発生回
路６２は、アドレス遷移検出回路（ＡＴＤ回路）２５か
ら出力されたアドレス遷移検出信号ＡＴＤの立ち上がり
を検出し、この検出された立ち上がりタイミングから上
記所定時間（ＴＡ２’）を経過した時点で、第２のテス
ト用リフレッシュパルス信号ＴＲＥＦ２を発生する機能
を有し、既知の立上がりエッジ検出回路や既知の所定時
間を計時する回路を含む回路で構成し得る。

【０１５２】以下、図５を参照して、テストモード動作
につき説明する。時刻Ｔ５１において読出／書込アドレ
ス信号Ａｄｄが“Ａ０”から“Ａ１”に変化すると、ア
ドレス遷移検出回路（ＡＴＤ回路）２５がアドレス変化
を検知して、時刻Ｔ５２においてアドレス遷移検出信号
ＡＴＤを立ち上げ、正のワンショットパルス信号として
アドレス遷移検出信号ＡＴＤをロウコントロール回路２
６に供給する。

【０１５３】また、上記読出／書込アドレス信号Ａｄｄ
の変化に伴って、ロウアドレスＭＡｄｄが“Ａ０”から
“Ａ１”に切り替わる。このとき第２の切換え回路（Ｍ
ＵＸ２）４２は、第１の切換え回路（ＭＵＸ１）４１の
出力信号であるリフレッシュタイミング制御信号ＲＦが
Ｌであることからセルフリフレッシュ動作が起動されて
いないと判断しているので、ロウアドレスデータＡｄｄ
ＲをロウアドレスＭＡｄｄとしてロウデコード回路３１
に供給する。

【０１５４】更に、時刻Ｔ５２におけるアドレス遷移検
出信号ＡＴＤの立ち上がりエッジを第１のテスト用リフ
レッシュパルス発生回路６２が検出し、この時刻Ｔ５２
から上記所定時間（ＴＡ２’）経過した時刻において、
1回のリフレッシュ動作に要する時間に相当したパルス
幅を有するワンショットパルス信号として第２のテスト
用リフレッシュパルス信号ＴＲＥＦ２を発生する。第２
のテスト用リフレッシュパルス信号ＴＲＥＦ２のパルス
幅は、ノーマルリフレッシュ用パルス信号ＲＥＦと同じ
に設定する。

【０１５５】第２のテスト用リフレッシュパルス信号Ｔ
ＲＥＦ２が第１の切換え回路（ＭＵＸ１）４１に供給さ
れることで、時刻Ｔ５３で、第２のテスト用リフレッシ
ュパルス信号ＴＲＥＦ２が、上記ノーマルリフレッシュ
用パルス信号ＲＥＦと同じパルス幅を有するリフレッシ
ュタイミング制御信号ＲＦとして第２の切換え回路（Ｍ
ＵＸ２）４２に供給される。

【０１５６】時刻Ｔ５３でのリフレッシュタイミング制
御信号ＲＦの立ち上がりを受けて、第２の切換え回路
（ＭＵＸ２）４２は、セルフリフレッシュ動作が起動さ
れたと判断し、ロウアドレスＭＡｄｄは、ＲＡｄｄ＝Ｒ
０に切り替わる。

【０１５７】さらに、時刻Ｔ５３でのリフレッシュタイ
ミング制御信号ＲＦの立ち上がりを受けて、時刻Ｔ５４
でロウイネーブル信号ＲＥを立ち上げ、所定のパルス長
を有するロウイネーブル信号ＲＥをロウデコード回路３
１に供給する。このときロウデコード回路３１には、第
２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡ
ｄｄが入力されているので、ロウイネーブル信号ＲＥに
同期して、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ｒ０）で
指定されるワード線Ｗｏｒｄが時刻Ｔ５５で活性化され
る。

【０１５８】上記ロウコントロール回路２６は、時刻Ｔ
５３におけるリフレッシュタイミング制御信号ＲＦの立
ち上がりエッジを受けて、時刻Ｔ５６でセンスイネーブ
ル信号ＳＥを立ち上げ、センスアンプ回路３３に供給し
てセンスアンプ回路３３を活性化し、リフレッシュアド
レスＲＡｄｄ（Ｒ０）で指定されるメモリセルのリフレ
ッシュ動作を行う。

【０１５９】その後、時刻Ｔ５７で、リフレッシュタイ
ミング制御信号ＲＦが立ち下がると、第２の切換え回路
（ＭＵＸ２）４２がセルフリフレッシュ動作の終了と判
断し、ロウアドレスＭＡｄｄをリフレッシュアドレスＲ
Ａｄｄ（Ｒ０）からロウアドレスデータＡｄｄＲ（Ａ
１）に切り替える。また、リフレッシュタイミング制御
信号ＲＦの立ち下がりが、リフレッシュアドレス発生回
路６６に入力されると、これをトリガーにしてリフレッ
シュアドレスＲＡｄｄがカウントアップされ、リフレッ
シュアドレスＲＡｄｄがＲ１に切り替わる。

【０１６０】さらに、所定時間後（Ｔ５８）ロウイネー
ブル信号ＲＥが立ち下がり、リフレッシュアドレスＲＡ
ｄｄ（Ｒ０）で指定されるメモリセルのリフレッシュ動
作が終了する。

【０１６１】その後、時刻Ｔ５９でのアドレス遷移検出
信号ＡＴＤの立ち下りエッジをトリガーとし、時刻Ｔ６
０でロウイネーブル信号ＲＥを立ち上げ、所定のパルス
長を有するロウイネーブル信号ＲＥをロウデコード回路
３１に供給する。このときロウデコード回路３１には、
第２の切換え回路（ＭＵＸ２）４２からロウアドレスＭ
Ａｄｄが入力されているので、ロウイネーブル信号ＲＥ
に同期して、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ａ１）
で指定されるワード線Ｗｏｒｄが時刻Ｔ６１で活性化さ
れる。以下、実施例１と同様に、書込・読出動作が実行
される。

【０１６２】時刻Ｔ５２でのアドレス遷移検出信号ＡＴ
Ｄの立ち上がりから時刻Ｔ６１での読出し・書込み動作
のためのワード線の立ち上がりまでの時間が、上記所定
時間（ＴＡ２）と、時刻Ｔ５５および時刻Ｔ５８の間に
相当するセルフリフレッシュ動作におけるワードパルス
幅と、「ｔ２」で表される回路構成上考えられる最小の
時間間隔との合計時間に、各信号間の遅延時間を加味し
た時間となるようにする。この遅延時間は個々の回路構
成に依存して異なるが、回路構成に基づき予め算出可能
な時間であるため、時刻Ｔ５８と時刻Ｔ６１との間で表
される時間間隔「ｔ２」が、回路構成上考えられる最小
の時間間隔になるよう上記所定時間（ＴＡ２）を設定す
ることが可能となる。

【０１６３】従って、セルフリフレッシュ動作と読出し
・書込み動作との時間間隔が、回路構成上考えられる最
小の時間間隔「ｔ２」となる条件を強制的に発生させ、
テストを行うことが可能となる。

【０１６４】上記半導体記憶装置のテスト手順は、上記
第一の実施の形態のそれと同一であるためその説明を省
略する。

【０１６５】以上説明したように、本発明に係る第２の
実施の形態によれば、半導体記憶装置の読出し・書込み
動作とセルフリフレッシュ動作とは独立に発生するの
で、両者の動作タイミングが近接して発生しても干渉に
よる誤動作が発生しないことを保証することため、アド
レス遷移検出信号ＡＴＤの変化のタイミングから所定時
間（ＴＡ２’）遅れて第２のテスト用リフレッシュパル
ス信号ＴＲＥＦ２を立ち上げ、読出し・書込み動作を開
始するタイミングを、その直前に行われたセルフリフレ
ッシュ動作との時間間隔が最小（ｔ２）になるよう設定
することで、回路構成上考えられる最小の時間間隔を強
制的に与えて動作させ、誤動作が発生しないことを確認
するための動作チェックを行うことが可能となった。

【０１６６】（第３の実施の形態）以下、図面を参照し
本発明の第３の実施の形態について説明する。

【０１６７】上記第１の実施の形態では、アドレス遷移
検出信号ＡＴＤの変化のタイミングから所定時間（ＴＡ
１'）遅れて第１のテスト用リフレッシュパルス信号Ｔ
ＲＥＦ１を発生し、セルフリフレッシュ動作を開始する
タイミングを、その直前に行われた読出し・書込み動作
との時間間隔「ｔ１」が最小になるよう設定し、ワース
トタイミング条件（以下第１のワーストタイミング条件
という）でのテストを行った。そして、上記第２の実施
の形態では、アドレス遷移検出信号ＡＴＤの立ち上がり
から所定時間（ＴＡ２'）遅れて第２のテスト用リフレ
ッシュパルス信号ＴＲＥＦ２を発生し、セルフリフレッ
シュ動作とその後に行われる読出し・書込み動作との時
間間隔「ｔ２」が最小になるよう設定した、ワーストタ
イミング条件（以下第２のワーストタイミング条件とい
う）でのテストを行った。

【０１６８】本実施の形態では、半導体記憶装置が上記
第１および第２のワーストタイミング条件のいずれでも
テスト動作を行うことが出来るように、上記第１及び第
２の実施の形態に係る半導体記憶装置の回路構成を一部
変更した。回路構成の変更部分につき以下、図６を参照
して説明する。図６は、第３の実施の形態における半導
体記憶装置の構成を示すブロック図である。

【０１６９】この回路は、具体的には、アドレス遷移検
出回路（ＡＴＤ回路）２５から出力されたアドレス遷移
検出信号ＡＴＤを入力とする第１および第２のテスト用
リフレッシュパルス発生回路６２、６４と、テストモー
ド選択信号ＴＳの入力を受け、テストモードエントリ回
路５３から出力される第２の動作モード切り替え信号Ｔ
Ｅ２に基づき、上記第１および第２のテスト用リフレッ
シュパルス発生回路６２、６４から出力される第１及び
第２のテスト用リフレッシュパルス信号ＴＲＥＦ１、Ｔ
ＲＥＦ２のいずれか1方を選択して、上記第１の切換え
回路（ＭＵＸ１）４１に供給する第３の切換え回路（Ｍ
ＵＸ３）４３とから構成し得る。テストモードエントリ
回路５３は、テストモードエントリ信号ＴＥを入力とし
て第１の動作モード切り替え信号ＴＥ１を出力すると共
に、テストモード選択信号ＴＳを入力として第２のテス
トモード切換信号ＴＥ２を出力し、第１の動作モード切
り替え信号ＴＥ１を第１の切換え回路（ＭＵＸ１）４１
へ供給し、第２のテストモード切換信号ＴＥ２を第３の
切換え回路（ＭＵＸ３）４３へ供給する。

【０１７０】本実施形態ではＴＥ＝Ｈで設定されるテス
トモードにおいて、ＴＳ＝Ｌでは第１のテスト用リフレ
ッシュパルス信号ＴＲＥＦ１を選択し、ＴＳ＝Ｈでは第
２のテスト用リフレッシュパルス信号ＴＲＥＦ２を選択
する。また、ＴＥ＝Ｌであれば、テストモード選択信号
ＴＳに関わらず通常動作モードとなる。尚、通常動作
は、上記第１および第２の実施の形態と同じである。

【０１７１】ここで、第１のテスト用リフレッシュパル
ス発生回路６２には上記時間間隔「ｔ１」が予め設定さ
れており、アドレス遷移検出回路（ＡＴＤ回路）２５か
ら出力されたアドレス遷移検出信号ＡＴＤの立下りエッ
ジをトリガーとし、この立下りエッジから所定期間（Ｔ
Ａ１'）経過した時点で第１のテスト用リフレッシュパ
ルス信号ＴＲＥＦ１を第３の切換え回路（ＭＵＸ３）４
３に供給する。

【０１７２】第２のテスト用リフレッシュパルス発生回
路６２には上記時間間隔「ｔ２」が予め設定されてお
り、アドレス遷移検出回路（ＡＴＤ回路）２５から出力
されたアドレス遷移検出信号ＡＴＤの立上がりエッジを
トリガーとし、この立上がりエッジから所定期間（ＴＡ
２'）経過した時点で第２のテスト用リフレッシュパル
ス信号ＴＲＥＦ２を発生し、第３の切換え回路（ＭＵＸ
３）４３に供給する。

【０１７３】以上のように、上記第１のテスト用リフレ
ッシュパルス信号ＴＲＥＦ１を使用して上記第１のワー
ストタイミング条件「ｔ１」でテストを行うか、或いは
上記第２のテスト用リフレッシュパルス信号ＴＲＥＦ２
を使用して上記第２のワーストタイミング条件「ｔ２」
でテストを行うかは、テストモード選択信号ＴＳで制御
することができる。例えば、第１のワーストタイミング
条件でテストを行った後、第２のワーストタイミング条
件でテストを行ってもよいし、またその順番を逆にして
行ってもよい。また、両方のワーストタイミング条件で
テストを行う必要がない場合、必要に応じて一方のテス
ト用リフレッシュパルス信号のみを使用してもよい。

【０１７４】本実施の形態に係る半導体記憶装置の通常
モード動作は、前記第１の実施の形態で説明した通常モ
ード動作と同じである。テストモード動作は、前述した
ように上記第１のワーストタイミング条件「ｔ１」でテ
ストを行う場合、その動作は、第３の切換え回路（ＭＵ
Ｘ３）４３が第１のテスト用リフレッシュパルス発生回
路６２から供給された第１のテスト用リフレッシュパル
ス信号ＴＲＥＦ１を選択して第１の切換え回路（ＭＵＸ
２）４１に供給すること以外は、第１の実施の形態で図
３を参照して説明したテストモード動作と同じである。
一方、上記第２のワーストタイミング条件「ｔ２」でテ
ストを行う場合、その動作は、第３の切換え回路（ＭＵ
Ｘ３）４３が第２のテスト用リフレッシュパルス発生回
路６４から供給された第２のテスト用リフレッシュパル
ス信号ＴＲＥＦ２を選択して第１の切換え回路（ＭＵＸ
２）４１に供給すること以外は、第１の実施の形態で図
５を参照して説明したテストモード動作と同じである。

【０１７５】図７は、本実施の形態における半導体記憶
装置のテスト動作を示すタイミングチャートである。図
７は、上記テストモードエントリ信号ＴＥ、テストモー
ド選択信号ＴＳ、第１及び第２の動作モード切り替え信
号ＴＥ１、ＴＥ２と、各テスト動作との関係の1例を示
す図である。図７に示すように、ＴＥ＝１、ＴＳ＝０の
ときは上記第１のワーストタイミング条件でテストを行
い、ＴＥ＝１、ＴＳ＝１のときは上記第２のワーストタ
イミング条件でテストを行う。

【０１７６】続いて、図８のフローチャートを参照し
て、上記半導体装置のテスト手順を説明する。以下の説
明では、第１のワーストタイミング条件でテストを行っ
た後、第２のワーストタイミング条件でテストを行う場
合を例にして説明する。

【０１７７】先ず、実施例１，２と同様の手順でホール
ド試験（Ｓ１）メモリ書込み（Ｓ２）を行う。

【０１７８】次に、任意のホールド時間を設定し（ステ
ップＳ３）、次いで、ＴＥ＝１を入力することによっ
て、第１の動作モード切り替え信号ＴＥ１を“H”に立
ち上げるとともに、テストモード選択信号ＴＳ＝０を入
力して第２の動作モード切り替え信号ＴＥ２をＬとし、
第３の切換え回路（ＭＵＸ３）４３が第１のテスト用リ
フレッシュパルス発生回路６２から出力される第１のテ
スト用リフレッシュパルス信号ＴＲＥＦ１を選択するよ
う設定する。（ステップＳ４）。

【０１７９】以下、実施例1と同様に、読出アドレス設
定（Ｓ５）、メモリチェックを行い（Ｓ６）チェック結
果が「ＮＧ」であった場合は、テストを終了しチップを
廃棄する（ステップＳ８）。また、チェック結果が「Ｐ
ＡＳＳ」であった場合は、時間間隔「ｔ１」を用いたテ
ストの全てが終了したか否かを判断し（ステップＳ
７）、この判断結果が「ＮＯ」であった場合はステップ
Ｓ５へ戻る。

【０１８０】以後、テストの全てが終了したか否かの判
断結果が「ＹＥＳ」となるまで、ステップＳ５〜Ｓ７が
繰り返し実行される。

【０１８１】上記判断結果が「ＹＥＳ」となった場合、
次いで、テストモード選択信号ＴＳをＬからＨに切り替
え第２の動作モード切り替え信号ＴＥ２をＨに立ち上げ
て、第３の切換え回路（ＭＵＸ３）４３が第２のテスト
用リフレッシュパルス発生回路６４から出力される第２
のテスト用リフレッシュパルス信号ＴＲＥＦ２を選択す
るよう設定する。（ステップＳ９）。

【０１８２】以下、実施例１（２）と同様に読出アドレ
ス設定（Ｓ１０）、メモリチェックを行い（Ｓ１１）、
チェック結果が「ＮＧ」であった場合は、テストを終了
しチップを廃棄する（ステップＳ１３）。また、チェッ
ク結果が「ＰＡＳＳ」であった場合は、時間間隔「ｔ
２」を用いたテストの全てが終了したか否かを判断し
（ステップＳ１２）、この判断結果が「ＮＯ」であった
場合はステップＳ１０へ戻る。

【０１８３】以後、テストの全てが終了したか否かの判
断結果が「ＹＥＳ」となるまで、ステップＳ１０〜Ｓ１
２が繰り返し実行される。

【０１８４】以上説明したように、本発明に係る第３の
実施の形態によれば、上記第１の実施の形態で得られる
効果と上記第２の実施の形態で得られる効果と双方を得
ることが可能となる。すなわち、アドレス遷移検出信号
ＡＴＤの変化のタイミングから所定時間（ＴＡ１'）遅
れて第１のテスト用リフレッシュパルス信号ＴＲＥＦ１
を発生し、セルフリフレッシュ動作を開始するタイミン
グを、その直前に行われた読出し・書込み動作との時間
間隔「ｔ１」が最小になるよう設定し、第１のワースト
タイミング条件でのテストと、アドレス遷移検出信号Ａ
ＴＤの立ち上がりから所定時間（ＴＡ２'）遅れて第２
のテスト用リフレッシュパルス信号ＴＲＥＦ２を発生
し、セルフリフレッシュ動作とその後に行われる読出し
・書込み動作との時間間隔「ｔ２」が最小になるよう設
定し、第２のワーストタイミング条件でのテストとの双
方を行うことが可能となる。

【０１８５】（第４の実施の形態）以下、図面を参照し
本発明の第４の実施の形態について説明する。

【０１８６】上記第１乃至３の実施の形態では、読出し
・書込み動作とセルフリフレッシュ動作との時間間隔に
着目してワーストタイミング条件を強制的に発生させテ
ストを行ったが、本実施の形態では、時間間隔（タイミ
ング）に加え、読出し・書込み動作のロウアドレスとセ
ルフリフレッシュ動作のロウアドレスとの関係について
も着目してワーストアドレス条件を強制的に発生させテ
ストを行う。

【０１８７】このため、本実施の形態における半導体記
憶装置は、テストモードにおけるリフレッシュ動作のロ
ウアドレスとして、外部入力されたロウアドレスを用い
ることが、上記第１、第２および第３の実施の形態と異
なる。その回路構成は、図１又は図６に示す回路構成の
一部を変更することで実現できるが、本実施の形態で
は、図６に示す回路構成の一部を変更した場合を例にと
り説明する。

【０１８８】図９は、本実施の形態における半導体記憶
装置の構成を示すブロック図である。図６に示す回路構
成と異なる点は、データストア回路７０と第４の切換え
回路（ＭＵＸ４）４４とを更に設けるよう構成したこと
である。テストモードエントリ回路５３は、テストモー
ドエントリ信号ＴＥを入力として第１の動作モード切り
替え信号ＴＥ１を出力し、第１の切換え回路（ＭＵＸ
１）４１に供給する。更に、テストモードエントリ回路
５３は、テストモード選択信号ＴＳを入力として第２の
動作モード切り替え信号ＴＥ２を出力し、第３の切換え
回路（ＭＵＸ３）４３に供給する。更に、テストモード
エントリ回路５３は、テストモード選択信号ＴＡを入力
として第３の動作モード切り替え信号ＴＥ３を出力しデ
ータストア回路７０に供給すると共に、第４の動作モー
ド切り替え信号ＴＥ４を出力し第４の切換え回路（ＭＵ
Ｘ４）４４に供給する。

【０１８９】本実施の形態における半導体記憶装置の通
常動作につき説明する。通常動作モードでは、テストモ
ードエントリ信号ＴＥは、Ｌに設定され、第１の動作モ
ード切り替え信号ＴＥ１＝Ｌとなるので、第１の切換え
回路（ＭＵＸ１）４１は、リフレッシュパルス発生回路
６０で発生したノーマルリフレッシュ用パルス信号ＲＥ
Ｆを選択するよう設定される。また、テストモード選択
信号ＴＡはＨの状態に設定され、第３の動作モード切り
替え信号ＴＥ３＝Ｌおよび第４の動作モード切り替え信
号ＴＥ４＝Ｌにすることで、データストア回路７０はロ
ウアドレスデータＡｄｄＲの取り込みは行わず、第４の
切換え回路（ＭＵＸ４）４４もデータストア回路７０か
らのテスト用ロウアドレスデータＴＡｄｄを非選択と
し、リフレッシュアドレス発生回路６６で発生する内部
リフレッシュアドレスＣＡｄｄを選択するよう設定され
る。

【０１９０】従って、上記第１の実施の形態で説明した
通常動作と同様に、通常動作モードでは、外部入力され
た読出／書込アドレス信号Ａｄｄおよびアドレス遷移検
出信号ＡＴＤの状態変化のタイミングに基づき読出／書
込動作を行い、リフレッシュ動作は、装置内部のリフレ
ッシュパルス発生回路６０で発生したノーマルリフレッ
シュ用パルス信号ＲＥＦのタイミングと、リフレッシュ
アドレス発生回路６６で発生した内部リフレッシュアド
レスＣＡｄｄに基づき行われる。

【０１９１】次に、テストモード動作につき説明する。
このテストモード動作は、上記第３の実施の形態で説明
したように、第１のワーストタイミング条件下で行われ
るテスト動作と、第２のワーストタイミング条件下で行
われるテスト動作とがある。図１０は、第１のワースト
タイミング条件下で行われるテスト動作を説明するため
のタイミングチャートである。図１１は、第２のワース
トタイミング条件下で行われるテスト動作を説明するた
めのタイミングチャートである。まず、図１０を参照し
て、第１のワーストタイミング条件下で行われるテスト
動作につき説明し、その後図１１を参照して、第２のワ
ーストタイミング条件下で行われるテスト動作につき説
明する。

【０１９２】図１０によれば、時刻Ｔ７０で、テストモ
ードエントリ信号ＴＥが、Ｈに設定され、テストエント
リ回路５３がテストモードとなり、以後、入力された第
１のテストモード選択信号ＴＳ＝Ｌから発生されるＴＥ
２を動作モード切替信号として認識し、第３の切換え回
路（ＭＵＸ３）４３へ供給する。そして、時刻Ｔ７１に
おいて、第２のテストモード選択信号ＴＡをＬに立ち下
げると、テストエントリ回路５３がこれを検知し、第３
の動作モード切り替え信号ＴＥ３を、Ｈに立ち上げる。
第３の動作モード切り替え信号ＴＥ３の立ち上がりを受
けて、データストア回路７０が、外部からアドレスバッ
ファ回路２１を介し入力されたロウアドレスデータＡｄ
ｄＲ“Ａ０”を取り込み、このアドレスデータ“Ａ０”
をテスト用ロウアドレスデータＴＡｄｄとして第４の切
換え回路（ＭＵＸ４）４４に供給する。

【０１９３】時刻Ｔ７３において、テストモード選択信
号ＴＡをＨに立ち上げると、テストエントリ回路５３が
これを検知し、第４の動作モード切り替え信号ＴＥ４
を、Ｈに立ち上げる。第４の動作モード切り替え信号Ｔ
Ｅ４の立ち上がりを受けて、第４の切換え回路（ＭＵＸ
４）４４は、リフレッシュアドレス発生回路６６で発生
されたリフレッシュアドレスＣＡｄｄ“Ｒ０”を非選択
とし、データストア回路７０から出力されたテスト用ロ
ウアドレスデータＴＡｄｄ“Ａ０”を選択するよう設定
され、リフレッシュアドレスＲＡｄｄ“Ａ０”として第
２の切換え回路（ＭＵＸ２）４２に供給される（時刻Ｔ
７４）。

【０１９４】時刻Ｔ７５において、外部入力される読出
／書込アドレス信号Ａｄｄが“Ａ０”から“Ａ１”に変
化すると、アドレス遷移検出回路（ＡＴＤ回路）２５が
アドレス変化を検知して、時刻Ｔ７６においてアドレス
遷移検出信号ＡＴＤを立ち上げ、正のワンショットパル
ス信号としてアドレス遷移検出信号ＡＴＤをロウコント
ロール回路２６に供給する。以下、実施例１〜３と同様
にアドレスＡ０で指定されるメモリセルの読出・書込動
作が実行される。

【０１９５】次に、テストモードにおけるリフレッシュ
動作を説明する。リフレッシュ動作は、装置外部から入
力される信号に関連させ、装置内部で発生されるタイミ
ング及びアドレスに基づき、起動される動作である。

【０１９６】時刻Ｔ７８におけるアドレス遷移検出信号
ＡＴＤの立下りエッジを第１のテスト用リフレッシュパ
ルス発生回路６２が検出し、時刻Ｔ７８から所定時間
（ＴＡ１'）経過した時刻において、第１のテスト用リ
フレッシュパルス発生回路６２が1回のリフレッシュ動
作に要する時間に相当したパルス幅を有するワンショッ
トパルス信号として第１のテスト用リフレッシュパルス
信号ＴＲＥＦ１を発生する。前述したように、第１のテ
スト用リフレッシュパルス信号ＴＲＥＦ１のパルス幅
は、上記ノーマルリフレッシュ用パルス信号ＲＥＦと同
じに設定する。

【０１９７】従って、第１のテスト用リフレッシュパル
ス信号ＴＲＥＦ１が第３の切換え回路（ＭＵＸ３）４３
を介して第１の切換え回路（ＭＵＸ１）４１に供給され
ることで、時刻Ｔ８１において、第１のテスト用リフレ
ッシュパルス信号ＴＲＥＦ１が、上記ノーマルリフレッ
シュ用パルス信号ＲＥＦと同じパルス幅を有するリフレ
ッシュタイミング制御信号ＲＦとして第２の切換え回路
（ＭＵＸ２）４２に供給される。

【０１９８】ここで、第４の切換え回路（ＭＵＸ４）４
４は、データストア回路７０から供給されるテスト用ロ
ウアドレスデータＴＡｄｄを選択しているので、テスト
用ロウアドレスデータＴＡｄｄ“Ａ０”がリフレッシュ
アドレスＲＡｄｄ“Ａ０”として、第２の切換え回路
（ＭＵＸ２）４２に供給されている。第２の切換え回路
（ＭＵＸ２）４２は、時刻Ｔ８１でのリフレッシュタイ
ミング制御信号ＲＦの立ち上がりをトリガーとし、ロウ
アドレスデータＡｄｄＲ＝Ａ１を非選択にし、リフレッ
シュアドレスＲＡｄｄ“Ａ０”を選択することで、時刻
Ｔ８２でロウアドレスＭＡｄｄは、“Ａ１”から“Ａ
０”に切り換る。

【０１９９】さらに、時刻Ｔ８１でのリフレッシュタイ
ミング制御信号ＲＦの立ち上がりを受けて、ロウイネー
ブル信号ＲＥ（図示せず）を立ち上げ、所定のパルス長
を有するロウイネーブル信号ＲＥをロウデコード回路３
１に供給する。このときロウデコード回路３１には、第
２の切換え回路（ＭＵＸ２）４２からロウアドレスＭＡ
ｄｄ＝Ａ０が入力されているので、時刻Ｔ７９でＴＡｄ
ｄ＝Ａ０で指定されるワード線Ｗｏｒｄが活性化され、
メモリセルのリフレッシュ動作を行う。

【０２００】その後、時刻Ｔ８４で、リフレッシュタイ
ミング制御信号ＲＦが立ち下がると、第２の切換え回路
（ＭＵＸ２）４２がセルフリフレッシュ動作の終了と判
断し、ロウアドレスＭＡｄｄをＴＡｄｄ＝Ａ０からロウ
アドレスデータＡｄｄＲ（Ａ１）に切り替える。

【０２０１】実施例１、３と同様、上記所定時間（ＴＡ
１）は、時刻Ｔ７９と時刻Ｔ８０との間で表される既定
のワード線のパルス幅と、時刻Ｔ８０と時刻Ｔ８３との
間で表される時間間隔「ｔ１」との合計時間に、各信号
間の遅延時間を加味した時間であるので、読出し・書込
み動作とセルフリフレッシュ動作との時間間隔が、回路
構成上考えられる最小の時間間隔「ｔ１」となる条件を
強制的に発生させ、テストを行うことが可能となる。

【０２０２】次に、第２のワーストタイミング条件下で
行われるテスト動作につき図１１を参照しながら説明す
る。テストモードへのエントリ（Ｔ８５）からテスト用
ロウアドレスデータＴＡｄｄ“Ａ０”の取込（Ｔ８９）
までは第１のワーストタイミング条件下のテスト動作と
同じである。

【０２０３】時刻Ｔ９０において読出／書込アドレス信
号Ａｄｄが“Ａ０”から“Ａ１”に変化すると、アドレ
ス遷移検出回路（ＡＴＤ回路）２５がアドレス変化を検
知して、時刻Ｔ９１においてアドレス遷移検出信号ＡＴ
Ｄを立ち上げ、正のワンショットパルス信号としてアド
レス遷移検出信号ＡＴＤをロウコントロール回路２６に
供給する。

【０２０４】更に、時刻Ｔ９１におけるアドレス遷移検
出信号ＡＴＤの立ち上がりエッジを第２のテスト用リフ
レッシュパルス発生回路６４が検出し、この時刻Ｔ９１
から上記所定時間（ＴＡ２’）経過した時刻において、
1回のリフレッシュ動作に要する時間に相当したパルス
幅を有するワンショットパルス信号として第２のテスト
用リフレッシュパルス信号ＴＲＥＦ２を発生する。

【０２０５】第２のテスト用リフレッシュパルス信号Ｔ
ＲＥＦ２が第３の切換え回路（ＭＵＸ３）４３を介して
第１の切換え回路（ＭＵＸ１）４１に供給されること
で、時刻Ｔ９２で、第２のテスト用リフレッシュパルス
信号ＴＲＥＦ２が、上記ノーマルリフレッシュ用パルス
信号ＲＥＦと同じパルス幅を有するリフレッシュタイミ
ング制御信号ＲＦとして第２の切換え回路（ＭＵＸ２）
４２に供給される。

【０２０６】時刻Ｔ９２でのリフレッシュタイミング制
御信号ＲＦの立ち上がりを受けて、第２の切換え回路
（ＭＵＸ２）４２は、リフレッシュ動作が起動されたと
判断し、データストア回路７０から出力され第４の切換
え回路（ＭＵＸ４）４４を介してリフレッシュアドレス
ＲＡｄｄとして供給されるテスト用ロウアドレスデータ
ＴＡｄｄ＝Ａ０を選択することで、ロウアドレスＭＡｄ
ｄは、Ａ０に切り替わる。

【０２０７】さらに、時刻Ｔ９２でのリフレッシュタイ
ミング制御信号ＲＦの立ち上がりを受けて、ロウイネー
ブル信号ＲＥ（図示せず）を立ち上げ、ロウイネーブル
信号ＲＥをロウデコード回路３１に供給する。このとき
ロウデコード回路３１には、第２の切換え回路（ＭＵＸ
２）４２からロウアドレスＭＡｄｄが入力されているの
で、Ｔ９４でロウアドレスＭＡｄｄ（ＴＡｄｄ＝Ａ０）
で指定されるワード線Ｗｏｒｄが活性化される。

【０２０８】以下、実施例１〜３同様にテスト用ロウア
ドレスＴＡｄｄ（Ａ０）で指定されるメモリセルのリフ
レッシュ動作が行なわれる。

【０２０９】次に、時刻Ｔ９８でのアドレス遷移検出信
号ＡＴＤの立ち下りエッジをトリガーとして、ロウイネ
ーブル信号ＲＥが立ち上がりロウデコード回路３１に供
給される。このときロウデコード回路３１には、第２の
切換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄ
が入力されているので、Ｔ９９でロウアドレスＭＡｄｄ
（ＡｄｄＲ＝Ａ１）で指定されるワード線Ｗｏｒｄが活
性化される。以下、実施例１〜３と同様に、読出し／書
込動作が実行される。

【０２１０】実施例２、３と同様に、時刻Ｔ９１でのア
ドレス遷移検出信号ＡＴＤの立ち上がりから時刻Ｔ９９
での読出し・書込み動作のためのワード線の立ち上がり
までの時間が、上記所定時間（ＴＡ２）と、時刻Ｔ９４
および時刻Ｔ９６の間に相当するセルフリフレッシュ動
作におけるワードパルス幅と、「ｔ２」で表される回路
構成上考えられる最小の時間間隔との合計時間に、各信
号間の遅延時間を加味した時間となるようにする。

【０２１１】従って、セルフリフレッシュ動作と読出し
・書込み動作との時間間隔が、回路構成上考えられる最
小の時間間隔「ｔ２」となる条件を強制的に発生させ、
テストを行うことが可能となる。

【０２１２】以上のように、テストモードでは、読出し
・書込み動作だけでなくセルフリフレッシュ動作も装置
外部から入力されたリフレッシュアドレスに基づき行わ
れるため、読出し・書込み動作とセルフリフレッシュ動
作とのロウアドレスの関係を装置外部から任意に制御す
ることができる。すなわち、図３および図５における読
出し・書込みアドレス“Ａ１”およびリフレッシュアド
レス“Ｒ０”を装置外部から任意に制御することができ
る。

【０２１３】本実施の形態に係る半導体記憶装置の動作
は、テストモードでのセルフリフレッシュ動作が、装置
外部から入力されデータストア回路７０を介して供給さ
れるテスト用リフレッシュアドレスＴＡｄｄ、すなわち
装置外部から入力されたリフレッシュアドレスに基づき
行われることが、上記第３の実施の形態に係る半導体記
憶装置の動作との主たる相違点である。従って、読出し
・書込みアドレス“Ａ１”およびリフレッシュアドレス
“Ａ０”の関係をワーストアドレス条件、例えば、隣接
する２つのワード線を指定するロウアドレスとすること
で、ワーストタイミング条件に加えワーストアドレス条
件下でのテストが可能となる。

【０２１４】続いて、図１２のフローチャートを参照し
て、上記半導体記憶装置のテスト手順を説明する。以下
の説明では、第１のワーストタイミング条件でテストを
行った後、第２のワーストタイミング条件でテストを行
う場合を例にして説明する。

【０２１５】まず、実施例１、２と同様にホールド試験
（Ｓ１）、メモリ書込（Ｓ２）を行ない実施例３と同様
に、第１のワーストタイミング条件におけるテストモー
ドエントリを行なう（Ｓ４）。

【０２１６】次に、ＴＡをＨからＬに切替えて、第３の
動作モード切り替え信号ＴＥ３をＨに立ち上げること
で、データストア回路７０がアドレスバッファ回路２１
から出力されたロウアドレスＡｄｄＲ（テスト用リフレ
ッシュアドレスデータ）を取り込み、テスト用ロウアド
レスデータＴＡｄｄとして第４の切換え回路（ＭＵＸ
４）４４に供給する。（ステップＳ５）。

【０２１７】次に、任意の読出／書込アドレス信号Ａｄ
ｄをアドレス端子へ印加する（ステップＳ６）。

【０２１８】以上の過程によって、図３に示すロウアド
レス“Ａ１”での読出し・書込み動作および最小時間間
隔「ｔ１」をおいてロウアドレス“Ｒ０”でのセルフリ
フレッシュ動作が順次行われる。

【０２１９】次に、上記アドレスが指定するワード線に
接続されたメモリセルのデータを読み出し、データチェ
ックを行う（ステップＳ７）。そして、チェック結果が
「ＮＧ」であった場合は、テストを終了しチップを廃棄
する（ステップＳ９）。また、チェック結果が「ＰＡＳ
Ｓ」であった場合は、テストの全てが終了したか否かを
判断し（ステップＳ８）、この判断結果が「ＮＯ」であ
った場合はステップＳ５へ戻る。

【０２２０】以後、テストの全てが終了したか否かの判
断結果が「ＹＥＳ」となるまで、ステップＳ５〜Ｓ８が
繰り返し実行される。

【０２２１】上記判断結果が「ＹＥＳ」となった場合、
次いで、テストモード選択信号ＴＳをＬからＨに切り替
え第２の動作モード切り替え信号ＴＥ２をＨに立ち上げ
て、第３の切換え回路（ＭＵＸ３）４３が第２のテスト
用リフレッシュパルス発生回路６４から出力される第２
のテスト用リフレッシュパルス信号ＴＲＥＦ２を選択す
るよう設定する。（ステップＳ１０）。

【０２２２】次に、ステップＳ５と同様にテスト用リフ
レッシュアドレスデータＡｄｄＲを、テスト用ロウアド
レスデータＴＡｄｄとして第４の切換え回路（ＭＵＸ
４）４４に供給する。（ステップＳ１１）。

【０２２３】次に、任意の読出／書込アドレス信号Ａｄ
ｄをアドレス端子へ印加する（ステップＳ１２）。

【０２２４】以上の過程によって、図５に示すロウアド
レス“Ｒ０”でのセルフリフレッシュ動作および最小時
間間隔「ｔ２」をおいてロウアドレス“Ａ１”での読出
し・書込み動作が順次行われる。

【０２２５】次に、上記アドレスが指定するワード線に
接続されたメモリセルのデータを読み出し、データチェ
ックを行う（ステップＳ１３）。そして、チェック結果
が「ＮＧ」であった場合は、テストを終了しチップを廃
棄する（ステップＳ１５）。また、チェック結果が「Ｐ
ＡＳＳ」であった場合は、テストの全てが終了したか否
かを判断し（ステップＳ１４）、この判断結果が「Ｎ
Ｏ」であった場合はステップＳ１１へ戻る。

【０２２６】以後、テストの全てが終了したか否かの判
断結果が「ＹＥＳ」となるまで、ステップＳ１１〜Ｓ１
４が繰り返し実行される。

【０２２７】以上説明したように、本発明に係る第４の
実施の形態によれば、上記第１乃至第３の実施の形態で
得られる効果に加え、読出し・書込み動作のロウアドレ
スとセルフリフレッシュ動作のロウアドレスとの関係に
ついても着目してワーストアドレス条件を強制的に発生
させテストを行うことが可能となる。すなわち、ワース
トタイミング条件に加えワーストアドレス条件も強制的
に発生させテストを行うことが可能となる。

【０２２８】（第５の実施の形態）以下、図面を参照し
本発明の第５の実施の形態について説明する。図１３
は、本発明の第５の実施の形態の半導体記憶装置の構成
を示すブロック図である。図１４は、図１３に示す半導
体記憶装置の第１のワースト条件下でのテスト動作を示
すタイミングチャートである。図１５は、図１３に示す
半導体記憶装置の第２のワースト条件下でのテスト動作
を示すタイミングチャートである。

【０２２９】上記第１乃至第４の実施の形態によれば、
テストモードにおけるリフレッシュ動作のタイミングを
決めるにあたり、外部入力されたアドレスの変化を検知
する信号、すなわちアドレス遷移検出回路（ＡＴＤ回
路）２５で発生するアドレス遷移検出信号をトリガーと
してテスト用リフレッシュパルスを発生させるよう構成
したことで、読出し・書込み動作とリフレッシュ動作と
を、強制的に近接して発生させることが可能となる。

【０２３０】しかしながら、擬似ＳＲＡＭには、アドレ
スの変化だけではなく、外部入力されたチップ又はバン
ク等の選択された領域を選択的に活性化する信号、例え
ばチップセレクト信号等にも依存してＡＴＤ信号を発生
するものがある。チップセレクト信号／ＣＳの入力は、
内部タイマ回路５０が発生するタイミング信号ＴＭと必
ずしも同期しているとは限らないので、通常動作モード
でのリフレッシュ動作と、チップセレクト信号／ＣＳの
活性化タイミングに基づく読出し・書込み動作との時間
間隔についてもテストを行う必要がある場合がある。

【０２３１】すなわち、上記第1乃至第４の実施の形態
における説明は、チップセレクト信号／ＣＳが活性状態
にあることを前提とした説明であったが、以下の説明で
は、アドレスの変化はなく、チップセレクト信号／ＣＳ
が非活性状態から活性状態へ遷移することを前提にす
る。なお、本実施例の半導体記憶装置は／ＣＳ＝１で
は、非活性状態に設定され、／ＣＳ＝Ｌでは活性状態に
設定されるものとする。／ＣＳの立下りに伴いアドレス
遷移検出回路（ＡＴＤ回路）２５がアドレス遷移検出信
号ＡＴＤを発生し、このアドレス遷移検出信号ＡＴＤを
トリガーとして、上記第１のワーストタイミング条件及
び第２のワーストタイミング条件下でのテスト動作を行
う。

【０２３２】次に、テストモード動作につき説明する。
このテストモード動作は、前述したように、第１のワー
ストタイミング条件下で行われるテスト動作と、第２の
ワーストタイミング条件下で行われるテスト動作とがあ
る。図１４は、第１のワーストタイミング条件下で行わ
れるテスト動作を説明するためのタイミングチャートで
ある。図１５は、第２のワーストタイミング条件下で行
われるテスト動作を説明するためのタイミングチャート
である。

【０２３３】実施例１〜４との相違点は、／ＣＳの立下
り（非活性状態から活性状態への切り替わり）に伴って
アドレス遷移検出信号ＡＴＤが発生することだけであ
る。

【０２３４】すなわち、図１４に示す第１のワーストタ
イミング条件下のテスト動作では、Ｔ１０２における／
ＣＳの立下りを受けて、アドレス遷移検出信号ＡＴＤが
発生する（Ｔ１０３）。以下、実施例１〜４と同様に、
アドレスＡ０で指定されるメモリセルの読出し・書込み
動作と、アドレスＡ１で指定されるワード線に関するリ
フレッシュ動作とが、所定の時間間隔ｔ１で発生する。
なお、図１４はリフレッシュ・アドレスを外部入力する
テスト動作（実施例４）を例としたものであるので、テ
ストモードエントリ（Ｔ１０１）、リフレッシュアドレ
スの取り込みなどは、実施例４と同様に行なわれる。

【０２３５】さらに、図１５に示す第２のワーストタイ
ミング条件下のテスト動作に関しても、／ＣＳの立下り
（Ｔ１０５）を受けて、アドレス遷移検出信号ＡＴＤが
発生する（Ｔ１０５）以外は実施例１〜４と同様であ
り、アドレスＡ２で指定されるワード線に関するリフレ
ッシュ動作とアドレスＡ０で指定されるメモリセルの読
出し・書込み動作とが、所定の時間間隔ｔ２で発生す
る。テストモードエントリ（Ｔ１０４）、リフレッシュ
アドレスの取り込みなども、図１４と同様に実施例４と
同じ手順で行なわれる。

【０２３６】更に、上記第１乃至第５の実施の形態で
は、テストモードの際に動作するテスト回路部が半導体
記憶装置に内蔵された場合の1例を示したが、必要に応
じ、メモリセルアレイと周辺回路とからなる半導体記憶
装置の回路全体が単一のチップ上に実装されるような形
態であっても良いし、或いは回路全体が幾つかの機能ブ
ロックに分割されていて、各機能ブロックを別々のチッ
プに実装するような形態であっても良い。後者の場合、
メモリセルアレイと周辺回路とを別々のチップに搭載し
て一つのパッケージに封止する混載ＩＣとしても良い。
つまり、メモリチップの外部に設けたコントロールチッ
プからの各種の制御信号をメモリチップへ供給するよう
な構成も本発明の範疇に属する。

【０２３７】また、本発明は、上記実施形態の構成に限
定されるものではなく、本発明の要旨を逸脱しない範囲
で種々の変形が可能である。

【０２３８】

【発明の効果】本発明によれば、互いに独立に発生する
半導体記憶装置の読出し・書込み動作とセルフリフレッ
シュ動作とが近接して発生しても干渉による誤動作が発
生しないことを保証するため、所定の時間間隔を強制的
に与えて動作させ、誤動作が発生しないことを確認する
ための動作チェックを行うことが可能となった。

【０２３９】また、読出し・書込み動作のロウアドレス
とセルフリフレッシュ動作のロウアドレスとの関係につ
いても着目してワーストアドレス条件を強制的に発生さ
せテストを行うことで、ワーストタイミング条件に加え
ワーストアドレス条件も強制的に発生させテストを行う
ことが可能となった。

【図面の簡単な説明】

【図１】本発明に係る第１の実施の形態における半導体
記憶装置（疑似ＳＲＡＭ）の回路構成を示すブロック図
である。

【図２】図１に示す半導体記憶装置の通常動作を示すタ
イミングチャートである。

【図３】図１に示す半導体記憶装置のテスト動作を示す
タイミングチャートである。

【図４】図１に示す半導体記憶装置のテスト手順を示す
フローチャートである。

【図５】本発明の第２の実施の形態における半導体記憶
装置のテストモードでの動作を示すタイミングチャート
である。

【図６】本発明の第３の実施の形態における半導体記憶
装置（疑似ＳＲＡＭ）の回路構成を示すブロック図であ
る。

【図７】図６に示す半導体記憶装置のテストモードでの
動作を示すタイミングチャートである。

【図８】図６に示す半導体記憶装置のテスト手順を示す
フローチャートである。

【図９】本発明の第４の実施の形態における半導体記憶
装置（疑似ＳＲＡＭ）の回路構成を示すブロック図であ
る。

【図１０】図９に示す半導体記憶装置のテストモードで
の動作を示すタイミングチャートである。

【図１１】図９に示す半導体記憶装置のテストモードで
の動作を示すタイミングチャートである。

【図１２】図９に示す半導体記憶装置のテスト手順を示
すフローチャートである。

【図１３】本発明の第５の実施の形態における半導体記
憶装置（疑似ＳＲＡＭ）の回路構成を示すブロック図で
ある。

【図１４】図１３に示す半導体記憶装置のテストモード
での動作を示すタイミングチャートである。

【図１５】図１３に示す半導体記憶装置のテストモード
での動作を示すタイミングチャートである。

【符号の説明】

２１ アドレスバッファ回路 ２５ アドレス遷移検出回路（ＡＴＤ回路） ２６ ロウコントロール回路 ２７ カラムコントロール回路 ３０ メモリセルアレイ ３１ ロウデコード回路 ３３ センスアンプ回路 ３５ カラムデコード回路 ３６ Ｉ／Ｏバッファ ４１ 第１の切換え回路（ＭＵＸ１） ４２ 第２の切換え回路（ＭＵＸ２） ４３ 第３の切換え回路（ＭＵＸ３） ４４ 第４の切換え回路（ＭＵＸ４） ５０ タイマ回路 ５３ テストモードエントリ回路 ６０ リフレッシュパルス発生回路 ６２ 第１のテスト用リフレッシュパルス発生回路 ６４ 第２のテスト用リフレッシュパルス発生回路 ６６ リフレッシュアドレス発生回路 ７０ データストア回路 Ａｄｄ 入力端子 ＡＴＤ アドレス遷移検出信号 Ａｄｄ 読出／書込アドレス信号 ＡｄｄＲ ロウアドレスデータ ＴＡｄｄ テスト用ロウアドレスデータ ＭＡｄｄ ロウアドレス ＲＡｄｄ リフレッシュアドレス ＲＥ ロウイネーブル信号 ＣＥ カラムイネーブル信号 ＣＣ カラムコントロール信号 ＳＥ センスイネーブル信号 ＡｄｄＣ カラムアドレスデータ ＴＭ タイミング信号 ＲＦ リフレッシュタイミング制御信号 ＲＥＦ ノーマルリフレッシュ用パルス信号 ＴＲＥＦ１ 第１のテスト用リフレッシュパルス信号 ＴＲＥＦ２ 第２のテスト用リフレッシュパルス信号 ＴＥ テストモードエントリ信号 ＴＳ テストモード選択信号 ＴＡ テストモード選択信号 ＴＥ１ 第１の動作モード切り替え信号 ＴＥ２ 第２の動作モード切り替え信号 ＴＥ３ 第３の動作モード切り替え信号 ＴＥ４ 第４の動作モード切り替え信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 内田 祥三 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 2G132 AA08 AC03 AG02 AG03 AG08 AG09 AK09 AK12 AK15 AK18 AL09 AL11 5L106 AA01 DD00 DD11 EE06 GG03 5M024 AA91 BB22 BB30 BB35 BB36 BB39 BB40 DD87 DD90 EE05 EE23 EE30 KK22 MM04 MM06 MM10 PP01 PP07 PP10

Claims (31)

【特許請求の範囲】
1. 【請求項１】 リフレッシュを必要とする複数のメモリ
   セルと、 入力アドレス信号に対応するメモリセルにアクセスし、
   読出しあるいは書き込みを行なうアクセス制御回路と、 通常動作モードにおいては、前記アクセス動作とは独立
   に発生されるリフレッシュタイミングでリフレッシュを
   行ない、 テストモードにおいては、前記アクセス動作に応答して
   発生されるリフレッシュタイミングでリフレッシュを行
   なうリフレッシュ制御回路と、を備えることを特徴とす
   る半導体記憶装置。
2. 【請求項２】 前記アクセス動作は、前記入力アドレス
   信号の変化に応答して発生することを特徴とする請求項
   １に記載の半導体記憶装置。
3. 【請求項３】 前記アクセス動作は、前記半導体記憶装
   置を非活性状態から活性状態に切り替える活性化制御信
   号の変化に応答して発生することを特徴とする請求項１
   に記載の半導体記憶装置。
4. 【請求項４】 前記リフレッシュ制御回路は、前記テス
   トモードにおいて前記アクセスと前記アクセスに応答し
   て発生される リフレッシュとの時間間隔を制御することを特徴とする
   請求項１に記載の半導体記憶装置。
5. 【請求項５】 前記リフレッシュ制御回路は、 前記テストモードにおいて、前記アクセスが完了してか
   ら所定の時間をおいてリフレッシュが開始するように前
   記リフレッシュタイミングを制御することを特徴とする
   請求項１に記載の半導体記憶装置。
6. 【請求項６】 前記リフレッシュ制御回路は、 前記テストモードにおいて、リフレッシュが完了してか
   ら所定の時間をおいて前記アクセスが開始するように前
   記リフレッシュタイミングを制御することを特徴とする
   請求項１に記載の半導体記憶装置。
7. 【請求項７】 前記テストモードにおいてリフレッシュ
   されるワード線は、外部入力されたアドレスで指定され
   ることを特徴とする請求項１に記載の半導体記憶装置。
8. 【請求項８】 リフレッシュを必要とする複数のメモリ
   セルと、入力アドレス信号に応答してアドレス遷移検出
   信号を発生するアドレス遷移検出回路と、 通常動作モードにおいては前記アドレス遷移検出信号と
   は独立な通常動作用リフレッシュタイミング信号を発生
   し、テストモードにおいては前記アドレス遷移検出信号
   に応答してテスト用リフレッシュタイミング信号を発生
   するリフレッシュタイミング発生回路と、を備えること
   を特徴とする半導体記憶装置。
9. 【請求項９】 前記アドレス遷移検出信号に応答して前
   記入力アドレス信号に対応するメモリセルにアクセスし
   読出しあるいは書き込みを行なうとともに、前記リフレ
   ッシュタイミング発生回路の出力信号に応答してリフレ
   ッシュを行なうメモリセル制御回路を備え、 前記リフレッシュタイミング発生回路は、 前記テキストモードにおいて、前記入力アドレス信号の
   変化に応答するアクセスとリフレッシュとが所定の時間
   間隔で行なわれるように、前記テスト用リフレッシュタ
   イミング信号を発生することを特徴とする請求項８に記
   載の半導体記憶装置。
10. 【請求項１０】 前記テスト用リフレッシュタイミング
    信号は、 前記アクセスを完了してから前記所定の時間をおいてリ
    フレッシュを開始するように設定されることを特徴とす
    る請求項９に記載の半導体記憶装置。
11. 【請求項１１】 前記テスト用リフレッシュタイミング
    信号は、 前記リフレッシュを完了してから前記所定の時間をおい
    て前記アクセスを開始するように設定されることを特徴
    とする請求項８に記載の半導体記憶装置。
12. 【請求項１２】 入力されるテストモードエントリ信号
    に応答して、前記通常動作モードと前記テストモードと
    のいずれか一方に設定されることを特徴とする請求項８
    に記載の半導体記憶装置。
13. 【請求項１３】 前記テストモードエントリ信号に応答
    し、前記通常動作用リフレッシュタイミング信号と前記
    テスト用リフレッシュタイミング信号とのいずれか一方
    を選択して前記メモリセル制御回路に供給するリフレッ
    シュタイミング切り替え回路を備えることを特徴とする
    請求項１２に記載の半導体記憶装置。
14. 【請求項１４】 前記リフレッシュタイミング切り替え
    回路の出力信号に応答し、前記入力アドレス信号とリフ
    レッシュアドレス信号とのいずれか一方を選択して前記
    メモリセル回路に供給するアドレス切り替え回路を備え
    ることを特徴とする請求項１３に記載の半導体記憶装
    置。
15. 【請求項１５】 前記リフレッシュタイミング発生回路
    は、 メモリセルに対する前記アクセスを完了してから第１の
    所定時間をおいてリフレッシュを開始するように設定さ
    れた第１のテスト用リフレッシュタイミング信号と、 前記リフレッシュを完了してから第２の所定の時間をお
    いてアクセスを開始するように設定された第２のテスト
    用リフレッシュタイミング信号と、を発生することを特
    徴とする請求項９に記載の半導体記憶装置。
16. 【請求項１６】 入力されるテスト用リフレッシュタイ
    ミング選択信号に応答し、前記第１のテスト用リフレッ
    シュタイミング信号と前記第２のテスト用リフレッシュ
    タイミング信号とのいずれか一方を選択して前記リフレ
    ッシュタイミング切り替え回路に供給するテスト用リフ
    レッシュタイミング切り替え回路を備えることを特徴と
    する請求項１５に記載の半導体記憶装置。
17. 【請求項１７】 前記リフレッシュアドレス信号は、内
    部発生されたアドレス信号であることを特徴とする請求
    項１４に記載の半導体記憶装置。
18. 【請求項１８】 入力されるテスト用リフレッシュアド
    レス選択信号に応答し、内部発生されたアドレス信号と
    外部入力されたアドレス信号とのいずれか一方を選択し
    て前記アドレス切り替え回路に供給するテスト用リフレ
    ッシュアドレス切り替え回路を備えることを特徴とする
    請求項１４に記載の半導体記憶装置。
19. 【請求項１９】 前記通常動作用リフレッシュタイミン
    グ信号は、前記アドレス遷移検出信号とは独立に動作す
    るタイマー回路の出力信号に基づいて発生されることを
    特徴とする請求項８に記載の半導体記憶装置。
20. 【請求項２０】 前記アドレス遷移検出信号は、前記半
    導体記憶装置を非活性状態から活性状態に切り替える活
    性化制御信号の変化に応答して発生されることを特徴と
    する請求項８記載の半導体記憶装置。
21. 【請求項２１】 入力アドレス信号に対応するメモリセ
    ルへのアクセスとは独立な通常動作用リフレッシュタイ
    ミングと、メモリセルへのアクセスに応答するテスト用
    リフレッシュタイミングと、を発生することを特徴とす
    るリフレッシュタイミング発生回路と、 入力されるテストモードエントリ信号に応答し、前記通
    常動作用リフレッシュタイミング信号と前記テスト用リ
    フレッシュタイミング信号とのいずれか一方を選択して
    出力するリフレッシュタイミング切り替え回路と、を有
    することを特徴とするテスト回路。
22. 【請求項２２】 前記アクセスと前記アクセスに対応す
    るリフレッシュとが所定の時間間隔で発生するように前
    記テスト用リフレッシュタイミングを制御することを特
    徴とする請求項２１に記載のテスト回路。
23. 【請求項２３】 前記アクセスが完了してから所定の時
    間をおいてリフレッシュが開始されるように前記テスト
    用リフレッシュタイミングを設定することを特徴とする
    請求項２１に記載のテスト回路。
24. 【請求項２４】 リフレッシュが完了してから所定の時
    間をおいて前記アクセスが開始されるように前記テスト
    用リフレッシュタイミングを設定することを特徴とする
    請求項２１に記載のテスト回路。
25. 【請求項２５】 入力されるテスト用リフレッシュアド
    レス選択信号に応答し、内部発生されたアドレス信号と
    外部入力されたアドレス信号とのいずれか一方を選択し
    て出力するテスト用リフレッシュアドレス切り替え回路
    を有することを特徴とする請求項２１に記載のテスト回
    路。
26. 【請求項２６】 リフレッシュを必要とする複数のメモ
    リセルを有する半導体記憶装置のテスト方法であって、 前記メモリセルに所定のテストパターンを書き込むステ
    ップと、 入力アドレス信号に対応するメモリセルへのアクセスと
    は独立なリフレッシュタイミングを非選択とし、前記ア
    クセスに応答するリフレッシュタイミングを選択とする
    ステップと、 前記アクセスと前記アクセスに対応するリフレッシュと
    を、予め設定された時間間隔で行なうステップと、 前記メモリセルから読出したデータを前記テストパター
    ンと照合することで前記半導体装置が良品であるか不良
    品であるかを判定するステップと、 を有することを特徴とする半導体記憶装置のテスト方
    法。
27. 【請求項２７】 前記テスト方法は、リフレッシュを行
    なうワード線を外部入力アドレス信号によって指定する
    ステップを有することを特徴とする請求項２６に記載の
    半導体記憶装置のテスト方法。
28. 【請求項２８】 メモリセルのリフレッシュタイミング
    を発生するリフレッシュタイミング発生回路であって、 入力アドレス信号に対応するメモリセルへのアクセスと
    は独立な通常動作用リフレッシュタイミングと、 メモリセルへのアクセスに応答するテスト用リフレッシ
    ュタイミングと、 を発生することを特徴とするリフレッシュタイミング発
    生回路。
29. 【請求項２９】 前記アクセスと前記アクセスに対応す
    るリフレッシュとが所定の時間間隔で発生するように前
    記テスト用リフレッシュタイミングを制御することを特
    徴とする請求項２８に記載の半導体記憶装置のテスト方
    法。
30. 【請求項３０】 メモリセルのリフレッシュタイミング
    制御方法であって、 通常動作モードにおいては、入力アドレス信号に対応す
    るメモリセルへのアクセスとは独立に発生されるタイミ
    ングに基づいてリフレッシュを行ない、 テストモードにおいては、前記アクセスに応答して発生
    されるタイミングに基づいてリフレッシュを行なうこと
    を特徴とするリフレッシュタイミング制御方法。
31. 【請求項３１】 前記テストモードにおいては、前記ア
    クセスと前記アクセスに対応するリフレッシュとが所定
    の時間間隔で発生するようにリフレッシュを行なうこと
    を特徴とする請求項３０に記載のリフレッシュタイミン
    グ制御方法。