TW580705B - Semiconductor memory device and method of testing the same as well as test circuit - Google Patents

Description

580705 五、發明說明（1) 一、【發明所屬之技術頜域】 本發明係關於半導體記憶裝置及其測試方法以及測試 電路。 二、【先前技術】 可以隨機存取的半導體記憶裝置是以SRAM及DRAM最具 有代表性。SRAM與DRAM相比，一般來說除了速度較快之 外，只需要供給電源並輸入位址便可以依據位址的變化使 内部的順序電路動作來進行讀出及寫入。所以，SRAM與 DRAM相比，因為只需要加上單純的輸入信號波形便可以動 作’用來產生輸入信號波形的電路結構也可以簡單化。 而且，SRAM不用像DRAM —般地需要進行更新來維持記 憶體單元中所存的資料，除了在使用上較容易之外，也因 為不需要更新所以待機狀態下的資料維持電流也較小。因 為這些原因，使得SRAM被廣泛地應用在各種用途上。作是 一般來說SRAM的1個記憶體單元需要6個電晶體，所以與 DRAM相比晶片尺寸會變大，在價格上也較⑽龍昂貴。 相反地，DRAM需要將位址分成行位址及列位址的2 * 來輸入，另外也需要用來決定取得這些位址的時序_ _人 RAS(行位址選通）信號及CAS(列位址選通）信號，及 期更新記憶體單元的控制電路，所以與 = 制較複雜。 伸此具時序控 …DRAM的另一個問題是即使是沒有外部存取時也 打§己憶體單元的更新，所以消耗電力會變大。但是因為

第8頁 580705 五、發明說明（2) DRAM記憶體單το可以用i個電容與丄個電晶體來構成，所以 比較容易用較小的晶片尺寸來得到大容量。因此，要構成 相同記憶容量的半導體記憶裝置，DRAM &SRAM廉價。 a在由打動電話等所代表的行動機器内所採用的半導體 記憶裝置中，目前為止是以SRAM為主流。這是因為目前為 止的行動電話中只具有簡單的功能，所以並不需要太大的 半導體記憶裝置，而且因為SRAM與⑽龍相比，時序控制等 處理較容易，待機電流較小且消耗電力較低，所以適合使 用，要儘可能延長連續通話時間及連續待機時間的行動電 活等 〇 一但是最近出現了具有非常豐富功能的行動電話，例如 已實現了具有電子郵件的收送信功能，連接到各個網址 ，侍附近的餐廳等都市資訊的功能等。除此之外，最近的 仃動電話中也搭載了可以存取網際網路上的WEB伺服器 網頁的内容簡單化後加以顯示的功能，可以想見將來會與 見在的桌上型個人電腦相同，能夠自由地存取網 的網頁等。 工 π為了實現此種功能，如先前的行動電話一般地只顯示 :純的文字是不夠的，用來提供各種多媒體資訊給使用者 、圖形顯不將會是不可欠缺。於是便需要將從公眾網路等 2收到的大量的資料暫時貯存在行動電話内的半導體記憶 。所以可以想見搭載在今後的行動機器中的半導體 :置必須要像DRAM —般具有大的容量。而對行動機器而心 。，小型且輕量是絕對條件，所以即使半導體記憶裝置變

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為大容量化，機器本身也要避免大型化及重量化。 如以上所述，搭載在行動機器中之半導體記憶裝置最 好使用處理方便及消費電力少的S r A Μ，但若從大容量化的 觀點來看卻是DRAM較適合。也就是說，今後的行動機器 中，最適合採用具有SRAM及DRAM各別的長處之半導體記憶 ^置。此種半導體記憶裝置需要使用與DRAM相同的記憶體 單凡，但從外部來看時具有與SRAM幾乎一樣的規格，即 謂的π疑似SRAM”有被提出來。 疑 位址來 信號。 可，使 致能信 但 造，所 自裝置 時器以 稱之為 控制。 似SRAM並不像DRAM —般地要 为別提供’因此，也不需要 疑似SRAM與汎用SRAM相同地 用相當於時脈同步型半導體 號作為觸發來將位址讀入内 是，疑似SRAM因為與DRAM具 以需要定期的進行更新動作 外部的動作控制沒有關係， 一定的時間間隔來起動更新 自我更新動作。此一發生的 將位址分成 像RAS及CAS 只要提供一 記憶裝置的 部來進行讀 有相同的記 。因此，疑 而是依據裝 動作。此時 時序不能從 一般的時序 次位址即 時脈之晶片 出/寫入。 憶體單元構 似SRAM與來 置内部的計 的更新動作 裳置外部來 /7 回 疑似SRAM中需要造；f干非 回應不定期發生的_ H ν 乍。也就是 氳驾入/ 的控制#唬與位址信號的變化來進行_ + 與寫入。在此種疑似SRAM中，因為 ：：灯-出 制的自我更新動作，命门：壯：巧辰置内邛的计時器所控 產生之1出i # /、回應裝置外部輸入的信號不定期地 座生之讀出與寫入 '个疋朋地 勡作為相互獨立地發生，兩者的時間間

五、發明說^7 间無；從裝置外部來控制。 每自我更新動作盘古志 2。例如’在自我更心〈寫入動作重疊時會發生誤動 二壞等誤動作。或者在：：：可能會發生該保持的資料被 、#曰珠的資料及位址。 /、寫入動作時，被讀出或寫入 為了防止此種誤叙从^ 生了另一邊的動作，、不私對策是例如當一邊在動作時發 ,狀態’直到已經起動:二：-邊的動作，使其維持在待 作自我更新動作時發生讀出要=:作結束為止。亦即，當 作’而是等到自我更新動：不立刻執行讀出動 但是，上述對策有時:束後才進行讀出動作。 例如，當自我更新動法完全保證電路正常動作。 近時’有可能因為動作門寫入動作的發生時序报靠 為字元線間的干涉而產生誤動作。例如； 足，或者因為一邊的動作：：：：隔較短造成預先充電不 作造成干擾等。 生的脈衝信號對另一邊的動 因此，在產品的出貨 寫入動作間的時間間隔报靠更新動作與讀出/ 關於更新動作的測試模進行碟認。 =平1 — 125796 ’ *特開平4:7437々技術」包括有例如特 動作本身進行相， 4，但⑨些只有對更 作的時間間隔很靠近發生時^出，寫入動作與更斬動 因此，本發明的目作進行確認。 地使更新動作與讀出/ 二種測試方法，可以強 寫入動作的時間間隔很靠近時^

$ 11頁 五、發明說明（5) 動作確認。 此外，本發明的目的在提供— 以強制地使更新動作與讀出、種半導體記憶裝置，可 時進行動作確認。 寫入動作的時間間隔彳艮靠近 此外，本發明的目的在 地使更新動作與讀出/寫入勤二種測試電路，可以強制 動作確認。 ·、、、動作的時間間隔很靠近時進行 ‘、L發明内容】 出，在 置的控 式及測 外部輸 出信號 以上述 生時序 ，是以 將其與 外部所 包含需4 制方法 試動作卷 入的信费 作為觸 半導體記 作為觸 上述外部 上述讀出 設定的時 本發明是為了解決上述 更新之複數個記憶體單元的以= 中，提供以下的控制方本.：等體δ己憶裝 式下靖中/官 在通常動作模 將用來檢測出從 發；在通常動作模態變化檢測 憶裝置的内部所產； =作時，是 f邓嘁動作模式下之更新動作的時序 )$仏f狀態變化檢測出信號作為觸發， 間&隔。作的時序間的時間間隔設定成為 號是由位址遷 隨著外部輸入 上述半導體記, 一者來產生。： 檢測i ΐ ΐ部輪入信號狀態變化檢測出信 址蠻^二吐構成，位址遷移檢測信號則是 匕的時序，與從外部輸入選擇性地使 ^ 生化之信號的狀態遷移時序的至少 五、發明說明（6) 述半導雜記憶裝置活性化之信號可《是例如晶 藉由以上述位址遷移檢測信號的狀態遷移時 ^，預先設定的第!指定時間後產生序作為觸 舞信號，可以在讀出，寫入動作結束後， 2脈 =開始更新動作之第i時序條件下進行測試第丨：= :可以被設定為電路構成上可行的最小的時間間1 〜f述位址遷移檢測信號是由單突波脈衝所構成，木 早脈衝的結束邊緣作為觸發時，上述第丨指#定成每以 以設定為使字元線維持在活性狀態的時間，、曰可 間間隔的合計時間上，加上先_ 二上边第1時 間。 上預先叹疋之各信號間的延遲時 上述位址遷移檢測信號是由單突波脈 單突波脈衝的起點邊緣作為觸發時，上述第丨指冓成’當以 以a又定成上述位址遷移檢測信號的脈衝寬、_θ可 持在活性狀態的時間，與上述第10f間間隔的合^子時疋線維 上，加上預先設定的各信號間的延遲時間。 、 上述位址遷移檢測信號是由單突波脈 、 突波脈衝的起點邊緣作為觸發，在經過 以早 定時間之後產生測試用更新脈衝信號，可以指 m過第2時間間隔後開始讀出，寫入動作之二： 條件下進订測試。上述第2時間間隔時序 成上可行的最小時間間隔。 乂。又疋為在電路構 580705

上迷 上升邊緣 間，減去 間隔後的 得。 上述 試，可以 行。 上述 體記憶裝 述外部輸 此外 要更新之 定測試動 入信號的 為觸發， 成為外部 第2指定時間可以設定 開始到讀出/寫入動作…仅^立/止遷移檢測信號的 自我更新動作中之字开K予70線上升為止的時 時間，加上預先設定度與上述第2時間 各L说間的延遲時間而 第1時序條件下的測試啟 在測試動作模式下以切換;^ =件下的測 兴娜或模式切換信號來進 測試動作模式下之更新動作， 置内部所產线位址來⑹ 據上述半導 入的位址來進行。 仃或者也可以依據上 本發在提供一種測試方法，纟具有複數 纪憶體早兀之半導體記憶裝置的測試方法 作模式下之更新動作時序，以用來檢測出外部輸 狀態變化之外部輸入信號狀態變化檢測出信號作 使其與上述讀出/寫入動作的時序間的時間間 設定的時間間隔。 上述外部輸入信號狀態變化檢測出信號是隨著從外部 $入的位址的變化時序與從外部輸入使上述半導體記憶裝 置選擇性地活性化的信號的狀態遷移時序中的至少一者來 產生之位址遷移檢測信號來構成。使上述半導體記憶裝置 選擇性地活性化的信號也可以是晶片選擇信號。 以上述位址遷移檢測信號的狀態遷移時序作為觸發， 經過預先設定的第1指定時間後’藉著產生測試用更新脈

立、I明詋明（8) 衝信號，可以在讀出/ 隔後再開始更新動作之第 作結束後，經過第1時間間 時間間隔可以設定為電路、條件下進行挪試。上述第] 上述位址遷移檢測可打的最小時間間隔。 單突波脈衝的終點邊緣= =t突波脈衝所構成，當以 以設定為將字元線維持在^ S处，上述第1指定時間可 間間隔的合計時間，再加上^，的時間，與上述第1時 間。 設定之各信號間的延遲時 f述位址遷移檢測信號是由突 早突波脈衝的起點邊緣作為觸發所形成’當以 以没定為上述位址遷、上述第1指定時間可 持在活性狀態的時間，：二衝寬度1字元線維 上預先設定之各信號間的；1 遲時時 上述位址遷移檢測作 0 ;波脈衝的起點邊緣料；；由：：預皮形成，以單 時間後，藉著產生測試用更新脈；3先；定的第2指定 結束經過第2時間 更祈脈衝#號，可以在更新動作 條件下進行測試。上：第心，寫入動作之第2時序 上可行的最小時間間隔。 '曰3隔可以設定為電路構成 上升ί成從位㈣移檢測信號的 減去自我更新動作； ：：：線的上升為止的時間， 所得的時間，加上間間隔 上述第1時序條件下的測試，上述第的測 580705 五、發明說明（9) __ 試，可以在測試動作模或π收m μ 行。 式下將切換測試模式信號切換來進 可以依據上述半導 可以依據上述外部 上述測試動作模式下之更新動作 體記憶裝置内部所產生的位址來進行 上述測試動作模式下之更新動作 輸入的位址來進行。 此外，本發明的目的在提供一種且 個記憶體單元之半導體記憶裝置，复而，更新之複數 置，以用來檢測出外部輸人信號的U · 制裝 對記憶體單元的存取；自動產生更新位來控制 裝置，第1更新時序控制信號產生 立址產生 定在通常動作模式下的更新時產序生的生用來決 號；第2更新時序控制信號產生震置第制信 號狀態變化檢測出信號的狀態遷 述外錢入信 設定的指定時間之後，產生用在預先 在上述通常動作模式下選擇上述第= =裝置， 給到上述存取控制裝置，、控制仏唬供 第2更新時序控制信號H動作模式下選擇上述 作模式下之更新動作 檢測出信號的狀態遷移時序作為觸發:= =變化 人動作時序的時間間隔設定成外部設定==出/寫 上述f薪吐— |又疋的時間間隔。 新時序切換裝置包括：動作模式切換信號產生 五 發明說明（10) 裝置，依據外部輪入信號 式與上述測試動作模式的動^ n換上述通常動作模 下選擇上述第i更新時序式控刀制二號’在上述通常動作模式 下選擇上述第2更新時序控；J來土：：二：：模式 置。 丨°现术供給上述存取控制裝 上述外部輸入信號狀態變化 檢測電路所構成，J:隨著卜 川出仏唬疋由位址遷移 外部輸入使上述半導入的位址的變化時序與從 狀態遷移時序的至少：者；產：擇性地被活性化的信號 述半導體記憶裝置選擇性遷移檢測信號。使上 擇信號。 罝^擇11地活性化的信號也可以是晶片選 上述第2更新時序控制信號產生裝置，是以上述位址 遷移檢測信號的狀態遷移時序料觸# 的第丄指定時間之後，藉著產生測試用更新脈衝信號，可疋 以在讀出/寫入動作結束後，經過第丨時間間隔後開始更 新動作之第1時序條件下進行測試。上述第丨時間間隔可以 設定為電路構成上可行的最小時間間隔。 上述第2更新時序控制信號產生裝置，以單突波脈衝 所形成之上述位址遷移檢測信號的終點邊緣作為觸發，經 延遲相當於將字元線維持在活性狀態之時間，與上述第丄 時間間隔的合計時間，再加上預先設定的各信號間的延遲 時間來決定之上述第1指定時間後，產生上述第2更新時序 控制信號。

第17頁 580705 五、發明說明（ll) 所开新址時制信號產生裝置，以單突波脈衝 成 述4遷移檢測信號的起點邊緣作為觸發，上 寬ΐ，指使定字時元間線ϋ定為上述位址遷移檢測信號的χ脈衝 的合計時間，再加與第1時間間隔 到的時間。上預^又疋之各間的延遲時間所得 移檢ΐίΓ的更新Λ序控制信號產生裝置，以上述位址遷 號的早突波脈衝的起點邊緣作為觸 遷 可以在更新動作姓由\ 測試用更新脈衝信號， 入叙你更：動作、、、口束後經過第2時間間隔，開始讀出/寫 入動作之第2時序條杜了、仓—、f & /焉 t. ^ ^ ^ Λ Λ'τ J ° ^ ^ ^2 ^ ^ ^ „ 电格稱戚上可仃的最小時間間隔。 …ΐίΓ指定時間，可以設定為從位址遷移檢洌俨笋 間，減去自我更新作的字元線上升為止的時 間隔後的時ί 脈衝寬度與上述第2時間 得到的時間。 上預先3又疋之各信號間的延遲時間所 争斬i Ϊ第2更新時序控制信號產生裝置，進-步以上、十， 當指定上述測ί模4:、：的測試模式切換信號作為輸入， 先設定的第遷乍為觸發，在預 信號，在讀出/官入^灸精者產生第1測試用更新脈衝 始更新動作之& @ ^作結束後，經過第1時間間隔後開 乍之第1時序條件下進行測試，當指定上述測試 五、發明說明（12) 模式切換信號在第2時序條件下 ^ 檢測信號的單突波脈衝的起、，武時，以上述位址遷移 定的第2指定時間後，藉著產、、=觸發’經過預先設 在更新動作結束後經過第2 “彳5式用更新脈衝信號， 作之第2時序條件下進行測試間隔後開始讀出/寫入動 上述第1時序條件下的測 試，可以在測試動作模式下切換、述第^時序條件下的測 進行。 、上述測試模式切換信號來 上述第2更新時序控制信號 第1測試用更新脈衝信號之第裝置匕括·產生上述 路；產生上述第2钏钟田击第 4用更新脈衝信號產生電 衝信號產生電路；“/上述、^脈衝信號之第2測試用更新脈 裝置，依據：：測ϋΐΓ:模式下，上述更新時序切換 更新脈衝信號或者上述ί 來選擇上 者，以供給到上述存取控制裝置。氏衝仏號的任- 第1測試用更新脈衝信號產生電路，以單突波rr 在延ί上述位址遷移檢測信號的終點邊緣作為觸發， 2遲相當於維持字元線在活性狀 ：：： 時間間隔的合扦眭Μ ^ , /、上述第1 a± ^ ^ f σ上預先没定的各信號間的延遲 ::；:時間之上述第1指定時間後，產生上述第ιΐ 八用更新脈衝信號。 別 上述第1測試用更新脈衝信號產生電路，以單突波 在延ϊ ί ί上述位址遷移檢測信號的起點邊緣作為觸發， 遲相#於上述位址遷移檢測信號的脈衝寬度，維持字 _ 第19頁 580705

元線在活性狀態的時間，與上述第i時間間隔的合計時 間，再加上預先設定的各信號間的延遲時間所得時 ，上述们指定時間後，產生上述第"則試用更 ： 號。 ’口 間 上述弟2測试用更新脈衝信號產生電路，以上 遷移檢測信號的單突波脈衝的起點邊緣作為觸發，’在址 相當於從位址遷移檢測信號的上升邊緣開始^ 遲 動線上升為止的時間，減去自我更新動作：字 凡脈衝寬度與上述第2時間間隔後的時間，加上 ~ 上述第2測試用更新脈衝信號。 厓生 述半導體記憶裝置，進一步包括：維持從外 在=之：部輸入位址維持裝置；及更新位址切換裝】， 之第/更通^動作模式下選擇上述更新位址產生裝置心仏 入位抖=，纟上述測試動作模^下選擇上述外部/ 位址、准持裝置所供給之第2更新位址。 輪 此外，本發明提供一種用來且 個記憶體單元之丰I# ，、有*要更新之複數 試用更新的雜^ 的信號的狀態的變化的外邻二 以用來檢測出外部輸入 作為觸發，經過預先設態；=出信號 更新時序切換梦置工^:試用更新時序控制信號；及 新時序控制=給動作更 义卞导體圮憶裝置的存取制御裳

五、發明說明（14) 置，在上述測試動作掇七^ <ea , 制信號供給到上述存取二制梦：擇上述測試用更新時序控 之更新動作時序，所以在測試動作模式下 信號作為觸發，將與上以輸：的=狀態變化檢測出 隔設定成外部設定的時的時序的時間間 裝置上用r模式切換信號產生 ;τ;γ動作模。㈣模式=== 裝置，依據上述動作模式切換 2丨切換 下選擇上述第！更新時序控制VV Λ 模式 下#；a卜.十、笛9审如· *工^1 ’在上述測試動作模式 裝置擇㈣2更新時序控制信號來供給到上述存取控制 上述外部輸入信號狀態變化檢 入之位址的變化的時序，及輸；上uu ，擇性地活性化的信號的狀態遷移時序=體= 產生之位址遷移㈣信號所構成。使 選擇性地活性化之信號為晶片選擇信號。 e裝置 上述測試用更新時序控制信號產生裝置，以 遷移檢測信號#狀態、遷移時序作 2 ϊ i i時入岸Λ结束後，、經過第1時間間隔後開始更新動作 • u牛下進仃測試。上述第1時間間隔可以是電路 最小的時間間隔。上述測試用更新時序控制 u產生裝置’以單突波脈衝所形成的上述位址遷移檢= 580705 五、發明說明（15) 信號的終點邊緣作為觸發，經過相 狀態的時間，與上述第1時間間隔、斗隹持子元線在活性 設定的各信號間的延遲時的w 、間，加上預先 遲後，…述測試用第1指定時間延 衝所裝置，以單突波脈 上述第1指定時間可以設定為上立' ε點邊緣作為觸發， 衝寬度，冑字元線維持在活性狀能時移★測信號的脈 ^的合計時間，再加上上— 間。 合彳5號間的延遲時 上述測試用更新時序控 遷移檢測信號的單突波脈衡；^號f生裝置，以上述位址 先設定的第2指定時間之後，藉；點、緣作為觸發，經過預 號，可以在更新動作結束後‘ :試用更新脈衝信 出/寫入動作之第2時序 、二間隔，再開始讀 隔可以是電路構成上可行的最下進= 上述第2指定時門 取j時間間隔。 的上升邊緣開始到讀θ出/宜以設定為從位址遷移檢測信號 時間，減去自我更二t動：的字元線的上升為止的 間隔後的時間，加上 &〜70 R衝寬度及上述第2時間 到的時間。 又疋的各信號間的延遲時間所得 上述測試用-| 士 時序切換裝置所供給的^控^號產生裝置’以上述更新 述測試模式切換信號：第式：換信號作為輸入，當上 疋马第1時序條件下的測試時，以 五、發明說明（16) _ ϋΞϋ移檢測信號的狀態遷移時序作為觸發，在預先 ,又疋的第丨指定時間後， 杜預光 號，可以在讀出/宜λ /者產生弟1測试用更新脈衝信 開妒更新翻於够’、’、動作結束後，經過第1時間間隔再 開ί新動作之第1時序條件下進行測試。 再 測試時，=::::換信號指定為第2時序條件下進行 緣作為觸#，檢測信號的單突波脈衝的起點邊 測1用审如 < 在預先5又疋的第2指定時間後，藉著更新第2 間間隔號，可以在更新動作結束後經過第2時 =門I開始讀出/寫入動作之第2時序條件下進行測野 測試上測試及上述第2的時序條件下的 號來進行。 模式了，切換上述測試模式切換信 上、成試用更新時序控制信號產生裝置，包括：產生 生電路·’貝及4產用/新脈衝信號之第1測試用更新脈衝信號產 #生上述第2測試用更新脈衝信號之第2測試用 生電路；在上述測試模式下，上述更二 續用#二γ據上述測试模式切換信號，選擇上述第1測 i IΑ脈衝信號或上述第2測試用更新脈衝信號的任— 者來供給到上述存取控制裝置。 上述第丨測試用更新脈衝信號產生電路，可以單突 :衝：形成的上述位址遷移檢測信號的終點邊緣作為觸皮 二楚1 士延遲相當於使字元線維持在活性狀態的時間，與上 ,L 、間間隔的合計時間i，加上預先設定的各信號間 ί^ΒΊΙΚ 第23頁 580705 五、發明說明（I?) 的延遲時間所得到之上述第1 測試用更新脈衝信號。 、B之彳，產生上述第i 脈衝ΐϊϊ1測試用更新脈衝信號產生電路，可^ 延遲相當於上述位址遷移檢：3為觸 維持在活性狀態的時間，及上述第衝寬度，使 上述第1指定時間後，產生上=到的 上述第2測試用更新脈衝信號產生電路新H信號。 號的單突波脈衝的起點邊緣作為觸發在位延 ，作的字元線的上升為止的時間 2脈衝寬度與上述第2時間間隔後的時間自我加更上新預 =的各L就間的延遲時間所得到的第2指定時間後 上述第2測試用更新脈衝信號。 生 上述測試電路進一步包括：維持外部輸入的位址之 4輸入位址維持裝置；及更新位址切換裝置，在上述通常 動作模式下選擇上述更新位址產生裝置所供給的第丨更新 位址，在上述測試動作模式下選擇上述外部輸入位址維持 裝置所供給的第2更新位址。 上述測試電路可以是内藏在上述半導體記憶裝置内。 或者，上述測試電路也可以與上述半導體記憶裝置分開來 搭載在同一晶片上。 第24頁 580705 五、發明說明（18) 四、【實施方式 (第1實施型態） =、 以下’參照圖面來說明本發明的第1實施型態。圖1是 說明構成本實施型態中之半導體記憶裝置（疑似SRAM)的電 =構成方塊圖。圖2是說明圖丨中所示半導體記憶裝置的通 常動作之時序圖。首先，參照圖1來說明半導體記憶裝置 (疑似SRA M)的電路構成，參照圖2來說明本申請專利的半 導體記憶裝置之通常動作。 將來自外部的讀出/寫入位址信號Add輸入到位址暫存器 電路21。位址遷移檢測電路（ATD電路）25與此位址暫存器 電路21相連接，輸入讀出/寫入位址信號Add，只要此^ 址資料Add中有1個位元產生變化，則檢測出該變化並輸出 位址遷移檢測信號ATD。 订控制電路26與位址遷移檢測電路（ATD電路）25的輸 出側相連接，依據位址遷移檢測電路（ATD電路）25所輸出 的位址遷移檢測信號ATD，來產生行致能信號RE、感應致 能#唬SE及列致能控制信號cc並輸出。此時的 如圖2中所般’隨著位址連移檢測出信 2 ::後Ϊ過一定時間後下降之脈衝信號。感應致 信號RE延遲一定時間後之信號。雖然 圖中並未“示，列控制信紐是將位 的下降脈衝信號延遲一定時間後之信號。夕檢唬ATD 列控制電路27與行控制電路26相^接，輸入行控制電 第25頁 580705

r. M ^ . ?制u旒cc，將此列控制信號cc進一步加 路2 6所輸出的列挺涂，丨# & r r L遲’作為列致能信號CE加以輸出。 & # 1己1*、，單70陣列3G與DRAM的記憶體單元陣列具有相同 的構成。與記憶體單元陣列30的字丄 電=與：控制電路26相連接，在行控制電= =42 =成為㈣時序時’將對應到第2切換電路 U=的行位址資料MAdd之記憶體單元陣列30的 子7G線選擇性地活性化。 元線相連接之感應放大電 此行控制電路2 6所輸出的 使記憶體單元陣列3 〇的 與記憶體單於陣列3 0的各位 路33與行控制電路26相連接，在 感應致能信號SE成為Η的時序時， 各位元線活性化。 列解碼器電路35與上述位 路27相連接，在列控制電路27 Η的時序，將含在位址資料Add 將對應到此解碼結果的感應放 輸入/輸出資料端子3 7相連接 址暫存器電路2 1及列控制電 所輸出的列致能信號CE成為 中之列位址資料AddC解褐， 大器，透過I /0暫存器36與 二計時器電路5〇以一定的時間間隔輸出時序信號TM， 該時序信號TM供給到更新脈衝產生電路6〇。 、更新脈衝產生電路6 0係產生通常動作下的更新時序之 電路，與計時器電路50的輸出侧相連接，以時序信號TM作 為輸入。更新脈衝產生電路60的輸出侧與第1切換電路 (MUX1)41相連接。亦即，更新脈衝產生電路6〇，依據一定 時間間隔來輸出之時序信號TM，㉟通常更新用脈衝信號疋 580705 五、發明說明（20) " " REF供給到第1切換電路（MUX1)41。 第1測試用更新脈衝產生電路6 2係在動作檢查測試時 用來產生測試用更新時序的電路，與位址遷移檢測電路 (ATD電路）25的輸出侧相連接，以位址遷移檢測信號atd作 為輸入，產生第1測試用更新脈衝信號TREF1。第i測試用 更新脈衝產生電路62的輸出侧與上述第i切換電路^㈣“） 41相連接。亦即，第1測試用更新脈衝產生電路62依據位 址遷移檢測彳s 5虎ATD，將第1測試用更新脈衝信號trefi供 給到第1切換電路（MUX1)41。 " 測試模式輸入電路53係將通常動作模式及測試模式的 切換從裝置外部來控制的電路。以測試模式輸入信號冗作 為輸入，將第1動作模式切換信號TE1輸出到第i切換 (MUX1)41 。 上述第1切換電路（MUX1)41係隨著動作模式（通常動 模式或測試模式）來切換更新時序之電路。第丨切換電路 (MUX1)41的輸入側，與測試模式輸入電路53的輸出側，上 述更新脈衝產生電路6 〇的輸出侧與第（測試用更新脈衝產 生電路62的輸出侧相連接，輸入第1動作模式切換信號 TE1，通常更新用脈衝信號REF及第i測試用更新脈衝信妒 TREF1 ’來產生更新時序控制信號RF。 第1切換電路（MUX1 )41的輸入侧與上述行控制電路26 及更新位址產生電路66與上述第2切換電路（Μυχ2)42相連 接，將更新時序控制信號“供給到行控制電路26，更新 址產生電路66，及第2切換電路（Μυχ2)42。亦即，第工切換

第27頁 580705 五、發明說明（21) 電路（MUX1 )41回應第1動作模式切換信號TEi，將通常更新 用脈衝信號REF之時序控制信號，或第}測試用更新脈衝信 被TREF1之時序控制信號的任一者，作為RF加以輸出。 上述更新位址產生電路66與第1切換電路（MUX1 )4i的 輸出側相連接，以更新時序控制信號評作為輸入，將其輸 出側與第2切換電路（ΜϋΧ2)42相連接，將更新位址^以供 給到第2切換電路（MUX2)42。更新位址產生電路66以更新 時序控制信號RF作為觸發，使更新位址遞增計數，供給到 第2切換電路（MUX2)42。 上述第2切換電路（MUX2)42與位址暫存器電路21及更 新位址產生電路66的輸出侧，及第丄切換電路（Μυχι )4丨的 輸出側相連接，輸入行位址資料AddR，更新位址RAdd及更 新時序控制信號RF，產生指定存取記憶體單元之行位址 MAdd第2切換電路（MUX2)42的輸出側與行解碼器電路3i ，連接’供給行位址MAdd。具體而言，是依據更新時序控 制信號RF.的邏輯電位（_)來判斷自我更新動作被起動 aj ’亦即當更新時序控制信號RF的邏輯電位從l切換到Η 時，第2切換電路（MUX2)42輸出更新位址R 他 則輸出行位址資料AddR。 ，、他時候 式的輸入電路53係將通常動作模式及測試模 ==將第1動作模式切換信酬輸出物切換電 接著’將上述半導體記憶裝置的測試模式動作及 580705

動作分開來說明。 官先，參照圖2來說明通 入信號TE被設定為L，μ 士 ν 作。此&，測試模式輸 出的第1料模式切換“τεΓ成 為在通常動作時測試電路石私… 田ΤΕ-0時，亦即因 路之半導體記憶裝置的動作t #，所以與沒有内藏測試電 J動作貫質上為相同。 首先，說明讀出/寫入動作。 ^ 入位址信號Add從,f A0”變化成μ A彳„ ' 時，讀出/寫 UTD電路）25檢測出位址變ί A1 在時移檢測電路 檢測信號ATD，將正的單突波脈广^仏啟動位址遷移 』干大及脈衝#號供給到行摊制 26及第2切換電路（MUX2)42。此時，μ、+、制電 此野假设上述位址AO，Α1 為仃位=，且以只有行位址變化時為例來說明。 隨著上述讀出/寫入位址信號Add的變化，在時刻以 時行位址MAdd從” A0，，切換到”A1”。此時第2切換電路 (MUX2)42，因為第1切換電路（〇乂1)41的輸出信號之更新 時序控制信號RF為L，所以判斷自我更新動作未被起動， 將行位址資料AddR作為行位址MAadd供給到行解碼器電路 31 ° * 輸入位址遷移檢測信號ATD之行控制電路26，以時刻T4時 之位址遷移檢測信號A T D的下降邊緣作為觸發，在時刻τ 5 使行致能信號RE上升，將指定脈衝長之行致能信號re供給 到行解碼器電路3 1。此時的行解碼器電路3 1上，因為從第 2切換電路（MUX2)42輸入行位址MAadd，與行致能信號“同 步，以行位址MAdd(AddR = Al)所指定的字元線Word在時刻

第29頁 580705 五、發明說明（23) T 6被活性化。 上述行控制電路2 6，以時刻T 4之位址遷移檢測信號 ATD的下降邊緣作為觸發，在時刻口起動感應致能信號 SE ’供給到感應放大器電路33使感應放大器電路33活性 化。此外’行控制電路2 6，以時刻T4之位址遷移檢測信號 ATD的下降邊緣作為觸發，起動列控制信號cc，供給到列 控制電路27。列控制電路27依據列控制信號⑶（其結果是 依據行致能信號RE)時序，將列致能信號⑶在時刻T8時起 動來供給到列解碼電路35。在列解碼器電路35上 位址AddC。 Α ΗΗΓ列解碼電路35接受此列致能信號CE，將列位址資料 I / 0缓加衝此解碼結果所對應之感應放A 11 3 3經由 讀出Λ人〈輸㈣料端子37㈣接。藉此，在 -, °己憶體單元陣列3 0中的行位址A1所浐定之單 ;中:存的資料，經由感斤n 送到輸入/輸出資料端 I/O暫存為36，被 資料端子37的資料被 動：時’輸入/輸出 A1所指定之單元中。幻°己匕體早凡陣列30中，行位址 從時刻T4之位址遷移檢測传沪ATD沾 定時間後，行致能信鲍 ° ^ATD的下降邊緣經過指

分別下降。以上為常"=致肊信號CE及列致能信號CE 吊模式下之讀ψ 接著說明通常模式下之 =寫入動作。 作’與從裝置外部所輪 々：動作，自我更新動 部所產生的時序及位址，以二以;;係，是基於裝置内 、碣間隔來起動之更新動 第30頁 580705

自我更新動作的起動時序是在計時器電路 時刻T10 ’當從計時器電路50輸出具有指定脈 生。在 虎Γ時’從接受信號以之更新脈衝產生電之路單 時間之脈衝寬度的翠突波脈衝信號之V常； 加以_輸出，供給到第1切換電路⑽XU4i 衝4 5虎 另方面，更新位址RAdd是由更新位址產生 產生。在以下的說明中，在輸出信號TM的時刻T10，更新 位址產生電路66產生"R〇"來作為更新位到 2切換電路（MUX2)42。 仏⑺到弟

第^切換電路（MUX1)41在通常動作時，依據通常更新 用氏衝L虎REF來輸出更新時序控制信F

延遲後之更新時序控制信號RF上升時，第2切換電^ H (MUX2)42判斷自我更新動作被起動，行位aMAadd RAdd=R0 。 乂 。當更新時序控制信號RF上升時，在時刻T11行致能信 ^RE ΐ ^。行解碼器電路31因為被供給更新位址RAdd，與 盯致爿bk ^RE同步，RAdd = R〇所指定的字元線心以在時刻 T1 2被活性化。 此夕。卜’在時刻T1 3時隨著感應致能信號SE的上升，感 應放大器電路33被活性化，對上述被活性化的字元線w〇rd 所連接的記憶體單元進行更新。以上，結束更新位址 RAdd(RO)所指定記憶體單元的更新動作。

第31頁 580705 五、發明說明（25) 在時刻T14，當更新時序控制信號心下降時， 電路（MUX2)42自我更新動作結束，將行位址m 更新位址RAdcKRO)切換到行位址資料AddR(A1)。當 序控制信號RF的下降，被輸入更新位址產生電路66 以 彳為觸發使更新位址RAdd遞增計數，更新位址咖切換到 此外，在時刻τ 15，當讀屮/皆x a丨丨A上 變化成(A2)時，接受此一變？，二號福從⑷) MAadd從（A1)變化到（A2)。秋後在胳時刻T16，行位址資料 /寫入動作。 進仃通㊉動作模式下之讀出 互獨立：味述中：ί°貝出/寫入動作與自我更新動作是相 ^立需要有使兩者的動作時序不會相衝突的對 動作^制固。對朿疋使1邊在動作時不起動另一邊的動作來做 可以保證不會策產7V干使+兩者的動作時序很接近地發生，也 成上可行的最小時間=起的誤動作。亦即，將電路構 用來確認不會發生^強制地加上來使其動作，以進行 力土双 動作之動作檢查。 的「tl 「tl U」* ’η:上述第2個對策’具體而言是對圖2 ，是當結i讀出動作確認。此處的 止之自我更新動作被解二:入，作’在上述第1對策被禁 #'傻’自我更新動作被起動時的時 五、發明說明（26) 間間隔。「十9 以J與「11 士 動自我更新動作之 ^相同，以内部計時器電路5〇來起 化，自我更新動作^户5貝出/寫入位址信號|丨Add”產生變 隔。「11」與「12 ”，出/寫入動作接近發生時的時間間 示的第1實施型熊中」疋「乂電路構成來決定的值，在圖1所 產生電路62產生 U」條件係在第1測試用更新脈衝 件係在第2測’圖:所示的第2實施型態中’「t2」的條 接著，參衝產生電路64產生。 置的測試模式之動祚說明本實施型態中之半導體記憶裝 來說明。當測种 概要，其動作詳細則在之後參照圖3 試模式輸入電路5^ ^輸=^ ·ΤΚ被活性化，TE = H被輸入測 的輸入。亦即，半二憶裝置判斷存在測試模式 動上 ，動作模式下，讀出/寫入動作與自我更新 動作疋相互獨立地被加上其動作 =更， 出/官：I: 在以下的說明，，說明在讀 /ft 之後’經過指定的時間間隔後進行自我更新 勁作的情況。 當測試模式輸入信號TE成為TE = 1時，從測試模式輸入 電路53所輸出之第i動作模式切換信號ΤΕι也成為TEl = i。 以此第1動作模式切換信號TE1 (TE1 =1 )作為輸入之第1切換 電路（MUX1 )41，判斷為測試模式，依據計時器電路μ的時 序信號ΤΜ，將更新脈衝產生電路60所輸出之通常更新用脈 衝信號REF設為非選擇，選擇第1測試用更新脈衝產生電路 62所輸出的第1測試用更新脈衝信號TREF1，作為更新時序 第33頁 580705 五、發明說明（27) 控制信號RF加以輪出。 =外，第1測試用更新脈衝信號trefi 與通常更新用脈衝信號，一致。其原因衝寬度:要 生變化，便需要考唐^ ；：ΐ 外的動作條件發 確的動作 考慮多出來的參數的影響4無法確認正 輸入：用更新，衝信號·，是檢測出外部 貝 .、、’位址#號Add的變化，從位址遷移檢測 ^f(ATD電路）25所輸出之位址遷移檢測信號ATD的下降邊 ^延遲指定時間（τ a 1，）後之上升信I因此，第i Λ邊 所輸出之更新時序控制信號RF，&從位址遷 移檢測仏唬ATD的下降邊緣經延遲指定時間（TA1)後之上 信號。上述指定時間（TA1，）相當於圖3所示之指定時間 :TA1」減去更新時序控制信號評與第i測試用更新脈衝信 5虎T R E F 1之間的信號延遲後之時間。 第1測試用更新脈衝信號TREF1的上升時序，亦即上 指疋時間（TA1’）被預先設定為相對於讀出/寫入動作，自 我更新動作所要延遲的時間。此便是本實施型態的測試模 式動作的主題。 ' 具體而5 ’上述指疋時間（τ a 1 ’）係將上述字元線維持 在活性狀態（選擇狀態）之時間，亦即字元線的脈衝寬度， 與圖3中「11」所表不之電路構成上可行之最小時間間隔 的合計時間上，加上各信號間的延遲時間而得。 第1測試用更新脈衝產生電路6 2，具有檢測出位址遷 第34頁 五、發明說明（28) 移檢測電路（ATD電路）25 下降，從被檢測出之下限，出之位址遷移檢測信號ATD的 時，產生W測試用更新過上述指定時間(TA1，） 知的下降邊緣檢測出電盥”TREF1之功能，由包含已 構成。 ^路與计鼻已知的指定時間之電路所 遷移檢測電路(Αΐ:電生電路62，檢測出位址 m" ), Γ " " " ^ 產决^Γ、立^址遷移檢測信號4”的脈衝寬度的合計時間， 生第1測试用更新脈衝信號TREF1。 新脈衝產生電路62可以由p 4沾μ Λ二弟以用更 知〜4 0β 的上升邊緣檢測出電路及已 矣的计异才曰疋時間之電路來構成。 -,Ϊ L ”參照圖3的時序圖來說明上述測試模式動作。 虽在時刻Τ31，讀出/寫入位址信號Add從"α〇"變化 f Α1"時，位址遷移檢測電路（ATD電路）25檢測出位址變 =，在時刻T32中使位址遷移檢測信號ATD上升，將正的 突波脈衝信號之位址遷移檢測信號ATD供給到行控制電路 隨著上述讀出/寫入位址信號Add的變化，在時刻 T33，行位址MAadd從"A0”切換到，，A1”。此時第2切換電路 (MUX2)42，因為第1切換電路（MUX1)41的輸出信號之更新 時序控制彳§號R F為L ’所以判斷自我更新動作沒有被起

動’將行位址資料AddR作為行位址MAdd供給到供仏到 碼器電路31。 ° W

第35頁

五、發明說明（29) 接受位址遷移檢測信號ATD之行控制電路26，以時刻 T34之位址遷移檢測信號ATD的下降邊緣作為觸發，在時刻 T35使行致能信號RE上升，將具有指定脈衝長之行致能信 號RE供給到行解碼電路3 1上。此時行解碼電路3 1上，因為 從第2切換電路（MUX2)42輸入行位址MAadd，所以與行致能 信號RE同步，使行位址MAdd(AddR = A1)所指定之字元 Word在時刻T36被活性化。 、 上述行控制電路2 6 〇 在時刻Τ 3 4時以位址遷移檢測信 號ATD的下降邊緣作為觸發，在時刻Τ37使感應致能信號“ 上升，供給到感應放大器電路33，使感應放大器電路33活 性此外，行控制電路26，在時刻Τ34，以位址遷移檢 測L號ATD的下降邊緣作為觸發，使列控制信號⑶上升

=士給要到列控制電路27。歹,J控制電路27依據列控制信號CC

ΓΛΙ 據行致能信號RE)的時序，使列致能信號CE 二 ，供給到列解碼電路3 5。在列解碼電路3 5 上則輸入列位址AddC。

AddC Π Ϊ電路35接受此列致能信號CE，將列位址資料 由Τα 碼結㈣制之感應放大㈣，經 在讀出動作： ，輸出資料端子37相連接。藉此， 單元t所：ί的ί :隐體單元陣列3 °中的行位址Α1所指定的 傳送到輪入^輸出^斜，由感應放大器33及1/〇暫存器36 出資料端子37二資料::子3'’在寫：動作時，輸入，輸 A1所指定的單元。、〒寫入到記憶體單元陣列30中行位址 五、發明說明（30) =t刻Τ34之位址遷移檢測信號atd的下降邊緣開始經 ==時間後’行致能信號REA列致能㈣別 以上為測試模式下之讀出/寫入動作。 且盘ΠΪ1 月測試模式下之自我更新動作。自我更新動作 =二;；5 / °卩2輸入之信號相關連，依據裝置内部所產生 時序及位址來起動之更新動作。 1制#在田時苗刻/34 ^位址遷移檢測信號ATD的下降邊緣，經第 時間^CTAr 脈衝產生電路62檢測出，從時刻了34經過指定 6 2 $ 一 1 * ^ 4，產生相當於第1測試用更新脈衝產生電路 _ t ί 1 ΐ1ΐ 1乍所需時間之脈衝寬度的單突波脈衝信 衝信號TREFl。如同上述，第1測試 =新脈衝信號TREF1的脈衝寬度，設定為與上述 新用脈衝信號REF相同。 文 1 π 此w藉著將第1測試用更新脈衝信號TREF 1供給到第 =;=)41，在時刻T40，第1測試用更新脈衝： 二更更新用脈衝信號ref相同脈衝寬度 =更新時序控制信號RF，被供給到第2切換電路⑽2) 生。1:;二ί:位址RAdd在更新位址產生電路66被產 、說明中，更新位址產生電路66產生"R〇”作為 更新位址RAdd，供給到第2切換電路（Μυχ2)42。 作為 第1切換電路（MUX1)41在測試模式動作時，依 ΐ m脈的，V虎TREF1，輸出更新時序控制信簡。接 又時刻T40的更新時序控制信號RF的上升，在時刻μ，第 580705 五、發明說明（31) 切換電路（MUX2)42判斷自我更新動作被起動，位址MAadd 切換到RAdd = R0。 此外’在時刻T40接受更新時序控制信號RF的上升， 在時刻T42使行致能信號RE上升，將具有指定脈衝長之行 致能信號RE供給到行解碼器電路31。此時，在行解碼器電 路31上，因為從第2切換電路（mux 2 ) 42輸入行位址M A add， 與行致能信號RE同步，行位址MAdd(AddR = RO)所指定之字 元線Word在時刻T43被活性化。 上述行控制電路26，以時刻T4〇之更新時序控制信號 RF的上升邊緣作為觸發，在時刻Τ44起動感應致能信號 SE，供給到感應放大器電路33使感應放大器電路33活性 化，對更新位址RAdd(RO)所指定之記憶體單元進行更新 作。 然後，在時刻T45，當更新時序控制信號RF下降時， 判斷第2切換電路（MUX2)42已結束自我更新動作，將行位 址MAadd從更新位址RAdd(R〇)切換到行位址資料^仉 (jl)。更新時序控制信號RF的下降被輸入到更新位址產 電路66時，以此作為觸發遞增計算更新位 址Radd被切換到R1。 更新位 .上述指定時間（TA1)是在時刻T36與時刻T39之間所 I的既疋字元線的脈衝寬度，及時刻Τ39與時刻Τ43之η & ‘；3時？間^t1」的合計時間上，加上各信號間的延 、、。此延遲時間隨著各個電路構成而相異，因為B 以依據電路構成來預先計算的時間，可以使時刻T3g與&時 580705 五、發明說明（32) 間所表示的時間間隔…」成為電路構成上可行的 束小時間間隔’來設定上述指定時間（TA 1 )。 可以Ξ U ΐ人寫入動作與自我更新動作的時間間隔， 1產生電路構成上可行的最小時間間隔「t丨& 進行測試。 j j㈨11」來 試步Ϊ著’參照圖4的流程圖來說明上述半導體裝置的測 Μ ί先，若是在晶片上原本就有故障，或者是Hold特柯 L需則實施更新動作的測試便沒有意味， : = ΐ = : = 測試可以採用 行。 只扪測忒相冋之已知的測試步驟來進 亦即，對記憶體單元陣列3 〇的記憶體單元入 禁止更新的狀態持續指定時間後 ^ ^ 料時，調整該指定時間（亦即攸此二隐？早心買出資 此測試對全部的記㈣單元的_時間。將 體單元：得到的更新週期的值U Η0 1 d時間最短的記憶 讀出憶f單元的5新動作及 上預先寫入測試圖案（步驟s 2 )仃在5己憶體單元陣列3 0 然後’設定任意的Η 〇 1 η拉 入TW，將第i動作模式切m步驟接著，藉由輸 定成測試模式（步驟S4)。 。就TE1起動為Η，將電路設 第39頁 580705 五、發明說明（33) 接著’將任意的讀屮 " 子(步驟S5)。更新位址則採用ίίϊ;號Add加到位址喘 產生電路66所產生之更叙 裝置内部之f軿a <更新位址RAdd。 1 <更新位址 經由以上的過程，依 址” Α1”的讀出人寫入動作及經過：小3時所示之行位 行對行，址"R0”的自我更新動作。時間間隔「tl」後壤 接著，讀出上述位址所指定之 單元的資料，進行資料檢查（步驟S6)凡，所連接之記憶體 G」時，結束測試並廢棄晶片（步驟$广檢查結果為Γν 「PASS」時，判斷是否結束全部的。當檢查結果為 斷斷結果為「肋」時回到步驟（S5)。喊（步驟S7)，當此卿 然後，直到全部測試結束與否的 為止，重複執行步驟S5〜S7，當判斷♦斷結果為「YES」 的測試結束時，使TE = 0，退出二試楔，要確認之全部圖案 貫際上，因為對所有的圖案進行^並結束測試。 間，所以也可以規則性地來進行測^娜試需要花报長的時 的圖案’右疋存在指定的傾向則將之才I7 ’先調查全部 並不限於DRAM，在通常的記憶體測賦括/略的方式來測試。 謂容易發現故障的圖案，可以混合所々術中’因為存有所 或跳躍（Gal lop)之測試手法來進行柯^的前進（March ing) 夠測試全部的圖案。 / 萄然，最好是能 如同以上的說明，依據本發明中 為半導體記憶裝置的讀出/寫入動作$第1實施型態，因 互獨立地發生，為了保證即使兩者 2我更新動作是相 乍時序相近發生也

I1H 第40頁 580705 五、發明說明（34) 1生干涉所引起的誤動作，從位址遷移檢測 =時序開始延遲指定時間（TA1，）後起動 ' ,化 t信號丽1，藉著設定開始自我更新動更新脈 =前進行之讀出/寫入動作間的時 時序’使其 (二’可以強制地加上電路構成上可 以； 動作’可以進行用來確認不會發生誤動作的動作隔來 (第2的實施型態） 以下’參照圖面來說明本發明的第2實施型能士 =中之半導體記憶裝置的電路構成貫與 开Π之ίί體記憶裝置的電路構成相同。此Ϊ本 實:I之ί導體記憶裝置的通常模式動作，也i上it:知 相異。因此，在此省略本實施能增、式動作為 電路構成的說明及通常模式動。：夺3 J憶裝置的 說明測試模式動作。圖5是說動明作本 憶裝置的測試模式下的動作時序圖/ L t半導體記 而且，在上述第1實施型能中， 是以「第i測試用更新脈衝信更新脈衝信號 型態中則將复#千占「笛9 , F1」來表不，在本實施 在Ji、f /則武用更新脈衝信號TREF2」。 在上述第1實施型態中，將 」 變化時序開始延遲指定時間（/A ^址走己遷叙移笛檢測信號A T D的 脈衝信號以訂工來開始自我更後起動則試用更新 其之前進杆夕鳴山/含我更新動作的時序’設定成與在 5貝出/寫入動作的時間間隔成為最小。與其

第41頁 580705 五、發明說明（35) 相對，在本實施型態中，將從位址遷移檢測信號atd的上 ^開始延遲指定時間（TA2,）後起動第2測試用更新脈衝信 號TREF2，將自我更新動作與之後進行的讀出/寫入動作 的時間間隔設定成最小。此外，上述指定時間（ta2,）相當 於圖5中所示之指定時間「ΤΑ2」《去更新時序控制信號 與第2測試用更新脈衝信號TREF2間的信號延遲所得的時 間。 第2測試用更新脈衝信號TREF2的上升時序，亦即上述 指定時間（TA2’），依據相對於更新動作要將讀出/寫入動 作延遲多少時間來預先設定。此為本實施型態、的測試模式 動作的主題。 具體而言’從位址遷移檢測信號ATD的上升開始到讀 出/寫入動作的字元線的上升為止的時間，為上述指定時 間（T A 2 )’自我更新動作的字元線脈衝寬度，及圖$的 「t2」所表示之電路構成上可行之最小時間間隔的合計時 •曰1 ,再加上各信號間的延遲時間而得。亦即，依據此條件 來設定上述指定時間（TA2’）。 第1測η式用更新脈衝產生電路6 2，具有檢測出位址遷 移檢，路（ATD電路）25所輸出的位址遷移檢測信號ATD的 上升仏號，從此檢測出的上升時序經過上述指定時間 (TA2 )後，產生第2測試用更新脈衝信號之功能，可 =由，括已知的上升邊緣檢測出電路及已知的計算指定時 間之電路所構成。 以下，參照圖5來說明測試模式動作。在時刻T51讀出

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/寫入位址信號Add從，，A0”變化到”A1，，時，位址遷移檢測 電路（ATD電路）25檢測出位址變化，在時刻T52起動位址遷 移檢測信號ATD，形成正的單突波脈衝信號將位址遷移檢 測信號ATD供給到行控制電路26。 隨著上述讀出/寫入位址信號Add的變化，行位址 MAadd攸A0”切換到"ΑΓ。此時第2切換電路（Μυχ2)42，因 為第1切換電路（MUX1)41的輸出信號之更新時序控制信號 RF為L，所以判斷自我更新動作沒有起動，將行位址資^ AddR作為行位址MAdd供給到行解碼器電路31。 此外，在時刻T52之位址遷移檢測信號ATD的上升邊 緣、’經第1測試用更新脈衝產生電路62檢測出，從時刻 上述指定時間（ΤΑ2，）後，產生相當於一次更新動作所 而-i ^之脈衝寬度的單突波脈衝信號之第2測試用更新脈 =仏唬TRFF2。將第2測試用更新脈衝信號TREF2的脈衝寬 度，設定成與通常更新用脈衝信號REF相同。 由於第2測試用更新脈衝信號TREF2被供給 在時抓3,第2測試用更新脈衝信號 _> φ%W上述通书更新用脈衝信號REF具有相同脈衝寬 : 、控制# ^RF，被供給到第2切換電路（MUX2) 4 Z 〇 番故=9時冊3之更新時序控制信號RF的上升，第2切換 電路（MUX2)42判斷自我更^ 換到RAdd-RO。 我更新動作被起動，行位址Maadd切 接著接X時刻T53之更新時序控制信號RF的上升，

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2時刻T54起動行致能信號RE，將具有指定脈衡長之行致 此h號RE供給到行解碼電路3 1。此時的行解碼琴電路3 1， 因為被輸入來自第2切換電路（MUX2)42的行位，與 行致能信號RE同步，行位址MAddUddhRO)所指定的—^ 線Word在時刻T55被活性化。 日疋、子兀 上述行控制電路26，接受時刻T53之更新時序押制芦 號RF的上升邊緣，在時刻T56起動感應致能信號se供給^ 感應放大器電路3 3，使感應放大器電路3 3活性化，對更新 位址RAdd(RO)所指定的記憶體單元進行更新動作。、’ 之後，在時刻T57，當更新時序控制信號RF下降 第2切換電路（MUX2)42判斷自我更新動作結束，將行位址 MAdd從更新位址RAdd(R0)切換成行位址資料AddR(Ai)。合 更新時序控制信號RF的下降被輸入更新位址產生電路66田 時，以此為觸發，更新位址^化遞增計數，更新位 切換到R1。 此外，在指定時間後（T58)行致能信號RE下降，結束 對更新位址RAdd(RO)所指定的記憶體單元的更新動作。 然後，以時刻T59的位址遷移檢測信號ATD的下降邊緣 作為觸發，在時刻T60起動行致能信號心，將具有指定脈 衝長之行致能信號RE供給到行解碼器電路3丨。此時，因為 在仃解碼器電路31上，從第2切換電路（Μυχ2)42輸入行位 址MAdd，所以與行致能信號RE同步，在行位址MAdd (AddR = Al)被指定的字元線粍以在時刻τπ被活性化。以 下，與實施例1相同地執行寫入/讀出動作。 第44頁 580705 五、發明說明（38) _______ 攸時刻T 5 2的位址遠狡4_人、 T61的讀出/寫入動作用之二測信號八了0的上升開始到時刻 由上述指定時間（ΤΑ2)、 = 的上升為止的時間，是 自我更新動作之字元脈衝寬田卢於時刻Τ5「5及時刻Τ58之間之 構成上可行的最小時間間^ t2」所表示之電路 間的延遲時間。此延遲時=雖=计時間上，再加上各信號 不同，因為可以依據電路‘ ： = :别電路的構成而有 時刻T58與時刻T61之間2構成而事先計算，所以可以使 構成上可行的最小時=之時間間隔「t2」成為電路 因此，可以將定士述指定時間(TA2)。 間隔，強制地設定為電 與頃出/寫入動作的時間 「心以進行測試^路構成上可行的最小時間間隔 施型以導===試步驟，因為與上述㈣ 如以上的說明，依搪 半導體記憶裝置的讀出 "月中之第2實施型態，因為 地發生，戶斤以為了確保乂 ^作與自我更新動作是獨立 會因為干涉而引起誤動;;兩f的動㈣序鄰近發生時也不 化時序開始延遲指定時二，位址遷移檢測信號ATD的變 脈衝信號TREF2，開始鳴θ 後，起動第2測試用更新 之前進行之自我更新動/寫入動作的時序，設定為與 此可以強制地加上電路1的時間間隔成為最小（t2)，藉 作，以進行確認不會發 ^ =仃的最小時間間隔使其動 务生誤動作的動作檢查。 第45頁 580705 五、發明說明（39) (第3實施型態） 以下，參照圖面來說明本發明的第3實施型態。 在上述第1實施型態，從位址遷移檢測信號^])的 延，定時間(TA1，）後產生第1測試用更新脈衝 WTREF1 ’將開始自我更新動作之時序，設定為與之J 進行的讀出/寫入動作間的時間間隔「tl」成為最小， =最差時序^條件（以下稱之為第i最差時序條件）的測試。 2上述第2實施型態中，從位址遷移檢測信號atd的上 時間（T A 2 ’）後產生第2測試用更新脈衝信號 = EF2，將自我更新動作與之後進行的讀出/ 動 ” 4」設定為最小，以進行最差時序條件(二 稱之為第2最差時序條件）的測試。 f本實施型態、中，半導體記憶裝置在上述第i或第2最 的任一者皆可進行測試動作，將上述第1及第2 i 4中之半導體記憶裝置的電路構成的一部份加以變 J :以下參照圖6來說明電路構成的變更部&。圖6是說明 第3貫施型態中之半導體記憶裝置的構成方塊圖。 路^1具體而s ’包括：以位址遷移檢測電路（atd電 3 Λ 位址遷移檢測信號ATD作為輸入之第1及第2 43，μ <新脈衝產生電路62，64 ;及第3切換電路（MUX3) 電路5 ^!!試模式選擇信號TS的輸人，依據測試模式輸入 U 3所輸出的第2動作模式切換信號⑽，選擇上述第i 二更新脈衝產生電路62及64所輸出的第1及第2 #用更新脈衝信號TREF1及TREF2的任一者，供給到上述

第46頁 580705 五、發明說明（40) """"""""" """ ，換電路⑽1)41。測試模式輸入電路53，以測試模 式輸入信號TE作為輸入來輸出第！動作模式切換信號m， 同時以測試模式選擇信號TS作為輪入，輸出第2測試模式 切換信號TE2，將第i動作模式切換信號TE1供給到第1切換 電路（MUX1)41，將第2測試模式切換信號TE2供給切 換電路（MUX3)43。 本實施形態中以TE = H所設定之測試模式中，在TS = L時 選擇第1測試用更新脈衝信號TREF1，在以=11時選擇第2測 試用更新脈衝信號TREF2。若是TE = L，則不論測試模式選

擇信號TS為何，都成為通常動作模式。在通常動作下，上 述第1及第2的實施型態為相同。 在第1測試用更新脈衝產生電路6 2中預先設定有上述 時間間隔「11」，以位址遷移檢測電路（ATD電路）25所輸 出的位址遷移檢測信號ATD的下降邊緣作為觸發，從此下 降邊緣開始經過指定期間（ΤΑ Γ )的時間點，將第1測試用 更新脈衝信號TREF1供給到第3切換電路（MUX3)43。

在第2測試用更新脈衝產生電路62上預先設定有上述 時間間隔「12」，以位址遷移檢測電路（ATD電路）2 5所輸 出的位址遷移檢測信號ATD的上升邊緣作為觸發，從此上 升邊緣開始經過指定期間（TA2,）的時間點產生第2測試用 更新脈衝信號TREF2，供給到第3切換電路（MUX3)43。 如以上一般，使用上述第1測試用更新脈衝信號TREF1 在上述第1最差時序條件「11」進行測試，或者使用上述 第2測試用更新脈衝信號TREF 2在上述第2最差時序條件

第47頁 580705 五、發明說明（41) 、「t2」進行測試，可以測試模式選擇信號TS來控制。也可 ^ 最差時序條件測試後’以第2最差時序條件進行測 Ϊ县Ϊ Ϊ f其順序相反來進行亦可。或者，當不需要用兩 時序條件來測試時，看需要只使用一個測試用更新 脈衝信號亦可。 '用丈新 、本實^施型態中之半導體記憶裝置的通常模式動作，與 上述第1實施型態中所說明的通常模式動作相同。測試模、 式、乍士同上述以上述第1最差時序條件「tl」來進行 測試時，其動作除了第3切換電路（MUX3)43選擇從第1測試 用更新脈衝產生電路62所供給的第i測試用更新脈衝信號 TfEn來供給到第1切換電路（MUX2)41以外，與第i實施型 態中參照圖3所說明的測試模式動作相同。另一方面，以 上述第2最差時序條件「12」來進行測試時，其動作除了 第3切換電路（MUX3)43選擇從第2測試用更新脈衝產生電路 64所供給的第2測試用更新脈衝信號tref2來供給到第工切 換電路（MUX2)41以外，與第i實施型態中參照圖5所說明的 測試模式動作相同。 圖7是說明本實施型態中半導體記憶裝置的測試動作 ，時序圖。圖7是說明上述測試模式輸入信號^，測試模 ，k4唬TS，第1及第2動作模式切換信號TE1與TE2，與 各利》式動作間的關係的1個例子的圖。如圖7所示，當τ e = 1 TS 〇時，以上述第1最差時序條件來進行測試，當TE = 1，TS = 1時以上述第2最差時序條件來進行測試。 接著，參照、圖8流程圖來說明±料導體裝置的測試 580705 五、發明說明（42) =驟。在以下的說明中，在第丨最差時序條件進行測試之 後，以第2最差時序條件進行測試的情況為例來說明。首 先，與實施例1，2相同的步驟進RH〇ld試驗（S1)記憶體寫 入（S2)。 然後設定任意的Ho Id時間（步驟S3)，接著藉著輸入 TE=1，將第1動作模式切換信號TEi起動到，，Hit，同時輸入 測試模式選擇信號TS = 0，將第2動作模式切換信號TE2設定 成L，第3切換電路（MUX3)43選擇第i測試用更新脈衝產生

電路62所輸出的第1測試用更新脈衝信號TREF1。（步驟 S4) 〇 以下，與貫施例1相同地，進行讀出位址設定（s 5)及 忑憶體檢查（S 6 )，當檢查結果為r n G」時，結束測試並廢 棄晶片（步驟S8)。若是檢查結果為rpASS」時，判斷使用 時間間隔「11」的測試是否全部結束（步驟S7)，若是此判 斷結果為「N0」則回到步驟s 5。 然後’直到全部測試是否結束的判斷結果為「YES」 為止，重複步驟S5〜S7來執行。

當上述判斷結果為「YES」時，將測試模式選擇信號 TS從L切換到Η，將第2動作模式切換信號TE2起動成η，第3 切換電路（MUX3)43選擇第2測試用更新脈衝產生電路64所 輸出的第2測試用更新脈衝信號treF2。（步驟S9)。 接著，與實施例1 ( 2 )相同地，進行讀出位址設定 (S10)及記憶體檢查（S11)，當檢查結果為rNG」時，結束 測試並廢棄晶片（步驟S13)。若是檢查結果為rPASS」

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，’判斷使用時間間隔「t2」的測試是否全部結束（步驟 S12)，、當此判斷結果為ΓΝ〇」時則回到步驟si〇。 然後，直到全部測試是否結束的判斷結果為「ΥΕ§」 為止，重複步驟S1〇〜sl2來執行。 如以上的說明，依據本發明中之第3實施型態，可 同，得到上述第1實施型態所得之效果與上述第2實施型態 所传之效果。亦即，從位址遷移檢測信號atd的變化時序 =延遲指定時間⑽’）後產生幻測試用更新脈衝信號 TREF1*，將開始自我更新動作的時序，設定成與之前所進 仃的讀出/寫入動作間的時間間^「t丄」成為最小之第丄 最差時序條件下的測試，及從位址遷移檢測信號ATD的上 升開始延遲指定時間（TA2,）後產生第2測試用 號TREF2，設定成使自我更新動作與之後進行之讀出=寫 入動作間的時間間@「12」成為最小之第2最差時序條件 下的測試，雙方同時進行。 (第4的實施型態） 以下，參照圖面來說明本發明的第4實施型能。 上述第1至3實施型態是著眼於讀出/寫入動、作盥自我 更新動作2時間間隔來強制地產生最差時序條件以進行測 試，在本實施型態中，除了時間間隔（時序）外，同時也著 眼於讀出/寫入動作的行位址與自我更新動作的行位址的 關係來強制地產生最差位址條件以進行測試。

因此’本實施型態中之半導體記憶裝置 在測試模式

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下之更新動作的行位址是使用 上述第卜第2及第3實施型態相里/的订位址’此點I 將圖1或圖6中所示的電路谨占由沾二電路構成雖然可以 現，在本實施T 的P份加以變更來實 、 t心中，疋將圖6戶斤示的電路槿a沾 加以變更為例來說明。 ㈣路構成的-部份 挣圄圖9Δ說明本實施形態中之半導體記憶裝置的構成方 資：r 口 所示的電路構成之相異點是進-步設置了 二枓貯存電路70與第4切換電路（Μυχ4)44。測試 a f5』Γ測試模式輸入信號TE作為輸入來輸出第1、i ‘模 ί 電路5 3以測試模式選擇信號τ s作為輸人，輸出 第2。動作模式切換信號m ’供給到第3切換電路⑽3) μ !/ #!!試模式輸人電路53以測試模式選擇信號ta作 電二，ίΐϊ3動作模式切換信號TE3 ’供給到資料貯存 電路70，同時輸出第4動作模式切換信號TE4，供 切換電路（MUX4)44。 弟 接著針對本實施型態中之半導體記憶裝置的通常動 ^說明。在通常動作模式下，測試模式輸入信號TE被設定 ”、、L，因為第1動作模式切換信號成為TE1 =]L，第i切換電路 UUX1)41被設定成選擇更新脈衝產生電路6〇所產生的通常 2新用脈衝信號REF。測試模式選擇信號TA被設定成η的狀 恶，藉著使第3動作模式切換信號TE3 = l及第4動作模式切 換信號TE4 = L，資料貯存電路7〇不讀取行位址資料AddR， 第4的切換電路（MUX4)44也被設定成不選擇來自資料貯存

580705 五、發明說明（45) 電路70的測試用行位址資料TAdd，而選 電路66所產生之内部更新位址以以。 新位址產生 因此，與上述第1實施型態所說明之通 ，，在通常動作模式下，依據外部輸入的讀出動作相同 信號Add及位址遷移檢測信號ATD的狀態二入位址 讀出/寫入動作，更新動作是依據裝置内部的更^進行 生電路60所產生之通常更新用脈衝信號ref的時序&衝產 新位址^生電路66所發生之内部更新位址以化來及更 接f說明測試模式動作。此測試模式動作如上：第 作，及第？Λ全Λ 序條件下進行的測試動 作及第2最差時序條件下進行的測試動作 = 說明第1最差時序條件下進行測試動作的時序圖。 :來：明第2最差時序條件下進行測試動作的時序圖。二 ί J 來說明第1最差時序條件下進行的測試動 ^作照圖U來說明第2最差時序條件下進行的測試 依據圖10，在時刻T70測試模式輸入信號几被設定成 m輸入電路53成為測試模式，然後，將所輸入的第1 =甙模式選擇信號TS = L所發生之TE 2辨識為動作模式切換 =旒\供給到第3切換電路（MUX3)43。然後，在時刻T71將 2/則°式模式選擇信號以降低到L· ,測試輸入電路53檢測出 $變化，將第3動作模式切換信號TE3起動到Η。接受第3動 h模式切換彳§號以3的上升，資料貯存電路7〇取得從外部 '里由位址暫存器電路21所輸入之行位址資料AddR" AO"，將 五、發明說明（46) 此位址資料"AO π作為測試用行位址資料以⑽供給到第4切 換電路（MUX4)44。 在時刻T73將測試模式選擇信號TA起動到H時，測試輪 入電路53>檢測出此變化，將第4動作模式切換信號ΤΕ4起動 到Η。接受第4動作模式切換信號ΤΕ4的上升，第4切換電路 (MUX4) 44使更新位址產生電路66所產生之更新位址 CAdd R0"成為非選擇，選擇資料貯存電路7〇所輸出之測試 用=位址資料TAdd”A0，，，將其作為更新位址RAdd，，A〇，，供給 到第2切換電路（MUX2)42(時刻T74)。 在時刻T75 ’當外部輸人的讀"寫人位址信號_ 變化到’’A1”，位址遷移檢測電路（ATD電路）25檢測 正1ί變化，在時刻T76起動位址遷移檢測信號ATD，將 制；1皮：？信Ϊ之位址遷移檢測信號A T D供給到行控 單ΐ者：與實施例1〜3相同地對位址A。所指定之 。己隱體早7L進行讀出/寫入動作。 < 外邱=說明測试模式下之更新動作。更新動作是與裝置 址i起二；Γ虎相關，依據裝置内部所產生之時序及位 遷移電路62檢測出時刻T78之位址 間(ΤΑ1，）的時間，第更刻Τ78開始經過指定時 衝寬度相當於卜欠更新脈衝產生電路62產生脈 第1測試用更新脈衝信號TRE=時如間同之上單^波=信號之 更新脈衝信號τ_的脈衝寬度，二上/與上 580705

五、發明說明（47) 用脈衝信號REF相同。 因此，藉著將第1測試用更新脈衝信號TREF1經由 切換電路（MUX3)43供給到第1切換電路（MUX1)41，、在時炎 丁81，第1測試用更新脈衝信號TREF1成為與上述通常更刻 用脈衝信號REF具有相同脈衝寬度之更新時序控制^號新 RF，被供給到第2切換電路（MUX2)42。 °〜 此處之第4切換電路（MUX4)44，因為選擇由資料貯 電路70所供給的測試用行位址資料TAdd，以測試用行位 資料TAdd，，AOM乍為更新位址RAdd"A0"，供給到第2切換 路（MUX2)42。第2切換電路（MUX2)42以時刻T81的更新時序 控制信號RF的上升作為觸發，使行位址資料^仙^心成為 非選擇，藉著選擇更新位址RAdtrA〇”，在時刻T82使行位 址MAdd從丨1 A1丨▼切換到丨丨Α01，。 接著，接受在時刻T81的更新時序控制信號RF的上 升，起動行致能信號RE (圖中未標示），將具有指定脈衝長 之行致能信號RE供給到行解碼器電路31 ◎此時，因為行解 碼電路31上被輸入來自第2切換電路（Μυχ2)42的行位址 MAdd = A0，在時刻T79，TAdd = A〇所指定之字元線^以被活 性化，進行記憶體單元的更新動作。 够然名後Φ ^時刻ΤΗ，當更新時序控制信號RF T降時， 第2切換電路⑽X2)42判斷自我更新動作已結束，將行位 址MAdd從TAdd = A0切換到行位址資料AddR(Ai )。 與^施例1與3相同，上述指定時間（tai由時刻T7g 與時刻m之間所表示之既定的字元線的脈衝寬度，與時

五、發明說明（48) ό 各仏唬間的延遲時間，所以讀出/耷

行的最：以：時間間隔，可以強制地產生電路構成：ΐ j呀間間隔「11 J來進行測試。 J 測試ΐϊ來圖1二針對第2最差時序條件下所進行的 fTScn、、a=來 從輸入（Τ85)到測試模式開始，到敢〜 “试用行位址資料TAdd”AO”為止與第1最差時仔 下的測試動作㈣。 ^敢差時序條件 時刻T90，讀出/寫入位址信號Add從” A0”變化 化i吐位址遷移檢測電路（ATD電路）25檢測出位址變 •r也Ϊ時刻m起動位址遷移檢測信號川，將正的單今、、由 氏-信號之位址遷移檢測信號ATD供給到行控制電路26大/ 而且，第2測試用更新脈衝產生電路64檢測出時 遷移檢測信號ATD的上升邊緣，從時刻Τ9ι經過上 :疋、間(TA2 )的時刻’產生相當於i次更新動作所時L 衝寬度之單突波脈衝信號之第2測試用更新脈衝信 第2測試用更新脈衝信號TREF2經由第3切換電 (MUX3)43被供給到第1切換電路（111^1)41，在時刻了^， 2測試用更新脈衝信號TREF2作為與上述通常更新用 ， 號，具有相同脈衝寬度之更新時 = 第2切換電路（MUX2)42。 攸1…。到 接受時刻T92的更新時序控制信號RF的上升 電路⑽X2)㈣斷更新動作被起動，選擇透過f料貯存$ 580705 五、發明說明（49) 路7〇所輸出之第4切換電路（MUX4)44，作為更新位址“化 來供給之測試用行位址資料TAdd=A0，使行位aMAadd切換 到A 0。 此外，接受時刻T92的更新時序控制信號“的上升， 起動行致能信細（圖中未標示），將行致能信細供給到 二解碼ill路31。料’在行解碼器電路31上因為被輸入 來自第2切換電路（MUX2)42的行位aMAadd，在Τ94行位址 MAdd(TAdd = A0)所指定的字元線w〇rd被活性化。 ’與實施例1〜3相同地’對測試用行位址TAdd (A0)所指定之記憶體單元進行更新動作。 接著’以時冊8的位址遷移檢測 ㈣能信細被供給到上升行解碼電：二邊： 時的灯解碼器電路31上因為被輸人來 _)42的行位址咖，使得在T99時行位址_電/ (MdR = Al)所指定的字元線？〇以被活性化，以下，與實施 例1〜3相同地，進行讀出/寫入動作。 、 州f/施例2、3相同地’從時刻T91的位址遷移檢靜 線的升為止的時間，是上述指定時間（TA2)，相♦於時 刻:Γ及所時間的自我更新動作之字元脈衝寬V，、及 間：成上可行的最小時間間隔的合計時 間上丹加上各k旎間的延遲時間。 因此，自我更新動作與讀出 可以強制地產生符合電路構成上4的最小時

第56頁 湖705 五、發明說明（50) 「t2」之條件來進行測試。 如同所述，在測种松i 由於自我更新動作也:下，不僅是讀出/寫入動作， 來進行，心= 從裝置外部所輪入的更Ϊ:址 可以從装置外4:::::=動;乍的行位址的關係 ϋ: /寫入位址"Al”及更新位址、"從ΐ 及圖5中 地控制。 彳之裒置外部來任意 ★ 型悲中之半導體記憶裝置的動作中，/ 二：：自我更新動作，是依據 二在測試模 貯存電路70所供給的測試用更新 =入的資料 部所輸入的更新位址來進行亦即從裝置外 之半導體記憶裝置的動作的主要的；同：第3貫施型態中 讀出/寫入位址"A1"及更新位址"Α〇"的關口/=著將 址條件，例如，指定％ # '、曰疋為最差位 鄰接的兩條字元線的行位址，可以 朴条牛上加上最差位址條件來做測試。 接者’參照圖12的流程圖來說明上述 =試步驟…下的說明中，以第!最差時序條件進裝行置 後，以第2最差時序條件來進行測試的情況為例來丁 =先，與實施例^、2相同地不進行H〇ld試驗（S1)及記憶 寫入（S2) ’與實施例3相同地，進行⑼最差，之& 測試模式輸入（S4)。 π诛彳干之 。接著，將ΤΑ從Η切換到L，藉著將第3動作模式切換信 號ΤΕ3起動到Η ,資料貯存電路70取得從位址暫存器電路^ 580705 五、發明說明（51) 所輸出的行位址AddR(測試用更新位址資料）’作為 打位址責料TAdd供給到第4切換電路（1叮4)44步驟 子上（步驟S6)。貝出/寫入位址加到位址端 、.’至過以上的過程，圖3所示的行位址"A1"的讀 入動作及經過最小時間間隔「U」後在行位址"R。”的自我 更新動作依順序被執行。 η。接著，讀出與上述位址所指定之字元線相連接的記憶 體二兀Ϊ資料，並進行資料檢查（步驟⑺。當檢查結果為 G」時，結束測試並廢棄晶片（步驟S9)。當檢查結果為 PASS」時，判斷是否全部的測試都已結束（步驟，若 是此判斷結果為「N 〇」則回到步驟s 5。 然後，直到全部測試結束與否的判斷結果成為 「YES」為止，重複執行步驟S5〜S8。 。田上述判斷結果成為「YES」時，將測試模式選擇信 #uTS從L切換到η，將第2動作模式切換信號^起動到η，第 3切換電路（MUX3)43選擇從第2測試用更新脈衝產生電路64 所輸出的第2測試用更新脈衝信號TREF2。（步驟31㈧ 、接著’與步驟S5相同地將測試用更新位址資料AddR， 作為測试用行位址資料以“供給到第4切換電路（Μυχ4) 44。（步驟S11) 接者將任思的說出/寫入位址信號Add加到位址端 子（步驟S12)。 經過以上的過程，圖5中所示行位址” R0”的自我更新

第58頁 580705 五、發明說明（52) 動作及經過最小時間間隔「t 2」後 ^^ 寫入動作依順序被執行。 在行位址，，Α Γ的讀出 抑接著，讀出上述位址所指定的 單兀的資料，並進行讀出/資料产凡線所連接的記憶體 當檢查結果為「NG」時，結束=步騍S13)。然後， S15)。若是檢查結果為「pASS」^廢棄晶片（步驟 都已結束（步驟S1 4 )，當此判斷龄 句斷是否全部的測試 S11。 為「N〇」時回到步驟 然後，直到全部測試結束與否 「YES」為止，重複執行步驟311〜8丨/斷結果成為 如同以上的說明，依據本發明之° 上述第1到第3實施型態所得的效果貫施型態，除了 寫入動作的行位址與自我更新動 卜，也可以就讀出/ 制地產生最差位址條件來進行。=址來強 條件之外，也可以強制地產生最差位=件序 (第5實施型態） 、以下，參照圖面來說明本發明的第5實施型態。

是說明本發明的第5實施型態的半導體記憶裝置二 塊圖。圖14是說明圖13中所示的半導體記憶裝置在第丄 奉條件下的測試動作之時序圖。圖丨5是說明圖丨3中所八_ 半導體記憶裝置在第2最差條件下的測試動作時序圖。丁的 依據上述第1到第4實施形態，當要決定測試模式中 更新動作的時序時，檢測出外部輸入的位址的變化的作之

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亦即，在上述第1到第4實施 晶片選擇信號/CS在活性狀態為 的說明中，並非對位址的變化， 從非活性狀態遷移到活性狀態作 體冗憶裝置在/CS=1時設定為非 為活性狀態。隨著/CS的下降， 路）2 5產生位址遷移檢測信號a τ d ATD作為觸發，進行上述第1最差 條件下的測試動作。 最差時序條件下進行測試動作的時序圖。

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$ 亦即位址遷移檢測電路（ATD電路）25所發生的位 讀出 "就作為觸發來產生測試用更新脈衝，藉此可以將 嗔(，入動作與更新動作強制地鄰近產生。 依棱"λ疋在疑似SRAM上，除了對位址的變化之外，也會 的崎t外°卩輸入的選擇性地使晶片或區域（Bank)等被選擇 ^ :曰活性化之信號，例如晶片選擇信號等來產生ATD信 片t擇“號/CS的輸入，因為未必會與内部計時器 承如』所發生的時序信號TM同步，所以通常動作模式下的 〇新動作，與依據晶片選擇信號/CS的活性化時序來讀出 /寫入動作間的時間間隔也需要進行測試。 型態中的說明，雖然是以 前提所做的說明，在以下 而是以晶片選擇信號/CS 為前提。本實施例的半導 活性狀態，/CS = L時設定 位址遷移檢測電路（ATD電 ’以此位址遷移檢測信號 時序條件及第2最差時序 接著說明測試模式動作。此、、目，丨# μ』& [ 7 ^ 此測試模式動作如同上述一 般地’包括在第1最差時序條杜Τ ΛΑ、ηί μ & 叮斤徐件下的測試動作，及第2最差 時序條件下的測試動作。圖1 4县田卡％ 。丄々 — 疋用來說明在第1最差時序 條件下進行的測試動作的時疼Η m 1 r β 吁序圖。圖15是用來說明在第2

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實施例1〜4的不同點，只在於當/CS下降（從非活性 狀悲切換到活性狀悲）時產生位址遷移檢測信號A τ j)。亦 即，圖1 4中所示第1最差時序條件下的測試動作中，接受 T102時的/CS的下降，產生位址遷移檢測信號ATD (T1 0 3 )。然後，與實施例1〜4相同地，位址a 〇所指定的纪 憶體單元的讀出/寫入動作，與位址A1所指定的字元線之 更新動作’相隔指定時間間隔11來發生。圖丨4因為是以從 外部輸入更新位址之測試動作（實施例4)為例，測試模式< 輸入（T101)與更新位址的取得等，與實施例4相同地來^ 行。 至於圖1 5所示之第2最差時序條件下的測試動作，除 了接受/CS的下降（Τ1〇5)來產生位址遷移檢測信號ATD ” (T105)以外與實施例i〜4相同，位址A2所指定的字元線之 更新動作與位址A〇所指定的記憶體單元的讀出/寫入動 作，以指定時間間隔t2來產生。測試模式輸入（T1〇4)金更 新位址的讀取等，與圖14相同地是與實施例4相同步驟來

此外，上述第1到第5實施形態中，說明了將測試模 時動作之測試電路内藏在半導體記憶裝置内的例子，必 時也可以採用將記憶體單元陣列與周邊電路所構成之半 體記憶裝置的電路全體整合在單一晶片上的形熊，或者 2將電路全體分割成幾個機能方塊，將各機能方塊分 整δ在不同的晶片上的形態。在後者的情況下，也可以 記憶體單元陣列與周邊電路分別搭載在不同的晶片，再

五、發明說明（55) 裝在-個封裝内形成混载κ 1:ί控制晶片，將各種控制ΐ 成也屬於本發明的範疇。 J七 本發明並不僅限定在上述膏 不脫離本發明的主旨的範圍内做 本發明，為了確保相互 干寫：動作與自我更新 /y起的誤動作，強制地加 作，可以進行用來確認不會發生 針對讀出/寫入動作的行位 :間的關係，強制地產生最差位 :了最差時序條件之外，也可以 來進行測試。 即，從設置在 號供給到記憶 施形態的構成 各種變形。 記憶體晶片 體晶片之構 ，也可以在 獨立發生之半 動作鄰近產生 上指定的時間 誤動作的動作 址與自我更新 址條件來進行 強制地產生最 導體記憶裝 也不會發生 間隔使其動 檢查。 動作的行位 測試，使得 差位址條件

第62頁 580705 圖式簡單說明 五、【圖式簡單說明】 圖1是說明本發明的第1實施形態中之半導體記憶裝置（疑 似SRAM)的電路構成方塊圖。 圖2是說明圖1中所示半導體記憶裝置的通常動作之時序 圖。 圖3是說明圖1中所示半導體記憶裝置的測試動作之時序 圖。 圖4是說明圖1中所示半導體記憶裝置的測試步驟的流程 圖。 圖5是說明本發明的第2實施型態中之半導體記憶裝置在測 試模式下的動作時序圖。 圖6是說明本發明的第3實施型態中之半導體記憶裝置（疑 似SRAM)的電路構成方塊圖。 圖7是說明圖6中所示半導體記憶裝置在測試模式下的動作 時序圖。 圖8是說明圖6中所示半導體記憶裝置的測試步驟的流程 圖。 圖9是說明本發明的第4實施型態中之半導體記憶裝置（疑 似SRAM)的電路構成方塊圖。 圖1 0是說明圖9中所示半導體記憶裝置在測試模式下動作 之時序圖。 圖11是說明圖9中所示半導體記憶裝置在測試模式下動作 之時序圖。 圖1 2是說明圖9中所示半導體記憶裝置的測試步驟的流程

第63頁 580705 圖式簡單說明 圖。 圖1 3是說明本發明的第5實施型態中之半導體記憶裝置（疑 似SRAM)的電路構成方塊圖。 圖1 4是說明圖1 3中所示半導體記憶裝置在測試模式下動作 之時序圖。 圖1 5是說明圖1 3中所示半導體記憶裝置在測試模式下動作 之時序圖。 元件符號說明： 2 1〜位址暫存器電路 25〜位址遷移檢測電路（ATD電路） 2 6〜行控制電路 2 7〜列控制電路 3 0〜記憶體單元陣列 3 1〜行解碼器電路 33〜感應放大電路 3 5〜列解碼器電路 36〜I /0暫存器 3 7〜輸入/輸出資料端子 41〜第1切換電路（MUX1) 42〜第2切換電路（MUX2) 43〜第3切換電路（MUX3) 44〜第4切換電路（MUX4) 5 0〜計時器電路

580705 圖式簡單說明 5 3〜測試模式輸入電路 60〜更新脈衝產生電路 6 2〜第1測試用更新脈衝產生電路 64〜第2測試用更新脈衝產生電路 66〜更新位址產生電路 70〜資料貯存電路

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Claims (1)

1. 580705 六、申請專利範圍 丄·一種半導體記憶裝置，包括： 需要更新之複數個記憶體單元· 存取控制電路，在跑^早兀， 元 進行讀出或寫入；及輸入位址信號所對應之記憶體單 更新控制電路，在 獨立產生之更新時序來n乍模式下，用與該存取動作 存取動作來產生之更行ΐ:試模式下，回應該 2.:1Γ:範圍第1項之半導體記憶裝置，其中，該存 取動作係回應該輸入位址信號的變化來產生。 該存 3.如申請專利範圍第i項之半導體記憶裝置，#中，該存 取動作係'回應將料導體記憶'裝置從㈣性狀態切換到活 性狀態之活性化控制信號的變化來產生。 4 ·如申請專利範圍第1項之半導體記憶裝置，其中，該更 新控制電路，在該測試模式下，控制該存取及回應該存取 而產生之更新之間的時間間隔。 5·如申請專利範圍第1項之半導體記憶裝置，其中，該更 新控制電路，在該測試模式下，控制該更新時序，使得該 存取結束並經過指定時間後開始更新。 6·如申請專利範圍第1項之半導體記憶裝置，其中，該更

   第66頁 580705 六、申請專利範圍 使得更 新控制電路，在該測試模式下，控制該更新時序 新結束並經過指定時間後’開始該存取。 7.如申請專利範圍第1項之半導體記憶裝置，其中，在該 ϋ試模式下被更新之字元線，是由外部輸入之位址所指 疋 。 8· —種半導體記憶裝置，其包括： 需要更新之複數個記憶體單元· 位址遷移檢測電路，回雇 移檢測信號；及 應輸入位址信號來產生位址遷 更新時序產生電路，在诵舍 遷移檢測信號獨立之通常動==下產生與該位址 式下回應該位址遷移檢測俨：5新時序信號，在測試模 號。 礎秒桡虎來產生測試用更新時序信 9 ·如申請專利範圍第8項之半體 記憶體單元控制雷政，π^隐裝置，其中，包含 * ^ ^ 應該位址遷移檢測信號，而就對 應到該輸入位址信號之記 ：坑對 新； 應忒更新時序產生電路的輸出信號而進行更 用更產”測試模式下，產生該測試 與更新依指；“間;位址信號的變化之存取

   第67頁 580705

   :用如更申新請時專圍第9項之半導體記憶裝置，其中，該測 間後開始更新就被較為從該存取結束，經過該指定時 間後開始存Γ 從更新結束’經過該指定時 ^ϊ!請專巧範圍第8項之半導體記憶裝置，其中，回 “ίΐϊϊΐ:,信· ’而設定該通常動作模式及 :導如體申記請Λ利置， 試模式輸又n 包括更新時序士刀換電$，回應該測 測試用更新通：動作用更新時序信號與該 制電路。 °旒中的任一者，供給到該記憶體單元控 14.如申請專利範圍第13項之半導體記憶裝置， 半導體記憶裝置進—+七扛/ μ 士 /、中 ^ 序切換電路的輸出作；1 電路，回應該更新時 址信號中的任」’而選擇邊輸入位址信號與更新位 者供給到該記憶體單元電路。

   第68頁 580705 六、申請專利範圍 - 1 5 ·如申請專利範圍第q 新時序產生電路產生項…體記憶農置，其中，該更 姓束=，Ά用笛?新時序信號’於對記憶體單元之該存取 、'、。束後’經過第！指定時間後開始更新早 第2測試用更新時岸# 指定時間後開始更存新取時。序“虎，在該更新結束後，經過第2 V6.導如體申記睛隐專裝利置範進圍一第二項：半導體記憶裝置，其中，該 應輸入之測試用更更新時序切換電路，回 ::時序信號與該第2測試用更新時序信號中的任一者， /、、、、σ到该更新時序切換電路。 如申請專利範圍第14項之半導體記憶裝置，其中，該 位址信號為内部產生之位址信號。 ^ ·如申請專利範圍第14項之半導體記憶裝置，其中，該 廉體冗憶裝置進一步包括測試用更新位址切換電路，回 輪入之測試用更新位址選擇信號，而選擇内部產生之 止仏號與外部輸入之位址信號中的任一者來供給到該位 址切換電路。 如申請專利範圍第8項之半導體記憶裝置，其中，該通 吊動作用更新時序信號，是依據與該位址遷移檢測信號獨

   第69頁 580705 六、申請專利範圍 立地動作之計時哭雷政 σ電路的輪出信號來產生 2〇.如申請專利範圍第8項之半 址遷移檢測信號回應將該 Ρ屺憶裝置，其中，該位 換到活性狀態之活性化 :兄憶裝置從非活性狀態切 控制#唬的變化而發生。 21 · —種測試電路，包括： 更新時序產生電路，產生盥 憶體單元的存取相獨立之通常動，入位址信號所對應之記 憶體單元的存取之測試用更新時序用=新時序，及回應記 更新時序切換電路，回應所 號，而選擇該通常動作用更新時；模式輸入信 序信號中的任一者加以輸出。&就與該測試用更新時 2 2·如申請專利範圍第21項之測試 更新戾，杜π > 路其控制該測試用 更祈時序，使得該存取與對應到用 時間來產生。 仔取之更新相隔指定的 2二如：料利範圍第21項之測試電路，設定該測試用更 、 使得該存取結束後經過指定的時間後開始更新 24·如申請專利範圍第21項之測試電路，設定該測試用 新時序，使得該更新結束後經過指定的時間開始存取。文

   580705 六、申請專利範圍 2 5·如申請專利範圍第21項之測試電路，具有測試用更 位址切換電路，回應輸入之測試用更新位址選擇信號， 選擇内部產生之位址信號與外部輪入之位址信號中的任— 者加以輸出。 2· 半導體記憶裝置的測試方法，其為對具有需要更 =之複數個記憶體單元之半導體記憶裝置的測試方法， 括· 匕* 在該記憶體單元中寫入指定測試圖案的步驟； ϋ寻與輪入位址信號所對應之記憶體單元的存取相 成炎時序成為非選擇，並使得回應該存取之更新時序 成為選擇之步驟； ν斤 ρι π ί ί存取與對應到該存取之更新，以預先設定的時間 間隔來進行之步驟；及 町間 來刻，=Ϊ "己憶體單元所讀出的資料與該測試圖案相對照 J疋該半導體裝置為良品或故障品之步驟。 2 γ 如 法，4申目專利乾圍第26項之半導體記憶裝置的測試方 入位址俨棘* /把進一步包括將進行更新之字元線從外部輸 址仏旒來指定的步驟。 28· —種更新時鬼 時序之争雜產生電路’其為產生記憶體單元的更新 ϊΐ:序產生電路，其產生： 通常動作用•立c 士 又新時序，其與對應到輸入位址信號之記 第71頁 580705 六、申請專利範圍 憶體單元的存取相獨立；及 測試用更新時序，回應記憶體單元的存取。 2 9.如申請專利範圍第28項之半導體記憶裝置的測試方 法，控制該測試用更新時序，使得該存取與該存取所對應 之更新相隔指定的時間來發生 30. —種更新時序控制方法’其係記憶體單元的更新時序 控制方法： 障浐Ϊ 2 I ί Γ模式下’依據與輪入位址信號所對應之記 Π =獨立地來產生之時序來進行更新； 行更新。下，依據對該存取反映來產生之時序來進 :該項；更新時序控制方法’其中， 新，相隔指定的生使1^存取與對應到該存取之更

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