JP2003297092A - 半導体メモリ素子のリフレッシュ装置及びリフレッシュ方法 - Google Patents

半導体メモリ素子のリフレッシュ装置及びリフレッシュ方法

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Abstract

(57)【要約】 【課題】 ノーマルセルとリダンダントセルとを同時に
リフレッシュさせ、テスト時間の短縮が可能な半導体メ
モリ素子のリフレッシュ装置及びリフレッシュ方法を提
供する。 【解決手段】 テストモード信号ＴＭとリフレッシュ要
求信号ＲＦＨとに応答してリダンダントセルリフレッシ
ュ信号ＰＴＸ＿ＲＥＦを発生させるリダンダントセルリ
フレッシュ信号発生部１５０と、この出力とリダンダン
トセルテストモード信号ＴＭ＿ＸＲＥＤとに応答してノ
ーマルメインワードラインイネーブル信号ＸＤＥＮとリ
ダンダントメインワードラインイネーブル信号ＲＸＤＥ
Ｎとを発生させるワードラインイネーブル信号発生部１
６０と、この出力とリダンダントセルテストモード信号
ＴＭ＿ＸＲＥＤと、リダンダントセルリフレッシュ信号
ＰＴＸ＿ＲＥＦと、複数のローアドレス信号ＢＸＡ＜
３：６＞とに応答して両セルのワードラインを同時に制
御するワードラインドライバ２１０とを装備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子の
リフレッシュ装置及びリフレッシュ方法に関し、特に、
一つのテストモードでノーマルメインワードラインとリ
ダンダントメインワードラインとを同時にイネーブルさ
せ、ノーマルセルとリダンダントセルとを同時にリフレ
ッシュさせることができる半導体メモリ素子のリフレッ
シュ装置及びリフレッシュ方法に関する。
【０００２】
【従来の技術】一般に、同期式ＤＲＡＭのセルにはノー
マルセルと、リダンダントセルとがあって、ノーマルセ
ルの故障時にはリダンダントセルを代用することができ
る。この際、リダンダントセルにも故障があるか否かを
確認すべきであるので、故障したノーマルセルをリダン
ダントセルに置き換えることができるように、ノーマル
セルとリダンダントセルとの両方をテストしておかなけ
ればならない。
【０００３】しかしながら、ノーマルセルとリダンダン
トセルとの両方をテストするためには、後述のように、
テストモードを個別に切り替えて行う必要があり、テス
ト時間が長くなってしまうという問題があった。テスト
時間を短縮するために、ノーマルセルとリダンダントセ
ルとを一つのテストモードで同時にテストすることも検
討されたが、実現されなかった。ノーマルセルとリダン
ダントセルとを同時にテストしようとすると、リダンダ
ントセルをリフレッシュさせることができなくなってし
まうからである。
【０００４】以下、上述したような問題点を有する従来
の半導体メモリ素子のリフレッシュ装置について、図１
を参照して具体的に説明する。
【０００５】図１は、従来の半導体メモリ素子のリフレ
ッシュ装置の構成を示したブロック図である。
【０００６】図示したように、従来の半導体メモリ素子
のリフレッシュ装置は、アドレスバッファ１０と、リフ
レッシュカウンタ２０と、リフレッシュアドレス制御部
３０と、アドレスマルチプレクサ４０と、ワードライン
イネーブル信号発生部５０と、リダンダントプリデコー
ダ６０と、ノーマルプリデコーダ７０と、リダンダント
メインワードラインドライバ８０と、ノーマルメインワ
ードラインドライバ９０とで構成されている。
【０００７】リフレッシュカウンタ２０は、リフレッシ
ュ要求信号ＲＦＨに応答して、複数のリフレッシュアド
レス信号ＲＦＨ＿ＡＤＤを発生させるように構成されて
おり、アドレスマルチプレクサ４０は、アドレスバッフ
ァ１０から発生された複数の内部アドレス信号ＩＮ＿Ａ
ＤＤと、上記リフレッシュアドレス信号ＲＦＨ＿ＡＤＤ
とをマルチプレックスして、複数のローアドレス信号Ｂ
ＸＡ＜３：６＞を発生させるように構成されている。
【０００８】複数のローアドレス信号ＢＸＡ＜３：６＞
は、ノーマルプリデコーダ７０でノーマルローアドレス
信号ＡＸ３４＜０：３＞、ＡＸ５６＜０：３＞へと変換
され、これを受信したノーマルメインワードラインドラ
イバ９０によって、各ノーマルセルを駆動するように構
成されている。
【０００９】また、複数のローアドレス信号ＢＸＡ＜
３：６＞は、リダンダントプリデコーダ６０でリダンダ
ントローアドレス信号ＲＡＸ３４＜０：３＞、ＲＡＸ５
６＜０：３＞へと変換され、これを受信したリダンダン
トメインワードラインドライバ８０によって、各リダン
ダントセルを駆動するように構成されている。
【００１０】このような構成により、一定の時間（６４
ｍｓ）毎にリフレッシュ動作を行って各ＤＲＡＭセルに
格納されたデータを維持することが可能となっている。
【００１１】ところが、リフレッシュカウンタ２０は、
ノーマルセルをリフレッシュさせるのに必要な数のリフ
レッシュアドレス信号ＲＦＨ＿ＡＤＤだけを発生させる
ように構成されている。そのため、上述のように、ノー
マルセルとリダンダントセルとの両方をテストする場
合、リダンダントセルをリフレッシュさせてテストを行
うためには、ノーマルセルとは別に、リダンダントセル
をテストする必要があり、テスト時間が長くなってしま
うという問題点があった。
【００１２】
【発明が解決しようとする課題】本発明は上記課題を解
決するためになされたものであって、一つのテストモー
ドでノーマルセルとリダンダントセルとを同時にリフレ
ッシュさせ、テスト時間を短縮することができる半導体
メモリ素子のリフレッシュ装置及びリフレッシュ方法を
提供することを目的としている。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体メモリ素子のリフレッシュ装置
は、テストモード信号とリフレッシュ要求信号とに応答
して、リダンダントセルをリフレッシュさせるためのリ
ダンダントセルリフレッシュ信号を発生させるリダンダ
ントセルリフレッシュ信号発生部と、リダンダントセル
テストモード信号と前記リダンダントセルリフレッシュ
信号とに応答して、ノーマルメインワードラインイネー
ブル信号とリダンダントメインワードラインイネーブル
信号とを発生させるワードラインイネーブル信号発生部
と、前記リダンダントセルテストモード信号と、前記リ
ダンダントセルリフレッシュ信号と、前記ノーマルメイ
ンワードラインイネーブル信号と、前記リダンダントメ
インワードラインイネーブル信号と、複数のローアドレ
ス信号とに応答して、ノーマルメインワードラインとリ
ダンダントメインワードラインとを同時に制御し、ノー
マルセルとリダンダントセルとを同時にリフレッシュさ
せるワードラインドライバとを備えていることを特徴と
している。
【００１４】ここで、複数の外部アドレス信号をバッフ
ァリングして、複数の内部アドレス信号を発生させるア
ドレスバッファと、リフレッシュ要求信号に応答して、
複数のリフレッシュアドレス信号を発生させるリフレッ
シュカウンタと、前記リフレッシュ要求信号に応答し
て、前記複数の内部アドレス信号を制御するための内部
アドレスラッチ信号と、前記複数のリフレッシュアドレ
ス信号を制御するためのリフレッシュアドレスラッチ信
号とを発生させるリフレッシュアドレス制御部と、前記
内部アドレスラッチ信号と前記リフレッシュアドレスラ
ッチ信号とに応答して、前記複数の内部アドレス信号と
前記複数のリフレッシュアドレス信号とをマルチプレッ
クスして、複数のローアドレス信号を発生させるアドレ
スマルチプレクサとを備えていることが望ましい。
【００１５】また、前記リダンダントセルリフレッシュ
信号発生部が、ソース端子及びドレイン端子が電源電圧
端と第１ノードとにそれぞれ接続されており、プリチャ
ージ信号の反転信号がゲート端子に印加されるように構
成された第１１トランジスタと、前記第１ノードと接地
電圧端との間に直列に接続されており、それぞれのゲー
ト端子にリフレッシュ要求信号とテストモード信号とが
印加されるように構成された第１トランジスタ及び第２
トランジスタと、前記第１ノードからの信号をラッチす
るように構成された第１ラッチ回路と、前記第１ラッチ
回路からの出力信号を反転させる第１インバータ及び該
第１インバータからの出力信号を反転させる第２インバ
ータとを備えていることが望ましい。
【００１６】また、前記ワードラインイネーブル信号発
生部が、リペア信号とリダンダントセルテストモード信
号とを論理演算する第１論理演算素子と、前記第１論理
演算素子の出力信号とローアクティブ信号とを論理演算
して、前記ノーマルメインワードラインイネーブル信号
を発生させる第１論理回路と、前記リダンダントセルリ
フレッシュ信号の反転信号と第１論理演算素子の出力信
号とを論理演算する第２論理演算素子と、前記第２論理
演算素子の出力信号とローアクティブ信号とを論理演算
して、前記リダンダントメインワードラインイネーブル
信号を発生させる第２論理回路とを備えていることが望
ましい。
【００１７】また、前記ワードラインドライバが、プリ
デコーダイネーブル信号を受信し、前記複数のローアド
レス信号をデコーディングして、前記ノーマルメインワ
ードラインを制御するための所定個数のデコーディング
されたノーマルローアドレス信号を発生させるノーマル
プリデコーダと、リダンダントセルテストモード信号
と、前記リダンダントセルリフレッシュ信号と、前記プ
リデコーダイネーブル信号と、複数のブロック選択アド
レス信号とを受信し、前記複数のローアドレス信号をデ
コーディングして、前記リダンダントメインワードライ
ンを制御するための所定個数のデコーディングされたリ
ダンダントローアドレス信号を発生させるリダンダント
プリデコーダと、前記所定個数のノーマルローアドレス
信号と前記ノーマルメインワードラインイネーブル信号
とに応答して、前記ノーマルメインワードラインを制御
し、前記ノーマルセルをリフレッシュさせるノーマルメ
インワードラインドライバと、前記所定個数のリダンダ
ントローアドレス信号と前記リダンダントメインワード
ラインイネーブル信号とに応答して、前記リダンダント
メインワードラインを制御し、前記リダンダントセルを
リフレッシュさせるリダンダントメインワードラインド
ライバとを備えていることが望ましい。
【００１８】また、前記ノーマルプリデコーダが、前記
プリデコーダイネーブル信号を受信し、前記複数のロー
アドレス信号のうち、第１ローアドレス信号及び第２ロ
ーアドレス信号ととをデコーディングして、デコーディ
ングされた第１ノーマルローアドレス信号、第２ノーマ
ルローアドレス信号、第３ノーマルローアドレス信号及
び第４ノーマルローアドレス信号を発生させる第３デコ
ーディング部と、前記プリデコーダイネーブル信号を受
信し、前記複数のローアドレス信号のうち、第３ローア
ドレス信号及び第４ローアドレス信号とをデコーディン
グして、デコーディングされた第５ノーマルローアドレ
ス信号、第６ノーマルローアドレス信号、第７ノーマル
ローアドレス信号及び第８ノーマルローアドレス信号を
発生させる第４デコーディング部とを備えていることが
望ましい。
【００１９】また、前記リダンダントプリデコーダが、
前記リダンダントセルテストモード信号と、前記リダン
ダントセルリフレッシュ信号と、前記複数のブロック選
択アドレス信号とに応答して、リフレッシュを行うブロ
ックを選択するリフレッシュブロック選択部と、該リフ
レッシュブロック選択部の出力信号と、前記プリデコー
ダイネーブル信号とを受信し、前記複数のローアドレス
信号のうち、第１ローアドレス信号及び第２ローアドレ
ス信号とをデコーディングして、前記リダンダントメイ
ンワードラインを制御するためのデコーディングされた
第１リダンダントローアドレス信号、第２リダンダント
ローアドレス信号、第３リダンダントローアドレス信号
及び第４リダンダントローアドレス信号を発生させる第
１デコーディング部と、前記リフレッシュブロック選択
部の出力信号と、前記プリデコーダイネーブル信号とを
受信し、前記複数のローアドレス信号のうち、第３ロー
アドレス信号及び第４ローアドレス信号とをデコーディ
ングして、前記リダンダントメインワードラインを制御
するためのデコーディングされた第５リダンダントロー
アドレス信号、第６リダンダントローアドレス信号、第
７リダンダントローアドレス信号及び第８リダンダント
ローアドレス信号を発生させる第２デコーディング部と
を備えていることが望ましい。
【００２０】また、前記ノーマルメインワードラインド
ライバが、ソース端子及びドレイン端子が電源電圧端と
第１ノードとにそれぞれ接続されており、ゲート端子に
プリチャージ信号の反転信号が印加されるように構成さ
れた第１４トランジスタと、前記第３ノードと接地電圧
端との間に直列に接続されており、それぞれのゲート端
子に前記ノーマルローアドレス信号と、前記ノーマルメ
インワードラインイネーブル信号とが印加されるように
構成された第６トランジスタ、第７トランジスタ及び第
８トランジスタと、前記第３ノードからの信号をラッチ
して、前記ノーマルメインワードラインを制御するよう
に構成された第３ラッチ回路とを備えていることが望ま
しい。
【００２１】また、前記リダンダントメインワードライ
ンドライバが、ソース端子及びドレイン端子が電源電圧
端と第２ノードとにそれぞれ接続されており、ゲート端
子にプリチャージ信号の反転信号が印加されるように構
成された第１２トランジスタと、前記第２ノードと接地
電圧端との間に直列に接続されており、それぞれのゲー
ト端子に前記デコーディングされたリダンダントローア
ドレス信号と、前記リダンダントメインワードラインイ
ネーブル信号とが印加されるように構成された第３トラ
ンジスタ、第４トランジスタ及び第５トランジスタと、
前記第２ノードからの信号をラッチして、前記リダンダ
ントメインワードラインを制御するように構成された第
２ラッチ回路とを備えていることが望ましい。
【００２２】一方、本発明に係る半導体メモリ素子のリ
フレッシュ方法は、テストモード信号とリフレッシュ要
求信号とに応答して、リダンダントセルリフレッシュ信
号を発生させるリダンダントセルリフレッシュ信号発生
ステップと、リダンダントセルテストモード信号と前記
リダンダントセルリフレッシュ信号とに応答して、ノー
マルメインワードラインイネーブル信号とリダンダント
メインワードラインイネーブル信号とを発生させるワー
ドラインイネーブル信号発生ステップと、前記リダンダ
ントセルテストモード信号と、前記リダンダントセルリ
フレッシュ信号とを受信し、複数のローアドレス信号を
デコーディングして、所定個数のデコーディングされた
リダンダントローアドレス信号を発生させるリダンダン
トプリデコーディングステップと、前記複数のローアド
レス信号をデコーディングして、所定個数のデコーディ
ングされたノーマルローアドレス信号とを発生させるノ
ーマルプリデコーディングステップと、前記リダンダン
トローアドレス信号及び前記ノーマルローアドレス信号
と、前記ノーマルメインワードラインイネーブル信号及
び前記リダンダントメインワードラインイネーブル信号
とに応答して、ノーマルメインワードラインとリダンダ
ントメインワードラインとを同時に制御するワードライ
ン制御ステップと、同時に制御された前記ノーマルメイ
ンワードラインと前記リダンダントメインワードライン
とに対応するノーマルセルとリダンダントセルとを同時
にリフレッシュさせるリフレッシュステップとを含むこ
とを特徴としている。
【００２３】ここで、複数の外部アドレス信号をバッフ
ァリングして、複数の内部アドレス信号を発生させる内
部アドレス信号発生ステップと、リフレッシュ要求信号
に応答して、複数のリフレッシュアドレス信号を発生さ
せるリフレッシュアドレス信号発生ステップと、ローア
クティブ信号と前記リフレッシュ要求信号とに応答し
て、前記複数の内部アドレス信号を制御するための内部
アドレスラッチ信号と、前記複数のリフレッシュアドレ
スを制御するためのリフレッシュアドレスラッチ信号と
を発生させるアドレスラッチ信号発生ステップと、前記
内部アドレスラッチ信号と前記リフレッシュアドレスラ
ッチ信号とに応答して、前記複数の内部アドレス信号と
前記複数のリフレッシュアドレスとをマルチプレックス
して、前記複数のローアドレス信号を発生させるローア
ドレス信号発生ステップとを含むことが望ましい。
【００２４】また、前記ノーマルローアドレス信号発生
ステップが、プリデコーダイネーブル信号を受信し、前
記複数のローアドレス信号をデコーディングして、前記
ノーマルメインワードラインを制御するための所定個数
のデコーディングされたノーマルローアドレス信号を発
生させ、前記リダンダントローアドレス信号発生ステッ
プが、前記リダンダントセルテストモード信号と、前記
リダンダントセルリフレッシュ信号とを受信し、前記複
数のローアドレス信号と、前記プリデコーダイネーブル
信号と、複数のブロック選択アドレス信号とをデコーデ
ィングして、前記複数のローアドレス信号前記リダンダ
ントメインワードラインを制御するための所定個数のデ
コーディングされたリダンダントローアドレス信号を発
生させることが望ましい。
【００２５】また、前記ワードライン制御ステップが、
前記ノーマルメインワードラインを制御するための前記
所定個数のデコーディングされたノーマルローアドレス
信号と、前記ノーマルメインワードラインイネーブル信
号と、プリチャージ信号とに応答して、前記ノーマルメ
インワードラインを制御するステップと、前記リダンダ
ントメインワードラインを制御するための前記所定個数
のデコーディングされたリダンダントローアドレス信号
と、前記リダンダントメインワードラインイネーブル信
号と、前記プリチャージ信号とに応答して、前記リダン
ダントメインワードラインを制御するステップとを含む
ことが望ましい。
【００２６】
【発明の実施の形態】以下、添付した図面を参照しなが
ら、本発明の好ましい実施の形態を説明する。
【００２７】図２は、本発明の好ましい実施の形態に係
る半導体メモリ素子のリフレッシュ装置の構成を示した
ブロック図である。
【００２８】図示したように、本発明の実施の形態に係
る半導体メモリ素子のリフレッシュ装置は、アドレスバ
ッファ１１０と、リフレッシュカウンタ１２０と、リフ
レッシュアドレス制御部１３０と、アドレスマルチプレ
クサ１４０と、リダンダントセルリフレッシュ信号発生
部１５０と、ワードラインイネーブル信号発生部１６０
と、ワードラインドライバ２１０とを備えている。ま
た、このワードラインドライバ２１０は、リダンダント
プリデコーダ１７０と、ノーマルプリデコーダ１８０
と、リダンダントメインワードラインドライバ１９０
と、ノーマルメインワードラインドライバ２００とを備
えている。
【００２９】ここで、アドレスバッファ１１０は、複数
の外部アドレス信号ＡＤＤをバッファリングして、複数
の内部アドレス信号ＩＮ＿ＡＤＤを発生させる内部アド
レス信号発生処理を行うように構成されている。
【００３０】リフレッシュカウンタ１２０は、リフレッ
シュ要求信号ＲＦＨに応答して、複数のリフレッシュア
ドレス信号ＲＦＨ＿ＡＤＤを発生させるリフレッシュア
ドレス信号発生処理を行うように構成されている。
【００３１】リフレッシュアドレス制御部１３０は、ロ
ーアクティブ信号ＲＯＷＡＣＴとリフレッシュ要求信号
ＲＦＨとを受信し、リフレッシュ要求信号ＲＦＨに応答
して、内部アドレス信号ＩＮ＿ＡＤＤを制御するための
内部アドレスラッチ信号ＩＮ＿ＡＤＤ＿ＬＡＴと、リフ
レッシュアドレス信号ＲＦＨ＿ＡＤＤを制御するための
リフレッシュアドレスラッチ信号ＲＦＨ＿ＡＤＤ＿ＬＡ
Ｔとを発生させるアドレスラッチ信号発生処理を行うよ
うに構成されている。
【００３２】アドレスマルチプレクサ１４０は、内部ア
ドレスラッチ信号ＩＮ＿ＡＤＤ＿ＬＡＴとリフレッシュ
アドレスラッチ信号ＲＦＨ＿ＡＤＤ＿ＬＡＴとに応答し
て、アドレスバッファ１１０から出力された複数の内部
アドレス信号ＩＮ＿ＡＤＤと、リフレッシュカウンタ１
２０から出力された複数のリフレッシュアドレス信号Ｒ
ＦＨ＿ＡＤＤとをマルチプレックスして、複数のローア
ドレス信号ＢＸＡ＜３：６＞を発生させるローアドレス
信号発生処理を行うように構成されている。
【００３３】リダンダントセルリフレッシュ信号発生部
１５０は、プリチャージ信号ＰＣＧと、リフレッシュ要
求信号ＲＦＨと、テストモード信号ＴＭとに応答して、
リダンダントセルをリフレッシュさせるためのリダンダ
ントセルリフレッシュ信号ＰＴＸ＿ＲＥＦを発生させる
リダンダントセルリフレッシュ信号発生処理を行うよう
に構成されている。
【００３４】ワードラインイネーブル信号発生部１６０
は、リダンダントセルテストモード信号ＴＭ＿ＸＲＥＤ
と、リダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦ
とに応答して、ローアクティブ信号ＲＯＷＡＣＴと、リ
ペア信号Ｒ＿ＩＮＦＯと、リダンダントセルテストモー
ド信号ＴＭ＿ＸＲＥＤと、リダンダントセルリフレッシ
ュ信号ＰＴＸ＿ＲＥＦとを論理演算して、ノーマルメイ
ンワードラインイネーブル信号ＸＤＥＮとリダンダント
メインワードラインイネーブル信号ＲＸＤＥＮとを発生
させるワードラインイネーブル信号発生処理を行うよう
に構成されている。
【００３５】リダンダントプリデコーダ１７０は、リダ
ンダントセルテストモード信号ＴＭ＿ＸＲＥＤと、リダ
ンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦと、ブロ
ック選択アドレス信号ＢＳＡ＜１０：１２＞と、プリデ
コーダイネーブル信号ＰＲＥ＿ＥＮとを受信し、アドレ
スマルチプレクサ１４０から出力された複数のローアド
レス信号ＢＸＡ＜３：６＞をデコーディングして、リダ
ンダントメインワードラインを制御するための所定個数
の、本実施の形態では８つのデコーディングされたリダ
ンダントローアドレス信号ＲＡＸ３４＜０：３＞及びＲ
ＡＸ５６＜０：３＞を発生させるリダンダントプリデコ
ーディング処理を行うように構成されている。
【００３６】ノーマルプリデコーダ１８０は、プリデコ
ーダイネーブル信号ＰＲＥ＿ＥＮを受信し、アドレスマ
ルチプレクサ１４０から発生した複数のローアドレス信
号ＢＸＡ＜３：６＞をデコーディングして、前記ノーマ
ルメインワードラインを制御するための所定個数の、本
実施の形態では８つのデコーディングされたノーマルロ
ーアドレス信号ＡＸ３４＜０：３＞及びＡＸ５６＜０：
３＞を発生させるノーマルプリデコーディング処理を行
うように構成されている。
【００３７】リダンダントメインワードラインドライバ
１９０は、プリチャージ信号ＰＣＧと、デコーディング
された所定個数のリダンダントローアドレス信号ＲＡＸ
３４＜０：３＞及びＲＡＸ５６＜０：３＞と、リダンダ
ントメインワードラインイネーブル信号ＲＸＤＥＮとに
応答して、リダンダントメインワードライン信号ＲＭＷ
Ｌ＜０：２m＞（ここで、ｍは任意の整数）を出力し、
リダンダントメインワードラインを制御し、前記リダン
ダントセルをリフレッシュさせるように構成されてい
る。
【００３８】ノーマルメインワードラインドライバ２０
０は、プリチャージ信号ＰＣＧと、デコーディングされ
た所定個数のノーマルローアドレス信号ＡＸ３４＜０：
３＞及びＡＸ５６＜０：３＞と、ノーマルメインワード
ラインイネーブル信号ＸＤＥＮとに応答して、ノーマル
メインワードライン信号ＭＷＬ＜０：２n＞（ここで、
ｎは任意の整数）を出力し、ノーマルメインワードライ
ンを制御し、前記ノーマルセルをリフレッシュさせるよ
うに構成されている。
【００３９】したがって、ワードラインドライバ２１０
は、リダンダントセルテストモード信号ＴＭ＿ＸＲＥＤ
と、リダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦ
と、ノーマルメインワードラインイネーブル信号ＸＤＥ
Ｎと、リダンダントメインワードラインイネーブル信号
ＲＸＤＥＮと、複数のローアドレス信号ＢＸＡ＜３：６
＞とに応答して、ノーマルメインワードラインとリダン
ダントメインワードラインとを同時に制御し、ノーマル
セルとリダンダントセルとを同時にリフレッシュさせる
ワードライン制御処理を行うように構成されている。
【００４０】これにより、同時に制御されたノーマルメ
インワードラインとリダンダントメインワードラインと
に対応するノーマルセルとリダンダントセルとを同時に
リフレッシュさせるリフレッシュ処理を行うことができ
る。
【００４１】なお、ワードライン制御処理は、ノーマル
ローアドレス信号ＡＸ３４＜０：３＞及びＡＸ５６＜
０：３＞と、ノーマルメインワードラインイネーブル信
号ＸＤＥＮと、プリチャージ信号ＰＣＧとに応答して、
ノーマルメインワードラインの制御と、リダンダントロ
ーアドレス信号ＲＡＸ３４＜０：３＞及びＲＡＸ５６＜
０：３＞と、リダンダントメインワードラインイネーブ
ル信号ＲＸＤＥＮと、プリチャージ信号ＰＣＧとに応答
して、リダンダントメインワードラインの制御とを含
む。
【００４２】以下、図２に示した各構成要素の詳細な回
路構成及びその動作について、添付した図３〜図８を参
照して説明する。
【００４３】図３は、図２に示したリダンダントセルリ
フレッシュ信号発生部１５０の回路図である。
【００４４】図示したように、リダンダントセルリフレ
ッシュ信号発生部１５０は、プリチャージ信号ＰＣＧを
反転させるインバータＩＶ１と、ソース端子及びドレイ
ン端子が電源電圧端Ｖｄｄと第１ノードＳＮ１とにそれ
ぞれ接続されており、ゲート端子にインバータＩＶ１の
出力信号であるプリチャージ信号の反転信号が印加され
るように構成されたｐ型のＭＯＳＦＥＴである第１１ト
ランジスタＰ１と、第１ノードＳＮ１と接地電圧端Ｖｓ
ｓとの間に直列に接続され、それぞれのゲート端子にリ
フレッシュ要求信号ＲＦＨとテストモード信号ＴＭとが
印加されるように構成されたｎ型のＭＯＳＦＥＴである
第１トランジスタＮ１及び第２トランジスタＮ２とを備
えている。リフレッシュ信号発生部１５０は、さらに第
１ノードＳＮ１からの信号を反転させるように接続され
たインバータＩＶ２、及び該インバータＩＶ２と逆向き
に並列接続されたインバータＩＶ３からなり、第１ノー
ドＳＮ１からの信号をラッチするように構成された第１
ラッチ回路ＬＴ１と、第１ラッチ回路ＬＴ１からの出力
信号を反転させる第１インバータＩＶ４と、該第１イン
バータＩＶ４からの出力信号を反転させて、リダンダン
トセルリフレッシュ信号ＰＴＸ＿ＲＥＦを発生させる第
２インバータＩＶ５とを備えている。
【００４５】上記構成により、リダンダントセルリフレ
ッシュ信号発生部１５０は、プリチャージ状態、即ち、
プリチャージ信号ＰＣＧがハイレベルであり、リフレッ
シュ要求信号ＲＦＨ及びテストモード信号ＴＭがローレ
ベルであるとき、リダンダントセルリフレッシュ信号Ｐ
ＴＸ＿ＲＥＦはローレベルとなる。
【００４６】これに対し、プリチャージ信号ＰＣＧがロ
ーレベルであり、リフレッシュ要求信号ＲＦＨ及びテス
トモード信号ＴＭがハイレベルであるときは、リダンダ
ントセルリフレッシュ信号ＰＴＸ＿ＲＥＦはハイレベル
となる。
【００４７】図４は、図２に示したワードラインイネー
ブル信号発生部１６０の回路図である。
【００４８】図示したようにワードラインイネーブル信
号発生部１６０は、リペア信号Ｒ＿ＩＮＦＯとリダンダ
ントセルテストモード信号ＴＭ＿ＸＲＥＤとをＮＯＲ論
理演算する第１論理演算素子となるＮＯＲゲートＮＲ１
と、ローアクティブ信号ＲＯＷＡＣＴとＮＯＲゲートＮ
Ｒ１の出力信号とを論理演算して、ノーマルメインワー
ドラインイネーブル信号ＸＤＥＮを発生させる、ＮＡＮ
ＤゲートＮＤ１及びその出力信号を反転させるインバー
タＩＶ７からなる第１論理回路とを備えているワードラ
インイネーブル信号発生部１６０は、さらにリダンダン
トセルリフレッシュ信号ＰＴＸ＿ＲＥＦを反転させるイ
ンバータＩＶ６と、その出力となるリダンダントセルリ
フレッシュ信号ＰＴＸ＿ＲＥＦの反転信号とＮＯＲゲー
トＮＲ１の出力信号とをＮＡＮＤ論理演算する第２論理
演算素子となるＮＡＮＤゲートＮＤ２と、ＮＡＮＤゲー
トＮＤ２の出力信号とローアクティブ信号ＲＯＷＡＣＴ
とを論理演算して、リダンダントメインワードラインイ
ネーブル信号ＲＸＤＥＮを発生させるＮＡＮＤゲートＮ
Ｄ３及びその出力信号を反転させるインバータＩＶ８か
らなる第２論理回路とを備えている。
【００４９】上記構成により、ワードラインイネーブル
信号発生部１６０は、リペア信号Ｒ＿ＩＮＦＯ、リダン
ダントセルテストモード信号ＴＭ＿ＸＲＥＤ及びリダン
ダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦがローレベ
ルである状態で、ローアクティブ信号ＲＯＷＡＣＴがハ
イレベルで入力されると、ノーマルメインワードライン
イネーブル信号ＸＤＥＮはハイレベルとなり、リダンダ
ントメインワードラインイネーブル信号ＲＸＤＥＮはロ
ーレベルとなって、リダンダントメインワードラインを
ディセーブルにする。
【００５０】これに対し、リペア信号Ｒ＿ＩＮＦＯ及び
リダンダントセルテストモード信号ＴＭ＿ＸＲＥＤがロ
ーレベルであり、リダンダントセルリフレッシュ信号Ｐ
ＴＸ＿ＲＥＦがハイレベルである状態で、ローアクティ
ブ信号ＲＯＷＡＣＴがハイレベルで入力されると、ノー
マルメインワードラインイネーブル信号ＸＤＥＮ及びリ
ダンダントメインワードラインイネーブル信号ＲＸＤＥ
Ｎがハイレベルとなって、リダンダントメインワードラ
インをイネーブルにする。
【００５１】図５は、図２に示したリダンダントプリデ
コーダ１７０の回路図である。
【００５２】図示したように、リダンダントプリデコー
ダ１７０は、第１デコーディング部１７２と、第２デコ
ーディング部１７４と、リフレッシュブロック選択部１
７６と、プリデコーダイネーブル信号ＰＲＥ＿ＥＮを反
転させるインバータＩＶ２３及びその出力信号を反転さ
せるインバータＩＶ２４とを備えている。リフレッシュ
ブロック選択部１７６は、リダンダントセルテストモー
ド信号ＴＭ＿ＸＲＥＤと、リダンダントセルリフレッシ
ュ信号ＰＴＸ＿ＲＥＦと、ブロック選択アドレス信号Ｂ
ＳＡ＜１０：１２＞とに応答して、リフレッシュを行う
ブロックを選択する。
【００５３】第１デコーディング部１７２は、４つのロ
ーアドレス信号ＢＸＡ＜３：６＞のうち、第１ローアド
レス信号ＢＸＡ＜３＞及び第２ローアドレス信号ＢＸＡ
＜４＞と、リフレッシュブロック選択部１７６の出力信
号と、プリデコーダイネーブル信号ＰＲＥ＿ＥＮとをデ
コーディングして、前記リダンダントメインワードライ
ンを制御するためのデコーディングされた第１リダンダ
ントローアドレス信号ＲＡＸ３４＜０＞、第２リダンダ
ントローアドレス信号ＲＡＸ３４＜１＞、第３リダンダ
ントローアドレス信号ＲＡＸ３４＜２＞及び第４リダン
ダントローアドレス信号ＲＡＸ３４＜３＞を発生させ
る。
【００５４】第２デコーディング部１７４は、複数のロ
ーアドレス信号ＢＸＡ＜３：６＞のうち、第３ローアド
レス信号ＢＸＡ＜５＞及び第４ローアドレス信号ＢＸＡ
＜６＞と、リフレッシュブロック選択部１７６の出力信
号と、プリデコーダイネーブル信号ＰＲＥ＿ＥＮとをデ
コーディングして、前記リダンダントメインワードライ
ンを制御するためのデコーディングされた第５リダンダ
ントローアドレス信号ＲＡＸ５６＜０＞、第６リダンダ
ントローアドレス信号ＲＡＸ５６＜１＞、第７リダンダ
ントローアドレス信号ＲＡＸ５６＜２＞及び第８リダン
ダントローアドレス信号ＲＡＸ５６＜３＞を発生させ
る。
【００５５】第１デコーディング部１７２は、第１ロー
アドレス信号ＢＸＡ＜３＞及び第２ローアドレス信号Ｂ
ＸＡ＜４＞をそれぞれ反転させるインバータＩＶ９及び
インバータＩＶ１０と、第１ローアドレス信号ＢＸＡ＜
３＞、第２ローアドレス信号ＢＸＡ＜４＞、リフレッシ
ュブロック選択部１７６の出力信号、及びプリデコーダ
イネーブル信号ＰＲＥ＿ＥＮであるインバータＩＶ２４
の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ
４と、ＮＡＮＤゲートＮＤ４の出力信号を反転させ、デ
コーディングされた第１リダンダントローアドレス信号
ＲＡＸ３４＜０＞を出力するインバータＩＶ１３とを備
えている。
【００５６】また、第１デコーディング部１７２は、第
１ローアドレス信号ＢＸＡ＜３＞の反転信号であるイン
バータＩＶ９の出力信号、第２ローアドレス信号ＢＸＡ
＜４＞、リフレッシュブロック選択部１７６の出力信号
及びインバータＩＶ２４の出力信号をＮＡＮＤ論理演算
するＮＡＮＤゲートＮＤ５と、ＮＡＮＤゲートＮＤ５の
出力信号を反転させ、デコーディングされた第２リダン
ダントローアドレス信号ＲＡＸ３４＜１＞を出力するイ
ンバータＩＶ１４とを備えている。
【００５７】さらに、第１デコーディング部１７２は、
第１ローアドレス信号ＢＸＡ＜３＞、第２ローアドレス
信号ＢＸＡ＜３＞の反転信号であるインバータＩＶ１０
の出力信号、フラッシュブロック選択部１７６の出力信
号及びインバータＩＶ２４の出力信号をＮＡＮＤ論理演
算するＮＡＮＤゲートＮＤ６と、ＮＡＮＤゲートＮＤ６
の出力信号を反転させ、デコーディングされた第３リダ
ンダントローアドレス信号ＲＡＸ３４＜２＞を出力する
インバータＩＶ１５とを備えている。
【００５８】また、第１デコーディング部１７２は、イ
ンバータＩＶ９の出力信号、インバータＩＶ１０の出力
信号、リフレッシュブロック選択部１７６の出力信号、
及びインバータＩＶ２４の出力信号をＮＡＮＤ論理演算
するＮＡＮＤゲートＮＤ７と、ＮＡＮＤゲートＮＤ７の
出力信号を反転させ、デコーディングされた第４リダン
ダントローアドレス信号ＲＡＸ３４＜３＞を出力するイ
ンバータＩＶ１６とを備えている。
【００５９】第２デコーディング部１７４は、第３ロー
アドレス信号ＢＸＡ＜５＞及び第４ローアドレス信号Ｂ
ＸＡ＜６＞をそれぞれ反転させるインバータＩＶ１１及
びインバータＩＶ１２と、第３ローアドレス信号ＢＸＡ
＜５＞、第４ローアドレス信号ＢＸＡ＜６＞、リフレッ
シュブロック選択部１７４の出力信号及びインバータＩ
Ｖ２４の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲー
トＮＤ８と、ＮＡＮＤゲートＮＤ８の出力信号を反転さ
せ、デコーディングされた第５リダンダントローアドレ
ス信号ＲＡＸ５６＜０＞を出力するインバータＩＶ１７
とを備えている。
【００６０】また、第２デコーディング部１７４は、第
３ローアドレス信号ＢＸＡ＜３＞の反転信号であるイン
バータＩＶ１１の出力信号、第４ローアドレス信号ＢＸ
Ａ＜６＞、リフレッシュブロック選択部１７６の出力信
号及びインバータＩＶ２４の出力信号をＮＡＮＤ論理演
算するＮＡＮＤゲートＮＤ９と、ＮＡＮＤゲートＮＤ９
の出力信号を反転させ、デコーディングされた第６リダ
ンダントローアドレス信号ＲＡＸ５６＜１＞を出力する
インバータＩＶ１８とを備えている。
【００６１】さらに、第２デコーディング部１７４は、
第３ローアドレス信号ＢＸＡ＜５＞、第４ローアドレス
信号ＢＸＡ＜３＞の反転信号であるインバータＩＶ１２
の出力信号、フラッシュブロック選択部１７６の出力信
号及びインバータＩＶ２４の出力信号をＮＡＮＤ論理演
算するＮＡＮＤゲートＮＤ１０と、ＮＡＮＤゲートＮＤ
１０の出力信号を反転させ、デコーディングされた第７
リダンダントローアドレス信号ＲＡＸ５６＜２＞を出力
するインバータＩＶ１９とを備えている。
【００６２】また、第２デコーディング部１７４は、イ
ンバータＩＶ１１の出力信号、インバータＩＶ１２の出
力信号、リフレッシュブロック選択部１７６の出力信号
及びインバータＩＶ２４の出力信号をＮＡＮＤ論理演算
するＮＡＮＤゲートＮＤ１１と、ＮＡＮＤゲートＮＤ１
１の出力信号を反転させ、デコーディングされた第８リ
ダンダントローアドレス信号ＲＡＸ５６＜３＞を出力す
るインバータＩＶ２０とを備えている。
【００６３】リフレッシュブロック選択部１７６は、リ
ダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦ及び３
つのブロック選択アドレスＢＳＡ＜１０：１２＞をＮＡ
ＮＤ論理演算するＮＡＮＤゲートＮＤ１２と、ＮＡＮＤ
ゲートＮＤ１２の出力信号を反転させるインバータＩＶ
２１と、インバータＩＶ２１の出力信号とリダンダント
セルテストモード信号ＴＭ＿ＸＲＥＤとをＮＯＲ論理演
算するＮＯＲゲートＮＲ２と、ＮＯＲゲートＮＲ２の出
力信号を反転させるインバータＩＶ２２とを備えてい
る。
【００６４】次に、このリダンダントプリデコーダ１７
０の動作を説明する。
【００６５】まず、リフレッシュブロック選択部１７６
にリダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦ及
び３つのブロック選択アドレスＢＳＡ＜１０：１２＞が
ハイレベルで、リダンダントセルテストモード信号ＴＭ
＿ＸＲＥＤがローレベルで入力されると、リフレッシュ
ブロック選択部１７６の出力信号はハイレベルとなる。
【００６６】このとき、第１デコーディング部１７２及
び第２デコーディング部１７４に第１〜第４ローアドレ
ス信号ＢＸＡ＜３：６＞が全てのハイレベルで入力さ
れ、リフレッシュブロック選択部１７６の出力信号及び
プリデコーダイネーブル信号ＰＲＥ＿ＥＮがハイレベル
で入力されると、デコーディングされた第１リダンダン
トローアドレス信号ＲＡＸ３４＜０＞及び第５リダンダ
ントローアドレス信号ＲＡＸ５６＜０＞は、ハイレベル
で出力され、デコーディングされた第２〜第４リダンダ
ントローアドレス信号ＲＡＸ３４＜１：３＞及び第６〜
第８リダンダントローアドレス信号ＲＡＸ５６＜１：３
＞はローレベルで出力される。
【００６７】一方、図６は、図２に示したノーマルプリ
デコーダ１８０の回路図である。
【００６８】図示したように、ノーマルプリデコーダ１
８０は、第３デコーディング部１８２と、第４デコーデ
ィング部１８４と、プリデコーダイネーブル信号ＰＲＥ
＿ＥＮを反転させるインバータＩＶ３７及びその出力信
号を反転させるインバータＩＶ３８とを備えている。
【００６９】第３デコーディング部１８２は、４つのロ
ーアドレス信号ＢＸＡ＜３：６＞のうち、第１ローアド
レス信号ＢＸＡ＜３＞及び第２ローアドレス信号ＢＸＡ
＜４＞と、プリデコーダイネーブル信号ＰＲＥ＿ＥＮと
をデコーディングして、デコーディングされた第１ノー
マルローアドレス信号ＡＸ３４＜０＞、第２ノーマルロ
ーアドレス信号ＡＸ３４＜１＞、第３ノーマルローアド
レス信号ＡＸ３４＜２＞及び第４ノーマルローアドレス
信号ＡＸ３４＜３＞を発生させる。
【００７０】第４デコーディング部１８４は、４つのロ
ーアドレス信号ＢＸＡ＜３：６＞のうち、第３ローアド
レス信号ＢＸＡ＜５＞及び第４ローアドレス信号ＢＸＡ
＜６＞と、プリデコーダイネーブル信号ＰＲＥ＿ＥＮと
をデコーディングして、デコーディングされた第５ノー
マルローアドレス信号ＡＸ５６＜０＞、第２ノーマルロ
ーアドレス信号ＡＸ５６＜１＞、第３ノーマルローアド
レス信号ＡＸ５６＜２＞及び第４ノーマルローアドレス
信号ＡＸ５６＜３＞を発生させる。
【００７１】第３デコーディング部１８２は、第１ロー
アドレス信号ＢＸＡ＜３＞及び第２ローアドレス信号Ｂ
ＸＡ＜４＞をそれぞれ反転させるインバータＩＶ２５及
びインバータＩＶ２６と、第１ローアドレス信号ＢＸＡ
＜３＞、第２ローアドレス信号ＢＸＡ＜４＞及びプリデ
コーダイネーブル信号ＰＲＥ＿ＥＮであるインバータＩ
Ｖ３８の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲー
トＮＤ１３と、ＮＡＮＤゲートＮＤ１３の出力信号を反
転させ、デコーディングされた第１ノーマルローアドレ
ス信号ＡＸ３４＜０＞を出力するインバータＩＶ２９と
を備えている。
【００７２】また、第３デコーディング部１８２は、イ
ンバータＩＶ２５の出力信号、第２ローアドレス信号Ｂ
ＸＡ＜４＞及びインバータＩＶ３８の出力信号をＮＡＮ
Ｄ論理演算するＮＡＮＤゲートＮＤ１４と、ＮＡＮＤゲ
ートＮＤ１３の出力信号を反転させ、デコーディングさ
れた第２ノーマルローアドレス信号ＡＸ３４＜１＞を出
力するインバータＩＶ３０とを備えている。
【００７３】さらに、第３デコーディング部１８２は、
第１ローアドレス信号ＢＸＡ＜３＞、インバータＩＶ２
６の出力信号及びインバータＩＶ３８の出力信号をＮＡ
ＮＤ論理演算するＮＡＮＤゲートＮＤ１５と、ＮＡＮＤ
ゲートＮＤ１５の出力信号を反転させ、デコーディング
された第３ノーマルローアドレス信号ＡＸ３４＜２＞を
出力するインバータＩＶ３１とを備えている。
【００７４】また、第３デコーディング部１８２は、イ
ンバータＩＶ２５の出力信号、インバータＩＶ２６の出
力信号及びインバータＩＶ３８の出力信号をＮＡＮＤ論
理演算するＮＡＮＤゲートＮＤ１６と、ＮＡＮＤゲート
ＮＤ１６の出力信号を反転させ、デコーディングされた
第４ノーマルローアドレス信号ＡＸ３４＜３＞を出力す
るインバータＩＶ３２とを備えている。
【００７５】第４デコーディング部１８４は、第３ロー
アドレス信号ＢＸＡ＜５＞及び第４ローアドレス信号Ｂ
ＸＡ＜６＞をそれぞれ反転させるインバータＩＶ２７及
びインバータＩＶ２８と、第３ローアドレス信号ＢＸＡ
＜５＞、第４ローアドレス信号ＢＸＡ＜６＞及びインバ
ータＩＶ３８の出力信号をＮＡＮＤ論理演算するＮＡＮ
ＤゲートＮＤ１７と、ＮＡＮＤゲートＮＤ１７の出力信
号を反転させ、デコーディングされた第５ローアドレス
信号ＡＸ５６＜０＞を出力するインバータＩＶ３３とを
備えている。
【００７６】また、第４デコーディング部１８４は、イ
ンバータＩＶ２７の出力信号、第４ローアドレス信号Ｂ
ＸＡ＜６＞及びインバータＩＶ３８の出力信号をＮＡＮ
Ｄ論理演算するＮＡＮＤゲートＮＤ１８と、ＮＡＮＤゲ
ートＮＤ１８の出力信号を反転させ、デコーディングさ
れた第６ローアドレス信号ＡＸ５６＜１＞を出力するイ
ンバータＩＶ３４とを備えている。
【００７７】さらに、第４デコーディング部１８４は、
第３ローアドレス信号ＢＸＡ＜５＞、インバータＩＶ２
８の出力信号及びインバータＩＶ３８の出力信号をＮＡ
ＮＤ論理演算するＮＡＮＤゲートＮＤ１９と、ＮＡＮＤ
ゲートＮＤ１９の出力信号を反転させ、デコーディング
された第７ローアドレス信号ＡＸ５６＜２＞を出力する
インバータＩＶ３５とを備えている。
【００７８】また、第４デコーディング部１８４は、イ
ンバータＩＶ２７の出力信号、インバータＩＶ２８の出
力信号及びインバータＩＶ３８の出力信号をＮＡＮＤ論
理演算するＮＡＮＤゲートＮＤ２０と、ＮＡＮＤゲート
ＮＤ２０の出力信号を反転させ、デコーディングされた
第８ローアドレス信号ＡＸ５６＜３＞を出力するインバ
ータＩＶ３６とを備えている。
【００７９】以下、上述したノーマルプリデコーダ１８
０の動作を説明する。
【００８０】まず、第３デコーディング部１８２に第１
〜第２ローアドレス信号ＢＸＡ＜３：４＞がローレベル
で、プリデコーダイネーブル信号ＰＲＥ＿ＥＮがハイレ
ベルで入力されると、デコーディングされた第１〜第３
ノーマルローアドレス信号ＡＸ３４＜０：２＞はローレ
ベルで出力され、デコーディングされた第４ノーマルロ
ーアドレス信号ＡＸ３４＜３＞はハイレベルで出力され
る。
【００８１】次に、第４デコーディング部１８４に第３
〜第４ローアドレス信号ＢＸＡ＜５：６＞がローレベル
で、プリデコーダイネーブル信号ＰＲＥ＿ＥＮがハイレ
ベルで入力されると、デコーディングされた第５〜第７
ローアドレス信号ＡＸ５６＜０：２＞はローレベルで出
力され、デコーディングされた第８ローアドレス信号Ａ
Ｘ５６＜３＞はハイレベルで出力される。
【００８２】一方、図７は、図２に示したリダンダント
メインワードラインドライバ１９０の回路図である。
【００８３】図示したように、リダンダントメインワー
ドラインドライバ１９０は、プリチャージ信号ＰＣＧを
反転させるインバータＩＶ３９と、ソース端子及びドレ
イン端子が電源電圧端Ｖｄｄと第２ノードＳＮ２とにそ
れぞれ接続され、ゲート端子にインバータＩＶ３９の出
力信号であるプリチャージ信号の反転信号が印加される
ように構成されたｐ型のＭＯＳＦＥＴである第１２トラ
ンジスタＰ２とを備えている。また、リダンダントメイ
ンワードラインドライバ１９０は第２ノードＳＮ２と接
地電圧端Ｖｓｓとの間に直列に接続されており、それぞ
れのゲート端子にデコーディングされたリダンダントロ
ーアドレス信号ＲＡＸ３４＜ｉ＞及びＲＡＸ５６＜ｉ＞
と、リダンダントメインワードラインイネーブル信号Ｒ
ＸＤＥＮとが印加されるように構成されたｎ型のＭＯＳ
ＦＥＴであるｎ型第３トランジスタＮ３、ｎ型第４トラ
ンジスタＮ４及びｎ型第５トランジスタＮ５とを備えて
いる。さらに、リダンダントメインワードラインドライ
バ１９０はは第２ノードＳＮ２と出力端子との間に接続
され、第２ノードＳＮ２からの信号をラッチして、リダ
ンダントメインワードライン信号ＲＭＷＬ＜０：２m＞
を出力し、リダンダントメインワードラインを制御する
ように構成された第２ラッチ回路ＬＴ２とを備えてい
る。
【００８４】ここで、第２ラッチ回路ＬＴ２は、第２ノ
ードＳＮ２からの信号を反転させるインバータＩＶ４０
と、ソース端子がバルク及び電源電圧端Ｖｄｄに接続さ
れ、ドレイン端子が第２ノードＳＮ２に接続され、ゲー
ト端子にはインバータＩＶ４０の出力信号が印加される
ように構成されたｐ型のＭＯＳＦＥＴである第１３トラ
ンジスタＰ３とを備えている。
【００８５】次に、このリダンダントメインワードライ
ンドライバ１９０の動作を説明する。
【００８６】まず、リダンダントメインワードラインド
ライバ１９０に、プリチャージ信号ＰＣＧがローレベル
で入力され、デコーディングされたリダンダントローア
ドレス信号ＲＡＸ３４＜ｉ＞及びリダンダントローアド
レス信号ＲＡＸ５６＜ｉ＞と、リダンダントメインワー
ドラインイネーブル信号ＲＸＤＥＮとがハイレベルで入
力されると、リダンダントメインワードライン信号ＲＭ
ＷＬ＜０：２m＞を出力し、リダンダントメインワード
ラインを制御する。これにより、リダンダントセルをリ
フレッシュさせることができる。
【００８７】図８は、図２に示したノーマルメインワー
ドラインドライバ２００の構成を示したブロック図であ
る。
【００８８】図示したように、ノーマルメインワードラ
インドライバ２００は、プリチャージ信号ＰＣＧを反転
させるインバータＩＶ４１と、ソース端子及びドレイン
端子が電源電圧端Ｖｄｄと第３ノードＳＮ３とにそれぞ
れ接続され、ゲート端子にインバータＩＶ４１の出力信
号であるプリチャージ信号の反転信号が印加されるよう
に構成されたｐ型のＭＯＳＦＥＴである第１４トランジ
スタＰ４とを備えている。また、ノーマルメインワード
ラインドライバ２００は第３ノードＳＮ３と接地電圧端
Ｖｓｓとの間に直列に接続され、それぞれのゲート端子
にデコーディングされたノーマルローアドレス信号ＡＸ
３４＜ｉ＞及びＡＸ５６＜ｉ＞と、ノーマルメインワー
ドラインイネーブル信号ＸＤＥＮとが印加されるように
構成されたｎ型のＭＯＳＦＥＴである第６トランジスタ
Ｎ６、第７トランジスタＮ７、第８トランジスタＮ８
と、第３ノードＳＮ３と出力端子との間に接続されてお
り、第３ノードＳＮ３からの信号をラッチして、ノーマ
ルメインワードライン信号ＭＷＬ＜０：２n＞を出力
し、ノーマルメインワードラインを制御するように構成
された第３ラッチ回路ＬＴ３とを備えている。
【００８９】ここで、第３ラッチ回路ＬＴ３は、第３ノ
ードＳＮ３からの信号を反転させるインバータＩＶ４２
と、ソース端子がバルク及び電源電圧端Ｖｄｄに接続さ
れ、ドレイン端子が第３ノードＳＮ３に接続され、ゲー
ト端子にはインバータＩＶ４２の出力信号が印加される
ように構成されたＰｐ型のＭＯＳＦＥＴである第１５ト
ランジスタＰ５とを備えている。
【００９０】次に、このノーマルメインワードラインド
ライバ２００の動作を説明する。
【００９１】まず、リダンダントメインワードラインド
ライバ２００に、プリチャージ信号ＰＣＧがローレベル
で入力され、デコーディングされたノーマルローアドレ
ス信号ＡＸ３４＜ｉ＞及びノーマルローアドレス信号Ａ
Ｘ５６＜ｉ＞と、リダンダントメインワードラインイネ
ーブル信号ＲＸＤＥＮとがハイレベルで入力されると、
ノーマルメインワードライン信号ＭＷＬ＜０：２n＞を
出力し、ノーマルメインワードラインのうち一つが制御
される。これにより、ノーマルセルをリフレッシュさせ
ることができる。
【００９２】
【発明の効果】以上で説明したように、本発明の好まし
い実施の形態によれば、一つのテストモードで、ノーマ
ルメインワードラインイネーブル信号とリダンダントメ
インワードラインイネーブル信号とを同時にイネーブル
にし、リダンダントメインワードラインとノーマルメイ
ンワードラインを制御することができ、これにより、ノ
ーマルセルとリダンダントセルとを同時にリフレッシュ
させることができる。
【００９３】また、一つのテストモードでノーマルセル
とリダンダントセルとを同時にリフレッシュさせ、ノー
マルセルとリダンダントセルとを同時にテストできるの
で、テスト時間を短縮することができ、これにより、テ
スト費用の低コスト化が可能となる。
【図面の簡単な説明】
【図１】 従来の半導体メモリ素子のリフレッシュ装置
の構成を示したブロック図である。
【図２】 本発明の好ましい実施の形態に係る半導体メ
モリ素子のリフレッシュ装置の構成を示したブロック図
である。
【図３】 図２に示したリダンダントセルリフレッシュ
信号発生部の回路図である。
【図４】 図２に示したワードラインイネーブル信号発
生部の回路図である。
【図５】 図２に示したリダンダントプリデコーダの回
路図である。
【図６】 図２に示したノーマルプリデコーダの回路図
である。
【図７】 図２に示したリダンダントメインワードライ
ンドライバの回路図である。
【図８】 図２に示したノーマルメインワードラインド
ライバの回路図である。
【符号の説明】
１１０ アドレスハッファ １２０ リフレッシュカウンタ １３０ アドレス制御部 １４０ アドレスマルチプレクサ １５０ リダンダントセルリフレッシュ信号発生部 １６０ ワードラインイネーブル信号発生部 １７０ リダンダントプリデコーダ １８０ ノーマルプリデコーダ １９０ リダンダントメインワードラインドライバ ２００ ノーマルメインワードラインドライバ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 姜 相 ▲ヒ▼ 大韓民国慶尚南道金海市生林面羅田里935 −３ (72)発明者 金 哲 浩 大韓民国京畿道城南市盆唐区藪内洞53 パ ークタウン141−1202 Ｆターム(参考） 5L106 AA01 DD11 EE06 EE07 FF04 FF05 GG05 5M024 AA50 BB22 DD62 EE12 PP01 PP02 PP03

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 テストモード信号とリフレッシュ要求信
    号とに応答して、リダンダントセルをリフレッシュさせ
    るためのリダンダントセルリフレッシュ信号を発生させ
    るリダンダントセルリフレッシュ信号発生部と、 リダンダントセルテストモード信号と前記リダンダント
    セルリフレッシュ信号とに応答して、ノーマルメインワ
    ードラインイネーブル信号とリダンダントメインワード
    ラインイネーブル信号とを発生させるワードラインイネ
    ーブル信号発生部と、 前記リダンダントセルテストモード信号と、前記リダン
    ダントセルリフレッシュ信号と、前記ノーマルメインワ
    ードラインイネーブル信号と、前記リダンダントメイン
    ワードラインイネーブル信号と、複数のローアドレス信
    号とに応答して、ノーマルメインワードラインとリダン
    ダントメインワードラインとを同時に制御し、ノーマル
    セルとリダンダントセルとを同時にリフレッシュさせる
    ワードラインドライバとを備えていることを特徴とする
    半導体メモリ素子のリフレッシュ装置。
  2. 【請求項２】 複数の外部アドレス信号をバッファリン
    グして、複数の内部アドレス信号を発生させるアドレス
    バッファと、 リフレッシュ要求信号に応答して、複数のリフレッシュ
    アドレス信号を発生させるリフレッシュカウンタと、 前記リフレッシュ要求信号に応答して、前記複数の内部
    アドレス信号を制御するための内部アドレスラッチ信号
    と、前記複数のリフレッシュアドレス信号を制御するた
    めのリフレッシュアドレスラッチ信号とを発生させるリ
    フレッシュアドレス制御部と、 前記内部アドレスラッチ信号と前記リフレッシュアドレ
    スラッチ信号とに応答して、前記複数の内部アドレス信
    号と前記複数のリフレッシュアドレス信号とをマルチプ
    レックスして、複数のローアドレス信号を発生させるア
    ドレスマルチプレクサとを備えていることを特徴とする
    請求項１記載の半導体メモリ素子のリフレッシュ装置。
  3. 【請求項３】 前記リダンダントセルリフレッシュ信号
    発生部が、 ソース端子及びドレイン端子が電源電圧端と第１ノード
    とにそれぞれ接続されており、プリチャージ信号の反転
    信号がゲート端子に印加されるように構成された第１１
    トランジスタと、 前記第１ノードと接地電圧端との間に直列に接続されて
    おり、それぞれのゲート端子にリフレッシュ要求信号と
    テストモード信号とが印加されるように構成された第１
    トランジスタ及び第２トランジスタと、 前記第１ノードからの信号をラッチするように構成され
    た第１ラッチ回路と、前記第１ラッチ回路からの出力信
    号を反転させる第１インバータ及び該第１インバータか
    らの出力信号を反転させる第２インバータとを備えてい
    ることを特徴とする請求項１記載の半導体メモリ素子の
    リフレッシュ装置。
  4. 【請求項４】 前記ワードラインイネーブル信号発生部
    が、 リペア信号とリダンダントセルテストモード信号とを論
    理演算する第１論理演算素子と、 前記第１論理演算素子の出力信号とローアクティブ信号
    とを論理演算して、前記ノーマルメインワードラインイ
    ネーブル信号を発生させる第１論理回路と、 前記リダンダントセルリフレッシュ信号の反転信号と第
    １論理演算素子の出力信号とを論理演算する第２論理演
    算素子と、 前記第２論理演算素子の出力信号とローアクティブ信号
    とを論理演算して、前記リダンダントメインワードライ
    ンイネーブル信号を発生させる第２論理回路とを備えて
    いることを特徴とする請求項１記載の半導体メモリ素子
    のリフレッシュ装置。
  5. 【請求項５】 前記ワードラインドライバが、 プリデコーダイネーブル信号を受信し、前記複数のロー
    アドレス信号をデコーディングして、前記ノーマルメイ
    ンワードラインを制御するための所定個数のデコーディ
    ングされたノーマルローアドレス信号を発生させるノー
    マルプリデコーダと、 リダンダントセルテストモード信号と、前記リダンダン
    トセルリフレッシュ信号と、前記プリデコーダイネーブ
    ル信号と、複数のブロック選択アドレス信号とを受信
    し、前記複数のローアドレス信号をデコーディングし
    て、前記リダンダントメインワードラインを制御するた
    めの所定個数のデコーディングされたリダンダントロー
    アドレス信号を発生させるリダンダントプリデコーダ
    と、 前記所定個数のノーマルローアドレス信号と前記ノーマ
    ルメインワードラインイネーブル信号とに応答して、前
    記ノーマルメインワードラインを制御し、前記ノーマル
    セルをリフレッシュさせるノーマルメインワードライン
    ドライバと、 前記所定個数のリダンダントローアドレス信号と前記リ
    ダンダントメインワードラインイネーブル信号とに応答
    して、前記リダンダントメインワードラインを制御し、
    前記リダンダントセルをリフレッシュさせるリダンダン
    トメインワードラインドライバとを備えていることを特
    徴とする請求項１記載の半導体メモリ素子のリフレッシ
    ュ装置。
  6. 【請求項６】 前記ノーマルプリデコーダが、 前記プリデコーダイネーブル信号を受信し、前記複数の
    ローアドレス信号のうち、第１ローアドレス信号及び第
    ２ローアドレス信号ととをデコーディングして、デコー
    ディングされた第１ノーマルローアドレス信号、第２ノ
    ーマルローアドレス信号、第３ノーマルローアドレス信
    号及び第４ノーマルローアドレス信号を発生させる第３
    デコーディング部と、 前記プリデコーダイネーブル信号を受信し、前記複数の
    ローアドレス信号のうち、第３ローアドレス信号及び第
    ４ローアドレス信号とをデコーディングして、デコーデ
    ィングされた第５ノーマルローアドレス信号、第６ノー
    マルローアドレス信号、第７ノーマルローアドレス信号
    及び第８ノーマルローアドレス信号を発生させる第４デ
    コーディング部とを備えていることを特徴とする請求項
    ５記載の半導体メモリ素子のリフレッシュ装置。
  7. 【請求項７】 前記リダンダントプリデコーダが、 前記リダンダントセルテストモード信号と、前記リダン
    ダントセルリフレッシュ信号と、前記複数のブロック選
    択アドレス信号とに応答して、リフレッシュを行うブロ
    ックを選択するリフレッシュブロック選択部と、 該リフレッシュブロック選択部の出力信号と、前記プリ
    デコーダイネーブル信号とを受信し、前記複数のローア
    ドレス信号のうち、第１ローアドレス信号及び第２ロー
    アドレス信号とをデコーディングして、前記リダンダン
    トメインワードラインを制御するためのデコーディング
    された第１リダンダントローアドレス信号、第２リダン
    ダントローアドレス信号、第３リダンダントローアドレ
    ス信号及び第４リダンダントローアドレス信号を発生さ
    せる第１デコーディング部と、前記リフレッシュブロッ
    ク選択部の出力信号と、前記プリデコーダイネーブル信
    号とを受信し、前記複数のローアドレス信号のうち、第
    ３ローアドレス信号及び第４ローアドレス信号とをデコ
    ーディングして、前記リダンダントメインワードライン
    を制御するためのデコーディングされた第５リダンダン
    トローアドレス信号、第６リダンダントローアドレス信
    号、第７リダンダントローアドレス信号及び第８リダン
    ダントローアドレス信号を発生させる第２デコーディン
    グ部とを備えていることを特徴とする請求項５記載の半
    導体メモリ素子のリフレッシュ装置。
  8. 【請求項８】 前記ノーマルメインワードラインドライ
    バが、 ソース端子及びドレイン端子が電源電圧端と第１ノード
    とにそれぞれ接続されており、ゲート端子にプリチャー
    ジ信号の反転信号が印加されるように構成された第１４
    トランジスタと、 前記第３ノードと接地電圧端との間に直列に接続されて
    おり、それぞれのゲート端子に前記ノーマルローアドレ
    ス信号と、前記ノーマルメインワードラインイネーブル
    信号とが印加されるように構成された第６トランジス
    タ、第７トランジスタ及び第８トランジスタと、 前記第３ノードからの信号をラッチして、前記ノーマル
    メインワードラインを制御するように構成された第３ラ
    ッチ回路とを備えていることを特徴とする請求項５記載
    の半導体メモリ素子のリフレッシュ装置。
  9. 【請求項９】 前記リダンダントメインワードラインド
    ライバが、 ソース端子及びドレイン端子が電源電圧端と第２ノード
    とにそれぞれ接続されており、ゲート端子にプリチャー
    ジ信号の反転信号が印加されるように構成された第１２
    トランジスタと、 前記第２ノードと接地電圧端との間に直列に接続されて
    おり、それぞれのゲート端子に前記デコーディングされ
    たリダンダントローアドレス信号と、前記リダンダント
    メインワードラインイネーブル信号とが印加されるよう
    に構成された第３トランジスタ、第４トランジスタ及び
    第５トランジスタと、 前記第２ノードからの信号をラッチして、前記リダンダ
    ントメインワードラインを制御するように構成された第
    ２ラッチ回路とを備えていることを特徴とする請求項５
    記載の半導体メモリ素子のリフレッシュ装置。
  10. 【請求項１０】 テストモード信号とリフレッシュ要求
    信号とに応答して、リダンダントセルリフレッシュ信号
    を発生させるリダンダントセルリフレッシュ信号発生ス
    テップと、 リダンダントセルテストモード信号と前記リダンダント
    セルリフレッシュ信号とに応答して、ノーマルメインワ
    ードラインイネーブル信号とリダンダントメインワード
    ラインイネーブル信号とを発生させるワードラインイネ
    ーブル信号発生ステップと、 前記リダンダントセルテストモード信号と、前記リダン
    ダントセルリフレッシュ信号とを受信し、複数のローア
    ドレス信号をデコーディングして、所定個数のデコーデ
    ィングされたリダンダントローアドレス信号を発生させ
    るリダンダントプリデコーディングステップと、 前記複数のローアドレス信号をデコーディングして、所
    定個数のデコーディングされたノーマルローアドレス信
    号とを発生させるノーマルプリデコーディングステップ
    と、 前記リダンダントローアドレス信号及び前記ノーマルロ
    ーアドレス信号と、前記ノーマルメインワードラインイ
    ネーブル信号及び前記リダンダントメインワードライン
    イネーブル信号とに応答して、ノーマルメインワードラ
    インとリダンダントメインワードラインとを同時に制御
    するワードライン制御ステップと、 同時に制御された前記ノーマルメインワードラインと前
    記リダンダントメインワードラインとに対応するノーマ
    ルセルとリダンダントセルとを同時にリフレッシュさせ
    るリフレッシュステップとを含むことを特徴とする半導
    体メモリ素子のリフレッシュ方法。
  11. 【請求項１１】 複数の外部アドレス信号をバッファリ
    ングして、複数の内部アドレス信号を発生させる内部ア
    ドレス信号発生ステップと、 リフレッシュ要求信号に応答して、複数のリフレッシュ
    アドレス信号を発生させるリフレッシュアドレス信号発
    生ステップと、 ローアクティブ信号と前記リフレッシュ要求信号とに応
    答して、前記複数の内部アドレス信号を制御するための
    内部アドレスラッチ信号と、前記複数のリフレッシュア
    ドレスを制御するためのリフレッシュアドレスラッチ信
    号とを発生させるアドレスラッチ信号発生ステップと、 前記内部アドレスラッチ信号と前記リフレッシュアドレ
    スラッチ信号とに応答して、前記複数の内部アドレス信
    号と前記複数のリフレッシュアドレスとをマルチプレッ
    クスして、前記複数のローアドレス信号を発生させるロ
    ーアドレス信号発生ステップとを含むことを特徴とする
    請求項１０記載の半導体メモリ素子のリフレッシュ方
    法。
  12. 【請求項１２】 前記ノーマルローアドレス信号発生ス
    テップが、 プリデコーダイネーブル信号を受信し、前記複数のロー
    アドレス信号をデコーディングして、前記ノーマルメイ
    ンワードラインを制御するための所定個数のデコーディ
    ングされたノーマルローアドレス信号を発生させ、 前記リダンダントローアドレス信号発生ステップが、前
    記リダンダントセルテストモード信号と、前記リダンダ
    ントセルリフレッシュ信号とを受信し、前記複数のロー
    アドレス信号と、前記プリデコーダイネーブル信号と、
    複数のブロック選択アドレス信号とをデコーディングし
    て、前記複数のローアドレス信号前記リダンダントメイ
    ンワードラインを制御するための所定個数のデコーディ
    ングされたリダンダントローアドレス信号を発生させる
    ことを特徴とする請求項１０記載の半導体メモリ素子の
    リフレッシュ方法。
  13. 【請求項１３】 前記ワードライン制御ステップが、 前記ノーマルメインワードラインを制御するための前記
    所定個数のデコーディングされたノーマルローアドレス
    信号と、前記ノーマルメインワードラインイネーブル信
    号と、プリチャージ信号とに応答して、前記ノーマルメ
    インワードラインを制御するステップと、 前記リダンダントメインワードラインを制御するための
    前記所定個数のデコーディングされたリダンダントロー
    アドレス信号と、前記リダンダントメインワードライン
    イネーブル信号と、前記プリチャージ信号とに応答し
    て、前記リダンダントメインワードラインを制御するス
    テップとを含むことを特徴とする請求項１０記載の半導
    体メモリ素子のリフレッシュ方法。
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