TW569240B - Refresh apparatus for semiconductor memory device, and refresh method thereof - Google Patents

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TW569240B TW091123093A TW91123093A TW569240B TW 569240 B TW569240 B TW 569240B TW 091123093 A TW091123093 A TW 091123093A TW 91123093 A TW91123093 A TW 91123093A TW 569240 B TW569240 B TW 569240B
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Seok Cheol Yoon
Jae Jin Lee
Sang Hee Kang
Chul Ho Kim
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Description

569240 ⑴ 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 背景 1、 技術範例 本發明係有關一種半導體記憶元件之更新裝置及其更 新方法，特別係有關於一測試模式，經由致能一常規主字 線以及一冗餘主字線，而更新一常規單元以及一冗餘單元 之半導體記憶元件之更新裝置及其更新方法。 2、 背景技藝說明 通常靜態隨機存取記憶體（SRAM)單元包括常規單元及 冗餘單元。當常規單元之一有缺陷時，缺陷的常規單元由 冗餘單元所替代。當作此種替代時，必需測定替代缺陷常 規單元之冗餘單元本身是否有缺陷。若該冗餘單元有缺 陷，則該有缺陷的冗餘單元又由另一個冗餘單元所替代。 為了使用冗餘單元替代有缺陷的單元，常規單元及冗餘單 元二者皆須經測試。但因習知常規單元及冗餘單元係各別 測試（換言之藉變更測試模式測試），故測試時間延長。如 此為了縮短測試時間，於一種測試模式同時測試常規單元 及冗餘單元。但冗餘單元無法於測試模式被更新。 具有前述問題之習知半導體記憶元件之更新裝置係參 照圖1說明其細節。如圖1所示，習知半導體記憶元件之 更新裝置包括位址緩衝器1 〇 ·、更新計數器2 0、位址控制 器30、位址多工器40、字線致能信號產生器50、冗餘前 置解碼器60、常規前置解碼器70、冗餘主字線驅動器80 以及常規主字線驅動器9 0。 -6- (2)569240
更新裝置之更 (ms)更新記憶装 單元可維持其中 系規單元。如此 新計數器2 0以定期間隔例如每隔6 4亳秒 置之資料，讓動態隨機存取記憶體（dram) 儲存的資料。但更新計數器20只能更新 常規單元被更新，但冗餘單元未被更新。 概要 本發明之目 曰勺係經由於一種測試模式同時更新常規單 元及冗餘單元而& 而縮短測試時間。 根據第一方 两’一種半導體記憶元件之更新裝置包括一 位址多工器，其 、係用以回應於更新請求信號而產生一列位 址用以進行更叙p於 所私作，一冗餘單元更新信號產生器，其係 用於口應於@更新請求信號以及測試模式信號而產生冗 餘單’更·，斤L % ’及-字線致能信號產生器，其係用於冗 餘單元測試模式，回應於冗餘單元更新信號而產生常規主 孚、’泉致犯彳號以及冗餘主字線致能信號。更新裝置也包括 於冗餘單元剛試模式，回應於列位址、冗餘單元更新信 號、常規王字線致能信號及冗餘主字線致能信號，經由同 時驅動常規主字線及冗餘主字線，而同時更新常規單元及 冗餘單元。 根據第一方面，半導體記憶元件之更新方法包括回應於 更新請求信號，產生一列位址用以執行更新操作；回應於 更新請求信號及測試模式信號，產生冗餘單元更新信號； 以及於冗餘單元測試模式，回應於冗餘單元更新信號而產 生常規主+線致能信號以及冗餘主字線致能信號。該更新 方法也包括於该几餘單元測試模式，回應於列位址、冗餘 569240
J S 供外 <·、 、 發明說明績頁 >f A (3) 單元更新信號、常規主字線致能信號及冗餘主字線致能信 號，經由同時驅動常規主字線及冗餘主字線而同時更新常 規單元及冗餘單元。 圖式之簡單說明 圖1為方塊圖顯示習知半導體記憶元件之更新裝置； 圖2為方塊圖顯示半導體記憶元件之更新裝置； 圖3為電路圖顯示圖2之冗餘單元更新信號產生器； 圖4為電路圖顯示圖2之字線致能信號產生器； 圖5為電路圖顯示圖2之常規前置解碼器； 圖6為電路圖顯示圖2之冗餘前置解碼器； 圖7為電路圖顯示圖2之常規主字線驅動器；及 圖8為電路圖顯示圖2之冗餘主字線驅動器。 詳細說明 如圖2所示，半導體記憶元件之更新裝置包括位址緩衝 器1 1 0、更新計數器1 2 0、更新位址控制器1 3 0、位址多 工器140、冗餘單元更新信號產生器150、字線致能信號 產生器160及字線驅動器電路210。字線驅動器電路210 包括冗餘前置解碼器170、常規前置解碼器180、冗餘主 字線驅動器190及常規主字線驅動器200。 位址緩衝器1 1 0緩衝Ν個外部位址ADD且產生Ν個内 部位址IN_ADD。更新計數器-120接收更新請求信號RFΗ 且產生Ν個更新位址RFH —ADD。 更新位址控制器130接收列激活信號ROWACT及更新 請求信號RFH，且產生内部位址閂鎖信號IN —ADD —LAT， 569240
(4) 遠#號用以控制内部位址IN —ADD及產生一更新位址閂 鎖信號RFH一ADD一LAT，該信號係用以控制更新位址 RFH —ADD 〇 位址多工器140多工化N個内部位址in_ADD以及N 個更新位址RFH —ADD，以及回應於内部位址閂鎖信號 1>1一八〇〇一1^丁以及更新位址閂鎖信號111711-八]01：) — 1^丁，產 生列位址BXA<3 :6>。 几餘單元更新信號產生器1 50回應於前置充電信號_ PCG、更新請求信號RFH及測試模式信號tm，產生冗餘 單元更新信號PTX —REF用以更新冗餘單元。 4"線致能信號產生器1 6 0組合列激活信號r 〇 w A C T、 修復k號R — INFO、冗餘單元測試模式信號tm_XRED及 冗餘單元更新信號PTX —REF，以及產生常規主字線致能 信號XDEN其係用以致能常規主字線、以及產生冗餘主 字線致能信號RXDEN其係用以致能冗餘主字線。 冗餘前置解碼器170解碼列位址BXA<3:6〉、冗餘單元籲 測試模式信號TM-XRED、冗餘單元更新信號ρτχ — REF、 區塊選擇位址BSA<10:12>及前置解碼器致能信號 PRE — EN，且產生經解碼之列位址 rax34<〇:3>及 RAX56<0:3>。 - 常規前置解碼器1 8 0解碼列位址B X A < 3 : 6〉及前置解碼、 器致能#號P R E 一 E N，且產生經解碼之列位址a X 3 4 < 0 : 3〉 及 ΑΧ56<0··3> 〇 冗餘主字線驅動器190回應於前置充電信號pCG、經 569240 (5) 轉續:頁; w竭之列位址RAX3 4 <0:3〉及RAX 5 6 <0:3〉及冗餘主字線 二从信號RXDEN，驅動冗餘主字線RMWL<0 :2n>(其中n g月匕 '爲隨機整數）。 常規主字線驅動器2 0 0回應於前置信號P C G、經解碼 之列位址 AX34<0:3〉及 AX56<0:3>以及常規主字線致能 信號XDEN而驅動常規主字線MWL<〇:2m>(其中m為隨機 整數）。 現在參照圖3至8說明圖2各別單元15〇-2〇〇之組成元 件及操作之進一步細節。 於圈3所示冗餘單元更新信號產生器15〇，反相器iV1 反相前置信號PCG，PMOS電晶體pi之源極及汲極分別 ^接至電源電壓Vdd ;以及節點SN1及其閘極係連結成 ^收來自反相器IV1之輸出信號。NM〇s電晶體N1及N2 2串聯％結於節點SN1與地電壓Vss間，其問極係連結 要收更新請求信號則及測試模式信號tm。問鎖電路 L JL丄伟 咕咦結於反相器IV4之節點Sisn办从 問鎖〜 iN 1與輸入端子間用以 /即颭SN1信號。反相器IV4及 路]LT 1V5反相來自閂鎖電 之輸出信號，且產生冗餘單开西， 冗餘〜 几更新信號？丁乂一1^?。 來元更新信號產生器150 更新伶& Μ置充電態，冗餘單元 ^磽產生器150將冗餘單元更如 至低β ^號PTX —REF變遷 •、準^換言之此時前置信號— 更新嗜 · u係於高位準，以及 ^喪信號RFH與測試模式信號 反地， 具有低位準。相 鸢前置充電信號PCG係於假a、 號RFk -位準，而更新請求信 n及測試模式信號TM係於客，、 準時，冗餘單元更 -10- 569240 (6) 丨懸臟⑤ 新信號產生器150變遷冗餘單元更新信號PTX_REF至高 位準。 於圖4之字線致能信號產生器1 60，NOR閘NR1 NORs 修復信號RJNFO及冗餘單元測試模式信號TM_XRED。 NAND閘ND 1 NANDs之列激活信號ROWACT及來自NOR 閘NR1之輸出信號。反相器IV7反相來自NAND閘ND1 之輸出信號，且輸出常規主字線致能信號XDEN。反相器 IV6反相冗餘單元更新信號 PTX —REF。NAND閘 ND2 NANDs來自NOR閘NR1之輸出信號以及來自反相器IV6 之輸出信號。NAND閘ND3 NANDs來自 NAND閘ND2 之輸出信號以及列激活信號ROWACT ;反相器IV8反相 來自NAND閘ND3之輸出信號，且輸出冗餘主字線致能 信號RXDEN。 當修復信號R_INFO、冗餘單元測試模式信號TM —XRED 及冗餘單元更新信號PTX —REF於低位準時，若列激活信 號ROWACT係於高位準輸入，則字線致能信號產生器160 變遷常規主字線致能信號XDEN至高位準，且變遷冗餘 主字線致能信號RXDEN至低位準，藉此去能冗餘主字 線。相反地，當修復信號RJNFO及冗餘單元測試模式信 號TM一XRED係於低位準，而冗餘單元更新信號PTX —REF 係於高位準時，若列激活信號 ROWACT係於高位準輸 入’則字線致能信號產生器1 6 0變遷常規主字線致能信號 XDEN以及冗餘主字線致能信號RXDEN至高位準，藉此 致能冗餘主字線。 -11 - 569240 ⑺ 11« 如圖5所示，冗餘前置解碼g 17〇包括解碼單元m 及174、更新區塊選擇單元176以及反相器〜23及IV24, 反相器！V23 1 IV24係用以反相前置解碼器致能信號 PRE_EN。更新區塊選擇單& 176回應於冗餘單元測試模 式信號TM-XRED、冗餘單元更新信號PTX 一 REF及區塊· 選擇位址BSA<10:12>，選擇欲承部：μ p备 评钬更新的區塊。解碼單元1 7 2 解碼列位址ΒΧΑ<0:3>、來自更新F檢，挥时一 t 个塊選擇早兀176之輸 出信號以及前置解碼器致能作榦 又月匕乜就PRE —EN ,且產生解碼後 的列位址RAX34<〇:3>。解碼莖；如看 鮮碼早疋解碼列位址ΒΧΑ<5··6>、 得自更新區塊選擇單元i 7 6 > *山ρ ^ ^ , 0 <輸出k唬及前置解碼器致 能信號PRE EN，且產生能踩你认 一 度王鮮碼後的列位址RAX56<0:3>。 於解碼單元 172，反相哭Τλ70 π 反相為IV9及iV10反相列位址 B X A < 3〉>5^ BXA〈4>;NAND pq vm/i xta ΑΝϋ 閘 ND4 NANDs 列位址 BXA<3〉 及B X A < 4 >、得自更新區掩，強4变— 亍曰文新&塊選擇早元176之輸出信號及得 自反相器IV24之輸出信號。4口
1說反相态IV 1 3反相來自NAND 閘ND4之輸出信號，且輪屮妒 、 且W出解碼後之列位址RAX34<0〉； | NAND 閘 ND5 NANDs 得白应 4口 〇口 τ. s仔自反相态IV9之輸出信號、列位 址B X A < 4 >、得自更新區地搜招1 00 一 现選擇早兀176之輸出信號及得 自反相為IV24之輸出信號
& ^现。反相态IV14反相來自NAND 閘N D 5之輸出信號，且輪屮έ 、 爾出解碼後之列位址RAX34<1> ; · NAND 閘 ND6 NANDs 别 e u S列位址BXA<3>、來自反相器IV10 - 之輸出信號、來自更新區媸搜孩 现選擇早7C 176之輸出信號以及 來自反相器IV24之輪士斤 爾出仏唬。反相器IV15反相來自 NAND 閘 ND6之輪出户味 。“ k唬，且輸出解碼後之列位址 -12- (8)
569240 RAX3 4<2>’ NAND 間 ND7 NANDs 來自反相器 IV9 及 Ινι〇 之輸出仏號、來自更新區塊選擇單元176之輸出信號、以 及來自反相斋IV24之輸出信號；反相器IV16反相來自 NAND間ND7之輸出信號且輸出解碼後之列位址 RAX34<3> 〇 於解碼單疋174，反相器IV11及IV12反相列位址 BXA<5> 及 BXA<6>; NAND 閑 ND8 NANDs 列位址 BXA<5> 及B X A < 6 >、來自承也；r 1人。 木目吏新區塊選擇單元丨74之輸出信號及來 自反相态IV24《輪出信號。反相器IV17反相來自nand · ND8之輸出#號’且輸出解碼後之列位址； NAND 閘 ND9 ΝΑΜη + ^ WANDs來自反相器ivil之輸出信號、列 位址BXA<6>、來自更新區塊選擇單元176之輸出信號及 來自反相器IV24之輸出信號。反相器lvi8反相得自 NAND ^ ND9《輸出信號，且輸出解碼後之列位址 RAX56<1> ’ NAND 閘 ND10 NANDs 列位址 ΒΧΑ<5>、來 自反相咨IV12又輸出信號、來自更新區塊選擇單元176籲 之輸出仏號、及來自反相器IV24之輸出信號。反相器 反相來自NAND閘ND 1 0之輸出信號，且輸出解碼後之列 位址 RAX56<2>，NAND 閘 ND1 1 NANDs 得自反相器 IV1 1 及1V12《輸出信號、得自更新區塊選擇單元176之輸出· 仏號及彳于自反相器1V24之輸出信號。反相器IV20反， 相來自NAND Pg ND 1 1之輸出信號，且輸出解碼後之列位 址 RAX56<3> 〇 於更新區塊選擇單元176，NAND閘ND12NANDs冗餘 -13- 569240 發蜞说蜞續頁 (9) 單元更新信號PTX一REF及區塊選擇位址BSA<10:12>及 反相器IV21反相來自NAND閘ND12之輸出信號。NOR 閘NR2 NORs來自反相器IV21之輸出信號以及冗餘單元 測試模式信號TM一XRED;以及反相器ιν22反相來自NOR 閘NR2之輸出信號。 現在說明冗餘前置解碼器1 7 0之操作。當更新區塊選擇 單元1 76接收冗餘單元更新信號ρτχ一ref以及有高位準 之區塊選擇位址BSA<10:12>,且接收有低位準之冗餘單 元剛試模式信號TM 一 XRED時，更新區塊選擇單元176產 &高位準輸出信號。 當更新區塊選擇單元176產生高位準輸出信號，且當解 碼單元1 72接收有高位準之列位址BXA<3 :6>以及得自更 新區塊選擇單元176之輸出信號且接收有高位準之前置 解馬器致能信號PRE_EN時，解碼單元172輸出有高位準 之解碼後列位址RAX34<0〉及RAX56<0>、以及有低位準 之解螞後列位址RAX34<1 :3>及RAX56<1:3>。 如圖6所示，常規前置解碼器1 8 0包括解碼單元1 8 2 及184以及反相器IV37及IV38，反相器IV37及IV38 係用以反相前置解碼器致能信號PRE_EN。解碼單元1 82 解螞列位址BXA<3 :4>及前置解碼器致能信號PRE_EN， 且產生解碼後之列位址·ΑΧ3 4<0:3 >。解碼單元1 84解碼列 位址ΒΧΑ<5:6>&前置解碼器致能信號PRE —ΕΝ，且產生 解螞後之列位址AX56<〇:3>。 於解碼單元1 8 2，反相器ϊ V 2 5及IV 2 6分別反相列位址 -14- 569240 (ίο) ΒΧΑ<3>及 bxa<4>。NAND 閘 ND13 NANDs 列位址 BXA<3>及BXA<4>以及來自反相器iV38之輸出信號。反 相器IV29反相來自NAND閘ND13之輸出信號’且輸出 解碼後之列位址AX34<0>。NAND閘ND14 NANDs來自 反相器IV25之輸出信號、列位址BXA<4>以及來自反相
器IV38之輸出信號。反相器IV30反相來自NAND閘ND14 之輸出信號，且輸一出解碼後之列位址 AX34<1>。NAND 閘ND15 NANDs列位址BXA<3>、來自反相器IV26之輸 出信號及來自反相器IV38之輸出信號。反相器IV31反 相來自NAND閘ND 1 5之輸出信號，且輸出解碼後之列位 址 AX3 4<2>。NAND 閘 ND16 NANDs 來自反相器 IV25 及 IV26之輸出信號以及來自反相器IV38之輸出信號；反相 器IV32反相來自NAND閘ND16之輸出信號，且輸出解 碼後之列位址AX34<3>。 於解碼單元1 8 4，反相器IV 2 7及IV 2 8分別反相列位址 BXA<5> 及 BXA<6>。NAND 閘 ND17 NANDs 歹J 位址讀 BXA<5>及BXA<6>以及來自反相器ιν38之輸出信號。反 相器IV33反相來自NAND閘ND 17之輸出信號而輸出解 碼後之列位址AX56C0〉。NAND閘ND18 NANDs來自反 相器IV27之輸出信號、列位址bxa<6>以及來自反相器· IV38之輸出信號；反相器IV34反相來自NAND閘ND18， 之輸出信號，而輸出解碼後之列位址AX56<1>。NAND 閘ND19 NANDs列位址BXA<5>、來自反相器IV28之輸 出信號以及來自反相器IV38之輸出信號。反相器IV35 • 15 - 569240
〇i) 反相來自NAND閘ND19之輸出信號，而輸出解碼後之列 位址 AX56<2>。NAND 閘 ND20 NANDs 來自反相器 IV27 及IV28之輸出信號、以及來自反相器IV38之輸出信號。， 反相器IV36反相來自NAND閘ND20之輸出信號，且輸
V 出解碼後之列位址AX56<3>。 現在說明常規前置解碼器1 80之操作。當解碼單元丨82 接收有低位準之列位址BXA<3:6> &及有高位準之前置解 碼器致能信號PRE-EN時，解碼單元1 82輸出於低位準之@ ~碼後之列位址A X 3 4 < 0 :2 >以及有高位準之解碼後之列 位址AX3 4<3〉。當解碼單元1 84接收有低位準之列位址 BXA<3:6>以及有高位準之前置解碼器致能信號pre_EN 時’解碼單元1 8 4輸出於低位準之解碼後之列位址 AX56<0:2〉以及有高位準之解碼後之列位址ΑΧ56<3>。 如圖7所示，於冗餘主字線驅動器i9〇，反相器iV39 反相前置充電信號PCG，PMOS電晶體P2之源極及汲極 分別連接至電源電壓Vdd，而節點SN2及其閘極係連結φ 而接收來自反相器IV39之輸出信號。NMOS電晶體N3、 N4及N5係串聯連結於節點SN2與地電壓vss間。nm〇S 電晶體N3、N4及N5之閘極係連結而接收解碼後之列位 址RAX34<i〉、RAX56<i>及冗餘主字線致能信號· RXDEN。問鎖電路LT2係連結於節點SN2與輸出端子間，— 問鎖電路LT2係經由閃鎖節點SN2之信號，用以驅動冗 餘主字線RMWL<0:2m>。 閂鎖電路LT2包括PMOS電晶體P3，其源極係連結至 -16 - (12) (12)569240 弩明說嘢續頁 電源電壓Vdd，而其閘極係連結而接 > %來自反相器IV40 之輸出信號。反相器ιν4〇之輸入端子存土 货、連結至PMOS電 晶體P3之汲極，該汲極係連結至節點sn2。
現在說明冗餘主字線驅動器1 90之椏a L I作。當冗餘主字線 驅動器190接受具有低位準之前置充 f ^ ^ 义包信號PCG、以及 解碼後之列位址RAX34<0>及RAX56<n、 、υ>、以及有高位準 之冗餘主字缘致能信號RXDEN日寺，冗餘主字線驅動器 190驅動冗餘主字線RMWL<0:2m>。冗餘單元可藉冗餘主 字線RMWL<0:2m>更新。 < 如圖8所示’常規主字線驅動器 200包括一反相器 IV4 1，其反相前置充電信號PCG ; — PMOS電晶體P4其 源極及汲極分別係連結至電源電壓Vdd，而節點SN3及 其閘極係連結而接收來自反相器IV41之輸出信號。NMOS 電晶體N 6、N 7及N 8係串聯連結於節點S N 3與地電壓 Vss間，其閘極係連結而接收解碼後之列位址AX34<i>及 AX56<i>、以及常規主字線致能信號XDEN。閂鎖電路LT3 φ 係連結於節點SN3與輸出端子間，閂鎖電路LT3係經由 閂鎖節點SN3之信號而驅動常規主字線MWL<0:2n>。 閂鎖電路LT3包括一 PMOS電晶體P5，其源極係連結 至電源電壓Vdd，而其閘極係連結至來自反相器IV42之· 輸出信號。反相器IV42之輸入端子係連結至PMOS電晶， 體P 5之汲極。 現在說明常規主字線驅動器200之操作。當常規主字線 驅動器200接受具有低位準之前置充電信號PCG、以及 -17- 569240 (13) 解碼後之列位址AX34<i〉及AX56<i〉、以及有高位準之主 字線致能信號XDEN時，常規主字線驅動器200驅動常 規主字線MWL<0:2n>之一。常規單元係藉驅動常規主字 線MWL<0:2m>i信號而更新。 如前文討論，常規單元及冗餘單元可經由於一次測試模 式中，同時致能常規主字線致能信號及冗餘主字線致能信 號，經由驅動冗餘主字線及常規主字線而同時或接近同時 更新。 此外經由於一次測試模式，同時更新與測試常規單元及 冗餘單元，可縮短裝置之測試時間，因而降低測試費用。 雖然已經說明根據本發明之某些教示組成之某些裝 置，但本專利之涵蓋範圍非僅囿限於此。相反地，本專利 涵蓋就文字敘述上或就相當例之旨義上落入隨附之申請 專利範圍之範圍之全部本發明之教示具體實施例。 -18·

Claims (1)

  1. 569240 拾、申請專利範圍 1 . 一種用於半導體記憶元件之更新裝置，包含： 一位址多工器，其係用於回應一更新請求信號而產 生一列位址； 一冗餘單元更新信號產生器，其係用於回應該更新 請求信號以及一測試模式信號而產生一冗餘單元更新 信號； 一字線致能信號產生器，其係用以於一冗餘單元測 試模式，回應於該冗餘單元更新信號，而產生一常規 主字線致能信號以及一冗餘主字線致能信號；及 一字線驅動器電路，其係用於該冗餘單元測試模式 中，回應於列位址、冗餘單元更新信號、常規主字線 致能信號及冗餘主字線致能信號，經由同時驅動一常 規主字線以及一冗餘主字線，而同時更新一常規單元 及該冗餘單元。 2.如申請專利範圍第1項之更新裝置，其進一步包含： 一位址緩衝器，其係用於緩衝一外部位址，且產生 一内部位址； 一更新計數器，其係用於根據該更新請求信號而產 生一更新位址；以及 一更新位址控制器，其係用於回應於該更新請求信 號，而產生一控制内部位址之内部位址閂鎖信號以及 一控制更新位址及更新位址閂鎖信號， 該位址多工器係回應於該内部位址問鎖信號及更新 -19- 569240 申謂;#利轉®續買 ，l ^ ί , ^ 1 j ?,>^ί // ^ V^^>s ^ ί ^, /=·% I 位址閂鎖信號而多工化内部位址及更新位址，且產生 列位址。 3 ·如申請專利範圍第1項之更新裝置，其中該冗餘單元· 更新信號產生器包含： . 一第一電晶體，其源極及沒極係分別連結至電源電 壓及第一節點，而其閘極係連結而接收前置充電信號 之反相信號； 第二及第三電晶體，其係串聯連結於第一節點與接 地電壓間，而其閘極係連結而分別接收更新請求信號 及測試模式信號， 一閂鎖電路，其係用於閂鎖第一節點信號作為輸出 信號；及 第一及第二反相元件，其係用於反相來自閂鎖電路 之輸出信號。 4.如申請專利範圍第1項之更新裝置，其中該字線致能 信號產生器包含： 一第一邏輯元件，其係用於邏輯組合一修復信號及 一冗餘單元測試模式信號； 一第一邏輯電路，其係用於邏輯組合一來自第一邏 輯裝置之輸出信號以及一列激活信號，且產生常規主 字線致能信號； 一第二邏輯電路，其係用於邏輯組合冗餘單元更新 信號之反相信號與來自第一邏輯裝置之輸出信號；及 一第二邏輯電路，其係用於邏輯組合一來自第二邏 -20- 569240 申請專率!範圍蟫頁 /*ΛίΛ***£ ή- Ϋί' t/ Λ WA * y* 輯裝置之輸出信號與列激活信號，且產生冗餘主字線 致能信號。 5 .如申請專利範圍第1項之更新裝置，其中該字線驅動 器電路包含： 一常規前置解碼器，用以解碼該列位址以及一前置 解碼器致能信號，且產生預定數目之解碼後之列位 址，用以驅動常規主字線； 一冗餘前置解碼器，其係用於一冗餘單元測試模 式，解碼該列位址、冗餘單元更新信號、前置解碼器 致能信號以及一區塊選擇位址，且產生預定數目之解 碼後之列位址，用以驅動該冗餘主字線； 一常規主字線驅動器，其係用於更新該常規主字 線；以及回應於預定數目之列位址而更新該常規單 元，用以驅動常規主字線及常規主字線致能信號；及 一冗餘主字線驅動器，其係用於驅動冗餘主字線， 且回應於預定數目之解碼後之列位址而更新冗餘單 元，用以驅動該冗餘主字線以及冗餘主字線致能信號。 6.如申請專利範圍第5項之更新裝置，其中該常規前置 解碼器包含： 一第一解碼單元，用於解碼列位址中之第一及第二 列位址、及前置解碼器致能信號，且產生第一至第四 解碼後之列位址；及 一第二解碼單元，其係用於解碼列位址中之第三及 第四列位址、及前置解碼器致能信號，且產生第五至 -21 - 569240 辛:¾释琢爾Ί 第八解碼後之列位址。 7 ·如申請專利範圍第5項之更新裝置，其中該冗餘前置 解碼器包含： 一更新區塊選擇單元，其係用於該冗餘單元測試模 式中，回應於冗餘單元更新信號及區塊選擇位址而選 擇欲被更新的區塊； 一第一解碼單元，其係用於解碼來自更新區塊選擇 單元之輸出信號、列位址中之第一及第二列位址、及 前置解碼器致能信號，且產生第一至第四解碼後之列 位址用以驅動該冗餘主字線；及 一第二解碼單元，其係用於解碼來自更新區塊選擇 單元之輸出信號、列位址中之第三及第四列位址、及 前置解碼器致能信號，且產生第五至第八解碼後之列 位址用以驅動該冗餘主字線。 8 .如申請專利範圍第5項之更新裝置，其中該常規主字 線驅動器包含： 一第一電晶體，其源極及汲極係分別連結至電源電 壓及第一節點，而其閘極係連結而接收前置充電信號 之反相信號； 第二至第四電晶體，其係串聯連結於該第一節點與 接地電壓間，而其閘極係連結而接收解碼後之列位 址，用以驅動常規主字線及常規主字線致能信號；以 及 一閂鎖電路，其係用於經由閂鎖第一節點信號而驅 -22- 569240 申請專1ί挺1ι續頁: 動常規主字線。 9.如申請專利範圍第5項之更新裝置，其中該冗餘主字 線驅動器包含： 一第一電晶體，其源極及汲極係分別連結至電源電 壓及第一節點，而其閘極係連結而接收前置充電信號 之反相信號； 第二至第四電晶體’其係串聯連結於該第一節點與 接地電壓間，而其閘極係連結而接收解碼後之列位 址，用以驅動冗餘主字線及冗餘主字線致能信號；及 一閂鎖電路，其係用於經由閂鎖第一節點信號而驅 動冗餘主字線。 1 0. —種半導體記憶元件之更新方法，包含： 回應於一更新請求信號而產生一列位址； 回應於該更新請求信號以及一測試模式信號而產生 一冗餘單元更新信號； 於一冗餘單元測試模式，回應於該冗餘單元更新信 號，而產生一常規主字線致能信號以及一冗餘主字線 致能信號；及 於該冗餘單元測試模式中，回應於列位址、冗餘單 元更新信號、常規主字線致能信號及冗餘主字線致能 信號，經由同時驅動一常規主字線以及一冗餘主字 線，而同時更新一常規單元及該冗餘單元。 1 1 .如申請專利範圍第1 0項之更新方法，其進一步包含： 緩衝一外部位址，且產生一内部位址； -23- 569240 申請專利乾園绩頁％ ，W,. \ ' , /、J“々、A,"f: S* r Λ 、、 根據該更新請求信號而產生一更新位址；及 回應於該更新請求信號，而產生一控制内部位址之 内部位址問鎖信號以及一控制更新位址及更新位址閂 鎖信號， 該列位址係經由回應於内部位址閂鎖信號及更新位 址問鎖信號，多工化内部位址及更新位址而被產生。 1 2 .如申請專利範圍第1 0項之更新方法，其中產生解碼後 之列位址包含： 解碼該列位址及一前置解碼器致能信號，以及產生 預定數目之解碼後之列位址，用以驅動解碼後列位址 中之該常規主字線；及 解碼該冗餘單元更新信號、列位址、前置解碼器致 能信號以及一區塊選擇位址，且產生預定數目之解碼 後之列位址，用以驅動解碼後列位址中之該冗餘主字 線。 1 3 .如申請專利範圍第1 0項之更新方法，其中同時驅動常 規主字線及冗餘主字線包含： 回應於用以驅動常規主字線、常規主字線致能信號 及一前置充電信號之預定數目的解碼後之列位址而驅 動該常規主字線；及 回應於用以驅動冗餘主字線、冗餘主字線致能信號 及一前置充電信號之預定數目的解碼後之列位址而驅 動該冗餘主字線。 -24·
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