JPH10153640A - 半導体回路 - Google Patents
半導体回路Info
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- JPH10153640A JPH10153640A JP8314511A JP31451196A JPH10153640A JP H10153640 A JPH10153640 A JP H10153640A JP 8314511 A JP8314511 A JP 8314511A JP 31451196 A JP31451196 A JP 31451196A JP H10153640 A JPH10153640 A JP H10153640A
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Abstract
(57)【要約】
【課題】 スリープ時に不定状態となるノードのリーク
電流を容易に測定できるようにする。 【解決手段】 スリープ時に不定状態となるノードＮに
対し、電源固定とグランド固定を可能とするノード電位
制御手段１０を設け、スリープ時には、前記ノードを電
源とグランドに任意に設定できるようにする。
電流を容易に測定できるようにする。 【解決手段】 スリープ時に不定状態となるノードＮに
対し、電源固定とグランド固定を可能とするノード電位
制御手段１０を設け、スリープ時には、前記ノードを電
源とグランドに任意に設定できるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、電源電流を減らす
ためのスリープ状態を備えた半導体回路に係り、特に、
内部ノードのリーク電流を容易に測定することが可能な
半導体回路に関する。
ためのスリープ状態を備えた半導体回路に係り、特に、
内部ノードのリーク電流を容易に測定することが可能な
半導体回路に関する。
【０００２】
【従来の技術】アナログ回路の場合、通常動作時はバイ
アス電流が流れてしまうため、電源リークを測定するこ
とは困難である。しかし、接合リークに起因する漏れ電
流が大きい半導体製品は、信頼性に劣ることが一般的で
あり、アナログ回路についても例外ではない。
アス電流が流れてしまうため、電源リークを測定するこ
とは困難である。しかし、接合リークに起因する漏れ電
流が大きい半導体製品は、信頼性に劣ることが一般的で
あり、アナログ回路についても例外ではない。
【０００３】この不都合を解決するため、内部バイアス
を意図的に外部信号で止め、回路を休止（スリープ）状
態にする方法がとられる。しかしながら、バイアスを停
止すると内部回路の動作が不定になる場合には、意図し
ない電流が電源とグランド間に流れてしまい、所望のリ
ークを測定することができない。
を意図的に外部信号で止め、回路を休止（スリープ）状
態にする方法がとられる。しかしながら、バイアスを停
止すると内部回路の動作が不定になる場合には、意図し
ない電流が電源とグランド間に流れてしまい、所望のリ
ークを測定することができない。
【０００４】このような現象は、特に、図１に示すチョ
ッパ型コンパレータのように、回路ブロック間のノード
Ｎ１〜Ｎ５で容量結合しているときに顕著である。図１
において、Ｓ１、Ｓ２は基準電圧Ｖref と入力電圧Ｖin
を交互にオンオフするための入力スイッチ、Ｓ３、Ｓ４
は、サンプリング状態と比較状態でスイッチングコンパ
レータＳＣ１、ＳＣ２をオンオフするためのサンプリン
グスイッチ、Ｃ１、Ｃ２は回路ブロック間の結合キャパ
シタ、Ｄは、例えばラッチ等のデジタル部である。
ッパ型コンパレータのように、回路ブロック間のノード
Ｎ１〜Ｎ５で容量結合しているときに顕著である。図１
において、Ｓ１、Ｓ２は基準電圧Ｖref と入力電圧Ｖin
を交互にオンオフするための入力スイッチ、Ｓ３、Ｓ４
は、サンプリング状態と比較状態でスイッチングコンパ
レータＳＣ１、ＳＣ２をオンオフするためのサンプリン
グスイッチ、Ｃ１、Ｃ２は回路ブロック間の結合キャパ
シタ、Ｄは、例えばラッチ等のデジタル部である。
【０００５】このようなコンパレータにおいて、まず基
準電圧Ｖref を取込むサンプリング状態では、図２に示
す如く、スイッチＳ１、Ｓ３、Ｓ４がオンとされ、各ノ
ードＮ１〜Ｎ５の電圧Ｖ1 〜Ｖ5 の間には、次式の関係
が成立する。
準電圧Ｖref を取込むサンプリング状態では、図２に示
す如く、スイッチＳ１、Ｓ３、Ｓ４がオンとされ、各ノ
ードＮ１〜Ｎ５の電圧Ｖ1 〜Ｖ5 の間には、次式の関係
が成立する。
【０００６】Ｖ1 ＝Ｖref …（１） Ｖ3 ＝Ｖ2 （≒Ｖdd／２） …（２） Ｖ5 ＝Ｖ4 （≒Ｖdd／２） …（３） Ｖc1＝Ｖ2 −Ｖref …（４） Ｖc2≒０Ｖ …（５） ここで、Ｖddは電源電圧、Ｖc1は、第１段キャパシタＣ
１の電極間電位、Ｖc2は、第２段キャパシタＣ２の電極
間電位である。
１の電極間電位、Ｖc2は、第２段キャパシタＣ２の電極
間電位である。
【０００７】一方、サンプリング状態で取込んだ基準電
圧Ｖref と入力電圧Ｖinの比較動作を行う比較状態で
は、図３に示す如く、入力スイッチＳ２がオン、サンプ
リングスイッチＳ３、Ｓ４がオフとされる。この時、リ
ークがなく、前出（４）式及び（５）式の関係が保存さ
れていれば、各ノードＮ１〜Ｎ５の電圧Ｖ1 〜Ｖ5 は、
次式のような関係となる。
圧Ｖref と入力電圧Ｖinの比較動作を行う比較状態で
は、図３に示す如く、入力スイッチＳ２がオン、サンプ
リングスイッチＳ３、Ｓ４がオフとされる。この時、リ
ークがなく、前出（４）式及び（５）式の関係が保存さ
れていれば、各ノードＮ１〜Ｎ５の電圧Ｖ1 〜Ｖ5 は、
次式のような関係となる。
【０００８】 Ｖ1 ＝Ｖin …（６） Ｖ2 ＝Ｖref −Ｖin＋Ｖc1 …（７） Ｖ3 ′＞Ｖ3 （Ｖref ＞Ｖinの時） …（８） Ｖ5 ′＜Ｖ5 （Ｖref ＞Ｖinの時） …（９） ここで、Ｖ3 ′、Ｖ5 ′は、それぞれサンプリング状態
から比較状態に移った後の電圧である。
から比較状態に移った後の電圧である。
【０００９】一方、図４に示す如く、欠陥等によるリー
クパスがあると、電荷が保存されず、（４）式及び
（５）式の関係が成立しなくなる。図４において、Ｒ
２、Ｒ３はリークパスの抵抗（リーク抵抗と称する）で
ある。
クパスがあると、電荷が保存されず、（４）式及び
（５）式の関係が成立しなくなる。図４において、Ｒ
２、Ｒ３はリークパスの抵抗（リーク抵抗と称する）で
ある。
【００１０】一方、サンプリングスイッチＳ３とＳ４が
共にオフとなる停止中にデジタル部Ｄが不定となるのを
防止するため、図５に示す如く、休止用スイッチＳ６、
Ｓ７を設けて、キャパシタＣ１、Ｃ２による容量結合の
後段（ＤＣパスの入力）のノードＮ２、Ｎ４を固定し、
スリープ状態とすることが行われている。
共にオフとなる停止中にデジタル部Ｄが不定となるのを
防止するため、図５に示す如く、休止用スイッチＳ６、
Ｓ７を設けて、キャパシタＣ１、Ｃ２による容量結合の
後段（ＤＣパスの入力）のノードＮ２、Ｎ４を固定し、
スリープ状態とすることが行われている。
【００１１】
【発明が解決しようとする課題】しかしながら、このス
リープ状態では、一義的に状態が固定されるため、相補
して動作するトランジスタの一方しかリーク測定が行わ
れないという問題点を有していた。即ち、図５のように
スリープ時にＤＣパスの入力が低（Ｌ）レベルに固定さ
れるコンパレータの場合、図６に示す如く、リーク抵抗
Ｒ３による電源電圧Ｖdd〜信号間の内部リークは検出で
きるが、リーク抵抗Ｒ２によるグランド（ＧＮＤ）〜信
号間のリークは検出することができない。
リープ状態では、一義的に状態が固定されるため、相補
して動作するトランジスタの一方しかリーク測定が行わ
れないという問題点を有していた。即ち、図５のように
スリープ時にＤＣパスの入力が低（Ｌ）レベルに固定さ
れるコンパレータの場合、図６に示す如く、リーク抵抗
Ｒ３による電源電圧Ｖdd〜信号間の内部リークは検出で
きるが、リーク抵抗Ｒ２によるグランド（ＧＮＤ）〜信
号間のリークは検出することができない。
【００１２】特に、リーク測定は、アナログ半導体回路
の直線性（リニアリティ）検査に有効であるが、従来
は、高速におけるリニアリティ検査が１秒以下の短時間
で終了するのに対し、低速のリニアリティを検査するた
めのリーク測定には、例えば２０ＫＨｚで１０秒前後の
時間がかかり、低速リニアリティ検査にテスト時間がか
かるという問題点もあった。
の直線性（リニアリティ）検査に有効であるが、従来
は、高速におけるリニアリティ検査が１秒以下の短時間
で終了するのに対し、低速のリニアリティを検査するた
めのリーク測定には、例えば２０ＫＨｚで１０秒前後の
時間がかかり、低速リニアリティ検査にテスト時間がか
かるという問題点もあった。
【００１３】本発明は、前記従来の問題点を解消するべ
くなされたもので、電源電流を減らすためのスリープ状
態を備えた半導体回路のリーク電流を、容易且つ迅速に
測定可能とすることを課題とする。
くなされたもので、電源電流を減らすためのスリープ状
態を備えた半導体回路のリーク電流を、容易且つ迅速に
測定可能とすることを課題とする。
【００１４】
【課題を解決するための手段】本発明は、電源電流を減
らすためのスリープ状態を備えた半導体回路において、
該スリープ時に不定状態となるノードに対し、電源固定
とグランド固定を可能とするノード電位制御手段を設
け、スリープ時には、前記ノードを電源とグランドに任
意に設定できるようにして、前記課題を解決したもので
ある。
らすためのスリープ状態を備えた半導体回路において、
該スリープ時に不定状態となるノードに対し、電源固定
とグランド固定を可能とするノード電位制御手段を設
け、スリープ時には、前記ノードを電源とグランドに任
意に設定できるようにして、前記課題を解決したもので
ある。
【００１５】又、前記ノード電位制御手段によりノード
を固定した状態で、リーク電流が測定されるようにした
ものである。
を固定した状態で、リーク電流が測定されるようにした
ものである。
【００１６】本発明においては、図７に示す如く、例え
ば制御回路８からの制御信号により出力端子１２を電源
電位に固定する電位固定スイッチ（トランジスタ）ＡＨ
と、出力端子１２をグランド（ＧＮＤ）に固定する電位
固定スイッチ（トランジスタ）ＡＬを備え、それぞれ独
立制御可能としたノード電位制御手段１０を設ける。こ
のノード電位制御手段１０の出力端子１２を、例えば回
路２０と２２の間の、スリープ時に不定となる、リーク
を観測（測定）したいノードＮや内部バスに接続し、図
８に示す如く、Ｈレベル（電源電位）に固定したとき
と、Ｌレベル（グランド電位）に固定したときの電源電
流を測定することにより、内部ノードやバスのリーク電
流を容易に測定できる。
ば制御回路８からの制御信号により出力端子１２を電源
電位に固定する電位固定スイッチ（トランジスタ）ＡＨ
と、出力端子１２をグランド（ＧＮＤ）に固定する電位
固定スイッチ（トランジスタ）ＡＬを備え、それぞれ独
立制御可能としたノード電位制御手段１０を設ける。こ
のノード電位制御手段１０の出力端子１２を、例えば回
路２０と２２の間の、スリープ時に不定となる、リーク
を観測（測定）したいノードＮや内部バスに接続し、図
８に示す如く、Ｈレベル（電源電位）に固定したとき
と、Ｌレベル（グランド電位）に固定したときの電源電
流を測定することにより、内部ノードやバスのリーク電
流を容易に測定できる。
【００１７】
【発明の実施の形態】以下図面を参照して、本発明の実
施形態を詳細に説明する。
施形態を詳細に説明する。
【００１８】本発明の第１実施形態は、図１に示したよ
うなチョッパ型コンパレータに本発明を適用したもの
で、図９に示す如く、図１と同様のコンパレータにおい
て、第１段キャパシタＣ１とスイッチングコンパレータ
ＳＣ１の間の第２ノードＮ２に、電位固定スイッチＡ
１、Ａ２を含む第２ノード電位制御手段１０Ａを接続
し、第２段キャパシタＣ２とスイッチングコンパレータ
ＳＣ２の間の第４ノードＮ４に、電位固定スイッチＡ
３、Ａ４を含む第４ノード電位制御手段１０Ｂを接続
し、第３段キャパシタＣ３とスイッチングコンパレータ
ＳＣ３の間の第６ノードＮ６に、電位固定スイッチＡ
５、Ａ６を含む第６ノード電位制御手段１０Ｃを接続し
たものである。他の点に関しては、スイッチングコンパ
レータＳＣの段数が２段から３段に増えている点を除
き、図１に示した従来例と同様であるので説明は省略す
る。
うなチョッパ型コンパレータに本発明を適用したもの
で、図９に示す如く、図１と同様のコンパレータにおい
て、第１段キャパシタＣ１とスイッチングコンパレータ
ＳＣ１の間の第２ノードＮ２に、電位固定スイッチＡ
１、Ａ２を含む第２ノード電位制御手段１０Ａを接続
し、第２段キャパシタＣ２とスイッチングコンパレータ
ＳＣ２の間の第４ノードＮ４に、電位固定スイッチＡ
３、Ａ４を含む第４ノード電位制御手段１０Ｂを接続
し、第３段キャパシタＣ３とスイッチングコンパレータ
ＳＣ３の間の第６ノードＮ６に、電位固定スイッチＡ
５、Ａ６を含む第６ノード電位制御手段１０Ｃを接続し
たものである。他の点に関しては、スイッチングコンパ
レータＳＣの段数が２段から３段に増えている点を除
き、図１に示した従来例と同様であるので説明は省略す
る。
【００１９】本実施形態において、スリープ状態で、電
位固定スイッチＡ１を閉じれば、リーク抵抗Ｒ２を通る
リーク電流を検出することができ、Ａ２を閉じればＲ１
のリーク電流を検出することができ、Ａ３を閉じればＲ
４のリーク電流を検出することができ、Ａ４を閉じれば
Ｒ３のリーク電流を検出することができ、Ａ５を閉じれ
ばＲ６のリーク電流を検出することができ、Ａ６を閉じ
ればＲ５のリーク電流を検出することができる。
位固定スイッチＡ１を閉じれば、リーク抵抗Ｒ２を通る
リーク電流を検出することができ、Ａ２を閉じればＲ１
のリーク電流を検出することができ、Ａ３を閉じればＲ
４のリーク電流を検出することができ、Ａ４を閉じれば
Ｒ３のリーク電流を検出することができ、Ａ５を閉じれ
ばＲ６のリーク電流を検出することができ、Ａ６を閉じ
ればＲ５のリーク電流を検出することができる。
【００２０】本実施形態の実際の検査時における各部信
号の変化状態の例を図１０に示す。時刻ｔ１までは、電
位固定スイッチＡ１〜Ａ６が全てオフとされた通常動作
状態にある。時刻ｔ１になるとスリープ状態になり、電
位固定スイッチＡ１〜Ａ６のオンオフ状態を適宜組合せ
てスウィープし、例えば全てが高レベル固定、同じく低
レベル固定、選択されたものだけがＨレベル固定で他は
Ｌレベル固定、選択されたものだけがＬレベル固定で他
はＨレベル固定の順に、リーク電流が測定され、終了後
の時刻ｔ２で再び通常動作状態に戻る。
号の変化状態の例を図１０に示す。時刻ｔ１までは、電
位固定スイッチＡ１〜Ａ６が全てオフとされた通常動作
状態にある。時刻ｔ１になるとスリープ状態になり、電
位固定スイッチＡ１〜Ａ６のオンオフ状態を適宜組合せ
てスウィープし、例えば全てが高レベル固定、同じく低
レベル固定、選択されたものだけがＨレベル固定で他は
Ｌレベル固定、選択されたものだけがＬレベル固定で他
はＨレベル固定の順に、リーク電流が測定され、終了後
の時刻ｔ２で再び通常動作状態に戻る。
【００２１】このようにして、各ノードがＨレベルのと
きのリークとＬレベルのときのリークをそれぞれ容易且
つ迅速に測定できる。
きのリークとＬレベルのときのリークをそれぞれ容易且
つ迅速に測定できる。
【００２２】次に、図１１を参照して、本発明の第２実
施形態を詳細に説明する。
施形態を詳細に説明する。
【００２３】本実施形態は、本発明を、ＮＯＲゲート３
０と、プリチャージ用のＭＯＳ３２と、インバータ等の
後段回路３４とを有するデジタルのダイナミックロジッ
ク回路に適用したもので、前記後段回路３４入口のノー
ドＮ８に、図７に示したようなノード電位制御手段１０
を接続したものである。
０と、プリチャージ用のＭＯＳ３２と、インバータ等の
後段回路３４とを有するデジタルのダイナミックロジッ
ク回路に適用したもので、前記後段回路３４入口のノー
ドＮ８に、図７に示したようなノード電位制御手段１０
を接続したものである。
【００２４】本実施形態においては、スリープ時にプリ
チャージ電流が停止した状態における、後段回路３４の
入力不定を防止すると共に、Ｈレベル時とＬレベル時の
リーク電流を電源電流として容易に測定可能である。
チャージ電流が停止した状態における、後段回路３４の
入力不定を防止すると共に、Ｈレベル時とＬレベル時の
リーク電流を電源電流として容易に測定可能である。
【００２５】
【発明の効果】本発明によれば、スリープ時に不定状態
となるノードを、電源とグランドに任意に設定でき、該
ノードのリーク電流を容易に測定することが可能とな
る。
となるノードを、電源とグランドに任意に設定でき、該
ノードのリーク電流を容易に測定することが可能とな
る。
【００２６】特に、本発明のノード電位制御手段を利用
したリーク電流測定を、アナログ回路の低速リニアリテ
ィの検査に用いた場合には、ノード電位制御手段により
ノードの電位を数ミリ秒の短時間で切換えて、必要な状
態のリーク電流を短時間に測定することが可能となり、
元々高速の高速リニアリティ検査と合せて、リニアリテ
ィの検査を短時間で行えるようになる。従って、出荷時
に行われる全数検査や、故障受け入れ時の検査を短時間
に行うことができ、作業効率が向上する。
したリーク電流測定を、アナログ回路の低速リニアリテ
ィの検査に用いた場合には、ノード電位制御手段により
ノードの電位を数ミリ秒の短時間で切換えて、必要な状
態のリーク電流を短時間に測定することが可能となり、
元々高速の高速リニアリティ検査と合せて、リニアリテ
ィの検査を短時間で行えるようになる。従って、出荷時
に行われる全数検査や、故障受け入れ時の検査を短時間
に行うことができ、作業効率が向上する。
【図１】本発明の適用対象であるチョッパ型コンパレー
タの一般的な回路構成の例を示す回路図
タの一般的な回路構成の例を示す回路図
【図２】前記チョッパ型コンパレータのサンプリング状
態を示す回路図
態を示す回路図
【図３】同じく比較状態を示す回路図
【図４】同じく比較状態でリークがある場合を示す回路
図
図
【図５】前記チョッパ型コンパレータのデジタル部のス
リープ状態を示す回路図
リープ状態を示す回路図
【図６】前記スリープ時のリーク電流検出状態を示す回
路図
路図
【図７】本発明で用いられるノード電位制御手段を、ス
リープ時に不定となるノードに接続した状態を示す回路
図
リープ時に不定となるノードに接続した状態を示す回路
図
【図８】前記ノード電位制御手段の作動状態を示す図表
【図９】本発明の第１実施形態であるチョッパ型コンパ
レータの構成を示す回路図
レータの構成を示す回路図
【図１０】第１実施形態における各部動作波形の例を示
すタイムチャート
すタイムチャート
【図１１】本発明の第２実施形態であるデジタルのダイ
ナミックロジック回路の構成を示す回路図
ナミックロジック回路の構成を示す回路図
【符号の説明】 １０、１０Ａ、１０Ｂ、１０Ｃ…ノード電位制御手段 ＡＨ、ＡＬ、Ａ１〜Ａ６…電位固定スイッチ Ｎ、Ｎ１〜Ｎ８…ノード ＳＣ１〜３…スイッチングコンパレータ Ｄ…デジタル部 Ｃ１、Ｃ２、Ｃ３…結合キャパシタ Ｒ１〜Ｒ６…リーク抵抗 Ｓ１、Ｓ２…入力スイッチ Ｓ３〜Ｓ５…サンプリングスイッチ ２０、２２…回路
Claims (2)
- 【請求項１】電源電流を減らすためのスリープ状態を備
えた半導体回路において、 該スリープ時に不定状態となるノードに対し、電源固定
とグランド固定を可能とするノード電位制御手段を設
け、 スリープ時には、前記ノードを電源とグランドに任意に
設定できるようにしたことを特徴とする半導体回路。 - 【請求項２】請求項１において、前記ノード電位制御手
段によりノードを固定した状態で、リーク電流が測定さ
れることを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31451196A JP3262209B2 (ja) | 1996-11-26 | 1996-11-26 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31451196A JP3262209B2 (ja) | 1996-11-26 | 1996-11-26 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10153640A true JPH10153640A (ja) | 1998-06-09 |
| JP3262209B2 JP3262209B2 (ja) | 2002-03-04 |
Family
ID=18054174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31451196A Expired - Lifetime JP3262209B2 (ja) | 1996-11-26 | 1996-11-26 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3262209B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002269986A (ja) * | 2001-03-12 | 2002-09-20 | Fujitsu Ltd | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3631933B2 (ja) | 1999-02-14 | 2005-03-23 | 矢崎総業株式会社 | スイッチングデバイス |
| JP2000253570A (ja) | 1999-02-26 | 2000-09-14 | Yazaki Corp | 電気自動車のモータ起電力制御システム |
| US6441679B1 (en) | 2000-02-14 | 2002-08-27 | Yazaki Corporation | Semiconductor active fuse operating at higher supply voltage employing current oscillation |
-
1996
- 1996-11-26 JP JP31451196A patent/JP3262209B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002269986A (ja) * | 2001-03-12 | 2002-09-20 | Fujitsu Ltd | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 |
| JP4553504B2 (ja) * | 2001-03-12 | 2010-09-29 | 富士通セミコンダクター株式会社 | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3262209B2 (ja) | 2002-03-04 |
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Legal Events
| Date | Code | Title | Description |
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