SE422853B - Metod for les- och/eller skivaccess till minnen och krets for genomforande av metoden - Google Patents

Description

7803096-2 möjligt. På de individuella minneskomponenterna, minnets mikro- kretsar, ställs därför bland annat följande huvudkrav. Ett maxi- miantal minnesceller skall finnas på en mikrokrets. Effektav- givningen per mikrokrets bör vara så låg som möjligt. Läsning och skrivning av minnesinformationen skall kunna genomföras så snabbt som möjligt. Det är emellertid känt, att dessa krav delvis eller helt och hållet motsäger varandra, varför utform- ning av minnesmikrokretsar alltid går ut på att finna en förhål- landevis optimal lösning för en särskild tillämpning under givna tekniska förutsättningar.

Av särskild vikt med tanke på packningstäthet och effektavgiv- ning är dynamiska halvledarminnesutföranden. Informationen lag- ras då i form av en kapacitiv laddning. Jämfört med t.ex. statiska minnesceller kan dynamiska sådana utföras med färre omkopplingselement. Kända lagringsceller av detta slag är exem- pelvis de s.k. "en-anordnings-cellerna", "två-anordnings-cellerna", etc., vilka för närvarande oftast framställs i MOS-teknik. En känd minnescell med två fälteffekttransistorer beskrivs i IBM Technical Disclosure Bulletin, vol. 18, nr. 3, augusti 1973, sid 7QÉy787. Det är emellertid känt, att dynamiska minnen också kan framställas i bipolärteknik.

Utvecklingen av minnesceller, som fortlöpande minskar i storlek av packningsskäl, medför emellertid svårighet att tillförlitligt värdera de synnerligen små lagringssignaler vid en minnescell som går till accessledningarna. Under strävan att göra minnesut- läsningen så känslig som möjligt har avkänningskretsarna ökat i omfattning och komplexitet. Så t.ex. kräver varje skriv/läs-access ett flertal styrsignaler i en exakt bestämd ordningsföljd, för vilken mycket snäva toleranser måste iakttagas med avseende på tiden. Beroende på huruvida en läs- eller en skriv-access göres, måste dessutom olika styrsignalsekvenser åstadkommas. Detta har emellertid till följd, att prestandan hos det resulterande min- nesarrangemanget såsom en helhet i allt högre grad beror på minnescellmatrisernas perifera stödkretsar, d.v.s. speciellt på accesskretsarna. 7803096-2 Ändamålet med föreliggande uppfinning är därför att förbättra accessystemet för minnesarrangemang av ovan angivet slag i av- sikt att reducera accesstiden och dessutom att leda funktionen med styrsignaler, vilka är mindre kritiska med avseende på tiden.

Ovannämnda och andra ändamål, egenskaper och fördelar med upp- finningen, som definieras i nedanstâende patentkrav, framgår av följande, mera detaljerade beskrivning av en föredragen utförings- form, som illustreras på bifogade ritningar.

Fig. l är ett blockschema, som visar den generella organisationen hos en minnesmikrokrets för att åskådliggöra var förbättringen enligt föreliggande uppfinning kretstekniskt hör hemma.

Fig. 2 är ett mera detaljerat kopplingsschema för accesskretsen, som är ansluten till ett bitledningspar i enlighet med en utfö- ringsform av uppfinningen.

Fig. 3 är ett pulsschema för styrning av funktionen efter en minnesaccess enligt föreliggande uppfinning.

Fig. 4 är en generaliserad illustration för att åskådliggöra funktionen hos bitledningsomkopplarna enligt uppfinningen jäm- fört med tidigare känd teknik.

Fig. l visar i blockschematisk form den allmänna och vanliga strukturen hos en minnesmikrokrets med tillhörande perifera enheter. Siffran 1 betecknar minnesmatrisen, som rymmer ett flertal minnesceller 2. Minnescellerna 2 är generellt anordnade i matrisform vid skärningspunkten för tillhörande rad- och ko- lumnledningar. I fig. l är radledningarna markerade ordledningar WL, och kolumnledningarna är betecknade bitledningar BL. Utvälj- ningen av en eller flera celler sker på känt sätt genom samtidig rad- och kolumnaktivering. Från den huvudsakligen binärkodade adressinformationen vid adressingång 3 avkodas radadressen i ordledningsavkodaren 4, och tillhörande kolumnadress avkodas i bitledningsavkodaren 5. En organisation, som inkluderar avkod- 7803096-2 ningsfunktionen på minnesmikrokretsen, har avsevärd betydelse för utnyttjandet av den höga integreringsgraden därför att den tillåter funktion med en liten mängd anslutningar ledande till utsidan.

Fig. l visar såsom ytterligare hjälpkretsar förförstärkare 6, förladdningskretsar 7, bitledningsomkopplare 8 och en ytterligare buffert/förstärkare 9 i datavägen. Den generella struktur som beskrivs ovan är typisk - speciellt för dynamiska minnesmikro- kretsar. Minnescellen 2, förförstärkaren 6 och förladdningskret- sen 7 - för att välja ett exempel - kan vara framställda på det sätt som är känt från IBM Technical Disclosure Bulletin, vol. 18, nr. 3, augusti 1975, sid. 786/787. Förförstärkaren 6 är utformad såsom en taktstyrd monostabil vippkrets (taktgivare SL) och har till uppgift att låsa den mycket ringa differentialsignal som uppträder på ett bitledningspar efter en minnesaccess. Med hjälp av förladdningskretsen 7, som styrs av en motsvarande återställ- ningspuls RBL, etableras definierade och balanserade starttill- stånd på kolumn- eller bitledningarna för varje minnesaccess.

Bitledningsomkopplarna 8, som styrs av bitledningsavkodningssig- nalen BD, etablerar för varje valt bitledningspar anslutningen till (ytterligare och ej illustrerade) dataingångs/utgângskretsar.

Eftersom särskilt MOS-lagringsmikrokretsar i en minnesorganisa-f tion huvudsakigen arbetar med bipolärkretsar, som är överlägsna vad gäller funktionshastigheten, innehåller lagringsmikrokretsen om så är nödvändigt, nivåomvandlare och drivkretsar, vilka emel- lertid ej har visats i fig. 1. Om det aktuella systemet är mer komplicerat, blir dessutom hela funktionsstyrningen för en minnes- access mycket kritisk ur tidssynpunkt sett, varför den mestadels inkluderas i mikrokretsen och företrädesvis utlöses från en enda ingångspuls (t.ex. mikrokretsutväljningspulsen).

Vad arrangemanget i fig. l beträffar blir informationen på ett för dynamiska minnen typiskt sätt förstärkt i två steg till dess den når mikrokretsens utgångsanslutningar. En utläsnings- process initieras genom aktiveringen av en ordledning WL, vilket ger upphov till alstring av en positiv eller negativ differential- 7803096-2 spänning mellan de till ett bitledningspar BL hörande bitled- ningarna. Bitledningarna på bitledningsomkopplarnas 8 båda sidor har i förväg uppladdats till samma potential via en förladdningskrets 7. Polariteten hos differentialspänningen på de båda till ett bitledningspar hörande bitledningarna beror på de laddningar som är lagrade vid lagringskapacitan- serna. Sedan differentialspänningen har utvecklats fullstän- digt, inställes den taktstyrda vippan i förförstärkaren 6 (takt SL). I enlighet med den lagrade binärinformationen sänks sålunda potentialen på en av de båda bitledningarna, t.ex. till jord. Under nästa steg ansluts de valda bitledarna via bitledningsomkopplaren 8 (takt BD) till en andra förstärkare 9, som ofta är gemensam för flera bitledningspar. Om tillräck- lig differentialspänning har bildats vid ingångarna, inställes förstärkaren 9 av signal SB, vilket slutgiltigt låser minnesin- formationen.

Vid detta kända arrangemang krävs minst fyra styrsignaler (WL, SL, RBL, BD) för en minnesaccess. Dessa signaler är dess- utom synnerligen kritiska vad beträffar ordningsföljden, som de uppträder i. Detta illustreras exempelvis av det faktum att styrpulsen BD för bitledningsomkopplarna 8 blott får uppträda efter det att den taktstyrda vippkretsen i förförstärkaren 6 har inställts av SL-pulsen. I annat fall måste man räkna med att minnesinformationen vid avkänning blir fel.

Uppfinningen utgår från samma generella struktur för en minnes- mikrokrets som visas i fig. l med undantag av att bitlednings- omkopplarnas 8 styrning är annorlunda. Sålunda styrs funktionen mycket enklare och bättre, och accesshastigheten är högre.

Bufferten/förstärkaren 9 i fig. l behövs ej längre, och de bitledningssektioner vilka leder till utsidan från bitlednings- omkopplarna och kallas dataledningar kan vara direkt anslutna till en avkänningskrets för differentialströmmen. Även dessa kretsar är numera oftast utförda i bipolärteknik på en från minnesmikrokretsen skild mikrokrets i form av en ingångskrets för ytterligare perifera enheter. 7803096-2 Fig. 2 visar en tvärsnittsillustration av dataaccessvägen för en kolumn i systemet enligt fig. l i ett mera detaljerat ut- förande för att demonstrera den förbättring som föreliggande uppfinning ger. Mot kolumnledningen markerad BL i fig. l svarar bitledningsparet BO, Bl. Genom zonerna, som visas med strecklinjer längs kolumnsnittet, är anslutningen till respek- tive kretszoner i fig. 1 avsedda att underlättas. Mellan BO och Bl i sektion l finns minnesceller 2, vilka hör samman med detta bitledningspar. Som ett exempel på en minnescell antages en s.k. tvåanordnings-minnescell med lagringskondensatorer Cl och C2, accessbara via fälteffekttransistorer Tl och T2. Till dessa transistorers styrelektroder är radutväljningsledningen, d.v.s. ordledningen WL, ansluten. Längre ner i bitledningsparet finns sektion-6 för förförstärkaren. För detta ändamål utnyttjas före- trädesvis en mcnostabil vippkrets av transistorer T3 och T4, vilken vippkrets kan taktstyras via en ytterligare transistor T5, som är inkopplad via den gemensamma anslutningen till jordpotential. Tillhörande inställningspuls har beteckning SL.

Inom sektion 7 anbringas startpotentialer, som definieras av kretsen med transistorerna T6, T7 och T8, på bitledningarna.

Via T6 och T7 skall en snabb uppladdning av respektive bitled- ningssektion till nära nog matningsspänningen VH äga rum, och via T8 skall en tillfredsställande balansering av bitlednings- potentialerna utföras. Tillhörande signal för bitledningens uppladdning har markerats RBL. Ovan beskrivna kretsarrangemangd och dettas funktion framgår också av den inledningsvis nämnda IBM Technical Disclosure Bulletin. Vidare har man för den ak- tuella utföringsformen förutsatt N-kanal-fälteffekttransistorer av anrikningstyp.

Om man fortsätter längs kolumnsnittet i fig. 2, påträffas bit- ledningsomkopplarna T9 och TlO. Genom T9 och Tl0 kan bitledning- arna BO och Bl separeras från de utåtledande dataledningarna, som är märkta D0 och Dl, eller anslutas därtill under en access.

Vad beträffar styrelektroderna är T9 och Tl0 hopkopplade och styrs av bítavkodarsignalen BD. T9 och Tl0 utgör sålunda en del av kolumnavkodningssystemet. Hänvisning sker i detta sammanhang 7803096-2 till det faktum, att för flera bitledningspar BO, Bl finns i allmänhet ett gemensamt par förlängande dataledningar DO, Dl eller skriv/läskretsar, etc. Bitledningsomkopplarna utmärker vidare minnesmikrokretsens mikrokretsgräns vid utföranden med MOS-minnesmikrokretsar och bipolära ytterligare perifera kret- Sar .

Med hänvisning till fig. 3 kommer nu funktionen och dennas styrning, som förbättras enligt uppfinningen, att beskrivas mera detaljerat. Först behandlas utläsningsprocessen, där re- duceringen av accesstiden helt naturligt är av särskild vikt.

Det antages, att bitledningarna har föruppladdats under en föregående fas till definierade och balanserade startpotentia- ler; hänvisning därtill sker nedan. En utläsningsprocess initie- ras genom aktivering av en ordledning (WL-puls) . Inom ramen för uppfinningen kan BD-pulsen redan uppträda samtidigt med WL- pulsen och förspänna ett par bitledningsomkopplare T9, TlO för att framkalla en förberedelse. BD-pulsen uppvisar en mellan- potential, som företrädesvis är lika med potentialen på data- ledningarna D0 och Dl, som förladdats under föregående fas.

Fälteffekttransistorernas tröskelvärden måste givetvis beaktas på normalt sätt. Om en matningsspänning VH om cirka 8 volt för- utsättes, är cirka 4 volt lämpligt för BD-mellanpotentialen och förladdningspotentialen för DO, Dl. I den första fasen, som mar- keras I i fig. 3 kan en differentialspänning beroende på den laddning som är lagrad på Cl och C2 framkallas på känt sätt vid bitledningarna BO och Bl via Tl och T2, som är ledande till följd av WL-pulsen. Denna mycket låga differentialspänning, som härrör från laddningsfördelningen mellan minnet och bitledningskapaci- tanserna, visas i slutet av tidsintervall I och har markerats ÅÄV.

Efter alstringen av differentialspänningen räv blir låskretsen i form av den taktstyrda monostabila vippkretsen med transisto- rerna T3, T4 och TS inställd under den efterföljande fasen II.

Denna fas karakteriseras följaktligen av inställningspulsens SL uppträdande, varvid - beroende på differentialspänningens 7803096-2 ÄÄV förtecken - antingen BO eller Bl sänks till jordpotential.

Detta har samma effekt som en förstärkning och bestämd låsning av den först synnerligen låga differentialsignal som matas till bitledningsparet av minnescellen. Vad situationen i fig. 3 beträffar, har det antagits att bitledningen Bl, som tidigare hade förladdats till en startpotential om 8 volt, praktiskt taget sänks till jordpotential, medan potentialen hos BO förblir oförändrad under en första approximation. På grund av oundvik- liga_läckströmmar från minneskapacitanserna och på grund av vipp- kretsens övergångsfas kommer de verkligen uppnådda potential- värdena för Bl att ligga mellan 0 och l volt och för BO mellan 7 och 8 volt. Beträffande laddningslagringstillståndet hos min- neskondensatorerna Cl och C2 för de resulterande bitledningspo- tentialerna med sig, att Cl har i huvudsak uppladdats (till VH, t.ex. 8 volt), och att C2 har i huvudsak urladdats. Sålunda har den förförstärkande vippkretsen blivit förberedd på sådant sätt, att i och med SG-pulsens uppträdande har bitledningen Bl full- ständigt urladdats via de ledande transistorerna T4 och T5.

Transistorerna T9 och Tl0 har båda varit icke-ledande i fas I till följd av sin mellanförspänning under BD-pulsen med BO och Bl förladdade till cirka VH, d.v.s. 8 volt. Om nu potentialen på bitledningen BO eller Bl faller under fas II under spänningen BD-VT, börjar en ström flyta i en av de båda transistorerna T9, Tl0 via T3 eller T4 och den gemensamma transistorn TS mot jord.

VT är tröskelspänningen för T9, TIO. Huruvida T9 eller Tl0 blir ledande bestämmes av den på Cl och C2 lagrade informationen, eftersom differentialspänningen, som framkallas på BO och Bl, bestäms av nämnda information. Vad fallet i fig. 3 beträffar, d.v.s. att Bl urladdas till nästan jordpotential, blir därför TIO ledande så snart som dess grindpotential (BD-pulsen) med tröskelspänningen för Tl0 överskrider den minskande Bl-potentia- len. Bitledningen Bl kan i detta fall betraktas som emittertill- förseln och dataledningen Dl såsom kollektortillförseln för TlO.

Under ett skrivförlopp, som beskrivs nedan, är detta antagande reverserat. Slutligen flyter under fas II en ström Il eller I0, d.v.s. en differentialström, såsom en funktion av minnesinfor- 7803096-2 mationen, och denna kan avkännas på vanligt sätt. Ett andra förstärkarsteg behövs ej längre under rådande förhållanden, vilket skiljer sig från strukturen i fig. 1.

Att den andra av de båda bitledningstransistorerna T9, TIO förblir säkert icke-ledande framgår av den beskrivna utvälj- ningen av vilospänningarna för BO och Bl (VH) å ena sidan och den något lägre mellanpotentialen om cirka VH/2 för BD-utvälj- ningspulsen å den andra. Vilopotentialen för dataledningarna DO, Dl bör blott ej vara lägre än BD-potentialen, ty i annat fall skulle T9 och TIO ej förbli icke-ledande. Dataledningarnas D0, Dl vilopotential bör företrädesvis vara något lägre än po- tentialen hos bitledningssektionerna över bitledningsomkopplar- na T9 och Tl0. Härigenom tryggas, att bitledningsomkopplarna under fas I förblir säkert icke-ledande, även om vid laddnings- fördelningen och alstringen av den ringa differentialspänningen zåv oundvikliga potentialvariationer skulle uppträda hos den bitledning som är ansluten till den förladdade minneskapacitansen, vilken bitledningspotential teoretiskt måste förbli oförändrad.

Den ovan beskrivna accesscykeln avslutas i slutet av fas II genom att först BD, därefter WL och slutligen SL åter reduceras till sin startpotential, vilket innebär att bitledningarna BO och Bl först separeras från dataledningarna DO och Dl. Den förförstär- kande vippkretsen bevarar säkert hela differentialspänningen och därmed minnesinformationen under denna period genom att hålla Bl på jordpotential och BO på cirka VH. Via minnescelltransisto- rerna Tl och T2, som fortfarande hålls ledande av WL-pulsen, blir minnesinformationen sålunda korrekt "återinskriven" i minnes- kondensatorerna Cl och C2. Med reduceringen av WL-pulsen blir minnesladdningen på Cl eller C2 separerad eller isolerad från bitledningarna. Senare kan vippkretsinställningspulsen SL avlägs- nas .

Efter varje sådan minnesaccess följer återuppladdningen av accessledningarna som visas i fig. 3, fas III. Detta visas i fig. 3 för bitledningarna BO och Bl. Under denna fas uppträder 7803096-2 10 återställningsklockpulsen med beteckning RBL. För RBL väljs företrädesvis en styrpotential, som är högre än VH, t.ex. ll volt. Detta skall trygga en ledningsföruppladdning med maxi- mal hastighet via T6 och T7 till full spänning VH och en optimal potentialutjämning via T8 utan att respektive transistorers tröskelspänning har något inflytande därpå. Sådana styrsignaler med överskottspotential kan alstras på känt sätt med hjälp av s.k. stropp-kretsar.

Under en inskrivningsprocess äger tillsammans med aktiveringen av ordledningen VL en reducering rum - företrädesvis till jord- potential - av nivån på en av dataledningarna DO, Dl. Differen- tialspänningen, som bildas till följd av den fortfarande existe- rande minnesladdningen, kan sålunda skrivas över från utsidan.

Bitomkopplartransistorerna T9, Tl0 reverserar i detta fall sin strömriktning i förhållande till utläsningsriktningen. En viktig fördel med den enligt uppfinningen aktuella funktionssignalsek- vensen är att den är densamma för utläsnings- och inskrivnings- processen. Jämfört med kända kretskonfigurationer av detta slag, där fyra styrsignaler behövs, vilka äro synnerligen kritiska vad tiden beträffar, finns enligt föreliggande uppfinning kritiska krav enbart på två styrpulser, d.v.s. pulserna WL och SL. Ovan- nämnda avsevärda förbättringar med tanke på minnesaccesstiden kan sålunda uppnås.

Slutligen kommer uppfinningen att allmänt jämföras med tidigare känd teknik med hänvisning till fig. 4A och 4B. I de kända kretsarrangemangen för minnesaccess styrs bitledningsomkopplar- na via avkodningspulsen BD på sådant sätt att båda omkopplarna alltid uppvisa samma tillstånd. Båda bitledningarna BO och Bl är antingen separerade från dataledningarna DO och Dl eller an- slutna därtill. Den bitledning vars potential ej har reducerats kan sålunda störas från utsidan, och den känsliga lässignalen kan påverkas. Av denna anledning måste i allmänhet ett andra förstärkarsteg åstadkommas innan lagringssignalen kan läsas från tillhörande minnesmikrokrets. Detta fall demonstreras i fig. 4A av omkopplingselementens stela uppkoppling.

Claims (15)

7803096-2 ll Enligt föreliggande uppfinning pålägger istället BD-pulsen på bitledningsomkopplarna blott en medelförladdning enligt ovan eller förinställer den på detta sätt. Denna föruppladdning väljs på sådant sätt att på grund av differentialspänningen, som uppträder på bitledningarna, blott en av de båda bitlednings- omkoppíarna blir ledande och ansluter respektive bitledning med reducerad potential till motsvarande dataledning. Den andra bit- ledningen förblir separerad från tillhörande dataledning. Det slutliga inkopplingsvillkoret är sålunda att härleda från ifråga- varande bitledningspotential enligt vad som indikeras av pilarna i fig. 4B. Slutligen poängteras, att uppfinningen trots den beskrivna ut- föringsformen ej är begränsad till tvâ FET-minnesceller utan likaväl kan tillämpas på andra minnesceller inklusive dynamiska bipolärminnesceller eller statiska minnesceller. Patentkrav.

1. Metod för styrning av ett kretsarrangemang för läs- och/ eller skrivaccess till minnesceller, speciellt dynamiska halv- ledarminnesceller, som är samlade i en matrisformad minnescell- uppsättning och accessbara genom rad- och kolumnutväljning via ord- och bitledningar, varvid styrbara bitledningsomkopplare finns mellan minnescellmatrisen och dataingångs/utgångsledningar- na, och varvid kolumnledningarna äro sammanförda till var sitt särskilda bitledningspar, k ä n n e t e c k n a d därav, att vid en minnesaccessoperation till en minnescell bitledningsom- kopplarna (8 eller T9, Tl0) för tillhörande bitledarpar förspän- nas på sådant sätt under sitt "till"-tröskelvärde, att endast den ena (t.ex. T9) av bitledningsomkopplarna för paret blir ledande och förbinder den in/utgående dataledningen (t.ex. DO) med motsvarande bitledning (t.ex. BO) medan den andra (TIO) bitledningsomkopplaren icke blir ledande, varvid utväljningen av den ena av de tvâ omkopplarna i ett par vid läsning av cellen sker medelst datasignaltillståndet i cellen och vid eventuell vsososé-2 12 skrivning medelst signaltillståndet på det inkommande dataled- ningsparet (DO, Dl).

2. Metod enligt patentkravet 1, k ä n n e t e c k n a därav, att under minnesaccessoperationen styrsignalen (BD) på bitled- ningsomkopplarna (8 eller T9, Tl0) pålägges ungefär samtidigt med en ordlednings (WL) utväljningssignal.

3. Metod enligt patentkravet l eller 2, k ä n n e t e c k n a d därav, att styrsignalen (BD) för bitledningsomkopplarna är lägre än och företrädesvis hälften så hög som förladdningsspänningen för bitledningarna.

4. Metod enligt åtminstone något av kraven l - 3, k ä n n e - t e c k n a d därav, att styrsignalen (BD) på bitledningsomkopp- larna är ungefär lika med förladdningsspänningen på dataledning- arna (D0, Dl).

5. Metod enligt åtminstone något av kraven l - 4, k ä n n e - t e c k n a d därav, att vid minnesaccessoperationen under en första fas (I i fig. 3) ord- och bitledningsutväljningssignaler (WL, BD) påläggas, att efter alstringen av den lagringsberoende differentialspänningen på bitledningarna (BO, Bl) inställnings- pulsen (SL) pålägges den förförstärkare (6) som är utförd såsom styrd vippkrets.

6. Metod enligt något av kraven l - 5, k ä n n e t e c k n a d därav, att själva minnesaccessen avslutas med att styrsignalen (BD) på bitledningsomkopplarna, utväljningssignalen för ordled- ningen (WL) och slutligen inställningspulsen (SL) för förförstär- karsteget minskas i denna ordningsföljd.

7. Metod enligt något av kraven 1 - 6, k ä n n e t e c k n a d därav, att varje minnesaccessoperation åtföljs av en fas (III) där uppladdning sker av bit- och dataledningarna (B0, Bl och DO, Dl) till en fixerad spänning i vilotillståndet, varigenom tillhörande återställningsklocksignal (RBL) företrädesvis väljs högre än matningsspänningen. 7803096-2 13

8. Kretsarrangemang för utförande av metoden enligt patent- kraven l - 7, innefattande halvledarminnesceller (2), som är samlade i en matrisformad minnescelluppsättning (l) och access- bara genom rad- och kolumnutväljning via ord- (WL) och bitled- ningar (BO, Bl, BL), varvid styrbara bitledningsomkopplare (T9, Tl0) finns mellan minnescellmatrisen och dataingângs/ut- gångsledningar (D0, Dl), och varvid kolumnledningarna äro sam- manförda till var sitt särskilda bitledningspar, k ä n n e - t e c k n a t därav, att bitledningsomkopplarna (8 och T9, TIO) är anslutna till en styrsiqnalkälla, via vilken efter en access en sådan förspänning (BD-puls) är påläggbar att såsom en funktion av (differens) signalen, som av minnescellen (2) matas till tillhörande par av bitledningar (BO, Bl) och företrädesvis är förförstärkt, "till"-tröskelvärdet överskrids blott för en av de båda bitledningsomkopplarna (T9, Tl0), medan bitledningsomkopp- laren i den andra bitledningen förblir spärrad.

9. Kretsarrangemang enligt patentkravet 8, k ä n n e t e c k - n a t därav, att bitledningsomkopplarna (8) är fälteffekttran- sistorer (T9, Tl0), vilkas styrelektroder är anslutna till va- randra och till en bitledningsavkodare (5).

10. Kretsarrangemang enligt patentkravet 8 eller 9, k ä n n e - t e c k n a t därav, att efter minnesaccess grindpotentialen ' hos bitledningsomkopplarnas fälteffekttransistorer är lägre än förladdningsspänningen hos de bitledningssektioner (BO, Bl) som leder till minnesuppsättningen.

11. ll. Kretsarrangemang enligt något av föregående patentkrav, k ä n n e t e c k n a t därav, att grindpotentialen hos bit- ledningsomkopplarnas fälteffekttransistorer är ungefär lika med förladdningsspänningen hos dataledningarna (DO, Dl), som leder från bitledningsomkopplarna till utsidan.

12. Kretsarrangemang enligt något av föregående patentkrav, k ä n n e t e c k n a t därav, att grindpotentialen hos bitled- ningsomkopplarnas fälteffekttransistorer är cirka hälften så hög 7803096-2 14 som förladdningsspänningen hos de bitledningssektioner (BO, Bl), vilka leder till minnesmatrisen.

13. Kretsarrangemang enligt något av föregående patentkrav, k ä n n e t e c k n a t av en minnescellmatris med dynamiska minnesceller, varvid en förförstärkande låskrets (6) för varje bitledningspar finns anordnad mellan minnescellmatrisen och bitledningsomkopplarna.

14. l4. Kretsarrangemang enligt något av föregående patentkrav och speciellt patentkravet 6, k ä n n e t e c k n a t av en styrd (SL-pulsen) monostabil vippkrets (T3, T4, T5), vilken fungerar såsom förförstärkande lâskrets (6).

15. Kretsarrangemang enligt något av föregående patentkrav, k ä n n e t e c k n a t därav, att till ett par dataledningar (DO, Dl) avkänningskretsar är anslutna för differentialströmmen ( I) i dataledningsparet. ANFURDA PUBLIKATIONER: US 3 676 704 (307-235) Andra publikationer: IBM Technical Disclosure Bulletin, vol 19, nr 7, december 1976, sid 2482- -2483 och vol 18, nr 6, november 1975, sid 1849-1850.