JPH02207567A - 半導体集積回路及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲートアレイ方式で構成され且つメモリ機能
を持った半導体集積回路並びにその製造方法に関し１例
えばデータ処理用の半導体集積回路並びにその製造方法
に適用して有効な技術に関するものである。

〔従来技術〕

少量多品種の半導体集積回路を短期間にしかも安価に製
造するにはゲートアレイ方式を採用することができる。

このゲートアレイ方式は、半導体基板上に基本セルを整
列配置した共通のディヒューズド・ウェーハ（ゲートア
レイを拡散したウェーハ）に対し、ユーザの要求仕様に
従って基本セル間の配線を個別的なマスクパターンによ
って形成することにより、所要の個別的機能を持つ半導
体集積回路を得る方式である。ところで、当初ゲートア
レイは単純ゲートやフリップフロップ程度の論理セルし
か持たなかったが、集積度の増大に伴い、ゲートアレイ
に包含する回路規模が大きくなるに従って、ＲＡＭ　（
ランダム・アクセス・メモリ）やＲＯＭ　（リード・オ
ンリ・メモリ）などのメモリ機能を含む必然性が生じて
きた。ゲートアレイにおいてもラッチなどの論理セルを
利用してメモリ構造を実現することは可能であるが、こ
れによって大規模なメモリを構成しようとすると非常に
効率が悪くなる。このため、ゲートアレイ方式の半導体
集積回路にダイナミックＲＡＭなどのメモリを含めるこ
とができる。例えば１９８８年ＩＥＥＥ発行のＣＩＣＣ
（ＣＵＳＴＯＭ　　ＩＮＴＥＧＲＡＴＥＤ　ＣＩＲＣＵ
ＩＴＳ　　Ｃ０ＮＦＥＲＥＮＣＥ）に記載されている技
術に依れば、ゲートアレイ方式の半導体集積回路にＩ　
Ｍ　ｂ　ｉ　ｔの記憶容量を持・つダイナミックＲＡＭ
を含めている。

この場合にそのダイナミックＲＡＭは８ビット単位でデ
ータを入出力する構成になっている。

〔発明が解決しようとする課題〕

しかしながらゲートアレイ方式の半導体集積回路はユー
ザによる多様な要求仕様を個別的に満足することをその
本質とするから、ユーザが要求する回路の中のメモリの
構成やその利用態様も多様であり、データの入出力ビッ
ト数が固定化された単なるメモリを標準的に含めてしま
うと、ユーザによる多様な要求を個別的に満足すること
が難しくなる。例えば、データ処理用半導体集積回路を
ゲートアレイ方式で構成する場合に、メモリの１行分の
データに対するバレルシフトや、データ処理の高速化を
図るためにデータの並列処理を行おうとしても、内蔵メ
モリのデータ入出力単位が８ビツトなどに固定化されて
いる場合には、そのような要求を容易に満足することが
できない。

本発明の目的は、メモリ機能に対する多様な要求に容易
に答えることができるゲートアレイ方式の半導体集積回
路並びにその製造方法を提供することにある。さらに本
発明の別の目的は、メモリ機能を利用した°データの処
理能力向上に対する要求を容易に満足することができる
ゲートアレイ方式の半導体集積回路並びにその製造方法
を提供することにある。

１　本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、複数個のメモリセルをマトリクス配置して成
るメモリセルアレイのビット線に結合されて該メモリセ
ルアレイの概ね一行分に応するビット数のデータを格納
可能なデータレジスタアレイを、信号線群により直接ゲ
ートアレイ部に結合して半導体集積回路を構成するもの
である。

このとき上記ゲートアレイ部には、データレジスタアレ
イに接続される信号線群の中から所定のものを選択する
ためのスイッチ回路などを標準化して形成することがで
きる。また、上記メモリセルアレイに含まれるメモリセ
ルをアクセスするための制御信号を形成する制御手段を
信号線群により上記ゲートアレイ部に結合して標準化し
ておくことができる。

また、上記半導体集積回路の製造には、半導体基板上に
整列配置した基本セル間の配線を個別的なマスクパター
ンによって形成することによりユーザの要求仕様を満足
させるという手法を基本に、複数個のメモリセルをマト
リクス配置して成るメモリセルアレイと、このメモリセ
ルアレイのビット線に結合されて該メモリセルアレイの
概ね−行分に応するビット数のデータを格納可能なデー
タレジスタアレイとを構造的に固定化して形成すると共
に、信号線群により上記データレジスタアレイに結合さ
れたゲートアレイ部の全部又は一部を構造的に個別化し
て形成する方法を採用するものである。

〔作　用〕

上記した手段によれば、メモリセルアレイの一行分に応
するビット数のデータを格納可能なデータレジスタアレ
イが信号線群により直接ゲートアレイ部に結合されてい
る構造を、ゲートアレイ部の個別的な構造に対して固定
的な構造として持つことは、そのゲートアレイ部に要求
される個別的な機能に応じ、メモリセルアレイの概ね１
行分のデータを並列的に処理したり、部分的に処理した
りするような機能選択の自由度を増すように作用する。

これにより、ゲートアレイ方式の半導体集積回路に対し
、メモリ機能に対する多様な要求に容易に答えること、
並びに、メモリ機能を利用したデータの処理能力向上に
対する要求を容易に満足することを達成するものである
。

データレジスタアレイに接続される信号線群の中から所
定のものを選択するためのスイッチ回路などをゲートア
レイ部に標準的に含めることは、上記した機能選択のた
めの回路構成を可能な範囲で標準化することになり、メ
モリ機能に対する多様な要求に対する迅速な対応を可能
とする。また、メモリセルを、アクセス制御するための
制御手段のような固定的な機能を司る機能ブロックを予
めゲートアレイ部とは別の領域に標準化して構成してお
くことは、ユーザによる論理機能設計の手間を省き、且
つユーザにより選択された論理機能を持つ半導体集積回
路を最終的に得るまでの時間短縮に寄与する。

〔実施例〕

第１図には本発明の一実施例である半導体集積回路のブ
ロック図が示される。同図に示される半導体集積回路は
、所謂ゲートアレイ方式によって形成されるものであり
、シリコンのような半導体基板にゲートアレイ部１、メ
モリ部２、及び人出カセル部３を備えて成る。

ゲートアレイ部１は規則的に配置された多数の基本セル
４を有する１例えば本実施例の半導体集積回路が相補型
ＭＯ８回路（以下単にＣＭＯ８回路とも記す）によって
構成される場合、上記１つの基本セル４は、ユーザの個
別仕様に基づく配線工程前のディヒューズド・ウェーハ
段階において、第２図（Ａ）の等価回路で示されるよう
に、夫々１対のｐチャンネル型ＭＯ８ＦＥＴＱＰとｎチ
ャンネル型ＭＯ８ＦＥＴＱｎとを含んで構成される。

この第２図（Ａ）に示される基本セル４がユーザの個別
仕様に基づいて例えば２人力ナンドゲートとして利用さ
れる場合には、第２図（Ｂ）の破線で示されるうな配線
が後工程で施される。このような配線工程はユーザの要
求仕様をゲートアレイ部１に満足させるための個別的な
配線マスクパターンを利用して行われる。入出力セル部
３は個々にポンディングパッドを有し、上記配線マスク
により入力バッファ、出カバソファ、又は入出力バッフ
ァなどを選択的に構成することができるようになってい
る。

メモリ部２は、特に制限されないが、複数個のダイナミ
ックメモリセルをマトリクス配置して成るメモリセルア
レイ５、このメモリセルアレイ５のワード線を選択して
駆動するＸアドレスデコーダ及びワードドライバ６、上
記メモリセルアレイ５の相補ビット線に現れる相補レベ
ルを検出し且つ増幅するセンスアンプアレイ７、上記メ
モリセルアレイ５の相補ピクト線に結合されて該メモリ
セルアレイ５の概ね一行分に応するビット数のデータを
格納可能なデータレジスタアレイ８、及びタイミングコ
ントローラ９から成る。このメモリ部２は、上記ゲート
アレイ部１がユーザの要求仕様に従って個別的に回路構
成されるのに対し、その回路構成は固定的に決定され、
予め標準化されている。

このように標準化されたメモリ部２のデータレジスタア
レイ８は各ビットに対応する信号線群１０を介し、そし
てタイミングコントローラ９は信号線群１１を介して、
夫々ゲートアレイ部１に結合される。このような信号線
群１０．１１も標準化されている。特に本実施例におい
て上記信号線群１０はゲートアレイ部１に含まれるスイ
ッチ回路１２に接続されている。このスイッチ回路１２
は、特に制限されないが、上記信号線群１０の中から所
定のものを選択するためのものであり、そのスイッチ回
路１２の回路構成は、それ自体ゲートアレイ部１に含ま
れていても固定的に決定されて標準化されている。

第３図には上記メモリ部２及びスイッチ回路１２の詳細
な回路構成例が示されている。

第３図において、メモリセルアレイ５の相補ビット線Ｂ
Ｌ、、ＢＬ、　〜ＢＬｎ、ＢＬｎは上記信号線群１０を
兼ね、スイッチ回路１２まで延在されている。メモリセ
ルアレイ５にマトリクス配置されたダイナミック型のメ
モリセルＭＣは、ｎチャンネル型（又はｐチオンネル型
）選択ＭＯ８ＦＥＴＱＩと蓄積容量Ｃｓが直列接続され
て成る１トランジスタ型構造を有し、行方向に同数づつ
配置され、夫々のデータ入出力端子は対応する相補ビッ
ト線に交互に結合されている。尚、各メモリセルＭＣの
蓄積容量Ｃｓは、特に制限されないが。

回路の一方の電源端子Ｖｄｄの半分に相当する電位が与
えられるプレート電位端子Ｖｄｄｈに結合されている。

各メモリセルＭＣの選択端子は、相補ビット線Ｂ　Ｌ　
ｇ　ｇ　Ｂ　Ｌ　ｏ　”’　Ｂ　Ｌ　ｎ　ｙ　Ｂ　Ｌ　
ｎに直交する行方向のワード線ＷＬ０〜ＷＬｍに結合さ
れ、このワード線−ＷＬ、〜ＷＬｍは夫々ワードドライ
バ６Ｂの出力端子に１対１対応で結合されている。

Ｘアドレス信号ＡｘをデコードするＸアドレスデコーダ
６Ａの出力選択信号は上記ワードドライバ６Ｂに供給さ
れ、これによってそのＸアドレス信号Ａｘに対応するワ
ード線が選択レベルに駆動される。

上記相補ビット線ＢＬ、、ＢＬ、”ＢＬｎ、ＢＬｎは所
謂折り返しビット線構造を有し、夫々にプリチャージ回
路ＰＲＣ，とセンスアンプＳＡを結合して上記センスア
ンプアレイ７が構成されている。

上記センスアンプＳＡは、特に制限されないが、ｐチャ
ンネル型ＭＯ８ＦＥＴＱ３とｎチャンネル型ＭＯ８ＦＥ
ＴＱ４を直列接続して成る１対のＣＭＯＳインバータの
入力端子と出力端子を夫々交差結合したスタティックラ
ッチを主体に、このスタティックラッチの１対の入出力
端子を対応する相補ビット線に別々に結合し、さらに上
記ＭＯ８ＦＥＴＱ４のコモンソース電極をｎチャンネル
型パワースイッチＭＯ８ＦＥＴＱ５を介して回路の接地
端子Ｖｓｓに、そして上記ｐチャンネル型ＭＯ８ＦＥＴ
Ｑ３のコモンソース電極をｐチャンネル型パワースイッ
チＭＯ８ＦＥＴＱ６を介して回路の電源端子Ｖｄｄに結
合して成る。上記パワースイッチＭＯ８ＦＥＴＱ５．Ｑ
６はセンスアンプ駆動信号φＳＡ、φＳＡによって夫々
スイッチ制御される。

上記プリチャージ回路ＰＲＣ，は、特に制限されないが
、メモリセルアレイ５に対する非アクセス期間の所定タ
イミングにオン動作されることにより、対応する相補ビ
ット線を短絡させて電源端子Ｖｄｄの中間のレベルＶｄ
ｄ／２に平衡化するｎチャンネル型イコライザＭＯ３Ｆ
ＥＴＱ７と、このときのリーク電流などを補償するため
に、対応する相補ビット線対に電圧Ｖｄｄ／２を９加可
能なｎチャンネル型プリチャージＭＯ５ＦＥＴＱ８、Ｑ
９によって構成される。相補ビット線をプリチャージす
るための上記電圧Ｖｄ　ｄ／２の供給経路は上記センス
アンプＳＡの双方のコモンソース電極を含む、形式とさ
れる。すなわち、センスアンプＳＡにおける双方のコモ
ンソース電極の間にｎチャンネル型トランスファＭＯ８
ＦＥＴＱＩＯを介在させると共に、当該トランスファＭ
Ｏ３ＦＥＴＱＩＯと電圧Ｖｄｄ／２を供給するための端
子Ｖｄｄｈとの間にｎチャンネル型パワースイッチＭＯ
８ＦＥＴＱＩＩを接続する。このパワースイッチＭＯ８
ＦＥＴＱＩＩ及びトランスファＭＯＳＦＥＴＱＩＯは、
メモリセルアレイ５の非アクセス期間においてハイレベ
ルに制御されるようなプリチャージ信号φｐａ工によっ
てスイッチ制御され、上記センスアンプＳＡの駆動タイ
ミングには全てオフ状態にされる。このプリチャージ回
路ＰＲＣ，は、リード／ライト動作の開始前に相補ビッ
ト線やセンスアンプＳＡのノードを予めその動作上望ま
しいレベルにプリチャージする共に、このプリチャージ
レベルはメモリセルから読み出されるデータの判定レベ
ルとされる。

上記プリチャージ回路ＰＲＣ，によって相補ビット線Ｂ
Ｌ、、ＢＬＩ、〜ＢＬｎ、ＢＬｎが電圧Ｖｄｄ／２にプ
リチャージされた状態で所定のメモリセルが選択される
と、選択されたメモリセルのデータ入出力端子に結合さ
れる一方のビット線には、メモリセルの蓄積電荷量を蓄
積容量Ｃｓとビット線容量との間で電荷再配分して得ら
れる信号が現れ、他方のビット線のプリチャージレベル
である電圧Ｖｄ　ｄ／２との間で微小電位差を生ずる。

この状態でセンスアンプＳＡが活性化されると、センス
アンプＳＡはその微小電位差を検出して相補ビット線を
相補レベルに駆動する。このとき、ロウレベルにされる
べき一方のビット線の到達レベルはｎチャンネル型ＭＯ
８ＦＥＴＱ４のコモンソース電圧になり、また、ハイレ
ベルにされるべき他方のビット線の到達レベルはｐチャ
ンネル型ＭＯ８ＦＥＴＱ３のコモンソース電圧になる。

データの書き込みに際しては、ビット線の到達レベルが
書き込み電圧を決定し、その書き込み電圧と蓄積容量Ｃ
ｓの大きさに応じた電荷がメモリセルＭＣに蓄えられる
。

データレジスタアレイ８は、その前段にｎチャンネル型
トラ・ンスファＭＯ８ＦＥＴＱ１４によって構成される
転送ゲートを有し、これに続く後段にはラッチ回路ＬＴ
とプリチャージ回路ＰＲＣ２を有する。

このラッチ回路ＬＴは、特に制限されないが。

上記センスアンプＳＡと実質的に同じ構成を有し。

例えばｐチャンネル型ＭＯ３ＦＥＴＱ１５とｎチャンネ
ル型ＭＯ８ＦＥＴＱ１６を直列接続して成る１対のＣＭ
ＯＳインバータの入力端子と出力端子を夫々交差結合し
たスタティックラッチを主体に、このスタティックラッ
チの１対の入出力端子を対応する相補ビット線に別々に
結合し、さらに上記ＭＯ８ＦＥＴＱ１６のコモンソース
電極をｎチャンネル型パワースイッチＭＯ３ＦＥＴＱ１
７を介して回路の接地端子Ｖｓｓに、そして上記ｐチャ
ンネル型ＭＯ３ＦＥＴＱ１５のコモンソース電極をｐチ
ャンネル型パワースイッチＭＯ５ＦＥＴＱ１８を介して
回路の電源端子Ｖｄｄに結合して成る。上記パワースイ
ッチＭＯ８ＦＥＴＱ１７゜Ｑ１８はラッチ制御信号φＬ
Ｔ、φＬＴによって夫々スイッチ制御される。

上記プリチャージ回路ＰＲＣ，は、特に制限されないが
、データレジスタアレイ８におけるデータラッチタイミ
ングよりも前の所定タイミングでオン動作されることに
より、対応する相補ビット線をトランスファＭＯ３ＦＥ
ＴＱ１４の後段側で短絡させて電源端子Ｖｄｄの中間の
レベルＶｄｄ／２に平衡化するｎチャンネル型イコライ
ザＭＯ３ＦＥＴＱ２０と、このときのリーク電流などを
補償するために、対応する相補ビット線対に電圧Ｖｄｄ
／２を印加可能なｎチャンネル型プリチャージＭＯ３Ｆ
ＥＴＱ２１．Ｑ２２によって構成される。このプリチャ
ージに際して電圧Ｖｄ　ｄ／２の供給経路は上記ラッチ
回路ＬＴの双方のコモンソース電極を含む形式とされる
。すなわち、ラッチ回路ＬＴにおける双方のコモンソー
ス電極の間にｎチャンネル型トランスファＭＯ８ＦＥＴ
Ｑ２３を介在させると共に、当該トランスファＭＯ５Ｆ
ＥＴＱ２３に電圧Ｖｄｄ／２を供給可能なｎチャンネル
型パワースイッチＭＯ８ＦＥＴＱ２４を接続する。こ・
のパワースイッチＭＯ８ＦＥＴＱ２４及びトランスファ
ＭＯ８ＦＥＴＱ２３は、データレジスタアレイ８におけ
るデータラッチタイミングよりも前の所定期間にハイレ
ベルに制御されるようなプリチャージ信号φＰＱｚによ
ってスイッチ制御され、上記ラッチ回路ＬＴのデータラ
ッチタイミングには全てオフ状態にされる。このプリチ
ャージ回路ＰＲＣ，は、データをラッチする前にトラン
スファＭＯ３ＦＥＴＱ１４の後段に位置する相補ビット
線やラッチ回路ＬＴのノードを予めその動作上望ましい
レベルにプリチャージする。

上記プリチャージ回路ＰＲＣ，によってトランスファＭ
Ｏ８ＦＥＴＱ１４の後段に位置する相補ビット線ＢＬ、
、ＢＬ、〜ＢＬｎ、ＢＬｎが電圧Ｖｄｄ／２にプリチャ
ージされた状態でトランスファＭＯ８ＦＥＴＱ１４が転
送制御信号φｔｇによりオン動作されると、メモリセル
アレイ５から各ビット線ＢＬ０．ＢＬ０〜ＢＬｎ、ＢＬ
ｎに読み出されたデータが夫々に対応するラッチ回路Ｌ
Ｔにラッチされる。またメモリセルアレイ５に対する書
き込み動作が指示されている場合に、ゲートアレイ部１
からデータレジスタアレイ８に供給されたデータがラッ
チ回路ＬＴにラッチされた後、トランスファＭＯ８ＦＥ
ＴＱ１４がオン動作されると、例えば夫々のラッチ回路
ＬＴにラッチされているデータが、そのとき選択される
ワード線につながる１行分のメモリセルＭＣに書き込ま
れる。

上記スイッチ回路１２には、相補ビット線ＢＬ。、ＢＬ
、〜ＢＬｎ、ＢＬｎの夫々のペア毎に対を成して結合さ
れるｎチャンネル型選択ＭＯ８ＦＥＴＱ２６ａ、、Ｑ２
６ｂ、、〜、Ｑ２６ａｎ、Ｑ２６ｂｎを含み、夫々対を
成す上記選択ＭＯ８ＦＥＴ　Ｑ　２６　ａ　ｏ　、Ｑ　
２６　ｂ　ｏ、〜、Ｑ２６ａｎ、Ｑ２６ｂｎのゲート電
極はペア毎に共通接続されている。斯るスイッチ回路１
２の構成は、特に制限されないが、ここまでの範囲で標
準化され、選択ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２６　ａ　ｏ
　−Ｑ　２６　ｂ　ｏ、〜、Ｑ２６ａｎ　＋　Ｑ　２６
　ｂ　ｎのソース／ドレイン電極とされるべき端末の接
続状態や夫々の選択ＭＯ８ＦＥＴのゲート電極に、対す
る選択信号の供給論理は、ゲートアレイ部１におけるそ
の他の基本セル４に採用される個別的な論理構成もしく
は配線接続構成に従って任意に決定されることになる。

第４図にはユーザの要求に従ってゲートアレイ部１に個
別的な論理構成が採用される場合における上記スイッチ
回路１２の利用態様の一例が示される。

第４図（Ａ）に示される例は、上記ビット線ＢＬ、、Ｂ
Ｌ、−ＢＬｎ、ＢＬｎをバスバッフｙＢＢＵＦ０〜Ｂ　
Ｂ　Ｕ　Ｆ　ｎを介して夫々所定ビット数の専用バスＢ
　Ｅ　Ｘ１〜ＢＥＸｉと個別的にインタフェースする態
様である６例えば夫々の専用バスＢＥＸ□〜ＢＥＸｉが
３２ビツトとされる場合、ビット線及び選択ＭＯ８ＦＥ
Ｔを３２組づつブロック化し、夫々を、対応する専用バ
スＢＥＸ□〜ＢＥＸｉに接続する。この場合スイッチ回
路１２に含まれる選択ＭＯ８ＦＥＴのゲート電極は専用
バスＢ　Ｅ　Ｘ１〜ＢＥＸｉ毎に共通の選択信号によっ
てスイッチ制御することができる。このようにメモリセ
ルアレイ５のビット線ＢＬ、、ＢＬ、〜ＢＬｎ、ＢＬｎ
を専用バスＢＥＸ１〜ＢＥＸｉに個別的に接続するよう
な構成を採用すると、夫々の専用バスＢ　Ｅ　Ｘ、〜Ｂ
ＥＸｉに結合された回路ブロックに所要のデータを並列
的に供給したりすることができるため、メモリ部２を利
用してメモリセルアレイ５の１行分のデータを並列処理
するような構成をゲートアレイ部１に採用することがで
きる。

第４図（Ｂ）に示されるに示される例は１通常のメモリ
と同様に上記ビット線ＢＬ０．ＢＬ、〜ＢＬｎ、ＢＬｎ
を選択的に共通バスＢＧＭとインタフェースするための
態様である。例えば共通バスＢＧＭが３２ビツトとされ
る場合、３２ビツトの共通バスＢＧＭに夫々ビット対応
で結合３２個のバスバッファＢＢＵＦ、〜Ｂ　Ｂ　Ｕ　
Ｆ３．を結合し、スイッチ回路１２に含まれる選択ＭＯ
８ＦＥＴのベアを３２個毎に対応するパスバッファに共
通接続する。この場合スイッチ回路１２に含まれる選択
ＭＯ３ＦＥＴのゲート電極は、３２個の夫々のパスバッ
ファ・ＢＢＵＦ、〜Ｂ　Ｂ　Ｕ　Ｆ３．に対応させて３
２組の選択ＭＯ３ＦＥＴをブロック単位で選択するよう
なアドレスデコード論理を備えたアドレスデコーダの出
力選択信号によってスイッチ制御することができる。即
ち、スイッチ回路１２は、一般的なメモリにおける所謂
Ｙ選択回路として機能される。斯る構成をゲートアレイ
部１に採用することにより、３２ビット単位で共通バス
ＢＧＭにデータを入出力可能なメモリとしてメモリ部２
を利用することができるようになる。

尚、第４図（Ａ）とＣＢ）の態様を組合せることも可能
である。

上記タイミングコントローラ９は、第３図の説明に従え
ば、センスアンプＳＡを活性化するためのセンスアンプ
駆動信号φＳＡ、φＳＡ、プリチャージ信号φＰ　Ｃｚ
ｗ　φＴ’Ｑ１、ラッチ回路ＬＴを活性化するためのラ
ッチ制御信号φＬＴ、φＬＴ、転送制御信号φｔｇ、ワ
ードドライバ６Ｂを活性化する制御信号φＸなどメモリ
部２の各種内部制御信号を生成する論理や、メモリセル
ＭＣを所定のタイミングでリフレッシュするためのリフ
レッシュモードの指定制御やリフレッシュアドレスの発
生制御、さらにはそれらの制御に必要な内部制御信号を
生成するリフレッシュコントロール論理などを含み、そ
の論理構成は固定的に標準化されている。このタイミン
グコントローラ９は上記信号線群１１を介してゲートア
レイ部１と接続されている。この信号線群１１は、特に
制限されないが、第５図に示されるようなアドレス信号
ＡＤＲ１Ｒ／Ｗ、データ・トランスファ信号ＤＴ、ビジ
ー信号ＢＵＳＹのために予め割り当てられている。

但し、それら信号を生成する論理や回路構成は。

ゲートアレイ部１に採用される論理構成や回路構成に従
って個別的に決定されることになる。ここで、上記メモ
リイネーブル信号ＭＥは、特に制限されないが、そのロ
ーレベルによりメモリセルアレイ５又はデータレジスタ
アレイ８に対するアクセスを指示するための信号とされ
、このアクセスにおけるデータ転送をメモリセルアレイ
５とデータレジスタア・レイ８との間で行うのか又はデ
ータレジスタアレイ８とゲートアレイ部１との間で行う
のかを指示するためにデータ・トランスファ信号ＤＴが
用いられる。このデータ・トランスファ信号ＤＴは、そ
のローレベルにより前者を指示する。このときのデータ
転送方向はリード・ライト信号Ｒ／Ｗにより指示され、
例えばそのハイレベルによりリード動作を指示する。ビ
ジー信号ＢＵＳＹはリフレッシュコントロール論理によ
りメモリセルＭＣがリフレッシュ動作中であるときにゲ
ートアレイ部１にアサートされる信号である。例えばビ
ジー信号ＢＵＳＹのアサートとゲートアレイ部１による
メモリセルアレイ５のアクセス要求が競合したような場
合に、ゲートアレイ部１には、そのビジー信号ＢＵＳＹ
を利用してアクセス開始を待つような論理を採用するこ
とができる。尚、第６図には個別的な回路構成が決定さ
れた後のゲートアレイ部１とタイミングコントローラ９
との間でやりとりされる上記制御信号やアドレス信号の
変化タイミングの一例が示されている。

第７図にはゲートアレイ方式によって形成される半導体
集積回路のその他の例が示されている。

同図に示される半導体集積回路は、ゲートアレイ部１に
対して複数個例えば２個のメモリ部２．２が設けられ、
夫々のメモリ部２，２は上記実施例同様に標準化された
信号線群１０．１１によってゲートアレイ部１に接続さ
れている。

第８図にはゲートアレイ方式によって形成される半導体
集積回路の他の実施例が示されている。

同図に示される半導体集積回路は、メモリ部２の中に複
数のデータレジスタアレイ８，８′を有し、夫々ゲート
アレイ部１に対して複数の信号線群１０．１０’及び複
数のスイッチ回路１２．１２’を介して接続されている
。データレジスタアレイ８．８′は同一のビット線に接
続するか或いは別々のビット線に接続してもよい。

第９図には画像処理を用途とするようなゲートアレイ方
式の半導体集積回路に本発明を適用した場合の実施例が
示される。この半導体集積回路は、データレジスタアレ
イ８に信号線群１０Ａを介して結合された・スイッチ回
路１２のほかに、信号線群１０Ｂを介してデータレジス
タアレイ８に結合されたパラレルイン・シリアルアウト
形式のシフトレジスタ２０を、標準化してゲートアレイ
部１に含めるものである。斯る構成においてスイッチ回
路１２は、デュアルポートを持つビデオＲＡＭにおける
ようなランダムアクセスポートとして利用可能とされ、
シフトレジスタ２０はシリアルポートとして利用可能と
される。この場合、ゲートアレイ部１に採用される論理
構成もしくは回路構成にしたがって、スイッチ回路１２
を介して構成されるランダムアクセスポートから同時に
書き込み可能な画像データのビット数は任意に決定する
ことができる。

上記実施例によれば以下の作用効果を得るものである。

Ｌ、＝ＢＬｎ、ＢＬｎに結合されて該メモリセルアレイ
５の概ねもしくは完全に一行分に応するビット数のデー
タを格納可能なデータレジスタアレイ８を、信号線群１
０により直接ゲートアレイ部１に結合して半導体集積回
路を構成するから、ゲートアレイ部１は、それに要求さ
れる個別的な論理構成に応じ、最大限メモリセルアレイ
５の概ね一行分の範囲で任意のビット数をもってメモリ
部２とデータをやりとりすることが可能になり、これに
より、そのゲートアレイ部１に要求される個別的な機能
に応じてメモリセルアレイ５の概ね１行分のデータを並
列的に処理したり、部分的に処理したりするような機能
選択の自由度を増すことができる。

（２）上記作用効果により、ゲートアレイ方式の半導体
集積回路に対し、メモリ機能に対する多様な要求に容易
に答えること、並びに、メモリ機能を利用したデータの
処理能力向上に対する要求を容易に満足することができ
るようになる。

（３）上記（１）、（２）に記載の効果は、メモリセル
アレイ５と、このメモリセルアレイ５のビット線ＢＬ、
、ＢＬ、〜ＢＬｎ、ＢＬｎに結合されて該メモリセルア
レイの概ね一行分に応するビット数のデータを格・納可
能なデータレジスタアレイ８とを構造的に固定化して形
成すると共に、信号線群１０により上記データレジスタ
アレイ８に結合されたゲートアレイ部１を構造的に個別
化する方法を採用して半導体集積回路を製造することに
よっても得ることができる。

（４）データレジスタアレイ８に接続される信号線群１
０の中から所定のものを選択するためのスイッチ回路１
２などを標準化してゲートアレイ部１−に形成しておく
と、ゲートアレイ部１におけるメモリ部２のデータの利
用態様を任意に決定するための回路構成が可能な限り標
準化されることになり、これによって、メモリ部２の利
用態様に対する多様な要求に迅速に対応することができ
るようになる。

（５）タイミングコントローラ９のようにメモリ部２に
対して固定的な機能を司る機能ブロックを予めゲートア
レイ部１とは別の領域に標準化して構成しておくことに
より、ユーザがそのような機能ブロックを論理機能設計
する手間を省き、且つユーザにより選択された論理機能
を持つ半導体集積回路を最終的に得るまでの時間を短縮
することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されるものでは
なくその要旨を逸脱しない範囲において種々変更するこ
とができる。

例えば上記実施例では回路構成が標準化されたスイッチ
回路１２をゲートアレイ部１に含めたが。

本発明はそれに限定されず、そのスイッチ回路１２に相
当する回路をゲートアレイ部１の基本セル４を用いて個
別的に構成してもよい。また、スイッチ回路１２をゲー
トアレイ部１に標準的に含める場合その回路構成は上記
実施例に限定されずその他適宜の回路構成を採用するこ
とができる。そして、ゲートアレイ部１に含めたスイッ
チ回路１２の利用態様は上記実施例で説明した態様に限
定されず任意に決定することができる。また、同様にタ
イミングコントローラ９についてもゲートアレイ部１に
おいて個別的に論理構成するようにしてもよい。ま・た
、同一ビット線に接続するデータレジスタアレイを２組
以上固定的に設置してもよい。

更に、ゲートアレイ部の基本セルは上記実施例で説明し
たＣＭＯＳセルに限定されずその他のセル構造を採用す
ることができる。

また、ゲートアレイ部には必要とされる可能性の高いロ
ジックモジュール例えば算術論理演算器やシフトレジス
タなどを標準的に含めるようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型メモ
リセルをメモリセルアレイに備えたゲートアレイ方式の
半導体集積回路に適用した場合について説明したが、本
発明はそれに限定されるものではなく、擬似スタティッ
クメモリセルやスタティックメモリセルなどを含むメモ
リセルアレイを備えたゲートアレイ方式の半導体集積回
路やその製造方法に広く適用することができる。

本発明は少なくともゲートアレイ部の論理構成もしくは
回路構成に応じてメモリ部の利用態様が決定されるよう
な条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、メモリセルアレイのビット線に結合されて該
メモリセルアレイの概ねもしくは完全に一行分に応する
ビット数のデータを格納可能なデータレジスタアレイを
、信号線群により直接ゲートアレイ部に結合して半導体
集積回路を構成するから、ゲートアレイ部は、それに要
求される個別的な論理構成に応じ、最大限メモリセルア
レイの概ね一行分の範囲で任意のビット数をもってメモ
リ部とデータをやりとりすることが可能になり、これに
より、そのゲートアレイ部に要求される個別的な機能に
応じてメモリセルアレイの概ね１行分のデータを並列的
に処理したり１部分的に処理したりするような機能選択
の自由度を増すことができるという効果がある。

上記効果により、ゲートアレイ方式の半導体集積回路に
対し、メモリ機能に対する多様な要求に容易に答えるこ
と、並びに、メモリ機能を利用したデータの処理能力向
上に対する要求を容易に満足することができるという効
果を得る。

また、メモリセルアレイと、このメモリセルアレイのビ
ット線に結合されて該メモリセルアレイの概ね一行分に
応するビット数のデータを格納可能なデータレジスタア
レイとを構造的に固定化して形成すると共に、信号線群
により上記データレジスタアレイに結合されたゲートア
レイ部を構造的に個別化する方法を採用して半導体集積
回路を製造することによっても、メモリ機能に対する多
様な要求に容易に答え、且つ、メモリ機能を利用したデ
ータの処理能力向上に対する要求を容易に満足すること
ができるという効果を得ることができる。

データレジスタアレイに接続される信号線群の中から所
定のものを選択するためのスイッチ回路を標準化してゲ
ートアレイ部に形成しておくことにより、ゲートアレイ
部におけるメモリ部のデータの利用態様を任意に決定す
るための回路構成を可能な限り標準化することができ、
これによって、メモリ部の利用態様に対する多様な要求
に迅速に対応することができるという効果を得る。

さらにメモリセルをアクセス制御するための制御手段の
ようにメモリ部に対して固定的な機能を司る機能ブロッ
クをゲートアレイ部とは別の領域に標準化して構成して
おくことにより、ユーザがそのような機能ブロックを設
計する手間を省き、且つユーザにより選択された論理機
能を持つ半導体集積回路を最終的に得るまでの時間を短
縮することができるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例であるゲートアレイ方式で構
成される半導体集積回路のブロック図、第２図（Ａ）、
（Ｂ）はゲートアレイ部における基本セルの配線前の回
路構成例、配線後の回路構成例を示す等価回路図、 第３図はメモリ部及びゲートアレイ部に含まれるスイッ
チ回路の詳細な一例を示す回路図、第４図（Ａ）、（Ｂ
）はゲートアレイ部に個別的な論理構成が採用される場
合におけるスイッチ回路の利用態様を夫々示すブロック
図、第５図はゲートアレイ部にタイミングコントローラ
を接続する信号線に割り当てられた信号の一例を示す説
明図、 第６図はゲートアレイ部とタイミングコントローラがや
りとりする信号の変化タイミングの一例を示す説明図、 第７図はメモリ部を複数個設けた場合の一実施例ブロッ
ク図、 第８図は本発明の他の実施例であるゲートアレイ方式で
構成される半導体集積回路のブロック図、第９図は画像
処理を用途とするようなゲートアレイ方式の半導体集積
回路に本発明を適用した場合の一実施例ブロック図であ
る。 １・・・ゲートアレイ部、２・・・メモリ部、３・・・
入出力セル、４・・・基本セル、５・・・メモリセルア
レイ。 ６・・・Ｘアドレスデコーダ及びワードドライバ、７・
・・センスアンプアレイ、８，８′・・・データレジス
タアレイ、９・・・タイミングコントローラ、１０゜１
０’　　ＩＯＡ、ＩＯＢ・・・信号線群、１１・・・信
号線群、１２．１２’・・・スイッチ回路、ＢＩ、、、
ＢＬｏ〜ＢＬｎ、ＢＬｎ−ビット線、Ｗ　Ｌ　０〜Ｗ　
Ｌ　ｍ・・・ワード線、ＭＣ・・・メモリセル、ＳＡ・
・・センスアンプ、ＬＴ・・・ラッチ回路、ＰＲＣｌ、
ＰＲＣ２・・・プリチャージ回路、Ｑ２６　ａ、、　Ｑ
２６　ａ、〜Ｑ２６ｂｎ、Ｑ２６ｂｎ−選択ＭＯ８ＦＥ
Ｔ、ＢＥＸ１１−ＢＸＥｉ・・・専用バス、ＢＧＭ・・
・共通バス、２０ＢＢｕＦ。 第 図 第 図 ｔＪＳＹ 第 図

Claims (1)

1. 【特許請求の範囲】 １、複数個のメモリセルをマトリクス配置して成るメモ
   リセルアレイと、このメモリセルアレイのビット線に結
   合されて該メモリセルアレイの概ね一行分に応するビッ
   ト数のデータを格納可能なデータレジスタアレイと、信
   号線群によりそのデータレジスタアレイと結合されてい
   て該データレジスタアレイのデータを処理可能なゲート
   アレイ部とを含んで成る半導体集積回路。 ２、上記ゲートアレイ部は、データレジスタアレイに接
   続される信号線群の中から所定のものを選択するための
   スイッチ回路を有するものである請求項１記載の半導体
   集積回路。 ３、上記メモリセルアレイに含まれるメモリセルをアク
   セスするための制御信号を形成する制御手段を、信号線
   群により上記ゲートアレイ部と結合して配置した請求項
   １又は２記載の半導体集積回路。 ４、半導体基板上に基本セルを整列配置した共通のディ
   ヒューズド・ウェーハに対し、その基本セル間の配線を
   個別的なマスクパターンによって形成する半導体集積回
   路の製造方法において、複数個のメモリセルをマトリク
   ス配置して成るメモリセルアレイと、このメモリセルア
   レイのビット線に結合されて該メモリセルアレイの概ね
   一行分に応するビット数のデータを格納可能なデータレ
   ジスタアレイとを構造的に固定化して形成すると共に、
   信号線群により上記データレジスタアレイに結合される
   ゲートアレイ部の全部又は一部を構造的に個別化して形
   成する半導体集積回路の製造方法。