KR19990006104A - 차아지 리싸이클 방식을 이용한 디램장치 - Google Patents

차아지 리싸이클 방식을 이용한 디램장치 Download PDF

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Abstract

본 발명은 반도체 메모리의 디램 장치에 관한 것으로, 특히 다수개의 메모리 셀로 구성된 메모리 셀 어레이가 반으로 나누어져서 양쪽으로 배치되고 그 사이에 전송 트랜지스터로 구성된 스위치부를 구비해서 비트라인 센스 앰프 구동라인의 전하가 어느 한쪽에서 나머지 한쪽의 셀 어레이 블럭으로 전송될 수 있도록 구현함으로써, 한쪽의 셀 어레이 블럭이 리프레쉬 동작을 시작하여 센싱과 증폭을 거친후 비트라인쌍이 풀-스윙하게 되면 센스 앰프 구동 라인과 전송 스위치를 통해 연결된 나머지 반의 셀 어레이 블럭에 전하를 전송시켜서, 재충전시 원래 필요한 전하량의 반만 더 공급하면 되는 방법으로 전체 소모되는 전하량을 반으로 줄일 수 있도록 한 차아지 리싸이클 방식을 이용한 디램 장치에 관한 것이다.

Description

차아지 리싸이클 방식을 이용한 디램 장치
본 발명은 반도체 메모리의 디램(DRAM : Dynamic Random Access Memory) 장치에 관한 것으로, 특히 디램 셀 어레이를 리프레쉬할 때 공급 전하량의 반만을 사용하고 나머지 반은 다른 셀 어레이로 전송시켜 비트라인의 재충전에 필요한 전하량의 반만을 공급하면 되게 함으로써 파워소모를 줄인 차아지 리사이클(charge recycle) 방식을 이용한 디램장치에 관한 것이다.
차아지 리싸이클 방식은 어느 한 셀 어레이에서 리프레쉬할 때 파워 공급기로부터 받은 전하(charge)를 전부 소모해 버리지 않고 다른 셀 어레이에 이 전하의 반을 전달시켜 리프레쉬할 때 사용하도록 하는 것으로, 결과적으로 리프레쉬 소모되는 전체 전하량을 반으로 줄여 데이타 보유 전류(data retention current)를 반으로 줄이고 이에 따라 파워소모의 감소를 가능하게 하는 기술이다.
따라서, 본 발명은 모든 반도체 메모리 소자에 응용되어 사용될 수 있으며, 특별히 한개의 트랜지스터와 한개의 캐패시터로 구성된 셀을 가지고 있는 디램에 사용될 수 있다.
일반적으로, 디램(DRAM)소자의 데이타를 저장하는 셀 어레이 블럭(cell array block)은 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 N 채널 모스 트랜지스터와 캐패시터로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.
셀 어레이 블럭의 워드라인 중 하나를 선택하는 로오 디코더의 동작은 여러개의 워드라인 중에서 입력되는 로오 어드레스(row address)에 해당되는 워드라인을 선택하는 것으로, 일반적인 디램소자의 동작을 간단히 살펴보기로 한다.
먼저, 디램소자를 동작시키는 주 신호인 라스바(/RAS)신호가 엑티브 상태(LOW)로 변하면 로오 어드레스 버퍼로 입력되는 어드레스 신호를 받아들이고, 이때에 받아들인 로오 어드레스 신호들을 디코딩하여 셀 어레이 블럭의 워드라인 중에서 하나를 선택하는 로오 디코딩 동작이 이루어진다. 이때 선택된 워드라인에 연결되어 있는 셀들의 데이타가 비트라인(BL, /BL)으로 실리게 되면, 비트라인 센스앰프의 동작 시점을 알리는 신호(센스 앰프 인에이블 신호)가 인에이블되어 로오 어드레스에 의하여 선택된 셀 어레이 블럭의 센스 앰프 구동회로를 구동시키게 된다. 그리고, 센스 앰프 구동회로에 의해 센스 앰프 인에이블 신호는 각각 전원전위(Vcc)와 접지전위(Vss)로 천이되어 센스 앰프를 구동시키게 된다.
상기 센스 앰프가 동작을 시작하면 미세한 전위차를 유지하고 있던 비트라인(BL, /BL)이 큰 전위차를 보이며 풀-스윙하고, 그후 컬럼 어드레스(column address)에 의해 선택된 컬럼 디코더는 비트라인의 데이타를 데이타 버스 라인으로 전달하여 주는 컬럼 전달 트랜지스터를 턴-온시킴으로써 비트라인(BL, /BL)에 전달되어 있던 데이타를 데이타 버스 라인(DB, /DB)으로 전달하여 소자 외부로 출력하게 된다.
그런데, 상기 동작을 갖는 디램(DRAM)소자가 대용량화, 고밀도화 되어감에 따라 이를 구성하는 기본단위인 트랜지스터의 크기는 점점 미세화 되어가고 있는 실정이다. 그래서, 공급전압을 디바이스의 크기가 줄기전에 사용하던 이전 세대의 전압 그대로 사용할 경우, 이에 관련하여 고전계로 인한 핫 캐리어 효과(hot carrier effect)나 펀치뜨루(punch through) 등의 여러 문제를 파생하기 때문에 디바이스 스케일은 동작전압의 스케일 다운이 함께 병행된다.
이로인해 낮아진 동작전압은 속도저하의 새로운 문제를 야기해 이의 해결을 위해 모스 트랜지스터의 문턱전압(threshold voltage)을 낮추게 되는데, 상기 낮아진 문턱전압이 손실 전류의 증가를 불러 일으킨다. 그리고, 손실 전류의 증가로 인한 트랜지스터의 데이타 보유 특성은 점점 악화된다.
그래서, 1G급 이상의 디램(DRAM)은 대용량, 고밀도, 저전압, 트랜지스터의 낮은 문턱전압, 큰 손실전류, 데이타 보유특성 악화등으로 특징지울 수 있다.
일반적으로, 디램은 전원이 켜져 있는 동안에도 셀 캐패시터로부터 저장된 데이타가 여러 경로를 통해 빠지는 손실전류 때문에 원래의 데이타를 유지해 주기 위해 반드시 일정주기로 리프레쉬(refresh)해 주어야 하는 메모리이다.
디램(DRAM)이 한 세대 진행될 때마다 용량이 4배씩 증가하므로, 리프레쉬(refresh) 해주어야 하는 셀의 수도 4배씩 증가하게 된다. 예를들어 16M비트 디램의 경우, 4k 리프레쉬 싸이클에 리프레쉬 주기는 64ms가 된다. 즉, 한 셀이 한번 리프레쉬된 다음 다시 리프레쉬될 때까지 최소한 64ms 동안 셀 데이타를 그 데이타가 유효한 값을 갖는다고 볼 수 있는 수준(원래 보유 전하의 95%정도)을 유지하고 있어야 한다. 그리고, 64M비트는 8k 리프레쉬 싸이클/128ms, 256M비트는 16k 리프레쉬 싸이클/256ms, 1G의 경우는 32k 리프레쉬 싸이클/512ms이다. 그런데, 1G급 이상이 되면 디바이스 크기가 0.25㎛ 이하가 되고 동작전압도 초저전압이 되어 낮은 문턱전압으로 인한 손실특성이 악화된다. 이런점을 고려해 볼때, 리프레쉬 싸이클수를 2배씩 증가시키는 종래의 방식은 리프레쉬시에 소모되는 파워를 그대로 유지할 수는 있으나, 리프레쉬시 주기가 2배가 되어 더이상 사용이 제한될 수밖에 없다. 디램의 용량이 늘어나더라도 리프레쉬 싸이클수를 일정하게 유지시키면 한번에 리프레쉬해야 하는 셀 어레이의 수가 증가되기 때문에 이에 따른 데이타 보유 전류(data retention current)의 증가로 리프레쉬시 파워소모가 커지게 되는 문제가 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로서, 본 발명의 목적은 어느 한 셀 어레이를 리프레쉬할 때 파워 써플라이로부터 공급받은 전하를 전부 소모하지 않고 다른 셀 어레이에 반을 전송시켜 사용함으로써 데이타 보유시간을 줄이고 파워소모를 줄일 수 있도록 한 차아지 리싸이클 방식을 이용한 디램 장치를 제공하는데 있다.
도 1은 본 발명에 의한 차아지 리싸이클 방식을 이용한 디램 장치를 나타낸 기본 블럭도.
도 2는 도 1의 블럭도를 상세히 나타낸 회로도.
도 3은 도 2에 도시된 본 발명의 동작 타이밍도.
도 4는 본 발명의 제2실시예를 나타낸 회로도.
도 5는 본 발명의 제3실시예를 나타낸 회로도.
도면의 주요부분에 대한 부호의 설명
10, 20: 메모리 셀 어레이30: 로오 디코더
40, 50: 제1 및 제2스위치 회로60: 비트라인 센스 앰프
70: 센스 앰프 구동 회로80: 비트라인 등화 회로
WL: 워드라인BL, /BL: 비트라인
VH라인, VL라인: 센스 앰프 구동라인t, /t: 펄스 제어신호
/ws: 워드라인 스위치 신호wlc1, wlc2: 워드라인 클리어 신호
sel, /se1, se2, /se2: 센스 앰프 인에이블신호
p1, p2: 프리차지 신호
상기 목적을 달성하기 위하여, 본 발명에 의한 차아지 리싸이클 방식을 이용한 디램장치는 서로 같은 로오 어드레스를 갖는 워드라인과 비트라인 및 센스 앰프 어레이를 구비한 제1, 제2셀 어레이 블럭과, 상기 제1 및 제2셀 어레이 블럭의 워드라인 중 어느 하나를 선택 구동하기 위한 로오 디코더와, 상기 제1, 제2셀 어레이 블럭 중 어느 하나의 셀 어레이 블럭이 리프레쉬 동작을 시작하여 센싱과 증폭을 거친 후 비트라인쌍이 풀-스윙하게 되면 상기 제1, 제2셀 어레이 블럭 사이의 워드라인의 연결을 스위칭하는 제1스위칭 수단과, 상기 제1스위칭 수단의 동작 후 상기 제1, 제2셀 어레이 블럭의 비트라인 센스 앰프 구동 라인을 스위칭 하여 상기 풀-스윙된 센스 앰프 구동 라인의 전위를 선택되지 않은 다른쪽으로 전송시키는 제2스위칭 수단을 구비하는 것을 특징으로 한다.
상기 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 기본 블럭도를 간단히 도시한 것으로, 다수개의 메모리 셀로 구성된 메모리 셀 어레이가 반으로 나누어져서 양쪽으로 배치되고 그 사이에 전송 트랜지스터로 구성된 스위치부를 구비해서 센스 앰프 구동라인의 전하가 어느 한쪽에서 나머지 한쪽의 셀 어레이 블럭으로 전송될 수 있도록 한다. 그래서, 한쪽의 셀 어레이 블럭이 리프레쉬(refresh)동작을 시작하여 센싱과 증폭을 거친 후 비트라인쌍(BL, /BL)이 풀-스윙하게 되면 센스 앰프 구동 라인과 전송 스위치를 통해 연결된 나머지 반의 셀 어레이 블럭에 전하를 전송시켜서, 재충전(restoring)시 원래 필요한 전하량의 반만 더 공급하면 되는 방법으로 전체 소모되는 전하량을 반으로 줄일 수 있게 되는 것이다.
도 2는 도 1에 도시된 본 발명의 기본 블럭도를 상세히 나타낸 회로도로, 1개의 N 채널 모스 트랜지스터와 1개의 캐패시터로 이루어진 다수개의 셀로 구성된 셀 어레이 블럭이 반으로 나누어져 워드라인(WL)과 센스 앰프 구동 라인(VH라인, VL라인)에 의해 연결된 두 셀 어레이 블럭(10, 20)과, 디램이 동작하면서 로오 어드레스 버퍼로 입력된 로오 어드레스 신호들을 디코딩하여 상기 셀 어레이 블럭의 워드라인 중에서 하나를 선택하는 로오 디코더(30)와, 상기 셀 어레이 블럭(10, 20) 사이의 워드라인에 연결되어 워드라인 스위치신호(/ws)에 의해 동작이 제어되는 P 채널 모스 트랜지스터(MP1)와 래치회로(I1, I2)로 구성된 제1스위치 회로(540)와, 상기 반으로 나누어진 두개의 셀 어레이 블럭(10, 20) 사이의 센스 앰프 구동라인(VH라인, VL라인)에 연결되어 각각의 게이트로 제어신호인 펄스신호(t)가 인가되는 N 채널 모스 트랜지스터(MN1)와 제어신호(/t)가 인가되는 P 채널 모스 트랜지스터(MP2)로 구성된 제2스위치 회로(50)로 구성된다.
상기 두 셀 어레이 블럭(10, 20) 각각은 상기 로오 디코더(30)에 의해 선택된 워드라인을 반으로 나누어 상기 워드라인 각각에 접속된 비트라인의 데이타를 감지·증폭하기 위해, 각각 크로스 커플구조로 연결된 두개의 N 채널 모스 트랜지스터와 P 채널 모스 트랜지스터로 구성되어 제어신호인 센스 앰프 인에이블 신호(se1, /se1)에 의해 동작이 제어되는 다수개의 비트라인 센스 앰프(60)와, 프리차지 신호(p1)에 의해 동작이 제어되는 상기 다수개의 비트라인 센스 앰프(60)를 구동시키는 풀-업/풀-다운 바이어스 전위신호를 만드는 다수개의 센스 앰프 구동 회로(70)와, 상기 다수개의 비트 라인 센스 앰프(60)가 동작하지 않을 때 비트라인 센스 앰프의 구동 바이어스 전위를 등화시키는 상기 프리차지 신호(p1)에 의해 제어되는 다수개의 비트라인 등화 회로(80)로 이루어진다.
그리고, 도 3은 상기 구성을 갖는 본 발명의 동작 타이밍도를 나타낸 것이다.
도 3을 참조하며 상기 구성을 갖는 본 발명의 동작을 살펴보기로 한다.
도 3(a)의 비트라인 등화 회로(80)의 제어신호인 프리차지 신호(p1)가 디스에이블된 후 (b)의 워드라인(WL)이 엑트브되어서 셀 트랜지스터(MN2, MN3, MN4, MN5)가 턴-온되면, 비트라인쌍(BL, /BL)으로 전하가 나누어지면서 (d)의 상기 비트라인(BL, /BL)에 전압차가 발생하여 센스 앰프 인에이블 신호(se1, /se2)가 인에이블된다(c).
그러면, 비트라인 센스 앰프의 크로스 커플 구조의 두 N 채널 모스 트랜지스터에 의해 센싱(sensing)되고, 크로스 커플 구조의 두 P 채널 모스 트랜지스터에 의해 재충전이 일어나 비트라인쌍(BL, /BL)이 고전위와 전전위(VH와 VL)로 각각 풀-스윙하게 되면, 상기 반으로 나누어진 워드라인을 선택적으로 연결하는 제1스위치 회로의 제어신호(/ws)를 디스에이블시키고(e), 반으로 나누어진 왼쪽 셀 어레이의 워드라인을 그라운드(GND)로 떨어뜨린다.
이 후, 제2스위치 회로의 전송 트랜지스터(MN1, MP2)를 턴온시키는 제어신호(t, /t)를 엑티브시켜(f), 센스 앰프 구동 라인(VL라인, VH라인)의 전하가 오른쪽 셀 어레이로 전송된다. 이 때, 오른쪽 셀 어레이의 비트라인(BL, /BL)에 전압차가 형성되어 있고, 센스 앰프 구동라인(VL라인, VH라인)이 전하 전송에 의해 1/2Vcc에서 고전위(VH)라인은, 1/2Vcc보다 좀더 높게, 그리고 저전위(VL)라인은 1/2Vcc보다 조금 낮게 된다. 이 과정에서 센싱이 시작되고 상기 제2스위치 회로의 제어신호(t)가 디스 에이블된 후(제어신호 t의 펄스폭은 전하전송이 충분히 진행되는데 필요한 시간만큼 정해진다.) (g)의 오른쪽 셀 어레이 블럭(20)의 센스 앰프 인에이블신호(se2, /se2)를 인에이블시켜 비트라인(BL, /BL)의 재충전을 완성하게 된다(h). 재충전이 도어 비트라인쌍(BL, /BL)이 고전위 및 저전위(VH 및 VL)로 풀 스윙하게 되면 워드라인(WL) 끝쪽에 달린 워드라인 클리어 N 채널 모스 트랜지스터(MN6)를 턴-온시켜 워드라인을 디스에이블시킨다(i).
상기 동작에 의해 차아지 리싸이클(charge recycle)을 이용하여 한 워드라인에 연결된 셀들에 대한 리프레쉬 동작이 완결된다.
다음의 워드 라인에 연결된 셀 어레이에 대해서도 상기와 같은 방법으로 리프레쉬 동작이 이루어지고 계속해서 그 다음 워드라인에 연결된 셀 어레이에 대해서도 같은 방식으로 정해진 리프레쉬 싸이클 수만큼의 리프레쉬가 모두 이루어지면(그동안 데이타 보유시간이 경과한다.), 다시 처음으로 돌아가 처음의 워드라인에 연결된 셀 어레이에 대한 리프레쉬 동작이 계속해서 진행된다(j).
그리고, 도 4는 본 발명의 제2실시예를 도시한 것으로, 기본 셀 어레이 블럭이 반으로 나누어진 두 셀 어레이 블럭(10, 20)과, 상기 두 셀 어레이 블럭(10, 20) 사이의 워드라인에 연결된 로오 디코더(30)와, 상기 로오 디코더(30)와 두 셀 어레이(10, 20) 사이에 각각 연결된 1개의 N 채널 모스 트랜지스터와 1개의 P 채널 모스 트랜지스터로 구성된 제1, 제2전송트랜지스터(MT1, MT2)와, 각각의 셀 어레이 블럭(10, 20) 양단에 N 채널 모스 트랜지스터로 구현된 워드라인 클리어 모스 트랜지스터(MN1, MN2)와, 상기 두 셀 어레이(10, 20) 사이의 센스 앰프 구동라인(VL라인, VH라인)에 연결되며 각각의 게이트로 펄스 제어신호(t, /t)가 인가되는 N 채널 모스 트랜지스터와, P 채널 모스 트랜지스터로 이루어진 스위치 회로(50)를 구비한다.
상기 구성에 의해, 워드라인을 턴-온, 턴-오프시키는 방식이 상기 본 발명의 제1실시예와 다른데, 이는 다음과 같다.
워드라인을 엑티브시킬 때는 각각의 제어신호(ws1, ws2)를 인에이블시켜 왼쪽 셀 어레이(10)와 오른쪽 셀 어레이(20)의 같은 로오 어드레스를 갖는 워드라인이 턴-온되게 하고 전하 분배와 센싱 및 재충전의 일련의 과정이 왼쪽 셀 어레이에서 일어난 후 제어신호(ws1)를 디스에이블시키고 상기 왼쪽 셀 어레이(10)의 워드라인 끝단에 연결된 워드라인 클리어 N 채널 모스 트랜지스터(MN1)를 인에이블시켜 왼쪽 셀 어레이의 워드라인을 그라운드(GND)로 떨어뜨린 후 상기 스위치 회로(50)의 제어신호(t)를 인에이블시켜 전하를 오른쪽 셀 어레이로 전송시켜준 뒤 상기 오른쪽 셀 어레이에서 재충전이 끝나면 워드라인을 오프시키는 것은 로오 디코더의 워드라인 신호가 '로우'로 떨어짐에 의한다. 이 때 워드라인 끝단에 연결된 워드라인 클리어 N 채널 모스 트랜지스터(MN1, MN2)는 보조적인 역할을 하며, 좀더 빨리 떨어뜨리고 싶은 경우는 상기 워드라인 클리어 N 채널 모스 트랜지스터(MN1, MN2)의 크기를 크게 해주면 된다.
그리고, 도 5는 본 발명의 제3실시예를 도시한 회로도로, 하나의 기본 셀 어레이를 반으로 나누는 경우가 아닌, 서로 다른 두 셀 어레이에서 전하가 전송되는 경우를 나타내며 각각의 셀 어레이 블럭의 워드라인 중 하나를 선택하는 로오 디코더(30)가 각각 하나씩 셀 어레이 양단에 연결되며 상기 두 셀 어레이 블럭의 센스 앰프 구동 라인(VL라인, VH라인)을 연결해 전하를 전송하기 위한 스위치 회로(50)가 1개의 N 채널 모스 트랜지스터와 1개의 P 채널 모스 트랜지스터로 구성되며, 서로 다른 두 워드라인(WL1, WL2) 각각이 서로 다른 시간에 턴-온되며, 차아지 리싸이클(charge recycle)방식은 상기 제1실시예의 설명과 동일하므로 생략하기로 한다.
이상에서 설명한 바와 같이 본 발명의 비트라인 센스 앰프에 의하면, 차아지 리싸이클 방식을 이용하여 종래 방식의 반 만의 차아지 소모만으로 리프레쉬가 가능하기 때문에 데이타 보유시간이 반으로 줄어들어 그에 따른 파워소모를 줄일 수 있는 매우 뛰어난 효과가 있다.
또한, 센싱시 전류의 급격한 증가로 인한 파워 라인의 바운싱 정도가 급격히 감소해 소자를 안정화시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 반도체 메모리 장치에 있어서,
    서로 같은 로오 어드레스를 갖는 워드라인과 비트라인 및 센스 앰프 어레이를 구비한 제1, 제2셀 어레이 블럭과,
    상기 제1 및 제2셀 어레이 블럭의 워드라인 중 어느 하나를 선택 구동하기 위한 로오 디코더와,
    상기 제1, 제2셀 어레이 블럭 중 어느 하나의 셀 어레이 블럭이 리프레쉬 동작을 시작하여 센싱과 증폭을 거친 후 비트라인쌍이 풀-스윙하게 되면 상기 제1, 제2셀 어레이 블럭 사이의 워드라인의 연결을 스위칭하는 제1스위칭 수단과,
    상기 제1스위칭 수단의 동작 후 상기 제1, 제2셀 어레이 블럭의 비트라인 센스 앰프 구동 라인을 스위칭 하여 상기 풀-스윙된 센스 앰프 구동 라인의 전위를 선택되지 않은 다른쪽으로 전송시키는 제2스위칭 수단을 구비하는 것을 특징으로 하는 차아지 리싸이클 방식을 이용한 디램 장치.
  2. 제1항에 있어서,
    상기 제1스위칭 수단은 P 채널 모스 트랜지스터로 구성된 것을 특징으로 하는 차아지 리싸이클 방식을 이용한 디램 장치.
  3. 제1항에 있어서,
    상기 제1스위칭 수단은 상기 워드라인의 전위신호를 래치하기 위한 래치회로를 추가로 구비하는 것을 특징으로 하는 차아지 리싸이클 방식을 이용한 디램 장치.
  4. 제1항에 있어서,
    상기 제2스위칭 수단은 센스 앰프 구동라인의 저전위 전달라인에 연결된 N 채널 모스 트랜지스터와 고전위 전달라인에 연결된 P 채널 모스 트랜지스터로 구성된 것을 특징으로 하는 차아지 리싸이클 방식을 이용한 디램 장치.
  5. 반도체 메모리 장치에 있어서,
    서로 같은 로오 어드레스를 갖는 워드라인과 비트라인 및 센스 앰프 어레이를 구비한 제1, 제2셀 어레이 블럭과,
    상기 제1 및 제2셀 어레이 블럭의 워드라인 중 어느 하나를 선택 구동하기 위해 상기 제1 및 제2셀 어레이 블럭 사이의 워드라인상에 연결된 로오 디코더와,
    상기 로오 디코더와 제1, 제2 셀 어레이 블럭 사이에 연결된 제1, 제2 전달 트랜지스터와,
    상기 제1, 제2 셀 어레이 블럭 사이의 비트라인 센스 앰프 구동 라인에 연결되어 펄스 제어신호에 의해 동작이 제어되는 스위칭 수단을 구비해서, 같은 로오 어드레스를 갖는 워드 라인이 턴-온되면 상기 두 셀 어레이 블럭중 어느 하나의 셀 어레이 블럭이 리프레쉬 동작을 시작하여 센싱과 증폭을 거친 후 비트라인쌍이 풀-스윙된 후 상기 스위치 수단을 이용해 나머지 반의 셀 어레이 블럭으로 전하를 전송시키는 것을 특징으로 하는 차아지 리싸이클 방식을 이용한 디램 장치.
  6. 제5항에 있어서,
    상기 스위칭 수단은 센스 앰프 구동라인의 저전위 전달라인에 연결된 N 채널 모스 트랜지스터와 고전위 전달라인에 연결된 P 채널 모스 트랜지스터로 구성된 것을 특징으로 하는 차아지 리싸이클 방식을 이용한 디램 장치.
  7. 반도체 메모리 장치에 있어서,
    서로 같은 로오 어드레스를 갖는 워드라인과 비트라인 및 센스 앰프 어레이를 구비한 각기 다른 제1, 제2셀 어레이 블럭과,
    상기 제1 및 제2셀 어레이 블럭의 워드라인 중 하나를 각각의 로오 어드레스 신호에 의해 선택하는 제1, 제2로오 디코더와,
    상기 제1, 제2셀 어레이 블럭 사이의 비트라인 센스 앰프 구동 라인에 연결되어 펄스 제어신호에 의해 동작이 제어되어 전하를 어느 하나의 셀 어레이 블럭에서 나머지 하나의 셀 어레이 블럭으로 전송하는 스위칭 수단을 구비하는 것을 특징으로 하는 차아지 리싸이클 방식을 이용한 디램 장치.
  8. 제7항에 있어서,
    상기 스위칭 수단은 상기 제1, 제2 셀 어레이 블럭 각각의 센스 앰프 구동라인의 저전위 전달라인에 연결된 N 채널 모스 트랜지스터와 고전위 전달라인에 연결된 P 채널 모스 트랜지스터로 구성된 것을 특징으로 하는 차아지 리싸이클 방식을 이용한 디램 장치.
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