KR20110012866A - 리페어제어회로 및 리페어회로 - Google Patents

리페어제어회로 및 리페어회로 Download PDF

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Abstract

본 발명은 불량셀의 존재여부에 따라 제1 구동전압, 제2 구동전압 및 리페어제어신호를 생성하는 리페어 제어부; 상기 제1 및 제2 구동전압을 공급받아 구동되고, 상기 리페어제어신호 및 외부어드레스를 입력받아 상기 불량셀을 리페어하기 위한 리페어신호를 생성하는 리페어신호 생성부를 포함하는 리페어회로를 제공한다.
리페어, 전류소모

Description

리페어제어회로 및 리페어회로{REPAIR CONTROL CIRCUIT AND REPAIR CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 전류소모를 감소시키기 위한 리페어제어회로 및 리페어회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 메모리셀 어레이 중 결함으로 인해 정상적으로 동작하지 않는 메모리셀(이하, "불량셀"이라 함)을 대체하기 위한 여분의 메모리셀(이하, "리던던시 셀(redanduncy cell)"이라 함)을 별도로 설치해둠으로써, 반도체 메모리 장치의 수율(yield)을 높이고 있다.
리던던시 셀의 개수를 결정하는 것은 반도체 메모리 장치의 수율에 큰 영향을 미친다. 즉, 리던던시 셀을 불량셀보다 많이 마련한 반도체 메모리 장치는 사용되지 않는 일부 리던던시 셀에 의해 크기가 증가하여 집적도가 낮아지게 되므로, 반도체 메모리 장치의 수율이 낮아진다. 이와 반대로, 리던던시 셀을 불량셀보다 적게 마련한 반도체 메모리 장치는 불량품으로 폐기되므로, 반도체 메모리 장치의 수율이 낮아진다. 따라서, 리던던시 셀의 적절한 개수를 예측하는 것은 반도체 메모리 장치의 설계에서 중요하게 고려되어야 할 문제이다.
그러나, 불량셀의 개수를 정확히 예측하는 것은 상당히 어려운 문제이므로, 리던던시 셀을 충분히 마련하도록 반도체 메모리 장치를 설계하는 것이 일반적이다.
이와 같이, 리던던시 셀을 충분히 마련한 반도체 메모리 장치에서, 일부 리던던시 셀은 불량셀 대체에 사용되지 않는다. 그런데, 불량셀 대체에 사용되지 않는 리던던시 셀에 대해서도 리페어와 관련된 제어동작이 지속적으로 수행되므로, 불필요한 전류소모를 발생시키는 문제가 있다. 이와 같이 발생되는 전류소모는 전력 잡음을 유발하여 반도체 메모리 장치의 오동작을 유발한다.
따라서, 본 발명은 불량셀 대체에 사용되지 않는 리던던시 셀에 대한 제어동작을 중단시킴으로써, 불필요한 전류 소모가 감소될 수 있도록 한 리페어 제어회로 및 리페어회로를 개시한다.
이를 위해 본 발명은 제1 노드와 전압제어신호가 출력되는 제2 노드 사이에 연결된 퓨즈; 상기 전압제어신호에 응답하여 구동전압을 구동하는 전압구동부; 및 상기 구동전압에 응답하여 상기 제2 노드의 신호를 래치하고, 불량셀의 리페어 동작을 제어하기 위한 리페어제어신호를 생성하는 제어신호생성부를 포함하는 리페어제어회로를 제공한다.
또한, 본 발명은 불량셀의 존재여부에 따라 제1 구동전압, 제2 구동전압 및 리페어제어신호를 생성하는 리페어제어부; 및 상기 제1 및 제2 구동전압을 공급받아 구동되고, 상기 리페어제어신호 및 로우어드레스를 입력받아 상기 불량셀을 리페어하기 위한 리페어신호를 생성하는 리페어신호 생성부를 포함하는 리페어회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 리페어회로의 구성을 도시한 블록도이다.
도 1에 도시한 바와 같이, 리페어회로는 리페어제어부(1) 및 리페어신호 생성부(2)로 구성된다. 여기서, 리페어신호 생성부(2)는 비교신호생성부(3) 및 비교신호감지부(4)로 구성되고, 비교신호생성부(3)는 제1 내지 제11 비교신호생성부(3<1:11>)로 구성된다.
리페어제어부(1)는, 도 2에 도시한 바와 같이, 전압구동부(10), 퓨즈(F10) 및 제어신호생성부(11)로 구성된다.
전압구동부(10)는 내부전원(VPERI)과 제1 구동전압(VPL)이 출력되는 노드(nd10) 사이에 연결되어 파워업신호(PWRUP)에 응답하여 노드(nd10)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P10)와, 내부전원(VPERI)과 제2 구동전압(VDR)이 출력되는 노드(nd12) 사이에 연결되어 전압제어신호(DRV)에 응답하여 노드(nd12)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P11)로 구성된다. 여기서, 파워업신호(PWRUP)는 반도체 메모리 장치에 전원전압이 공급되고 초기 동작을 수행하는 구간(이하, '파워업구간'으로 지칭함)동안 전원전압의 레벨을 따라 상승하고, 파워업구간이 종료된 후 로우레벨로 천이하는 신호이다.
퓨즈(F10)는 노드(nd10)와 전압제어신호(DRV)가 출력되는 노드(nd11) 사이에 연결된다. 여기서, 퓨즈(F10)는 제작완료된 메모리셀 어레이에 불량셀이 존재하는지 여부에 따라 커팅여부가 결정되는데, 본 실시예에서 퓨즈(F10)는 불량셀이 존재하는 경우 커팅되도록 구현된다.
제어신호생성부(11)는 노드(nd10)와 노드(nd11) 사이에 연결되어 파워업신 호(PWRUP)에 응답하여 턴온되는 스위치소자로 동작하는 NMOS 트랜지스터(N10) 및 제2 구동전압(VDR)을 공급받아 노드(nd11)의 신호를 버퍼링하여 리페어제어신호(FET)를 생성하고, 노드(nd11)의 신호를 래치하는 래치부(110)로 구성된다. 래치부(110)는 제2 구동전압(VDR)에 의해 구동되어 노드(nd11)의 신호를 반전버퍼링하여 리페어제어신호(FET)를 노드(nd13)로 출력하는 버퍼로 동작하는 인버터(IV10)와, 노드(nd13)의 신호에 응답하여 노드(nd11)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N11)로 구성된다. 여기서, 리페어제어신호(FET)는 불량셀이 존재하여 리페어 동작이 수행되는 경우, 리페어 동작을 제어하기 위해 하이레벨로 인에이블되는 신호이다.
이와 같이 구성된 리페어제어부(1)는 파워업구간이 종료된 후 PMOS 트랜지스터(P10)가 턴온함에 따라 내부전원(VPERI)에 의해 하이레벨로 구동된 제1 구동전압(VPL)을 공급한다. 이때, 리페어제어부(1)는 불량셀의 존재여부에 따라 제2 구동전압(VDR) 및 리페어제어신호(FET)의 인에이블 여부를 조절하는데, 이를 구체적으로 살펴보면 다음과 같다.
우선, 불량셀이 존재하는 경우, 퓨즈(F10)가 커팅되어 노드(nd11)는 파워업구간에서 설정된 로우레벨을 유지한다. 따라서, 제2 구동전압(VDR)은 턴온된 PMOS 트랜지스터(P11)에 의해 하이레벨로 인에이블되고, 인버터(IV10)는 하이레벨의 제2 구동전압(VDR)에 의해 구동되어 로우레벨의 리페어제어신호(FET)를 생성한다. 한편, 불량셀이 존재하지 않는 경우, 퓨즈(F10)는 커팅되지 않아, 전압제어신호(DRV)는 하이레벨로 구동된다. 하이레벨의 전압제어신호(DRV)는 PMOS 트랜지스터(P11) 및 인버터(IV10)의 구동을 중단시키므로, 제2 구동전압(VDR) 및 리페어제어신호(FET)는 로우레벨로 생성된다.
제1 비교신호생성부(3<1>)는, 도 3에 도시된 바와 같이, 선택신호생성부(30) 및 선택전달부(31)로 구성된다.
선택신호생성부(30)는 제1 구동전압(VPL)이 공급되는 노드(nd30)와 노드(nd31) 사이에 연결된 퓨즈(F30)와, 노드(nd31)와 접지전압 사이에 연결되어, 파워업신호(PWRUP)에 응답하여 노드(nd31)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N30)와, 제2 구동전압(VDR)에 의해 구동되어 노드(nd31)의 신호를 버퍼링하여 노드(nd32)로 제1 선택신호(SEL<1>)를 출력하는 버퍼부(300)로 구성된다. 버퍼부(300)는 하이레벨로 인에이블된 제2 구동전압(VDR)이 입력되는 경우 구동되어 노드(nd31)의 신호를 반전버퍼링하여 노드(nd32)로 제1 선택신호(SEL<1>)를 출력하는 인버터(IV30)와, 노드(nd32)의 신호에 응답하여 노드(nd31)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N31)로 구성된다. 여기서, 퓨즈(F30)는 불량셀에 대응되는 제1 로우어드레스(RXA<1>)에 따라 커팅여부가 결정되는데, 본 실시예에서 퓨즈(F30)는 불량셀에 대응되는 제1 로우어드레스(RXA<1>)가 하이레벨인 경우 커팅되지 않고, 불량셀에 대응되는 제1 로우어드레스(RXA<1>)가 로우레벨인 경우 커팅된다. 따라서, 선택신호생성부(30)는 불량셀에 대응되는 제1 로우어 드레스(RXA<1>)가 하이레벨인 경우 로우레벨의 제1 선택신호(SEL<1>)를 출력하고, 불량셀에 대응되는 제1 로우어드레스(RXA<1>)가 로우레벨인 경우 하이레벨의 제1 선택신호(SEL<1>)를 출력한다.
선택전달부(31)는, 제1 로우 어드레스(RXA<1>)와 리페어제어신호(FET)를 입력받고, 하이레벨의 제2 구동전압(VDR)으로 구동되어, 리페어제어신호(FET)에 응답하여 제1 로우 어드레스(RXA<1>)를 버퍼링하는 버퍼로 동작하는 게이트(ND30)와, 하이레벨의 제2 구동전압(VDR)으로 구동되어, 제1 선택신호(SEL<1>)에 응답하여 제1 로우어드레스(RXA<1>)를 반전버퍼링하여 제1 비교신호(MAT<1>)로 전달하는 전달소자로 동작하는 인버터(IV31)와, 하이레벨의 제2 구동전압(VDR)으로 구동되어 제1 선택신호(SEL<1>)에 응답하여 게이트(ND30)의 출력신호를 반전버퍼링하여 제1 비교신호(MAT<1>)로 전달하는 전달소자로 동작하는 인버터(IV32)로 구성된다. 이와같이 구성된 선택전달부(31)는 제1 로우어드레스(RXA<1>)가 불량셀에 대응되는 레벨인 경우 하이레벨의 제1 비교신호(MAT<1>)를 생성하고, 제1 로우어드레스(RXA<1>)가 불량셀에 대응되는 레벨이 아닌 경우 로우레벨의 제1 비교신호(MAT<1>)를 생성한다.
비교신호생성부(3)에 포함된 제2 내지 제11 비교신호생성부(3<2:11>)의 경우, 제1 로우어드레스(RXA<1>)대신 각각 제2 내지 제11 로우어드레스(RXA<2:11>)가 입력되고 제1 비교신호(MAT<1>)대신 각각 제2 내지 제11 비교신호(MAT<2:11>)가 출력되는 것을 제외하고는 제1 비교신호생성부(3<1>)와 유사하므로, 구성에 대한 자 세한 설명은 생략한다.
이와 같이 구성된 비교신호생성부(3)는 불량셀에 대응되는 제1 내지 제11 로우어드레스(RXA<1:11>)가 입력되는 경우, 모두 하이레벨로 인에이블되는 제1 내지 제11 비교신호(MAT<1:11>)를 생성한다. 좀 더 구체적으로, 제1 내지 제11 비교신호생성부(3<1:11>)에는 각각 불량셀 테스트 결과에 따라 커팅여부가 결정되는 퓨즈가 포함되어 있다. 예를 들어, 불량셀의 로우어드레스가 '10001000111'인 경우, 제1 내지 제3 비교신호생성부(3<1:3>), 제7 비교신호생성부(3<7>) 및 제11 비교신호생성부(3<11>)에 포함된 퓨즈는 커팅되지 않고, 제4 내지 제6 비교신호생성부(3<4:6>) 및 제8 내지 제10 비교신호생성부(3<8:10>)에 포함된 퓨즈는 커팅된다. 따라서, 제1 내지 제3 비교신호생성부(3<1:3>), 제7 비교신호생성부(3<7>) 및 제11 비교신호생성부(3<11>)는 제1 내지 제3 비교신호(MAT<1:3>), 제7 비교신호(MAT<7>) 및 제11 비교신호(MAT<11>)를 각각에 입력되는 로우어드레스(RXA<1:3>, RXA<7>, RXA<11>)과 동일한 레벨로 각각 생성한다. 반면, 제4 내지 제6 비교신호생성부(3<4:6>) 및 제8 내지 제10 비교신호생성부(3<8:10>)는 제4 내지 제6 비교신호(MAT<4:6>) 및 제8 내지 제10 비교신호(MAT<8:10>)를 각각에 입력되는 로우어드레스(RXA<4:6>, RXA<8:10>)의 반전 레벨로 각각 생성한다.
비교신호감지부(4)는, 도 4에 도시된 바와 같이, 제1 내지 제4 비교신호(MAT<1:4>)를 논리곱하여 신호(S40)를 출력하는 논리소자(40)와, 제5 내지 제8 비교신호(MAT<5:8>)를 논리곱하여 신호(S41)를 출력하는 논리소자(41)와, 제9 내지 제11 비교신호(MAT<9:11>) 및 리페어제어신호(MAT)를 논리곱하여 신호(S42)를 출력 하는 논리소자(42)와, 신호(S40), 신호(S41) 및 신호(S42)를 입력받아 리페어제어신호(/HIT)를 출력하는 게이트(ND43)로 구성되어, 리페어제어신호(FET)에 응답하여 제1 내지 제11 비교신호(MAT<1:11>)의 레벨을 감지하여 리페어신호(/HIT)를 생성한다. 여기서, 리페어신호(/HIT)는 불량셀을 리던던시 셀로 대체하기 위해 로우레벨로 인에이블되는 신호이다. 이와 같이 구성된 비교신호 감지부(4)는 리페어제어신호(FET)가 로우레벨인 경우 리페어신호(/HIT)를 하이레벨로 생성하고, 리페어제어신호(FET) 및 제1 내지 제11 비교신호(MAT<1:11>)가 모두 하이레벨인 경우 리페어신호(/HIT)를 로우레벨로 생성한다.
다음, 도 1 내지 도 4를 참고하여, 리페어회로의 동작을 설명한다.
우선, 불량셀이 존재하는 경우에 대응하여, 리페어제어부(1)에 포함된 퓨즈(F11)는 컷팅된 상태로 미리 셋팅되고, 제1 내지 제11 비교신호생성부(3<1:11>) 각각에 포함된 퓨즈는 불량셀의 로우어드레스(RXA<1:11>)에 각각 대응하여 컷팅여부가 조절되도록 미리 셋팅된다. 이와 같은 리페어회로에서, 파워업구간동안 노드(nd11)의 신호는 하이레벨의 파워업신호(PWRUP)에 응답하여 턴온된 NMOS 트랜지스터(N10)에 의해 로우레벨로 초기화된다. 이후, 파워업구간이 종료하면, 로우레벨의 파워업신호(PWRUP)에 응답하여 턴온된 PMOS 트랜지스터(P10)에 의해 제1 구동전압(VPL)은 하이레벨로 인에이블되어 노드(nd10)로 공급된다. 한편, 퓨즈(F10)는 컷팅상태로 미리 셋팅되어 있으므로, 노드(nd11)의 신호는 파워업구간동안 초기화된 상태인 로우레벨을 유지한다. 그러므로, 노드(nd11)로부터 출력되는 로우레벨의 전 압제어신호(DRV)에 의해 PMOS 트랜지스터(P11)가 턴온하여 하이레벨의 제2 구동전압(VDR)이 노드(nd12)로 공급된다. 이에 따라, 제어신호생성부(11)의 래치부(110)는 하이레벨의 제2 구동전압(VDR)을 공급받아 구동되어 하이레벨로 인에이블되는 리페어제어신호(FET)를 생성한다. 또한, 비교신호생성부(3)도 하이레벨의 제2 구동전압(VDR)을 공급받아 구동되어, 불량셀에 대응되는 제1 내지 제11 로우어드레스(RXA<1:11>)가 입력되면 모두 하이레벨로 인에이블되는 제1 내지 제11 비교신호(MAT<1:11>)를 생성한다. 이때, 비교신호감지부(4)는 하이레벨의 리페어제어신호(FET) 및 하이레벨의 제1 내지 제11 비교신호(MAT<1:11>)를 입력받아 리페어제어신호(/HIT)를 로우레벨로 생성하고, 로우레벨의 리페어제어신호(/HIT)에 응답하여 불량셀은 리던던시 셀로 대체된다.
반면, 불량셀이 존재하지 않는 경우에 대응하여, 리페어제어부(1)에 포함된 퓨즈(F11)가 컷팅되지 않은 상태로 미리 셋팅된다. 이와 같이 셋팅된 리페어회로에서, 파워업구간동안 노드(nd11)의 신호는 하이레벨의 파워업신호(PWRUP)에 응답하여 턴온된 NMOS 트랜지스터(N10)에 의해 로우레벨로 초기화된다. 이후, 파워업구간이 종료하면, 리페어제어부(1)는 로우레벨의 파워업신호(PWRUP)에 응답하여 턴온된 PMOS 트랜지스터(P10)에 의해 하이레벨의 제1 구동전압(VPL)을 노드(nd10)로 공급한다. 이때, 퓨즈(F11)는 컷팅되지 않은 상태로 미리 셋팅되어 있으므로, 노드(nd11)는 하이레벨로 구동된다. 이에 따라 노드(nd11)로부터 출력되는 하이레벨의 전압제 어신호(DRV)에 의해 PMOS 트랜지스터(P11)가 턴오프되어, 제2 구동전압(VDR)에 공급되는 전원이 차단되므로, 제2 구동전압(VDR)은 로우레벨이 된다. 이와 같은 로우레벨의 제2 구동전압(VDR)에 의해, 제어신호생성부(11)에 포함된 버퍼부(110)의 구동이 중단되어 리페어제어신호(FET)는 로우레벨로 생성되고, 비교신호생성부(3)의 구동이 중단되어 제1 내지 제11 비교신호(MAT<1:11>)는 생성되지 않는다. 이때, 비교신호감지부(4)는 로우레벨의 리페어제어신호(FET)에 응답하여 하이레벨의 리페어신호(/HIT)를 생성하므로, 불량셀 대체 동작은 수행되지 않는다.
이상과 같이, 본 실시예에 따른 리페어회로는, 불량셀이 존재하지 않는 경우에 대응하여 퓨즈(F10)를 컷팅하지 않은 상태로 설정하고, 퓨즈(F10)와 연결된 노드(nd12)로부터 출력된 하이레벨의 전압제어신호(DRV)에 의해 하이레벨의 제2 구동전압(VDR)의 공급이 중단됨으로써, 하이레벨의 제2 구동전압(VDR)을 공급받아 구동되는 제어신호생성부(11)와 비교신호생성부(3)의 구동이 중단된다. 따라서, 대체할 불량셀이 존재하지 않는 경우, 리던던시 셀의 제어동작 구동을 위한 구동전압의 공급을 중단하여, 불량셀 대체에 사용되지 않는 리던던시 셀에 대한 제어동작이 중단되므로, 불필요한 전류소모가 감소될 수 있다.
도 1은 본 발명의 일실시예에 따른 리페어회로의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 리페어회로에 포함된 리페어 제어부의 회로도이다.
도 3은 도 1에 도시된 리페어회로에 포함된 제1 비교신호생성부의 회로도이다.
도 4는 도 1에 도시된 리페어회로에 포함된 비교신호감지부의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 리페어제어부 2: 리페어신호 생성부
3: 비교신호생성부 4: 비교신호감지부
10: 전압구동부 11: 리페어신호생성부
VPL: 제1 구동전압 VDR: 제2 구동전압
FET: 리페어제어신호 DRV: 전압제어신호
RXA: 로우어드레스 SEL: 선택신호
MAT: 비교신호 /HIT: 리페어신호

Claims (15)

  1. 제1 노드와 전압제어신호가 출력되는 제2 노드 사이에 연결된 퓨즈;
    상기 전압제어신호에 응답하여 구동전압을 구동하는 전압구동부; 및
    상기 구동전압에 응답하여 상기 제2 노드의 신호를 래치하고, 불량셀의 리페어 동작을 제어하기 위한 리페어제어신호를 생성하는 제어신호생성부를 포함하는 리페어제어회로.
  2. 제 1 항에 있어서, 상기 전압구동부는
    내부전원과 상기 제1 노드 사이에 연결되어, 파워업신호에 응답하여 상기 제1 노드를 풀업구동하는 제1 풀업소자; 및
    상기 내부전원과 상기 구동전압이 출력되는 제3 노드 사이에 연결되어, 상기 전압제어신호에 응답하여 상기 제3 노드를 풀업구동하는 제2 풀업소자를 포함하는 리페어제어회로.
  3. 제 1 항에 있어서, 상기 제어신호생성부는 상기 구동전압에 의해 구동되어 상기 제2 노드의 신호를 래치하는 래치부를 포함하는 리페어제어회로.
  4. 제 3 항에 있어서, 상기 래치부는
    상기 구동전압에 의해 구동되어 상기 제2 노드의 신호를 버퍼링하여 제4 노드로 상기 리페어제어신호를 출력하는 버퍼; 및
    상기 제4 노드의 신호에 응답하여 상기 제2 노드를 풀다운 구동하는 소자를 포함하는 리페어제어회로.
  5. 제 3 항에 있어서, 상기 제어신호생성부는 상기 제1 노드와 상기 제2 노드 사이에 연결되어, 파워업신호에 응답하여 턴온되는 스위치소자를 더 포함하는 리페어제어회로.
  6. 불량셀의 존재여부에 따라 제1 구동전압, 제2 구동전압 및 리페어제어신호를 생성하는 리페어제어부; 및
    상기 제1 및 제2 구동전압을 공급받아 구동되고, 상기 리페어제어신호 및 로우어드레스를 입력받아 상기 불량셀을 리페어하기 위한 리페어신호를 생성하는 리페어신호 생성부를 포함하는 리페어회로.
  7. 제 6 항에 있어서, 상기 리페어제어부는
    상기 제1 구동전압이 출력되는 제1 노드와 전압제어신호가 출력되는 제2 노드 사이에 연결된 퓨즈;
    상기 전압제어신호에 응답하여 상기 제2 구동전압을 구동하는 전압구동부; 및
    상기 제2 구동전압에 응답하여 상기 제2 노드의 신호를 래치하고, 불량셀의 리페어 동작을 제어하기 위한 리페어제어신호를 생성하는 제어신호생성부를 포함하는 리페어회로.
  8. 제 7 항에 있어서, 상기 전압구동부는
    내부전원과 상기 제1 노드 사이에 연결되어, 파워업신호에 응답하여 상기 제1 노드를 풀업구동하는 제1 풀업소자; 및
    상기 내부전원과 상기 제2 구동전압이 출력되는 제3 노드 사이에 연결되어, 상기 전압제어신호에 응답하여 상기 제3 노드를 풀업구동하는 제2 풀업소자를 포함하는 리페어회로.
  9. 제 7 항에 있어서, 상기 제어신호생성부는 상기 제2 구동전압에 의해 구동되어 상기 제2 노드의 신호를 버퍼링하여 리페어제어신호를 생성하는 버퍼부를 포함 하는 리페어회로.
  10. 제 9 항에 있어서, 상기 버퍼부는
    상기 제2 구동전압에 의해 구동되어 상기 제2 노드의 신호를 버퍼링하여 제4 노드로 상기 리페어제어신호를 출력하는 버퍼; 및
    상기 제4 노드의 신호에 응답하여 상기 제2 노드를 풀다운 구동하는 풀다운 소자를 포함하는 리페어회로.
  11. 제 9 항에 있어서, 상기 제어신호생성부는 상기 제1 노드와 상기 제2 노드 사이에 연결되어, 파워업신호에 응답하여 턴온되는 스위치소자를 더 포함하는 리페어회로.
  12. 제 6 항에 있어서, 상기 리페어신호생성부는
    상기 제1 및 제2 구동전압을 공급받아 구동되어, 상기 리페어제어신호에 응답하여 상기 로우어드레스로부터 비교신호를 생성하는 비교신호생성부; 및
    상기 리페어제어신호에 응답하여 상기 비교신호의 레벨을 감지하여 상기 리페어신호를 생성하는 비교신호감지부를 포함하는 리페어회로.
  13. 제 12 항에 있어서, 상기 비교신호생성부는
    상기 제1 및 제2 구동전압을 공급받아 구동되어 선택신호를 생성하는 선택신호생성부 및
    상기 선택신호에 따라 상기 외부어드레스를 버퍼링하거나 반전버퍼링하여 상기 비교신호로 전달하는 선택전달부를 포함하는 리페어회로.
  14. 제 13 항에 있어서, 상기 선택신호생성부는
    상기 제1 구동전압이 공급되는 제1 노드와 제2 노드 사이에 연결된 퓨즈;
    상기 제2 노드와 접지전압 사이에 연결되어, 파워업신호에 응답하여 상기 제2 노드를 풀다운구동하는 풀다운소자; 및
    상기 제2 구동전압을 공급받아 상기 제2 노드의 신호를 버퍼링하여 상기 선택신호를 생성하는 버퍼부를 포함하는 리페어회로.
  15. 제 13 항에 있어서, 상기 선택전달부는
    상기 제2 구동전압으로 구동되어, 상기 리페어제어신호에 응답하여 상기 로우어드레스를 버퍼링하는 버퍼;
    상기 제2 구동전압으로 구동되어, 상기 선택신호에 응답하여 상기 로우어드레스를 버퍼링하여 상기 비교신호로 전달하는 제1 전달소자; 및
    상기 제2 구동전압으로 구동되어, 상기 선택신호에 응답하여 상기 버퍼의 출력신호를 버퍼링하여 상기 비교신호로 전달하는 제2 전달소자를 포함하는 리페어회로.
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