KR970012786A - 다중 비트 테스트를 위한 패턴 발생기를 가지는 메모리 테스트 시스템 - Google Patents

다중 비트 테스트를 위한 패턴 발생기를 가지는 메모리 테스트 시스템 Download PDF

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KR970012786A
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    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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Abstract

반도체 메모리 장치의 메모리셀 테스트 시스템에 관한 것으로, 특히 반도체 메모리 장치의 다중 비트 테스트를 위한 패턴 발생기에 관한 것이다. 상기의 패턴 발생기는 테스트할 대상의 메모리에 어드레스를 공급하는 어드레스 발생기와, 상기 메모리에 테스트 데이타를 공급하는 데이타 발생기와, 상기 메모리에 기록 및 독출에 관련된 제어 신호를 발생하는 클럭 발생기와, 상기 어드레스 발생기와 데이타발생기와 클럭 발생수단을 제어하는 제어회로와, 상기 메모리의 출력과 기준 데이타를 비교하여 상기 메모리의 불량을 검출하는 논리 비교기로 구성된 회로에 상기 피시험 메모리의 다중 비트를 테스트시에 피시험 메모리에 공급되는 테스트 데이타와 상보적인 레벨을 갖는 기준 데이타를 발생하는 논리회로를 더 포함하여 구성된다.

Description

다중 비트 테스트를 위한 패턴 발생기를 가지는 메모리 테스트 시스템.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 패턴 발생기를 가지는 메모리 테스트 시스템의 일실시예를 보여 주는 블럭도.

Claims (5)

  1. 피시험 메모리에 데이타를 기록하고 독출하여 메모리셀의 이상 여부를 테스트하는 반도체 메모리 테스트 시스템에 있어서, 상기 피시험 메모리내의 메모리셀을 지정하기 위한 어드레스 신호를 발생하는 어드레스 발생 수단과, 테스트 패턴 데이타를 순차적으로 발생하여 상기 피시험 메모리에 공급하는 데이타 발생수단과, 상기 피시험 메모리에 데이타의 기록 및 독출에 관련된 제어신호를 출력하여 상기 발생된 어드레스 신호에 대응하는 저장영역에 상기 발생된 데이타를 기록하고 독출하는 피시험 메모리 제어수단과, 상기 어드레스 발생수단과 데이타 발생 수단 및 피시험 메모리 제어수단을 제어하는 제어수단과, 다중 비트 테스트시 활성화되는 제어신호에 응답하여 상기 피시험 메모리에 공급되는 데이타와 상보된 데이타를 발생하는 기대 데이타 발생수단과, 상기 피시험 메모리로부터 출력되는 데이타와 상기 발생된 기대 데이타를 비교하여 상기 피시험 메모리내의 메모리셀의 불량을 검출하는 비교수단으로 구성함을 특징으로 하는 다중 비트 테스트를 위한 패턴 발생기를 가지는 메모리 테스트 시스템.
  2. 제1항에 있어서, 상기 데이타 발생수단은 상기 제어수단의 출력노드에 접속되어 테스트 패턴 데이타를 순차적으로 발생하는 데이타 발생수단과, 상기 어드레스 발생수단의 출력에 응답하여 메모리셀의 위상에 따른 데이타를 발생하는 데이타 메모리와, 상기 데이타 발생수단의 출력노드와 상기 데이타 메모리의 출력노드들로 부터 출력되는 데이타중 적어도 하나의 데이타를 선택하여 상기 피시험 메모리에 공급하는 데이타선택수단으로 구성함을 특징으로 하는 다중 비트 테스트를 위한 패턴 발생기를 가지는 메모리 테스트 시스템.
  3. 제2항에 있어서, 상기 기대 데이타 발생수단은 다중 비트 테스트시 활성화되는 제어신호와 상기 데이타선택수단의 출력을 논리 조합하여 상기 피시험 메모리에 공급되는 데이타와 상보적인 레벨을 갖는 기대 데이타를 상기 비교수단의 기준데이타로서 공급하는 논리합 게이트임을 특징으로 하는 다중 비트 테스트를 위한 패턴발생기를 가지는 메모리 테스트 시스템.
  4. 제2항에 있어서, 상기 기대 데이타 발생수단은 상기 데이타 발생수단과 상기 데이타 메모리로부터 각각 출력되는 데이타를 배타적 논리함하여 출력하는 제1배타적 논리합 게이트와, 상기 제1배타적 논리합 게이트의 출력과 다중 비트 데스트시 활성화되는 제1제어신호를 비교하여 상기 데이타선택수단의 출력과 상보적인 데이타를 발생하는 제2배타적 논리합 게이트 및, 상기 제2배타적 논리합 게이트의 출력과 상기 데이타 선택수단의 출력을 배타적 논리합하여 기준 데이타를 상기 비교수단으로 제공하는 제3배타적 논리합 게이트로 구성함을 특징으로 하는 다중 비트 테스트를 위한 패턴 발생기를 가지는 메모리 테스트 시스템.
  5. 반도체 메모리 테스트 시스템에 있어서, 테스트 대상 메모리에 어드레스를 공급하는 어드레스 발생기와, 상기 메모리에 테스트 데이타를 공급하는 데이타 발생 수단과, 상기 메모리에 메모리 제어 신호를 발생하는 클럭 발생수단과, 상기 어드레스 발생기와 데이타 발생 수단돠 클럭 발생수단을 제어하는 제어수단과, 상기 메모리의 출력과 기준 데이타를 비교하여 상기 메모리의 불량을 검출하는 논리 비교기와, 다중 비트 테스트시 활성화되는 제어신호와 상기 데이타 발생 수단의 출력에 응답하여 상기 메모리에 공급되는 테스트 데이타와 상보적인 관계를 갖는 기준 데이타를 상기 비교기에 공급하는 논리회로로 구성함을 특징으로 하는 다중 비트 테스트를 위한 패턴 발생기를 가지는 메모리 테스트 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950028409A 1995-08-31 1995-08-31 다중 비트 테스트를 위한 패턴 발생기를 가지는 메모리 테스트 시스템 KR0167677B1 (ko)

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