JPS62108166A - プリント回路ユニツト・チエツク処理方式 - Google Patents
プリント回路ユニツト・チエツク処理方式Info
- Publication number
- JPS62108166A JPS62108166A JP24852085A JP24852085A JPS62108166A JP S62108166 A JPS62108166 A JP S62108166A JP 24852085 A JP24852085 A JP 24852085A JP 24852085 A JP24852085 A JP 24852085A JP S62108166 A JPS62108166 A JP S62108166A
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- JP
- Japan
- Prior art keywords
- printed circuit
- section
- circuit unit
- receiving section
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＬＳｉ素子がプリント回路にいわばしか付けされるプリ
ント回路ユニットにおいて、当８亥プリント回路ユニッ
トの受信部からドライバ部に、信号を直通せしめるバイ
パス・ゲートをもうけ、テスト端子に信号を印加して試
験を行うようにしたことが開示されている。
ント回路ユニットにおいて、当８亥プリント回路ユニッ
トの受信部からドライバ部に、信号を直通せしめるバイ
パス・ゲートをもうけ、テスト端子に信号を印加して試
験を行うようにしたことが開示されている。
本発明は、プリント回路ユニット・チェック処理方式、
特にＬＳｉ素子がしか付けされるプリント回路ユニット
において、プリント回路ユニソト上の内部回路をバイパ
スして試験できるようにしたプリント回路ユニット・チ
ェック処理方式に関するものである。
特にＬＳｉ素子がしか付けされるプリント回路ユニット
において、プリント回路ユニソト上の内部回路をバイパ
スして試験できるようにしたプリント回路ユニット・チ
ェック処理方式に関するものである。
従来からカスタムＬＳｉ素子はプリント板内でソケット
を介することなくプリント回路に接続される。ＬＳｉ素
子自体は製造工程において試験データによって評価され
るので、それ自体の不良は早期に発見される。しかし、
当該ＬＳｉ素子をプリント板上に実装する時における半
田付は不良や。
を介することなくプリント回路に接続される。ＬＳｉ素
子自体は製造工程において試験データによって評価され
るので、それ自体の不良は早期に発見される。しかし、
当該ＬＳｉ素子をプリント板上に実装する時における半
田付は不良や。
プリント回路ユニット上での受信部やドライバ部などの
不良によって、プリント回路ユニット全体が不良とされ
ることが多い。
不良によって、プリント回路ユニット全体が不良とされ
ることが多い。
上述の如き事情の下では、ＬＳｉ素子を実装した状態の
下で試験を行うことが望まれる。しかし。
下で試験を行うことが望まれる。しかし。
上述の如＜ＬＳｉ素子がソケットを介することなく接続
されているために、故障個所を切り分けることができず
、上記所望の試験を行うことがきわめてむづかしくなる
。
されているために、故障個所を切り分けることができず
、上記所望の試験を行うことがきわめてむづかしくなる
。
本発明は上記の点を解決するものであり、プリント回路
ユニットにおけるＬＳｉ素子を含む内部回路をバイパス
するルートを用意し、故障個所の切り分けを行うように
している。
ユニットにおけるＬＳｉ素子を含む内部回路をバイパス
するルートを用意し、故障個所の切り分けを行うように
している。
第１図は本発明の原理構成図を示す。図において、１は
プリント回路ユニット、２はＬＳｉ素子を含む内部回路
、３は受信部、４はドライバ部。
プリント回路ユニット、２はＬＳｉ素子を含む内部回路
、３は受信部、４はドライバ部。
５はテスト端子、６はバイパス・ゲートを表している。
バイパス・ゲート６ば、受信部３からの夫々の出力線を
ドライバ部の入力線に接続するもので。
ドライバ部の入力線に接続するもので。
各出力線と入力線との間に１つずつもうけられている。
そして、テスト端子５が通常時にハイ・レベルに置かれ
、テスト時にロー・レベルに置かれる。
、テスト時にロー・レベルに置かれる。
通常時には、テスト端子５はハイ・レベルに置かれ、受
信部３からプリント回路ユニットに入力された信号は、
受信部３から内部回路２をへてドライバ部４に導かれる
。しかし、テスト時にはテスト端子５がロー・レベルに
置かれる。この結果。
信部３からプリント回路ユニットに入力された信号は、
受信部３から内部回路２をへてドライバ部４に導かれる
。しかし、テスト時にはテスト端子５がロー・レベルに
置かれる。この結果。
受信部３からの各出力線はバイパス・ゲート６を介して
ドライバ部の人力線に導かれる。即ち、内部回路２は側
路される。
ドライバ部の人力線に導かれる。即ち、内部回路２は側
路される。
この結果、内部回路２を構成するＬＳｉ素子の半田付は
不良か、受信部３とドライバ部４とを含む回路構成の不
良かを切り分けることが可能となる。
不良か、受信部３とドライバ部４とを含む回路構成の不
良かを切り分けることが可能となる。
第２図は本発明の一実施例構成を示す。図中の符号ｌな
いし６は第１図に対応し、？−０．７−１・・・・・・
はＬＳｉ素子を表している。
いし６は第１図に対応し、？−０．７−１・・・・・・
はＬＳｉ素子を表している。
ＬＳｉ素子７−０．７−１．・・・・・・は内部回路２
における主要構成素子であるが、ソケットを介在するこ
となくプリント回路に直接半田付けなどされており、当
該各ＬＳｉ素子のピンを探してピンの電位状態を知るこ
とがきわめて困難である。
における主要構成素子であるが、ソケットを介在するこ
となくプリント回路に直接半田付けなどされており、当
該各ＬＳｉ素子のピンを探してピンの電位状態を知るこ
とがきわめて困難である。
このために、受信部３の各出力線がバイパス・ゲート６
−０．６−１．・・・・・・を介してドライバ部４の人
力線に導かれる。そして、テスト端子５をロー・レベル
に置くことによって、バイパス・ゲート６−０．’６−
１．・・・・・・は受信部３の各出力線をドライバ部４
に直線接続する形となる。この状態で受信部３に供給し
た信号とトライバ部４からの出力信号とを照合すること
によって、受信部３とドライバ部４とを含む回路部とＬ
Ｓｉ素子を含む内部回路部２との障害を切り分けること
が可能となる。
−０．６−１．・・・・・・を介してドライバ部４の人
力線に導かれる。そして、テスト端子５をロー・レベル
に置くことによって、バイパス・ゲート６−０．’６−
１．・・・・・・は受信部３の各出力線をドライバ部４
に直線接続する形となる。この状態で受信部３に供給し
た信号とトライバ部４からの出力信号とを照合すること
によって、受信部３とドライバ部４とを含む回路部とＬ
Ｓｉ素子を含む内部回路部２との障害を切り分けること
が可能となる。
以上説明した如く１本発明によれば、障害の切り分けが
容易となる。
容易となる。
第１図は本発明の原理構成図、第２図は本発明の一実施
例構成を示す。 図中、１はプリント回路ユニット ２は内部回路、３は
受信部、４はドライノ＼部、５はテスト端子、６はバイ
パス・ゲート、７はＬＳｉ素子を表す。
例構成を示す。 図中、１はプリント回路ユニット ２は内部回路、３は
受信部、４はドライノ＼部、５はテスト端子、６はバイ
パス・ゲート、７はＬＳｉ素子を表す。
Claims (1)
- 【特許請求の範囲】 ＬＳｉ素子（７−ｉ）がプリント板内でソケットを介す
ることなるプリント回路に接続されてなり、プリント回
路ユニット（１）が外部からの信号を受け取る受信部（
３）と当該プリント回路ユニット（１）が外部に対して
信号を送出するドライバ部（４）とを有するプリント回
路ユニット（１）において、テスト信号を供給するテス
ト端子（５）をもうけると共に、 上記受信部（３）からの出力線の夫々を、プリント回路
ユニットの上記ＬＳｉ素子を含む内部回路（２）に対し
てバイパスして上記ドライバ部（４）の入力線に対して
接続するバイパス・ゲート（６）をもうけ、 テスト時に上記テスト端子（５）に信号を印加して上記
受信部（３）からプリント回路ユニット（１）に入力さ
れた信号を上記ドライバ部（４）を介してプリント回路
ユニット（１）から出力するようにした ことを特徴とするプリント回路ユニット・チェック処理
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24852085A JPS62108166A (ja) | 1985-11-06 | 1985-11-06 | プリント回路ユニツト・チエツク処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24852085A JPS62108166A (ja) | 1985-11-06 | 1985-11-06 | プリント回路ユニツト・チエツク処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62108166A true JPS62108166A (ja) | 1987-05-19 |
Family
ID=17179407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24852085A Pending JPS62108166A (ja) | 1985-11-06 | 1985-11-06 | プリント回路ユニツト・チエツク処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62108166A (ja) |
-
1985
- 1985-11-06 JP JP24852085A patent/JPS62108166A/ja active Pending
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