JPS62271521A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS62271521A JPS62271521A JP61116366A JP11636686A JPS62271521A JP S62271521 A JPS62271521 A JP S62271521A JP 61116366 A JP61116366 A JP 61116366A JP 11636686 A JP11636686 A JP 11636686A JP S62271521 A JPS62271521 A JP S62271521A
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- Japan
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- circuit
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- shift
- srl
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000001514 detection method Methods 0.000 claims abstract description 30
- 238000012360 testing method Methods 0.000 claims abstract description 19
- 101100096642 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SRL3 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 230000000737 periodic effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000035935 pregnancy Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
この発明は半導体集積回路装置に係シ、特にテスト時間
を短縮した半導体集積回路装置に関するものである。
を短縮した半導体集積回路装置に関するものである。
〔従来の技術］
従来のテスト容易化回路の技術として、レベルーヤンシ
テイグースキャンーデザイン（以下ＬＳＳＤと言う）回
路の構成について説明する。１．ＳＳＤ回路は回路中の
記憶素子をシフト−レジスターランチ（以下８ＲＬと言
う）で構成し、それらをシフトパスで結んで回路をいく
つかの論理回路に分割し、分割した回路単位に７−スト
を行い、テスト容易化を図ったものである。第４図にお
いて、（８）はＬＳＳＤ回路全体、（２）はテスト単位
となる分割された論理回路、（７）は８ＲＬ％ＳＰシフ
トパス、８ＩＯはシフト入力端子、Ｓ００はシフト出力
端子である。ｗＪｓ図は第４図で用いたＳ ＲＬ（ηの
構成の一例を示す回路図である。（５ａ） ％ （５ｂ
）はラッチ、ＳＩＮはシフトモード信号でラッチ（５ａ
）にシフト入力信号を取り込むかデータ入力信号を取り
込むかを制御する。Ｓ工はシフト入力信号でシフト入力
端子Ｓ工０からの信号或いは前のＳＲＬのシフト出力信
号がシフトパスＳＰを通してここから入る。ＳＯはシフ
ト出力信号でシフトパスｓｐを通して次の８ＲＬのシフ
ト入力信号となるか、シフト出力端子ＳＯＯへの出力信
号となる。
テイグースキャンーデザイン（以下ＬＳＳＤと言う）回
路の構成について説明する。１．ＳＳＤ回路は回路中の
記憶素子をシフト−レジスターランチ（以下８ＲＬと言
う）で構成し、それらをシフトパスで結んで回路をいく
つかの論理回路に分割し、分割した回路単位に７−スト
を行い、テスト容易化を図ったものである。第４図にお
いて、（８）はＬＳＳＤ回路全体、（２）はテスト単位
となる分割された論理回路、（７）は８ＲＬ％ＳＰシフ
トパス、８ＩＯはシフト入力端子、Ｓ００はシフト出力
端子である。ｗＪｓ図は第４図で用いたＳ ＲＬ（ηの
構成の一例を示す回路図である。（５ａ） ％ （５ｂ
）はラッチ、ＳＩＮはシフトモード信号でラッチ（５ａ
）にシフト入力信号を取り込むかデータ入力信号を取り
込むかを制御する。Ｓ工はシフト入力信号でシフト入力
端子Ｓ工０からの信号或いは前のＳＲＬのシフト出力信
号がシフトパスＳＰを通してここから入る。ＳＯはシフ
ト出力信号でシフトパスｓｐを通して次の８ＲＬのシフ
ト入力信号となるか、シフト出力端子ＳＯＯへの出力信
号となる。
加はデータ入力信号、Ｔ、Ｃは位相の重ならないクロッ
ク信号である。
ク信号である。
次に動作について説明する。通常動作では、シフトモー
ド信−８′ＳＭを０としてデータ入力ＤＯ′ｔ−８ＲＬ
に取り込むようにする。この場合シフト入力信号８Ｉは
動作に全く関与しない。
ド信−８′ＳＭを０としてデータ入力ＤＯ′ｔ−８ＲＬ
に取り込むようにする。この場合シフト入力信号８Ｉは
動作に全く関与しない。
テストを行う場合には、シフトモード信号８Ｍを１にし
てシフト入力信号Ｓ工がＳＲＬに取シ込まれるようにす
る。シフト入力端子Ｓ工０よりバタンを入れ、タロツク
Ｃ％Ｔを入れることによりシフトパスＳＦを通してパタ
ンを送り、各ＳＲＬに値をセットする。ＳＲＬにセット
された値は分割された各論理回路（２）の入力となる。
てシフト入力信号Ｓ工がＳＲＬに取シ込まれるようにす
る。シフト入力端子Ｓ工０よりバタンを入れ、タロツク
Ｃ％Ｔを入れることによりシフトパスＳＦを通してパタ
ンを送り、各ＳＲＬに値をセットする。ＳＲＬにセット
された値は分割された各論理回路（２）の入力となる。
モード切り換え信号ＳＭを１クロック分０にして、各論
理回路（２）の出力を５ＲＬＫ取り込む、再びシフトモ
ード信ｇｓｕを１にしてクロックを何度か入力すること
により、シフトパスｓｐを通してシフト出力端子ＳＯＯ
に順妊各ＳＲＬの値が出力される。この出力バタンと、
最初に入れた入力バタンから得られる期特出カバタンを
比べて、故障の有無を判定する。
理回路（２）の出力を５ＲＬＫ取り込む、再びシフトモ
ード信ｇｓｕを１にしてクロックを何度か入力すること
により、シフトパスｓｐを通してシフト出力端子ＳＯＯ
に順妊各ＳＲＬの値が出力される。この出力バタンと、
最初に入れた入力バタンから得られる期特出カバタンを
比べて、故障の有無を判定する。
［発明が解決しようとする問題点３
以上に述べたように、従来のテスト容易化回路（Ｌ Ｓ
Ｓ Ｄ回路）では、シフトパスを通して何度もクロック
を入力して結果を取り出し、それを回路外で期待出力と
比較して故障検出を行っている。
Ｓ Ｄ回路）では、シフトパスを通して何度もクロック
を入力して結果を取り出し、それを回路外で期待出力と
比較して故障検出を行っている。
このため、半導体集積回路の集積度が高くなってシフト
パスが長くなったね入力バタン数が増大した場合に、テ
スト時間が長くなるという問題がある。
パスが長くなったね入力バタン数が増大した場合に、テ
スト時間が長くなるという問題がある。
この発明は上記のような問題点を解消するためになされ
たもので、回路テストが短時聞で行える半導体集積回路
装置を得ることを目的とする。
たもので、回路テストが短時聞で行える半導体集積回路
装置を得ることを目的とする。
この発明に係る半導体集積回路装置は、記憶素子にあら
かじめ設定された期待値と、論理回路からの出力を回路
内で比較し、結果をただちに故障検出用端子に伝えるこ
とによりテストの高速化を図ったものである。
かじめ設定された期待値と、論理回路からの出力を回路
内で比較し、結果をただちに故障検出用端子に伝えるこ
とによりテストの高速化を図ったものである。
［作用］
この発明に係る半導体集積装置は、モード設定により各
記憶素子にあらかじめ期待値を設定し、各記憶素子の期
待値と論理回路からのデータを比較し、その結果を故障
検出端子に伝えることによってたたちに故障の有無が判
定できる。
記憶素子にあらかじめ期待値を設定し、各記憶素子の期
待値と論理回路からのデータを比較し、その結果を故障
検出端子に伝えることによってたたちに故障の有無が判
定できる。
以下、この発明の実施例を図に基づいて説明する。第１
図はＬＳ８Ｄ回路に適用した実施例を示す回路図である
。（１）は半導体集積回路、（２）は分割されたテスト
単位となる論理回路、（３）はＳＲＬ。
図はＬＳ８Ｄ回路に適用した実施例を示す回路図である
。（１）は半導体集積回路、（２）は分割されたテスト
単位となる論理回路、（３）はＳＲＬ。
（４）は故障検出用スイッチである。Ｓ工０はシフト入
力端子、ＳＯＯはシフト出力端子、ｓｐはシフトパス、
Ｐ′００は故障検出用端子である。ＤＩはデータ入力端
子、加はデータ出力端子である。
力端子、ＳＯＯはシフト出力端子、ｓｐはシフトパス、
Ｐ′００は故障検出用端子である。ＤＩはデータ入力端
子、加はデータ出力端子である。
各８ ＲＬ（３）は信号線により故障検出用スイッチ（
４）を通して故障検出信号子ＦＯＯにつながっている。
４）を通して故障検出信号子ＦＯＯにつながっている。
ｗＩｚ図は＠ｉ図で用いられているＳ ＲＩ、 （３）
の構成の一例を示す回路図である。（５ａ）、（５ｂ）
はラッチ、（６）はイクスクルーシプーオアゲート％８
ＭＪｄシフトモード信号、Ｓ工はシフト入力信号、ＳＯ
はシフト出力信Ｊｉ３、ＤｏＦｉデータ入力信号、Ｑｏ
はデータ出力信号、ＦＭは故障検出モード信号、ＦＯは
故障信号である。Ｔ、Ｃは位相の重ならないクロックで
ある。
の構成の一例を示す回路図である。（５ａ）、（５ｂ）
はラッチ、（６）はイクスクルーシプーオアゲート％８
ＭＪｄシフトモード信号、Ｓ工はシフト入力信号、ＳＯ
はシフト出力信Ｊｉ３、ＤｏＦｉデータ入力信号、Ｑｏ
はデータ出力信号、ＦＭは故障検出モード信号、ＦＯは
故障信号である。Ｔ、Ｃは位相の重ならないクロックで
ある。
シフトモード切シ換え信号８ＭがＯの時はデータ入力信
号ＤＯが、ｌの時はシフト入力値ｇｓ工がラッチ（５ａ
）に取り込まれるようになっている。また故障検出モー
ド信’ｊＪ Ｆ Ｍが１の時はデータ人力信Ｊｉ３ＤＱ
と、ラッチ（５ｂ）に入っている値とが、イクスクルー
シプオア・ゲート（６）に入り、それがラッチ（５ａ）
Ｋ取り込まれるようになっている第３図は、第１図にお
ける故障検出用スイッチ（４）の構成の一例を示す。Ｓ
ＲＬから発せられた故障信号Ｎ’ｏ、Ｆｌ・・・が故障
検出用スイッチ（４）をＯＮする。（７）は抵抗であシ
、故障検出用スイッチ（４）の内部抵抗より十分大きな
抵抗値を持つ。
号ＤＯが、ｌの時はシフト入力値ｇｓ工がラッチ（５ａ
）に取り込まれるようになっている。また故障検出モー
ド信’ｊＪ Ｆ Ｍが１の時はデータ人力信Ｊｉ３ＤＱ
と、ラッチ（５ｂ）に入っている値とが、イクスクルー
シプオア・ゲート（６）に入り、それがラッチ（５ａ）
Ｋ取り込まれるようになっている第３図は、第１図にお
ける故障検出用スイッチ（４）の構成の一例を示す。Ｓ
ＲＬから発せられた故障信号Ｎ’ｏ、Ｆｌ・・・が故障
検出用スイッチ（４）をＯＮする。（７）は抵抗であシ
、故障検出用スイッチ（４）の内部抵抗より十分大きな
抵抗値を持つ。
次に動作について説明する。通常動作時にはシフトモー
ド信りＳＭ、故障検出信号１ｉ’Ｍを共に０にする。こ
の状態ではＳＲＩ、にはデータ入力信号ＤＯがそのまま
取り込まれ、シフト入力信号ｓｒは動作に関与しない。
ド信りＳＭ、故障検出信号１ｉ’Ｍを共に０にする。こ
の状態ではＳＲＩ、にはデータ入力信号ＤＯがそのまま
取り込まれ、シフト入力信号ｓｒは動作に関与しない。
テスト時には、シフトモード信号ｓＭをＩＫして、シフ
ト入力信’ｊ）ｓ工が８ＲＬＫ取り込まれるようにする
。シフト入力端子ｓ１′ｏから順にパタ：／ ｔ シフ
ト）４スＳＰを通して各ＢＲＬにセットする。この時
、テスト単位となる論理回路（２）の入力側のＳＲＬに
は入力バタン、出力側のｓＲＬには期特出カバタンがセ
ットされるようにシフト入力端子５ＩＯＫ加える入カバ
ターンを予め設定しておく。
ト入力信’ｊ）ｓ工が８ＲＬＫ取り込まれるようにする
。シフト入力端子ｓ１′ｏから順にパタ：／ ｔ シフ
ト）４スＳＰを通して各ＢＲＬにセットする。この時
、テスト単位となる論理回路（２）の入力側のＳＲＬに
は入力バタン、出力側のｓＲＬには期特出カバタンがセ
ットされるようにシフト入力端子５ＩＯＫ加える入カバ
ターンを予め設定しておく。
ＳＲＬにセットされた期特出カバタンは、その８ＲＬが
入力となっている論理回路（２）の入力バタンとなる。
入力となっている論理回路（２）の入力バタンとなる。
入力バタン、期特出カバタンが８１Ｌにナンドされると
シフト七〜ド信−５８Ｍｔ−ＯＫして、論理回路（２）
を通して出てきた出力を論理回路（２）の出力側のＳＲ
Ｉ、に取り込む。この時、故障検出信Ｊ８ｙＭをＩＫｔ
、て、データ入力信’ｊＪＤｏと、期特出力値をイクス
クルーシプ・オアゲー） （６） Ｋ 通し、その出力
を出力側のＳＲＬに取シ込まれるようｋする。出力側の
Ｓ ＲＬＦｉ、期特出力値とデータ入力信号Ｄｏが同じ
場合は０、遣う場合は１が取り込まれることになる。デ
ータ入力信号と期特出力値が異なる場合、つまり回路に
故障がある場合には、故障信号Ｆｏが１になり、故障検
出用スイッチ（４）をオン状態にする。全ての故障検出
用スイッチ（４）がオフの場合、故障検出用端子ＦＯＯ
は抵抗（７）を通してグランドにつながっているため、
故障検出用端子ＦＯＯに出てくる信号は０である。とこ
ろが１つでも故障検出用スイッチ（４）がオン状態にな
ると、故障検出用端子ＦＯＯに出てくる信号は１となる
。つまりどこか１つでも期待出力とは逮った値が論理回
路（２）を通して８ＲＬに入ってきた場合％８ＲＬには
１が取り込まれ、これが故障検出用スイッチ（４）をオ
ンし、故障検出用端子ＦＯＯに信号値１が出てきて、故
障が検出される。
シフト七〜ド信−５８Ｍｔ−ＯＫして、論理回路（２）
を通して出てきた出力を論理回路（２）の出力側のＳＲ
Ｉ、に取り込む。この時、故障検出信Ｊ８ｙＭをＩＫｔ
、て、データ入力信’ｊＪＤｏと、期特出力値をイクス
クルーシプ・オアゲー） （６） Ｋ 通し、その出力
を出力側のＳＲＬに取シ込まれるようｋする。出力側の
Ｓ ＲＬＦｉ、期特出力値とデータ入力信号Ｄｏが同じ
場合は０、遣う場合は１が取り込まれることになる。デ
ータ入力信号と期特出力値が異なる場合、つまり回路に
故障がある場合には、故障信号Ｆｏが１になり、故障検
出用スイッチ（４）をオン状態にする。全ての故障検出
用スイッチ（４）がオフの場合、故障検出用端子ＦＯＯ
は抵抗（７）を通してグランドにつながっているため、
故障検出用端子ＦＯＯに出てくる信号は０である。とこ
ろが１つでも故障検出用スイッチ（４）がオン状態にな
ると、故障検出用端子ＦＯＯに出てくる信号は１となる
。つまりどこか１つでも期待出力とは逮った値が論理回
路（２）を通して８ＲＬに入ってきた場合％８ＲＬには
１が取り込まれ、これが故障検出用スイッチ（４）をオ
ンし、故障検出用端子ＦＯＯに信号値１が出てきて、故
障が検出される。
なお上記実施例では、テスト容易化回路として、ＬＳＳ
Ｄ回路にこの発明を適用したが、他の場合でも、回路中
の記憶素子を利用して回路を分割し、テスト容易化を図
った回路であれば適用できる。
Ｄ回路にこの発明を適用したが、他の場合でも、回路中
の記憶素子を利用して回路を分割し、テスト容易化を図
った回路であれば適用できる。
また、故障検出用に第３図の回路構成をとったが、他の
論理回路でも良い。
論理回路でも良い。
８ＲＬの構成も第２図のように、インバータゲート、ア
ンドゲート、オアゲートで８成したが、他の論理回路で
も良い。また、上記例では５ＲＬＯ値が０の時故障なし
、１０時故障有りとして故障検出を行ったが、逆になる
ように回路を組みなおしても良い。
ンドゲート、オアゲートで８成したが、他の論理回路で
も良い。また、上記例では５ＲＬＯ値が０の時故障なし
、１０時故障有りとして故障検出を行ったが、逆になる
ように回路を組みなおしても良い。
また上記実施例では、１つの論理回路の期待値は、その
期待値を保持しているラッチが入力となっている論理回
路の入力バタンとなっているが、特定の論理回路のみの
テストを行っても良い。ただし、その場合、テストに関
係のないラッチから故障検出端子への出力を抑える回路
を付加する必要がある。
期待値を保持しているラッチが入力となっている論理回
路の入力バタンとなっているが、特定の論理回路のみの
テストを行っても良い。ただし、その場合、テストに関
係のないラッチから故障検出端子への出力を抑える回路
を付加する必要がある。
以上のようにこの発明によれば、各記憶素子の期特出力
値と、論理回路からの出力の値との値を回路内で比較し
、結果をただちに故障検出用端子に出すように構成した
ので、回路テストの時間を（Ｑｌ 短縮できる効果がある。
値と、論理回路からの出力の値との値を回路内で比較し
、結果をただちに故障検出用端子に出すように構成した
ので、回路テストの時間を（Ｑｌ 短縮できる効果がある。
第１図はこの発明の一実施例例おける回路構成を示した
回路図、第２図は第１図で使われているＳＲＬの構成の
一例を示した回路図、第３図は第１図の故障検出用スイ
ッチの構成の一例を示した図である。また第４図は従来
のＬＳＳＤ回路の構成の一例を示す回路図であわ、第５
図は第４図で使われているＳＲＬの構成の一例を示す回
路図である。 ２・・・テスト単位となる組み合わせ回路、３・・・シ
フト−レジスターラッチ、４・・・故障検出用スイッチ
、５・・・ラッチ、６・・・抵抗、ＳＭ・・・シフトモ
ード信号、ＦＭ・・・故障検出信号 なお各図中同一符号は同一または相当部分を示す。
回路図、第２図は第１図で使われているＳＲＬの構成の
一例を示した回路図、第３図は第１図の故障検出用スイ
ッチの構成の一例を示した図である。また第４図は従来
のＬＳＳＤ回路の構成の一例を示す回路図であわ、第５
図は第４図で使われているＳＲＬの構成の一例を示す回
路図である。 ２・・・テスト単位となる組み合わせ回路、３・・・シ
フト−レジスターラッチ、４・・・故障検出用スイッチ
、５・・・ラッチ、６・・・抵抗、ＳＭ・・・シフトモ
ード信号、ＦＭ・・・故障検出信号 なお各図中同一符号は同一または相当部分を示す。
Claims (1)
- 入力したテストパタンに対し、回路故障の有無を検出す
る手段を有した半導体集積回路装置であつて、回路内の
複数の記憶素子は、夫々あらかじめ論理回路の期特出力
値を設定できるようになつており、論理回路からのデー
タとこの期待出力値を夫々回路内で比較し、比較結果を
信号線によつて故障検出端子に伝えることにより、故障
がたたちに検出できるようにしたことを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116366A JPS62271521A (ja) | 1986-05-19 | 1986-05-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116366A JPS62271521A (ja) | 1986-05-19 | 1986-05-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62271521A true JPS62271521A (ja) | 1987-11-25 |
Family
ID=14685186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61116366A Pending JPS62271521A (ja) | 1986-05-19 | 1986-05-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62271521A (ja) |
-
1986
- 1986-05-19 JP JP61116366A patent/JPS62271521A/ja active Pending
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