JPH0660931B2 - Ｉｃパツケージ - Google Patents

Ｉｃパツケージ

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JPH0660931B2
JPH0660931B2 JP58042496A JP4249683A JPH0660931B2 JP H0660931 B2 JPH0660931 B2 JP H0660931B2 JP 58042496 A JP58042496 A JP 58042496A JP 4249683 A JP4249683 A JP 4249683A JP H0660931 B2 JPH0660931 B2 JP H0660931B2
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サミツト・ダスギユプタ
マシユ−・クリストフア−・グラフ
ロバ−ト・アレン・ラスムツセン
ト−マス・ウオルタ−・ウイリアムズ
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インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318583—Design for test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

【発明の詳細な説明】 〔技術分野〕 本発明は集積回路チツプ、マルチチツプ・モジユー
ル、カード、ボード等の試験に関する。特に本発明は高
い回路密度及び多数のアクセス不可能な回路ノードを有
する電子装置実装構造体の試験に関し、且つそれにおい
て特に有用である。
〔背景技術〕
数多くの特許及び刊行物がレベルセンシテイブスキ
ヤン・デザイン（ＬＳＳＤ）の方法及び原理について開
示している。
ＬＳＳＤによれば、試験されるユニツトの論理状態全体
が、限られた数のＩ／Ｏ端子においてある入出力手順を
行なう事によつて直接的にセツトされるあるいは調べら
れる。この要請はユニツト中の論理システム・ラツチの
各々にシフトレジスタ能力を付与し、これらのシフトレ
ジスタ・ラツチ（ＳＲＬ）を、外部世界にアクセス可能
な端子段を有する１つ以上のシフトレジスタ・データ・
チヤネルに編成する事によつて実施できる。ＬＳＳＤの
ＳＲＬ機構を用いる動作の詳細は多くの先行技術の特許
及び刊行物に与えられている（例えば米国特許第３７８
４２５４号；第３７６１６９５号；及び第３７８４９０
７号参照）。手短かに言えば、ＬＳＳＤ方式は次のよう
なテスト動作より成る。ユニツトが「シフトモード」
で動作される（即ちシステム・クロツクが停止しユニツ
トにシフト・クロツクが与えられる）時にある所望の論
理試験パターンがシリアルに入力され適当なラツチ位置
にシフトされる。この時、ラツチ状態は関係する論理回
路の試験のための所望の刺激を与える。次に「機能モー
ド」動作の１つ以上のステツプを実行する（即ち１つ以
上のシステムクロツク信号を与える）事によつて試験
パターンが回路を伝播される。加えられた刺激に対する
論理回路の応答パターンは、ハードウエア設計の詳細に
応じてシステムラツチに捕獲され、しばしば元の入力
された試験パターンを置き換える。次にシステムはシフ
トモード動作に復帰し、（回路が適正に動作している
ならば存在しなければならない）標準的パターンと比較
及び調査するために応答パターンを出力する。
先行技術の思想によれば、高い回路密度の実装構造体に
含まれる各チツプを（高密度実装構造体即ち相互接続回
路及び他のチツプから被試験チツプを分離する事なく）
試験するには、高密度実装構造体に含まれ相互接続され
た各チツプ毎に正確に位置付けられ露出された接点パツ
ドの配列が必要である。各チツプ毎のこの接点パツドの
配列は、チツプを高密度実装構造体に相互接続した後に
チツプの試験を行なう時に機械式の試験プローブヘツ
ドによつて用いられる。各チツプ毎に設けられ実装構造
体に相互接続された正確に位置付けられ露出された接点
パツドの配列（設計変更パッドとも呼ばれる）は、設計
変更のためにも用いられる。
この試験方法は位置合せを行ない、その後実装体表面上
をプローブを歩進させるという時間のかかる方法を必要
とする欠点がある。プローブヘツドは一時に１つのチ
ツプ位置と接触するので、実装体上のチツプ間の接続は
試験されない。
米国特許第４２２０９１７号は、試験プローブが接触す
るための及び設計変更のためのパツドの配列を各々有す
る、複数の相互接続された集積回路チツプを開示してい
る。
先行技術の思想によれば、高密度実装構造体上の回路を
試験するための代替的方法は実装体ピン試験による必要
がある。ＬＳＳＤ技術は、実装体の部品チツプを設計す
るのと同様に実装体上のチツプ間接続を設計するために
も用いられる。高密度ＬＳＳＤ論理構造体に関する自動
的試験パターン発生は“Test Generation For Large Lo
gic Networks”、P。S。Bottorff、R。E。France、N。H。Garges
and E。J。Orosz、１４th Design Automation Conference
Proceedings、June ２０、２１ and ２１、１９７７、
New Orleans、Louisiana、ＩＥＥＥ Catalog Number
７７、ＣＨ１２１６−１Ｃ、ｐｐ．４７９〜４８５に記
載された分割技術を用いる。この技術は、高密度ＬＳＳ
Ｄ論理を、ＳＲＬ及び実装体ピンによつて入力及び出力
に境界が設けられた部分に分割する。次に試験パターン
は各区画毎に各々生成され、テスターによつて実装体の
ピンを通じて加えられる。分割技術の限界は、(a)区分
の大きさが利用可能なＬＳＳＤ試験パターン発生装置の
能力を越える事がある事、(b)実装体試験パターンを生
成するためのターンアラウンド時間が過度になる事、及
び(c)設計変更により実装体試験パターンを再び生成す
る時のターンアラウンド時間も過度になる事である。
しかしながら、その場所での電子チツプの試験（Electr
onic-Chip-in-Place Testing；ＥＣＩＰＴ；特願昭５７
−１１２６１１号参照）は前述の問題を回避する設計方
法及び試験方法を提供し、被試験チツプを物理的に分離
する事なく且つ精密なプローブ・ヘツド及び高密度のス
テツプアンドリピート機構を有する試験機器を利用
する事なく、複数の相互接続されたチツプの各々を試験
する事を可能にする。この方法は、内部回路レベル、チ
ツプレベルを含むすべてのレベルにおいてＬＳＳＤ規約
に完全に適合することを必要とし、そのため、モジユー
ルに搭載されたメモリ素子に対してさえもテスト用の余
分なラツチ及びロジツクを必要としていた。
［発明の開示］ ［目的］ 本発明の目的は、高密度実装構造体に含まれる複数個の
チツプのチツプ・レベルにおいてのみＬＳＳＤ規約に適
合させてチツプ相互間接続及び個々のチツプ自体の試験
を可能にする技術（ＣＰＡと云う）を試験回路の形で組
込んだ集積回路実装構造体を提供することである。
本発明の他の目的は、シフトレジスタラツチＳＲＬの追
加により各チツプの論理装置の少なくとも出力部を他の
回路から電気的に遮断して共通のスキヤン・ストリング
を形成させる隔離法を利用した改良されたチツプ試験構
造体を提供することにある。
本明細書中、ＣＰＡ（Chip Partitioning Aid）とは、
各論理部品が試験可能で設計が性質上同期的であればマ
ルチ・チツプの実装体が試験可能となるような方法及び
回路設計原理である。ＣＰＡ原理はチツプ又は機能的島
領域の周縁にシフトレジスタ・ラツチを用いる事によつ
てそれを達成する事ができる。これらのラツチは、同期
的回路網を間接的に観測あるいは制御するために使われ
る。
［構成］ 本発明のＣＰＡ技術に関する特徴によれば、モジユール
基板上に実装された各チツプ内の論理回路装置入力は、
受信器回路装置を通つてＣＰＡポートをもつ一方のシフ
ト・レジスタ・ラツチ回路（Ｌ2 *）へ達し、他方、各チ
ツプ内の論理回路装置出力は、もう一方のシフト・レジ
スタ・ラツチ回路（Ｌ1）から直接オフ・チツプ・ドラ
イバ回路装置に達する。これらの一対のラツチ（Ｌ1）
及び（Ｌ2 *）が多段シフト・レジスタ用のシフト・レジ
スタ・ラツチ（ＳＲＬ）を構成する。論理回路装置は、
テストの間、チツプレベルにおいて相互に隔離され、各
チツプが一斉にテストされうる。
本発明によるICパツケージの構成は次の通りである。
受信器回路装置、内部論理回路装置及びオフ・チツプ・
ドライバ回路装置を含む集積回路チツプを行列状に絶縁
基板上に搭載し、ＣＰＡ ＳＣ−Ａ・パツケージ・コン
タクト、ＣＰＡ ＳＣ−Ｂ・パツケージ・コンタクト、
クロツクＡ・パツケージ・コンタクト、クロツクＢ−パ
ツケージ・コンタクト、スキヤン・イン・パツケージ・
コンタクト、スキヤン・アウト・パツケージ・コンタク
トを含むＩ／Ｏパツケージ・コンタクトを有する集積回
路チツプ・パツケージであつて、 上記各集積回路チツプは、上記対応のパツケージ・コン
タクトに各々並列接続されたＣＰＡ ＳＣ−Ａ・ＴＩケ
ージ・コンタクト、ＣＰＡ ＳＣ−Ｂ・チツプ・コンタ
クト、クロツクＡ・チツプ・コンタクト及びクロツクＢ
・チツプ・コンタクトと、上記スキヤン・イン・パツケ
ージ・コンタクト及びスキヤン・アウト・パツケージ・
コンタクト間に直列接続された各集積接続された各集積
回路チツプのスキヤン・データの入力点及び出力点に対
応するスキヤン・イン・チツプ・コンタクト、スキヤン
・アウト・パツケージ・コンタクトとを備えており、 上記各集積回路チツプは、さらに、上記各内部論理回路
装置及び各オフ・チツプ・ドライバ回路装置間に接続さ
れた複数のＡラツチ（L1）並びに上記各受信器回路装置
及び各内部論理回路装置間に接続された複数のＢラツチ
（L2またはL2 *）を含み、各Ａラツチ及びＢラツチが対
になつて多段シフト・レジスタの各段のレジスタ・ラツ
チを構成し、各レジスタ・ラツチ段のＡラツチがスキヤ
ン・データを入力し、Ｂラツチが出力するように接続さ
れており、 上記各レジスタ・ラツチ段の各Ａラツチは、上記ＣＰＡ
ＳＣ−Ａ・チツプ・コンタクト及び上記チツプＡ・チ
ツプ・コンタクトに各々、並列接続されている一方、各
Ｂチツプは、上記ＣＰＡ ＳＣ−Ｂ・チツプ・コンタク
ト及び上記クロツクＢ・チツプ・コンタクトに、各々、
並列接続されており、 各集積回路チツプ上において、各多段シフトレジスタの
初段レジスタ・ラツチのＡラツチが上記スキヤン・イン
・チツプ・コンタクトに接続され、最終段レジスタ・ラ
ツチのＢラツチが上記スキヤン・アウト・チツプ・コン
タクトに接続されており、 複数の集積回路チツプを同時にテストできるテスト用プ
ローブ機能を内蔵したＩＣパツケージ。
［効果］ チツプ・レベルの試験が製造工程の所定の任意の段階で
実行でき、その際モジユール上の任意の１個の不良チツ
プを取換えた場合、新たなチツプについてのテストパタ
ーンの発生、組入れのみが必要になるだけであり、ＬＳ
ＳＤ技術のように全モジユールテストパターンの再発
生、手直しを必要としない。換言すれば、不良チツプを
取換えた場合でも実装体の第２レベルのテストパターン
発生の必要性が少なくなる。
更に、チツプのポンデイング（即ち基板への接続）及び
チツプ間配線の欠陥を試験するための試験パターンの発
生が単純化されると共に各試験発生区画をチツプの内容
よりも小さなものに限定する事により、所定の時間に試
験発生器が取り扱う必要のある回路の大きさを抑える分
割方式が得られる。
更にチツプ相互接続はチツプ内部とは独立に試験する事
ができ、試験手順のタスクはより単純化される。チツプ
は試験時間を最小化するように一斉に試験する事ができ
る。
本発明は、前記ＥＣＩＰＴと同様の利点を有するが、下
記の点でＥＣＩＰＴより優れている。(1)本発明はその
目標を達成するためにシステム・ラツチに影響を与えな
い；(2)レベル・センシテイブ・スキヤン・デザイン・
ルールに内部論理が適合する事を要求せず、むしろ論理
が設計上同期的である事しか要求しない；(3)本発明の
ための構造はシステムにおいて設計された論理によつて
通常のレジスタとして使用でき、従つて試験に関するオ
ーバーヘツドは例えあつても僅かである。あるいはこの
構造はシステム論理設計から離れて試験用に最適化して
もよく、従つてチツプの配線可能性及び寸法に少しの影
響しか与えない；(4)１つの様式では一斉に全てのチツ
プを同時に試験する事ができる；そして最後に(5)個々
のチツプのあるものがこの設計方式に従つて設計されて
いないような環境で、この設計方式が用いられたチツプ
に関して本発明は大部分の利点を保持する。
ＥＣＩＰＴと同様、本発明は高レベルの実装体において
ウエハ試験データの再印加を可能にする。さらにこの構
造は１４th Design Automation Confernce Proceeding
e、Juue ２０〜２２、Ｐ．Bottoroff他、pp.４７９〜４
８５に記載された論理副分割アルゴリズムに適合性を有
する。
次に高密度実装構造体の一例を説明する。
複数の相互接続された半導体チツプを含む高密度実装構
造体は「熱伝導モジユール」と呼ばれるものでもよい。
第２１図及び第２２図に示すように、熱伝導モジユール
はかなり大きな数、例えば１００又は１１８のチップ位
置が利用可能である。チップ１０１は大きな多層セラミ
ツク基板１０２上に配置されそれによつて相互接続され
る。基板の電力及び入出力は基板の底面から突出する１
８００本のピン１０９（第２２図）によつて与えられ、
基板とチツプとの接続は接点アレイ１１０によつて与え
られる。チツプ１０１を搭載した基板１０２は冷却フレ
ーム中に置かれ、冷却ハツト（帽子状部材）・サブ・ア
センブリ１０３の一部である、ばね１０４を装填された
ピストン１０５が各チツプに接触する。ピストン１０５
のためのハウジングを提供するのに加えて、ハツト１０
３はチツプ１０１からの熱の伝達を助けるヘリウム・ガ
スを含んでいる。さらにハツトは水冷（又は液冷）アセ
ンブリ１０６に取り付けられる。また基板１０２はフレ
ーム部材１０７に取り付けられる。ガスケツト１０８は
ヘリウム・ガスを封止するためのものである。
熱伝導モジユール多層セラミツク基板は、各シートが実
行すべき機能に従つてパーソナライズされた未焼成（グ
リーン）セラミツクのシートから作られる。最初、数千
個の微小開口即ちバイアが各シートにバンチされる。次
に電気信号を伝える配線パターンが、金属マスクを用い
てシートに金属ベーストをスクリーン印刷する事によつ
て形成される。また層間の電気接続を与えるためにこの
ペーストによつてバイア・ホールも充填される。このシ
ートは熱及び圧力をかけて積層され、そして積層体は焼
成される。その結果、所望の電気特性を有するタイル状
の基板が得られる。次にチツプ配置、ピン取付け及び付
加的配線のための信頼性のある接点表面を与えるために
基板に付加的な金属がメツキされる。完成した基板は９
０mm四方程度の寸法及び５．５mmの厚さを有する。
チツプを基板に接続する技術は、一般に米国特許第３４
２９０４０号に開示された方法によつて行なつてもよ
い。
本発明についての詳細な説明から明らかになるように、
本発明の実施は特定の物理的実装構造体に限定されな
い。例えば複数の相互接続された半導体チツプを含む高
密度実装構造体は、多層プリント回路ボードでも熱伝導
モジユールでも何でもよい。
明細書及び図面中、受信器／受信器回路装置及びオフチ
ツプ・ドライバーは通常のものである。例えば、受信器
／受信器回路装置はシユミツト・トリガ型インバータ又
はノン・インバーテイング・シユミツト・トリガであつ
てもよい。オフチツプ・ドライバは、大負荷を駆動しう
るインバーテング型又はノン・インバーテイング型のバ
ツフアであつてもよい。
〔発明を実施するための最良の形態〕
ＣＰＡはＬＳＳＤハードウエアの使途を拡大する構成及
び方法であり、次のような利点を提供する。
(A)現場で変換可能なユニツト（ＦＲＵ）であれ、完全
な計算機システムであれ、大規模は論理アセンブリに関
する試験パターン発生の問題が、その理論アセンブリを
構成する個々の論理チツプに関する試験パターン発生の
問題に還元される。各論理チツプに関する試験パターン
発生はチツプ入力及びチツプ出力の各々の完全な制御可
能性及び観測可能性を仮定して行なわれる。より高いレ
ベルの実装体において、全回路網の大きさに無関係に試
験パターン発生区画が本質的に単一チツプに限定される
ように半ＣＰＡはチツプの周囲に区画を形成する。しか
しながらもしも２個以上のチツプ入力が共に高位の実装
レベルに接続されていなければ、チツプレベルの試験
が高位の実装レベルにおいて再び適用できる。この拘束
は高位の実装レベルにおいてチツプに関する試験再発生
の努力を節約する。
一方、完全ＣＰＡは高位の実装レベルでチツプの内部回
路を分離する。従つてチツプ・レベルの試験は、高位の
実装レベルでチツプを試験する時にも利用できる。その
後に残された唯一の仕事はチツプ間の接続を試験する事
であるが、これはずつと単純な仕事である。
(B)全てのレベルの実装配線（即ちチツプ間及び実装体
Ｉ／Ｏ間の配線）は断線も短絡故障も共に容易に試験で
きる。試験は単純な手順によつて発生され、単に外部実
装ピンを経て加える事ができる。さらに実装体をプロー
ブする必要なしに高い診断分解能が与えられる。
(C)欠陥ＦＲＵが与えられた時、ＦＲＵ外部ピンのみを
使つて各チツプを再試験する事が可能である。多くの場
合に再試験は故障チツプに至る診断分解能を与え、従つ
てＦＲＵの修理工程を容易にする。
(D)チツプ・レベルで行なわれるのと同じ試験が、製造
現場又は客先の設置場所で、メインテナンスプロセツ
サを用いて、計算機システム・レベルで行なう事ができ
る。この方法において、内部実装体接続（カード、ボー
ド、ケーブル又は熱伝導モジユールＴＣＭ）はシステム
・レベルの試験パターンを発生する必要なしに試験でき
る。
(E)半ＣＰＡ構造を有するチツプの場合、チツプ境界に
おいて実施する必要のあるＬＳＳＤルールの数が大幅に
減少する。従つて試験可能設計を達成する際の設計者の
努力が軽減される。半ＣＰＡ構造はＬＳＳＤ原理を実装
体全体に実施する必要性を回避する。その代わりに各チ
ツプ及び実装体クロツク供給回路においてＬＳＳＤ原理
が実施される必要がある。さらに実装体のＳＲＬから及
びその中にデータをスキヤンする能力を確保するＬＳＳ
Ｄの要請は全体的な実装体設計によつて満足されなけれ
ばならない。〔ＬＳＳＤ原理は試験技術において広範に
開示され説明されている。例えば下記文献を参照された
い。(1)米国特許第３７８３２５４号；(2)“Ａ Logic
Design Structure For ＬＳＩ Testability”、E。B。Ei
chelberger and T。W。Wulliams、１４th Design Automat
ion Conference Proceedings、pp４６２〜８、June
２０〜２２、１９７７、New Orleans、Louisiana、ＩＥ
ＥＥ Catalog Number ７７、ＣＨ１２１６−１Ｃ〕完
全ＣＰＡの場合チツプ内部設計は同期的でなければなら
ず、クロツクは実装体主入力によつて制御されなければ
ならない。これらの拘束が与えられると、より高いレベ
ルの実装体において、以前に発生されたチツプ試験パタ
ーンを再び印加する事ができる。
(F)完全ＣＰＡ又は半ＣＰＡを用いると、チツプレベ
ルの試験をより高いレベルの実装体において再び適用す
る事ができ、あるいは試験パターンが再び発生される場
合試験パターン再発生の問題は本質的に１チツプ分の論
理に限定されるので、設計変更から生ずる試験パターン
発生は設計変更されたチツプのみに局限される。この方
法は、実装体全体に関する試験パターンを再発生する現
行の方法よりも大幅に速い。従つて設計変更が容易にな
る。
(G)この技術は、ＶＬＳＩチツプ又は実装体上の機能上
の島領域に適用し、個々の機能上の島領域があたかもそ
の入出力が完全にアクセス可能であるかのように試験パ
ターンを発生できる。
ＣＰＡ設計構造 ＣＰＡはシフトレジスタラツチ（ＳＲＬ）が「拡張さ
れた」試験プローブとして用いられる様な設計構造体を
用いる。第１図はＳＲＬ１０の図である。一般にＳＲＬ
１０は１対のラツチＬ1及びＬ2から成る。第２図は第１
図のＳＲＬをＮＡＮＤゲートで実施した回路を示す。第
３図及び第４図の様に、任意の数のＳＲＬを結合してシ
フトレジスタを作る事ができる。第３図は単一のチツプ
１２上に含まれる３つのＳＲＬ１０の相互接続を示す。
第４図はモジユール又は実装構造体１４に含まれる４つ
のチツプ１２に含まれるＳＲＬの相互接続を示す。（例
えば米国特許第３７６１６９５号；第３７８３２５４
号；及び第３７８４９０７号参照）。ラツチＬ1及びＬ2
は、幾つかのデータポートを有する。各データ・ポー
トはデータ入力及びクロツク入力を受け取り、クロツク
入力にパルスが加えられる時データ入力上の論理状態が
ラツチに記憶される。正しい動作の為に、任意の時刻に
於て各ラツチのデータポートの高々１つのクロツク入
力にパルスが加えられる事が仮定されている。第１図に
示すラツチＬ1は、スキヤン・データ入力Ｉ及びスキヤ
ン・クロツクＡより成るスキヤン・データポートを有
する。ラツチＬ2も、ラツチＬ1の出力に接続されたスキ
ヤンデータ入力及びクロツクＢから成るスキヤン・デ
ータポートを有する。第３図の３段シフトレジスタ
は、(i)全ＳＲＬのＡクロツク入力を１つの外部Ａクロ
ツク・チツプパッドＡに接続し、(ii)全ＳＲＬのＢク
ロツク入力を１つの外部Ｂクロツクチツプ・パツドＢ
に接続し、(iii)スキヤン・インと呼ばれる１つのチツ
プ・パツドをシフトレジスタの最初のＳＲＬの１入力に
接続し、(iv)最初のＳＲＬ段のスキヤン・アウト、即
ち、ラツチＬ2の１出力Ｌ1（又は補数出力の−Ｌ2）、
を第２のＳＲＬ段の１入力、即ちラツチＬ1のスキヤン
・インＩに接続し、さらに、後続段と同様に接続し、
(v)最後に、シフトレジスタの最終ＳＲＬ段のラツチＬ2
の出力Ｌ2をチツプ上のスキヤン・アウト・チツプ・パ
ツドに接続することにより構築される。ＬＳＳＤ方式と
同様に、スキヤン・イン・チツプ・パツドにテスト・パ
ターンを印加し、スキヤン・パルス（即ちシフトパル
ス）列を、各々、スキヤン・クロツクＡ及びクロツクＢ
から、各々、ラツチＬ1及びラツチＬ2に印加してテスト
・パターンをシフトすることによりテスト・パターンが
シフトレジスタの所定の位置にロード、即ちプリセツ
ト、される。
次にシステム・クロツクを各ＳＲＬ段のスキヤン・アウ
ト出力、即ち、ラツチＬ2（又はラツチＬ2 *）に印加し
てテストし、次にスキヤン・パルス列Ａ及びＢを、各
々、ラツチＬ1及びラツチ2に印加してテスト結果をシフ
トレジスタからスキヤン・アウト、即ちアンロードす
る。このテスト結果を既知のパターンと比較することに
より診断が行われる。
この構造はさらに第４図に示すような実装体のレベルに
まで拡張される。ここでは４個のチツプのスキヤン・イ
ン及びスキヤン・アウトのパッドが直列に接続され、１
つのモジユールスキヤン・イン及びモジユール・スキ
ヤン・アウトのピンに接続されている。クロツクＡ及び
クロツクＢのチツプパツドは並列に接続され、モジユ
ール・クロツクＡ及びモジユールクロツクＢのピンに
接続される。
ラツチＬ1及びＬ2のスキヤンデータ・ポートは一般に
試験の目的のためのみに即ち各ＳＲＬにロード又はアン
ロードするために使われる。ラツチＬ1及びラツチＬ2は
ＳＲＬをシステムで使用するための付加的なデータポ
ートを有する事ができる。第１図にはデータ入力Ｄ及び
システム・クロツク入力Ｃを有するデータ・ポートが示
されている。ラツチＬ2は第５図に示すように付加的デ
ータポートを含む事も可能である。この型のラツチは
完全ＣＰＡ設計で用いられる。第５図においてＳＲＬ１
０はラツチＬ1及びＬ2 *を有する。ラツチＬ2 *は第１図
及び第２図のラツチＬ2と較べると付加的なデータ・ポ
ート（システム・データ入力Ｄ*及びシステム・クロツ
クＣ*）を有しているが、テスト目的のための多段シフ
トレジスタの構築及びシフト動作の際にはこの付加的デ
ータ・ポートは不要になりＬ2ラツチと同一になる。例
えば、ラツチＬ1及びＬ2 *より成る３段シフトレジスタ
を含むチツプは、ラツチＬ1及びＬ2と同様に、第３図の
結線と同一である。第６図は第５図のＳＲＬ１０をＮＡ
ＮＤゲートを用いて実現したものである。
ＣＰＡ構造はそれによつて試験パターン発生が本質的に
１チツプ分の論理に限定されるような手段を提供し、あ
るいはチツプがモジユール、カード、ボード、ＴＣＭ等
に実装されている時にチツプのために発生された試験パ
ターンが再び適用できるようにする。この構造はさらに
任意の実装レベル上のチツプ内配線に伴なう故障の単純
化された試験のための手段を提供する。モジユール上の
チツプという概念は表現を容易にするために選択した
が、良く定義された境界を有する任意の論理回路に本発
明が適用される事は当業者にとつて明らかであろう。
規定＃１ システムＳＲＬ及びＣＰＡ ＳＲＬは次のように構成さ
れる。
(a)１つのＣＰＡ ＳＲＬが各チツプ論理出力とそれに
対応するオフ・チツプドライバ（ＯＣＤ）との間に配
置される。
(b)チツプの各ＬＳＳＤクロツク出力（例えば第１図の
Ｃ、Ａ又はＢ）はＯＣＤに並列にＣＰＡ ＳＲＬのクロ
ツク入力に信号を供給する。さらに完全ＣＰＡでは、非
クロツク入力がＣＰＡ ＳＲＬのラツチＬ2 *に供給さ
れ、チツプへの各クロツク入力はそれが駆動するシステ
ムＳＲＬに並列にＣＰＡ ＳＲＬに供給される。第７図
はチツプ内の半ＣＰＡ構造を、第８図はチツプ内の完全
ＣＰＡ構造を示している。
第７図は、クロツク以外の全てのチツプ出力（又は機能
上の島領域の出力）が最初にＳＲＬ１０のラツチＬ1に
ラツチされ、オフチツプドライバ１６を経由してチ
ツプから出力される半ＣＰＡの概念を示している。但し
シフト接続は省略されている。チツプ入力は受信器１８
を経由して内部論理回路１９に供給される。全ての非ク
ロツク出力は内部論理回路１９からの信号線をラツチＬ
1（第１図）のシステム・データ入力に接続する事によ
つてラツチされる。Ｌ1出力又はＬ2出力のいずれもチツ
プから出力され得る（第７Ａ図参照）。また各クロツク
出力はオフチツプドライバ１６に並列にＳＲＬ１０
のクロツク入力に供給される。即ちクロツクはＳＲＬの
適当なクロツク入力に接続される。例えばチツプから出
力されるＡクロツクはＳＲＬ１０のＡクロツクに接続さ
れる。第７Ｂ図はＳＲＬ１０のシステム・クロツク入力
及びオフ・チツプドライバ１６に信号を供給するシス
テム・クロツクの例を示している。ＣＰＡラツチを駆動
するシステム・クロツクはシステム動作中に用いても、
又試験のためだけに使用するならばシステム動作中に非
制御的であつてもよい。
第７Ａ図は第７図の点線で囲んだ第１の部分２０をより
詳細に示す図である。また第７Ｂ図は第７Ａ図の点線で
囲んだ第２の部分２２をより詳細に示す図である。
第８図は完全ＣＰＡの概念を実現したチツプを示す。全
ての非クロツク入力は受信器１８を経てＳＲＬ１０のラ
ツチＬ2 *にラツチされ、次にチツプ上の論理回路１９に
送られる。一方全てのクロツク入力はチツプの論理回路
１９に並列にラツチＬ1又はＬ2 *のクロツク入力に送ら
れる。第８Ａ図に示すように、半ＣＰＡと同様に、非ク
ロツク出力はラツチＬ1のシステムデータ入力に供給
される。第８Ｂ図で、非クロツク入力はラツチＬ2 *のシ
ステムデータ入力に供給される。第８Ａ図は第８図の
第１の回路部分２４を、また第８Ｂ図は第８図の第２の
回路部分２６をより詳細に示すものである。チツプある
いは機能上の島領域の出力は第７図と同様に取り扱われ
る。チツプの出力路にＬ1が直接接続され、一方、Ｌ2 *
ラツチはチツプの入力路に直接接続される。
次にテスト目的のための多段シフトレジスタの結線につ
いて、第３図、第５図、第８Ａ図、第８Ｂ図、を参照し
て簡述する。先ず、第８Ａ図のラツチＬ1の１出力であ
るスキヤン・アウト（Ｌ1）信号を第８Ｂ図のラツチＬ2
*のスキヤン・イン（Ｉ）に接続することにより、第５
図に示された結線のように、基本的なＳＲＬ段を構成す
る。次に、多段シフトレジスタを構築するために、第３
図に示された結線のように、これらの各基本的ＳＲＬ段
のラツチＬ2 *のスキヤン・アウト（Ｌ2 *）信号を各次段
のラツチＬ1のスキヤン・イン（Ｉ）に接続すると共に
各段のＳＲＬに対してスキヤン・クロツクＡ及びスキヤ
ン・クロツクＢを、各々、並列に供給する。このように
して、第３図に示した３段シフトレジスタと同様に結線
され、スキヤン・イン及びスキヤン・アウトのテスト信
号用の入力パツド及び出力パツドを有する多段シフトレ
ジスタがテスト時にチツプ上に構築される。ＣＰＡラツ
チを駆動するシステム・クロツクはシステム動作中に使
われても、又試験のためだけに使われてもよい。後者の
場合、これらのラツチへシステムクロツクはチツプの
正規のシステム動作中に持続するであろう。この方法で
ＳＲＬはデータが直接ラツチを通過するようにする。
規定＃２ 規定＃１で説明した機構を含むチツプがモジユール（又
は何らかの、より高いレベルの実装体）上に接続される
時、次の条件が確立されるべきである。
(a)全てのシフトレジスタ制御端子及びデータ端子（ス
キヤン・イン、スキヤン・アウト、クロツクＡ、クロツ
クＢ）はモジユールＩ／Ｏに接続されるべきである。
(b)全てのシステムクロツクはモジユールＩ／Ｏから
制御可能であるべきである。
(c)半ＣＰＡにおいて、最悪の場合に、各チツプのＣＰ
ＡクロツクCPASC-L1は別個の実装体ピンに接続されなけ
ればならない。しかし、異なつたチツプに関するＣＰＡ
クロツクは、それらのチツプが互いに信号を供給しない
場合のみ、共通のピンから信号の供給を受ける事ができ
る。一方完全ＣＰＡに於て、各チツプは２つのＣＰＡク
ロツクCPASC-L1及びCPASC-L2 *を必要とする。各クロツ
クは別個の実装体ピンを必要とする。しかし、半ＣＰＡ
と異なり、CPASC-L1用の共通ピンが全てのチツプに関す
る全ての対応する入力を駆動できる。同じ事はCPASC-L2
*用の実装体ピンに関しても真である。第９図は半ＣＰ
Ａのチツプ１２′を実装したモジユール１４′を示す。
第１０図は完全ＣＰＡのチツプ１２″を実装したモジユ
ール１４″を示す。
ＣＰＡ ＳＣ−Ｌ1とは、各チツプ上の多段シフトレジ
スタの各ＳＲＬ段のラツチＬ1に対してテスト時に印加
されるシステム・クロツクＣを指称し、同様に、ＣＰＡ
ＳＣ−Ｌ2 *は各ラツチＬ2 *に対してテスト時に印加さ
れるシステム・クロツクＣ*を指称する（第８Ａ図及び
第８Ｂ図参照）。ＣＰＡクロツクとはこれらのシステム
・クロツクＣ及び／又はＣ*を総称する。
ここで説明した発明はモジユール上のチツプに限定され
ない事に再び注意されたい。むしろ本発明は、良く定義
された境界を有する任意の論理接続体にも適用される。
ＣＰＡ環境における試験 この章は、２つの態様における試験、即ちチツプの試験
及びチツプを含むモジユールの試験に関する。後者は当
然の事ながらさらに２つの態様即ち半ＣＰＡ及び完全Ｃ
ＰＡを有する。
チツプ試験手順 ＣＰＡチツプのための試験パターン発生方法はＬＳＳＤ
論理を備えたチツプに関して用いられるものと同一であ
り、広く公開されている。試験パターンの発生及び試験
の実行に必要な装置及びプログラム制御は全て先行技術
で知られている。例えば試験されるユニツト又はチツプ
で組み合せ試験を実行するための試験パターンを発生す
るのに必要なプログラムは、ＷG.Bouricius外による
“Algorithm for Detection of Faults in Logic Circu
its”と題する論文に説明されている。これは１９７０
年１０月１９日付ＩＢＭ Thomas JWatson Research
Center発行のResearch ReportＲＣ３１１７に記載され
ている。故障に関する試験の計算のためのアルゴリズム
は、ＪPaul Roth、“Diagnosis of Automata Failure
A Calculus and a Method”、ＩＢＭ Journal of Rese
arch and Development、July１９６６に説明されてい
る。これらの論文は試験パターン発生及び試験評価のた
めのプログラムされたアルゴリズムを開発する方法につ
いて述べている。これらは自動試験発生システムに必要
な仮想故障データの発生を含んでいる。
本発明は試験されるユニツト又はチツプに加えるための
試験パターンの発生にあるのではなく、パターンがユニ
ツトに加えられる時にそれを試験する方法及びユニツト
の構造に関するものである。ユニツト又はチツプの試験
を行なうために、ＬＳＳＤ及び本発明の要求する構造が
ユニツトに存在しなければならない。
ＣＰＡチツプに関する実際の試験はＬＳＳＤチツプ及び
ＬＳＳＤシステムに於て行われる物と同一であり、先行
技術に於て広く開示されている。例えば米国特許第3783
254号；第3761695号；第3784909号及び刊行物14th Desi
gn Automation Conference Proceedings、June ２０〜
２２、１９７７、New Orleans、Louisiana、ＩＥＥＥ C
atalog Number ７７、ＣＨ１２１６−１Ｃ、ｐｐ４
６０〜１を参照されたい。
実装体試験手順 ＣＰＡ環境に於る実装体の試験は、チツプが半ＣＰＡ方
式に設計されているか又は完全ＣＰＡ方式に設計されて
いるかに依存する。次の事は実装体の試験に対する両方
のアプローチを説明している。
半ＣＰＡ環境に於るＣＵＴ（被試験チツプ）の試験パタ
ーンは２つの方法の何れかによつて発生させる事ができ
る。即ち(a)周囲のＳＲＬを有するＣＵＴ及びＣＵＴク
ロツク入力を制御する実装体ピンが、先行技術のＬＳＳ
Ｄに関する諸文献に記載されている意味で論理区画（第
１６図参照）として取り扱われる。か、又は(b)ＣＵＴ
試験はスタンド・アローン・ベースで発生し周囲のＳＲ
Ｌ及び実装体ピンに移動されてもよい。論理分割方式は
刊行物に説明されているので、我々は移動方式について
説明する。
スタンドアローンのＣＵＴ試験は、もしも試験が下記
の様に拘束されるならば、容易に実装体に移動され得
る。
ＣＵＴ入力及びＳＲＬへ初期値を印加した後に試験刺激
は１つ以上のシステムクロツク、Ａクロツク又はＢク
ロツクのパルスを含む。試験応答は、その後のシフトレ
ジスタのアンロードによつて得られ、ＣＵＴ出力の測定
は行われない。
実装体試験は多くの又は全ての実装体ＳＲＬに数値をシ
フトする工程を含むので、実装体上で互に直接通信しな
いチツプに関するＣＵＴパターンは所定の試験中に合体
されてもよい。これは試験パターンを加えるのに要する
時間を減少させる事によつて試験を容易にする。
完全ＣＰＡ環境における実装体試験 完全ＣＰＡ環境における実装体試験は、(i)チツプの内
部回路即ち、論理回路の試験及び(ii)実装体試験即ち実
装体配線、実装体ピン及びチツプ外面（ドライバ及び受
信器）の試験の２つの部分で行なわれる。
チツプの内部回路の試験は、(i)受信器／ドライバが試
験されない事、(ii)チツプ試験では試験パターンはチツ
プ入力を経由して印加でき結果はチツプ出力を経由して
観測できるが、実装体レベルでは全ての論理入力はチツ
プ入力のＣＰＡ ＳＲＬのＬ2 *ラツチから駆動され、結
果はドライバに信号を供給するＣＰＡ ＳＲＬのＬ1ラ
ツチに蓄積され、次にテスタにシフトアウトされるこ
とを除けば、チツプ試験に類似している。第２０図は上
述の事を示している。チツプ１２の入力及び出力におい
てＣＰＡラツチは各チツプの内部論理回路をモジユール
の残りから分離するので、同時に各チツプに関する試験
パターンをシフトインする事によつて全てのチツプの
内部論理回路を同時に試験する事が可能である。これは
完全ＣＰＡの主要な利点の１つであり、高密度モジユー
ルに関する試験時間を減少させる事が意図される。
第１１図に示すように、完全ＣＰＡ環境における実装体
試験は非常に単純化された仕事である。それは(i)実装
体１４の全てのモジユール入力からチツプ１２のチツプ
パツド及びＣＰＡ ＳＲＬのＬ2 *ラツチへの接続の試
験並びに(iii)ＣＰＡ ＳＲＬのＬ1ラツチからオフチ
ツプドライバ及びモジユール配線を経由して他のチツ
プ上のＣＰＡ ＳＲＬのＬ2 *ラツチ又はモジユール出力
への接続の試験に限定される。
第１２図のように、もしモジユール上でＡＮＤ機能又は
ＯＲ機能を形成するために２つの接続が結合される事が
ない、即ち２以上の駆動源を有するモジユール・ネツト
が存在しないならば、上記の接続全ての試験は２つだけ
の試験で達成し得る。第１２図の中の１０という数字は
試験パターン及び測定値である。最初の試験は、全ての
モジユール入力が「０」値にセツトされ、実際の試験に
先立つて全てのＣＰＡのＬ1ラツチに「０」値がスキヤ
ンされる事を要求する。この準備を行なうと、全てのモ
ジユール出力及び全てのＣＰＡのＬ2 *ラツチへの入力は
「０」になるべきである。「１」の値は、誤つた値の観
測された地点に至る経路中のどこかに故障がある事を示
す。例えば、もしモジユール出力が故障値を記録すれ
ば、それはモジユール・ピンもしくはそのピンに接続さ
れた配線の故障又はこのモジユール配線に信号を供給す
るチツプからの誤接続又はそのチツプパツドを駆動す
るドライバの故障を示している。もしＣＰＡのＬ2 *ラツ
チの入力に故障が現れるならば、この故障はチツプ・パ
ツド又はモジユール配線又はモジユール配線に信号を供
給するどこか即ちモジユールパツドもしくは他のチツ
プに存在するはずである。後者の場合、故障は駆動チツ
プのパツド又はそのドライバに存在するかもしれない。
ＣＰＡのＬ2 *ラツチに現れる故障条件はＬＳＳＤ回路の
ように値をシフトアウトする事によつて観測できる事
に注意されたい。これまでに説明して来た試験は、考慮
中の部分回路網中の全ての「１」縮退故障を試験する。
２番目の試験は全てのモジユール入力が「１」にセツト
され、スキヤンに先行して全てのＣＰＡのＬ1ラツチが
同様に「１」にセツトされる事を必要とする。全てのモ
ジユール出力及びＣＰＡのＬ2 *ラツチにおける期待され
る値はこの時「１」であろう。従つてこれは考慮中の部
分回路網中の「０」縮退故障に関する試験である。
もしモジユール配線がより複雑なものであつて、ドライ
バ出力のＡＮＤ又はＯＲのいずれかを実行するようにモ
ジユール・ネツトが複数の駆動源を含む場合、実装体試
験は、より多くの試験を必要とする事を除けば、以前と
同様の単純な方法で行なわれる。第１３図にはその状況
が示されており、１つのチツプの２つの出力がモジユー
ル上で接続されＡＮＤゲート３０を形成し、その結果生
じた信号は他のチツプ上のＣＰＡ Ｌ2 *ラツチに供給さ
れている。ドツトＡＮＤ３０は２つの入力を有するの
で、３つの試験を必要とする。即ちそのＡＮＤ機能に伴
なう全ての単一の縮退故障を検出するためにドツトＡＮ
Ｄへの２つの入力は各々０１、１０及び１１の値を持た
なければならない。これらの試験は駆動チツプの出力上
のＣＰＡ Ｌ1ラツチに必要なパターンをシフト・イン
し、ドツトＡＮＤから信号を供給される被駆動チツプ上
のＣＰＡ Ｌ2 *ラツチにおいてその結果が観測される。
一般に、モジユール上でドツト接続されたドライバの最
大数がｎに等しければ、モジユール上の全ての単一の縮
退故障のために（ｎ＋１）回の試験−（１１……１、０
１……１、１０１……１、……、１１……１０）が行な
われるであろう。もしドツトがＯＲゲートのように作用
するならば、（ｎ＋１）回の試験は０……０、１０……
０、０１０……０、……、００……０１となるであろ
う。ドツトは１つ以上のモジユール入力と１つ以上のチ
ツプ出力との間にも存在し得る事に注意されたい。その
場合、各試験パターンの一部はモジユール入力が加えら
れ、一部は問題となつているチツプ出力を駆動するＣＰ
ＡＬ2 *ラツチから加えられる。もしこのドツトがモジユ
ール出力も駆動するならば、この試験の結果は直接的に
観測可能である。
配線にドツトＡＮＤ又はドツトＯＲが存在する場合の試
験パターン及びあるべき出力について下記の表Ｉ及び表
IIにまとめた。表Ｉはｎ入力のドツトＡＮＤ、表IIはｎ
入力のドツトＯＲに関するものである。
第１４図はチツプ出力をいくつかのチツプに供給する配
線を示している。実装体配線の１〜６の部分が実装体出
力ピン及び４つのＬ2 *ラツチにおける観測値に基づき独
立に診断可能である。
第１５図は２つ以上のチツプ出力から出発する実装体配
線の試験を示す。各チツプ出力ピンに特有の配線部分に
おける単一縮退故障の診断が可能である。
第１６図は半ＣＰＡに関する被試験チツプ（ＣＵＴ）
を、第１８図は完全ＣＰＡに関するＣＵＴを示す。
第１７図は半ＣＰＡにおいて、２つ以上のシフトレジス
タ・ラツチによつて実装体配線が制御されている様子を
示す。ＳＲＬの出力４０は非制御状態１にあり、他のＳ
ＲＬの出力４２とドツトＡＮＤ４４によつて接続されて
いる。
第１９図及び第２０図はそれぞれ半ＣＰＡ及び完全ＣＰ
Ａにおけるチツプ内の論理回路の試験を示す。半ＣＰＡ
（第１９図）では試験パターンはＳＲＬに与えられオフ
チツプドライバを経由して他のチツプに与えられ
る。結果はＳＲＬを用いて観測される。完全ＣＰＡでは
試験パターンはＬ2 *ラツチに与えられ、結果はＬ1ラツ
チを用いて観測される。
【図面の簡単な説明】
第１図はシフトレジスタラツチ（ＳＲＬ）のブロツク
図、第２図は第１図のシフトレジスタラツチをＮＡＮ
Ｄゲートで構成した回路の図、第３図は相互接続された
３つのＳＲＬを有する集積回路チツプの図、第４図は相
互接続された４つの集積回路チツプを含むモジユールの
図、第５図はＬ2 *ラツチを含むＳＲＬの図、第６図はＬ
2 *ラツチを含むＳＲＬをＮＡＮＤゲートで構成した回路
の図、第７図は全ての非クロツクチツプ出力がＳＲＬ
のＬ1ラツチにラツチされたオフ・チツプ・ドライバを
経由してチツプ外に駆動される半ＣＰＡの概念を示す
図、第７Ａ図は第７図の部分２０を詳細に示す図、第７
Ｂ図は第７図の部分２２を詳細に示す図、第８図は全て
の非クロツク入力がＳＲＬのＬ2 *ラツチにラツチされて
からチツプ上のシステム論理に供給され一方全てのクロ
ツク入力がチツプ論理に並列にＬ1又はＬ2 *ラツチのク
ロツク入力に与えられる完全ＣＰＡの概念を示す図、第
８Ａ図は第８図の部分２４を詳細に示す図、第８Ｂ図は
第８図の部分２６を詳細に示す図、第９図はモジユール
上の相互接続された４つの半ＣＰＡチツプを示す図、第
１０図はモジユール上の相互接続された４つの完全ＣＰ
Ａチツプを示す図、第１１図は実装体配線試験を行なう
準備の出来た３つのチツプを含む集積回路実装体の図、
第１２図は実装体配線試験を行なう準備の出来た２つの
チツプを含む集積回路実装体の図、第１３図は２つのチ
ツプ出力が実装体上でドツト接続されている場合の試験
について説明する図、第１４図はチツプ出力ピン、４つ
のチツプ入力ピン及び実装体出力ピンを相互接続する実
装体回路網を示す図、第１５図は２つ以上の出力ピンで
始まる実装体ネツトの実装体配線試験を説明する図、第
１６図は半ＣＰＡ環境における被試験チツプ（ＣＵＴ）
の定義を示す図、第１７図は２つ以上のＳＲＬによつて
制御される実装体ネツトに接続されたＣＵＴ非クロツク
入力を示す図、第１８図は完全ＣＰＡ環境におけるＣＵ
Ｔの定義を示す図、第１９図は試験パターンがチツプ
レベルから移動できるような半ＣＰＡ環境におけるＣＵ
Ｔを示す図、第２０図は試験パターンがチツプ・レベル
から移動できるような完全ＣＰＡ環境におけるＣＵＴを
示す図、第２１図及び第２２図は熱伝導モジユールと呼
ばれる実装構造体の図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバ−ト・アレン・ラスムツセン アメリカ合衆国ニユ−ヨ−ク州ラグランジ ビル・クツチラ−・ドライブ（番地なし) (72)発明者 ト−マス・ウオルタ−・ウイリアムズ アメリカ合衆国コロラド州ボルダ−・ナン バ−204マンハツタン・ドライブ665番地 (56)参考文献 特開 昭57−89155（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】受信器回路装置、内部論理回路装置及びオ
    フ・チツプ・ドライバ回路装置を含む集積回路チツプを
    行列状に絶縁基板上に搭載し、CPA ＳＣ−Ａ・パツケ
    ージ・コンタクト、CPA ＳＣ−Ｂ・パツケージ・コン
    タクト、クロツクＡ・パツケージ・コンタクト、クロツ
    クＢ−パツケージ・コンタクト、スキヤン・イン・パツ
    ケージ・コンタクト、スキヤン・アウト・パツケージ・
    コンタクトを含むＩ／Ｏパツケージ・コンタクトを有す
    る集積回路チツプ・パツケージであつて、 上記各集積回路チツプは、上記対応のパツケージ・コン
    タクトに各々並列接続されたCPA ＳＣ−Ａ・チツプ・
    コンタクト、CPA ＳＣ−Ｂ・チツプ・コンタクト、ク
    ロツクＡ・チツプ・コンタクト及びクロツクＢ・チツプ
    ・コンタクトと、上記スキヤン・イン・パツケージ・コ
    ンタクト及びスキヤン・アウト・パツケージ・コンタク
    ト間に直列接続された各集積回路チツプのスキヤン・デ
    ータの入力点及び出力点に対応するスキヤン・イン・チ
    ツプ・コンタクト、スキヤン・アウト・チツプ・コンタ
    クトとを備えており、 上記各集積回路チツプは、さらに、上記各内部論理回路
    装置及び各オフ・チツプ・ドライバ回路装置間に接続さ
    れた複数のＡラツチ(L1)並びに上記各受信器回路装置及
    び各内部論理回路装置間に接続された複数のＢラツチ(L
    2又はL2 *）を含み、各Ａラツチ及びＢラツチが対になつ
    て多段シフト・レジスタの各段のレジスタ・ラツチを構
    成し、各レジスタ・ラツチ段のＡラツチがスキヤン・デ
    ータを入力し、Ｂラツチが出力するように接続されてお
    り、 上記各レジスタ・ラツチ段の各Ａラツチは、上記CPA
    ＳＣ−Ａ・チツプ・コンタクト及び上記クロツクＡ・チ
    ツプ・コンタクトに、各々、並列接続されている一方、
    各Ｂラツチは、上記CPA ＳＣ−Ｂ・チツプ・コンタク
    ト及び上記クロツクＢ・チツプ・コンタクトに、各々、
    並列接続されており、 各集積回路チツプ上において、各多段シフトレジスタの
    初段レジスタ・ラツチのＡラツチが上記スキヤン・イン
    ・チツプ・コンタクトに接続され、最終段レジスタ・ラ
    ツチのＢラツチが上記スキヤン・アウト・チツプ・コン
    タクトに接続されており、 複数の集積回路チツプを同時にテストできるテスト用プ
    ローブ機能を内蔵したＩＣパツケージ。
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