KR20170012011A - 하이브리드 연결부를 포함하는 하이브리드 칩 - Google Patents
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Abstract
본 개시의 칩은, 아날로그(analog) 회로(circuitry)와, 디지털(digital) 회로와, 적어도 하나의 제1 연결부와, 상기 적어도 하나의 제1 연결부와 동작적으로 결합된(operatively coupled with) 전환부를 포함할 수 있고, 상기 전환부는, 제1 신호를 수신하는 경우, 상기 아날로그 회로와 상기 적어도 하나의 제1 연결부를 동작적으로 결합하도록 구성될 수 있고, 제2 신호를 수신하는 경우, 상기 디지털 회로와 상기 적어도 하나의 제1 연결부를 동작적으로 결합하도록 구성될 수 있다.
Description
아래의 설명들은 하이브리드 연결부(hybrid connector)를 포함하는 하이브리드 칩(hybrid chip)에 관한 것이다.
보다 정밀한 신호를 생성하기 위하여, 현재의 칩(chip)들은 보다 많은 수의 연결부(connector)들을 필요로 한다. 하지만, 다양한 기능을 가지는 전자 장치(electronic device)에 설치하기 위하여, 현재의 칩들은 소형화가 요구된다. 따라서 제한된 수의 연결부들을 효율적으로 이용하는 해결책이 요구되고 있다.
아래의 설명들은, 아날로그 회로(analog circuitry)에 대한 연결뿐 아니라 디지털(digital) 회로에 대한 연결을 수행할 수 있는 하이브리드(hybrid) 연결부(connector)를 제공할 수 있다.
칩(chip)과 관련된 측면들(aspects)에 따르면, 아날로그(analog) 회로(circuitry)와, 디지털(digital) 회로와, 적어도 하나의 제1 연결부와, 상기 적어도 하나의 제1 연결부와 동작적으로 결합된(operatively coupled with) 전환부를 포함할 수 있고, 상기 전환부는, 제1 신호를 수신하는 경우, 상기 아날로그 회로와 상기 적어도 하나의 제1 연결부를 동작적으로 결합하도록 구성될 수 있고, 제2 신호를 수신하는 경우, 상기 디지털 회로와 상기 적어도 하나의 제1 연결부를 동작적으로 결합하도록 구성될 수 있다.
보다 완전한 이해를 위해, 첨부된 도면을 참조하여 아래의 설명들이 이뤄진다. 도면에서 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 아날로그 회로와 디지털 회로를 포함하는 하이브리드 칩을 예시하는 도면이다.
도 2는 하이브리드(hybrid) 연결부를 포함하는 하이브리드 칩을 예시하는 도면이다.
도 3은 전환부(swithching unit)를 포함하는 하이브리드 칩의 기능적 구성을 예시하는 도면이다.
도 4는 복수의 경로 결정부(path determining unit)들을 포함하는 전환부를 포함하는 하이브리드 칩의 기능적 구성을 예시하는 도면이다.
도 5는 경로 결정부의 기능적 구성을 예시하는 도면이다.
도 6은 경로 결정부의 하드웨어(hardware) 구성을 예시하는 도면이다.
도 7은 하이브리드 칩 내에서의 신호 흐름을 예시하는 도면이다.
도 8은 하이브리드 칩 내에서의 다른 신호 흐름을 예시하는 도면이다.
도 1은 아날로그 회로와 디지털 회로를 포함하는 하이브리드 칩을 예시하는 도면이다.
도 2는 하이브리드(hybrid) 연결부를 포함하는 하이브리드 칩을 예시하는 도면이다.
도 3은 전환부(swithching unit)를 포함하는 하이브리드 칩의 기능적 구성을 예시하는 도면이다.
도 4는 복수의 경로 결정부(path determining unit)들을 포함하는 전환부를 포함하는 하이브리드 칩의 기능적 구성을 예시하는 도면이다.
도 5는 경로 결정부의 기능적 구성을 예시하는 도면이다.
도 6은 경로 결정부의 하드웨어(hardware) 구성을 예시하는 도면이다.
도 7은 하이브리드 칩 내에서의 신호 흐름을 예시하는 도면이다.
도 8은 하이브리드 칩 내에서의 다른 신호 흐름을 예시하는 도면이다.
본 개시에서 사용되는 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 용어들은 본 개시에 기재된 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 본 개시에 사용된 용어들 중 일반적인 사전에 정의된 용어들은, 관련 기술의 문맥상 가지는 의미와 동일 또는 유사한 의미로 해석될 수 있으며, 본 개시에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 개시에서 정의된 용어일지라도 본 개시의 실시 예들을 배제하도록 해석될 수 없다.
이하에서 설명되는 본 개시의 다양한 실시 예들에서는 하드웨어적인 접근 방법을 예시로서 설명한다. 하지만, 본 개시의 다양한 실시 예들에서는 하드웨어와 소프트웨어를 모두 사용하는 기술을 포함하고 있으므로, 본 개시의 다양한 실시 예들이 소프트웨어 기반의 접근 방법을 제외하는 것은 아니다.
하이브리드 칩(hybrid chip)은 아날로그 회로(analog circuitry)와 디지털 회로(digital circuitry)를 포함하는 칩일 수 있다. 다양한 기능들을 가지는 전자 장치(electronic device)에 설치되기 위하여, 제한된 크기로 설계되어야 하기 때문에, 상기 하이브리드 칩은 제한된 수의 연결부(connector)를 가질 수 밖에 없다. 한편, 아날로그 신호(signal)의 제어(control) 또는 조정(calibration)을 위하여, 최근 설계되는 하이브리드 칩은 보다 높은 비율의 디지털 회로가 요구된다.
일반적으로, 디지털 회로의 검사를 위하여, scan, MBIST(memory built in self test) 등의 높은 신뢰성을 가지는 DFT(design for test) 방식이 존재 한다. 높은 신뢰성을 가지는 DFT 방식을 이용하여 상기 디지털 회로를 검사하기 위해서는 많은 수(예를 들면, 약 10개 정도)의 디지털 연결부(connector)가 요구된다.
아날로그 신호의 처리를 위하여, 상기 하이브리드 칩은 기준 숫자 이상의 아날로그 회로에 대한 연결부들을 확보하여야 한다. 이로 인하여, 상기 하이브리드 칩은, 작은 수(예를 들면, 3개 내지 4개)의 디지털 회로에 대한 연결부들을 가질 수 밖에 없다. 상술한 바와 같은 이유들로 인하여, 현재의 하이브리드 칩은, 간소화된 방식을 통해 상기 하이드리드 칩에 포함된 상기 디지털 회로의 성능을 검사할 수 밖에 없다. 따라서, 상기 하이브리드 칩에 포함된 상기 디지털 회로를 위하여, 일정 수 이상의 디지털 연결부를 확보하기 위한 설계가 요구되고 있다.
따라서, 아래의 설명들은, 제1 모드(예를 들면, 기능 모드(functional mode))에서는 아날로그 회로를 위하여 이용되고, 제2 모드(예를 들면, 테스트 모드(test mode))에서는 디지털 회로를 위하여 이용되는 하이브리드 연결부(hybrid connector)를 포함하는 하이브리드 칩(hybrid chip)을 제공하기 위한 것이다. 상기 하이브리드 연결부를 통해, 상기 하이브리드 칩은 보다 정확한 아날로그 신호를 제공할 수 있다. 또한, 상기 하이브리드 연결부를 통해, 상기 하이브리드 칩은 보다 정확하게 디지털 회로의 오류 여부를 검사할 수 있다. 또한, 상기 하이브리드 연결부를 포함하는 하이브리드 칩은, 기존의 하이브리드 칩을 위한 자원들(예를 들면, ESD(electrostatic discharge), supply voltage)을 이용하기 때문에, 기존의 전자 장치와도 높은 호환성을 가진다.
도 1은 아날로그 회로와 디지털 회로를 포함하는 하이브리드 칩을 예시하는 도면이다.
상기 도 1을 참조하면, 하이브리드 칩 100은, 아날로그 회로(analog circuitry) 110, 디지털 회로(digital circuitry) 120, 복수의 연결부(connector)들 130(연결부 130-1 내지 130-7)을 포함할 수 있다.
상기 아날로그 회로 110은 아날로그 신호를 처리하기 위한 회로일 수 있다. 예를 들면, 상기 아날로그 신호를 처리하기 위하여, 상기 아날로그 회로는 다양한 종류들의 PLL(phase locked loop)들, 다양한 종류들의 증폭기(amplifier)들, 다양한 종류들의 필터(filter)들 등을 포함할 수 있다.
상기 디지털 회로 120은 상기 아날로그 회로 110을 제어하거나, 조정하기 위한 회로일 수 있다. 예를 들면, 상기 디지털 회로 120은 다양한 종류들의 논리 게이트(예: AND gate, OR gate, NOR gate, XOR(exclusive) gate 등)를 포함할 수 있다. 상기 디지털 회로 120은 상기 디지털 회로 120에 포함된 다양한 종류들의 논리 게이트들을 이용하여 상기 아날로그 회로 110에 포함된 PLL, 증폭기, 필터 등을 제어할 수 있다.
상기 복수의 연결부들 130은 상기 아날로그 회로 110 또는 상기 디지털 회로 120와 적어도 하나의 전자 장치(electronic device)를 연결하기 위한 요소(element)일 수 있다. 상기 적어도 하나의 전자 장치는 상기 하이브리드 칩과 동작적으로(operatively) 또는 기능적(functionally)으로 결합되는 다양한 종류의 요소(element)들일 수 있다. 예를 들면, 상기 적어도 하나의 전자 장치는 상기 하이브리드 칩 외부의 다른 칩일 수 있다.
상기 복수의 연결부들 130은 패드(pad), 리드(lead), 볼(ball), 핀(pin) 등으로 지칭될 수도 있다.
상기 복수의 연결부들 130 중 연결부 130-1 내지 연결부 130-4은 상기 아날로그 회로 110과 연결될 수 있다. 상기 연결부 130-1 내지 상기 연결부 130-4 각각은 상기 적어도 하나의 전자 장치로부터 수신되는 신호를 상기 아날로그 회로 110에게 제공할 수 있다. 상기 연결부 130-1 내지 상기 연결부 130-4 각각은 상기 아날로그 회로 110으로부터 수신되는 신호를 상기 적어도 하나의 전자 장치에게 제공할 수 있다.
상기 복수의 연결부들 130 중 연결부 130-5 내지 연결부 130-7 각각은 상기 적어도 하나의 전자 장치로부터 수신되는 신호를 상기 디지털 회로 120에게 제공할 수 있다. 상기 연결부 130-5 내지 상기 130-7 각각은 상기 디지털 회로 120으로부터 수신되는 신호를 상기 적어도 하나의 전자 장치에게 제공할 수 있다.
상술한 바와 같이, 상기 하이브리드 칩 100은 상기 아날로그 회로 110을 위한 4개의 연결부들(상기 연결부 130-1 내지 상기 연결부 130-4)과 상기 디지털 회로 120을 위한 3개의 연결부들(상기 연결부 130-5 내지 상기 연결부 130-7)을 포함한다. 상기 디지털 회로 120을 위하여 적은 수의 연결부들을 포함하고 있기 때문에, 상기 하이브리드 칩 100에 포함된 상기 디지털 회로 120은 간소화된 테스트를 통하여 검사될 수 있다. 따라서, 상기 하이브리드 칩 100은 요구되는 성능을 보장하지 못할 수 있다.
도 2는 하이브리드(hybrid) 연결부를 포함하는 하이브리드 칩을 예시하는 도면이다.
상기 도 2를 참조하면, 하이브리드 칩 200은 아날로그 회로(analog circuitry) 210, 디지털 회로(digital circuitry) 220, 복수의 연결부(connector)들 230(연결부 230-1 내지 연결부 230-7), 아날로그 경로(path) 240-1, 아날로그 경로 250-1, 아날로그 경로 260-1, 디지털 경로 240-2, 디지털 경로 250-2, 디지털 경로 260-2를 포함할 수 있다.
상기 아날로그 회로 210은 아날로그 신호를 처리하기 위한 회로일 수 있다. 예를 들면, 상기 아날로그 신호를 처리하기 위하여, 상기 아날로그 회로는 다양한 종류들의 PLL들, 다양한 종류들의 필터들, 다양한 종류들의 증폭기들 등을 포함할 수 있다. 일부 실시 예에서, 상기 아날로그 회로 210은 상기 하이브리드 칩 200을 포함하는 사용자 장치(user equipment)에서 송신하거나 수신하는 신호를 처리할 수 있다. 예를 들면, 상기 사용자 장치는 기지국(eNB, evolved node B), 기지국(base station), 단말(mobile station) 등일 수 있다. 상기 아날로그 회로 210은 상기 사용자 장치가 송신하는 신호를 위상 고정하거나, 증폭하거나, 필터링할 수 있다. 상기 아날로그 회로 210은 상기 사용자 장치가 수신한 신호를 위상 고정하거나, 증폭하거나, 필터링할 수도 있다.
상기 디지털 회로 220은 상기 아날로그 회로 210을 제어하거나, 조정하기 위한 회로일 수 있다. 예를 들면, 상기 디지털 회로 220은 다양한 종류들의 논리 게이트들을 포함할 수 있다. 상기 디지털 회로 220은 상기 다양한 종류들의 논리 게이트들을 이용하여 상기 아날로그 회로 210에 포함된 필터들, PLL들, 증폭기들을 제어할 수 있다. 상기 디지털 회로 220은 상기 아날로그 회로 210이 상기 사용자 장치가 송신하는 신호 또는 상기 사용자 장치가 수신하는 신호를 보다 정확하게 처리할 수 있도록 보조할 수 있다.
상기 복수의 연결부들 230은 상기 아날로그 회로 110 또는 상기 디지털 회로 120과 적어도 하나의 전자 장치를 연결하기 위한 장치일 수 있다. 상기 복수의 연결부들 230은 패드(pad), 리드(lead), 볼(ball), 핀(pin) 등으로 지칭될 수도 있다.
상기 복수의 연결부들 230은 아날로그 연결부 230-1 및 아날로그 연결부 230-2와, 하이브리드 연결부 230-3 내지 230-5와, 디지털 연결부 230-6 및 디지털 연결부 230-7을 포함할 수 있다.
상기 아날로그 연결부 230-1 및 상기 아날로그 연결부 230-2 각각은, 상기 적어도 하나의 전자 장치로부터 수신되는 신호를 상기 아날로그 회로 210에게 제공할 수 있다. 상기 아날로그 연결부 230-1 및 상기 아날로그 연결부 230-2 각각은, 상기 아날로그 회로 210으로부터 수신되는 신호를 상기 적어도 하나의 전자 장치에게 제공할 수 있다.
상기 디지털 연결부 230-6 및 상기 디지털 연결부 230-7 각각은, 상기 적어도 하나의 전자 장치로부터 수신되는 신호를 상기 디지털 회로 220에게 제공할 수 있다. 상기 디지털 연결부 230-6 및 상기 디지털 연결부 230-7 각각은, 상기 디지털 회로 220으로부터 수신되는 신호를 상기 적어도 하나의 전자 장치에게 제공할 수 있다.
상기 하이브리드 연결부 230-3 내지 230-5 각각은, 상기 하이브리드 칩 200의 동작 모드에 따라, 아날로그 연결부로 이용될 수 있다. 예를 들어, 상기 하이브리드 칩 200이 제1 모드(예: 아날로그 신호 처리를 위한 모드)로 동작하는 경우, 상기 하이브리드 연결부 230-3은 상기 아날로그 경로 240-1을 이용하여 상기 아날로그 회로 210과 연결될 수 있다. 다른 예를 들어, 상기 하이브리드 칩 200이 상기 제1 모드로 동작하는 경우, 상기 하이브리드 연결부 230-4는 상기 아날로그 경로 250-1를 이용하여 상기 아날로그 회로 210과 연결될 수 있다. 또 다른 예를 들어, 상기 하이브리드 칩 200이 상기 제1 모드로 동작하는 경우, 상기 하이브리드 연결부 230-5는 상기 아날로그 경로 260-1을 이용하여 상기 아날로그 회로 210과 연결될 수 있다.
상기 하이브리드 연결부 230-3 내지 230-5 각각은, 상기 하이브리드 칩 200의 동작 모드에 따라, 디지털 연결부로 이용될 수 있다. 예를 들어, 상기 하이브리드 200이 제2 모드(예: 디지털 회로의 오류 여부를 검사히기 위한 모드)로 동작하는 경우, 상기 하이브리드 연결부 230-3은 상기 디지털 경로 240-2를 이용하여 상기 디지털 회로 220과 연결될 수 있다. 다른 예를 들어, 상기 하이브리드 칩이 상기 제2 모드로 동작하는 경우, 상기 하이브리드 연결부 230-4는 상기 디지털 경로 250-2를 이용하여 상기 디지털 회로 220과 연결될 수 있다. 또 다른 예를 들어, 상기 하이브리드 칩 200이 상기 제2 모드로 동작하는 경우, 상기 하이브리드 연결부 230-5는 상기 디지털 경로 260-2를 이용하여 상기 디지털 회로 220과 연결될 수 있다.
상술한 바와 같이, 상기 하이브리드 칩 200은 상기 아날로그 회로 210을 위하여 5개의 연결부를 이용할 수 있고, 상기 디지털 회로 220을 위하여 5개의 연결부를 이용할 수 있다. 상기 하이브리드 칩 200은 상기 하이브리드 칩 100보다 정밀하게 신호를 처리할 수 있다. 상기 하이브리드 칩 200은 상기 하이브리드 칩 100보다 많은 수의 아날로그 연결부들을 이용할 수 있기 때문이다. 또한, 상기 하이브리드 칩 200은 상기 하이브리드 칩 100보다 적은 오류를 보장할 수 있다. 디지털 연결부의 제한된 숫자로 인하여 간소화된 방식으로 상기 디지털 회로 120을 검사할 수 밖에 없는 상기 하이브리드 칩 100과 달리, 상기 하이브리드 칩 200은 상기 하이브리드 칩 100보다 많은 수의 디지털 연결부를 확보할 수 있기 때문이다. 상기 하이브리드 칩 100보다 많은 수의 상기 디지털 연결부를 이용하여 상기 하이브리드 칩 200은 높은 신뢰성을 가지는 검사 방식(예를 들면, scan, MBIST 등)으로 상기 디지털 회로 220이 오류를 가지는지 여부를 검사할 수 있다.
도 3은 전환부(switching unit)를 포함하는 하이브리드 칩의 기능적 구성을 예시하는 도면이다. 상기 하이브리드 칩의 기능적 구성은 상기 도 2에 도시된 상기 하이브리드 칩 200에 포함될 수 있다.
상기 도 3을 참조하면, 상기 하이브리드 칩 200은 상기 아날로그 회로 210, 상기 디지털 회로 220, 상기 복수의 연결부들 230(연결부 230-1 내지 연결부 230-7), 전환부 310을 포함할 수 있다.
상기 아날로그 회로 210은 최소 2개, 최대 5개의 입출력 경로들을 가질 수 있다. 상기 5개의 입출력 경로들 중 2개는 상기 아날로그 연결부 230-1 및 상기 아날로그 연결부 230-2와 각각 연결될 수 있다. 상기 5개의 입출력 경로들 중 나머지 3개는 상기 전환부 310과 각각 연결될 수 있다.
상기 아날로그 회로 210은 상기 아날로그 연결부 230-1 및 상기 아날로그 연결부 230-2를 통해 상기 적어도 하나의 전자 장치에게 신호를 송신할 수 있다. 상기 아날로그 회로 210은 상기 아날로그 연결부 230-1 및 상기 아날로그 230-2를 통해 상기 적어도 하나의 전자 장치로부터 신호를 수신할 수 있다.
상기 아날로그 회로 210은 상기 적어도 하나의 전자 장치에게 송신할 신호를 생성할 수 있다. 예를 들면, 상기 아날로그 회로 210은 상기 아날로그 회로에 입력되는 신호를 증폭하거나, 위상 고정하거나, 필터링하여 처리된 신호를 생성할 수 있다.
상기 아날로그 회로 210은 상기 적어도 하나의 전자 장치로부터 수신되는 신호를 처리할 수 있다. 예를 들면, 상기 아날로그 회로 210은 상기 수신되는 신호를 증폭하거나, 위상 고정하거나, 필터링할 수 있다.
상기 디지털 회로 220은 최소 2개, 최대 5개의 입출력 경로들을 가질 수 있다. 상기 5개의 입출력 경로들 중 2개는 상기 디지털 연결부 230-6 및 상기 디지털 연결부 230-7과 각각 연결될 수 있다. 상기 5개의 입출력 경로들 중 나머지 3개는 상기 전환부 310과 각각 연결될 수 있다.
상기 디지털 회로 220은 상기 디지털 연결부 230-6 및 상기 디지털 연결부 230-7을 통해 상기 적어도 하나의 전자 장치에게 신호를 송신할 수 있다. 상기 디지털 회로 220은 상기 디지털 연결부 230-6 및 상기 디지털 연결부 230-7을 통해 상기 적어도 하나의 전자 장치로부터 신호를 수신할 수 있다.
상기 디지털 회로 220은 상기 적어도 하나의 전자 장치에게 송신할 신호를 가공할 수 있다. 예를 들면, 상기 디지털 회로 220은 상기 디지털 회로에 입력되는 신호를 상기 디지털 회로 220에 포함된 구성 요소들(component, 예: NAND 게이트, XOR 게이트 등)을 이용하여 가공할 수 있다.
상기 디지털 회로 220은 상기 적어도 하나의 전자 장치로부터 수신되는 신호를 가공할 수 있다.
일부 실시 예에서, 상기 디지털 회로 220은 상기 아날로그 회로 210과 동작적으로 결합될 수 있다. 이러한 경우, 상기 디지털 회로 220은 상기 아날로그 회로 210을 제어하기 위한 회로일 수 있다. 예를 들면, 상기 디지털 회로 220은 상기 아날로그 회로 210을 제어하기 위한 신호를 생성할 수 있다. 다른 예를 들면, 상기 디지털 회로 220은 상기 디지털 회로 220에 수신되는 입력 신호를 처리하여 상기 아날로그 회로 210을 제어하기 위한 신호를 생성할 수도 있다.
상기 아날로그 연결부 230-1 및 상기 아날로그 연결부 230-2 각각은 상기 아날로그 회로 210을 위한 전용 연결부(dedicated connector)일 수 있다. 상기 디지털 연결부 230-6 및 상기 디지털 연결부 230-7 각각은 상기 디지털 회로 220을 위한 전용 연결부일 수 있다.
상기 하이브리드 연결부 230-3, 상기 하이브리드 연결부 230-4, 및 상기 하이브리드 연결부 230-5 각각은 상기 전환부 310과 연결될 수 있다.
상기 하이브리드 연결부 230-3, 상기 하이브리드 연결부 230-4, 및 상기 하이브리드 연결부 230-5 각각은 상기 전환부 310을 통해 상기 아날로그 회로 210에게 신호를 제공할 수 있다. 상기 하이브리드 연결부 230-3, 상기 하이브리드 연결부 230-4, 및 상기 하이브리드 연결부 230-5 각각은 상기 전환부 310을 통해 상기 디지털 회로 220에게 신호를 제공할 수 있다.
상기 하이브리드 연결부 230-3, 상기 하이브리드 연결부 230-4, 및 상기 하이브리드 연결부 230-5 각각은 상기 전환부 310으로부터 신호를 수신할 수 있다. 상기 하이브리드 연결부 230-3, 상기 하이브리드 연결부 230-4, 및 상기 하이브리드 연결부 230-5 각각은 상기 수신된 신호를 상기 적어도 하나의 전자 장치에게 제공할 수 있다.
상기 전환부 310은 아날로그 경로(도 3의 경우, 3개의 아날로그 경로)를 통해 상기 아날로그 회로 310과 연결될 수 있다. 상기 전환부 310은 상기 하이브리드 연결부 230-3, 상기 하이브리드 연결부 230-4, 및 상기 하이브리드 연결부 230-5와 각각 연결될 수 있다.
상기 전환부 310은 제어 신호에 따라, 상기 아날로그 회로 210과 상기 하이브리드 연결부들을 연결하는 기능을 수행할 수 있다. 상기 제어 신호는 상기 전환부 310과 상기 아날로그 회로 210 또는 상기 디지털 회로 220 중 하나를 연결하기 위한 신호일 수 있다. 상기 제어 신호는, 상기 하이브리드 칩 210의 동작 모드에 따라 결정될 수 있다. 일부 실시 예에서, 상기 제어 신호는, 상기 하이브리드 칩 210의 동작 모드를 설정하기 위하여 상기 하이브리드 칩 210을 포함하는 사용자 장치의 제어부(controller)로부터 수신되는 신호일 수 있다. 다른 실시 예에서, 상기 제어 신호는, 상기 하이브리드 칩 210의 동작 모드를 설정하기 위하여 상기 하이브리드 칩 210을 포함하는 사용자 장치의 입력부로부터 수신되는 신호일 수 있다. 또 다른 실시 예에서, 상기 제어 신호는, 상기 하이브리드 칩 210의 동작 모드를 설정하기 위하여 사용자(user)에 의해 입력되는 신호일 수 있다.
예를 들어, 상기 하이브리드 칩 210의 동작 모드를 기능 모드로 설정하기 위한 제1 신호가 상기 전환부 310에 수신되는 경우, 상기 전환부 310은 상기 아날로그 회로 210과 상기 하이브리드 연결부 230-3, 상기 하이브리드 연결부 230-4, 및 상기 하이브리드 230-5를 연결할 수 있다. 다른 예를 들어, 상기 하이브리드 칩 210의 동작 모드를 테스트 모드로 설정하기 위한 제2 신호가 상기 전환부 310에 수신되는 경우, 상기 전환부 310은 상기 디지털 회로 220과 상기 하이브리드 연결부 230-3, 상기 하이브리드 연결부 230-4, 및 상기 하이브리드 연결부 230-5를 연결할 수 있다. 상술한 예시들은, 상기 전환부 310이 상기 아날로그 회로 210과 상기 하이브리드 연결부 230-3, 상기 하이브리드 연결부 230-4, 및 상기 하이브리드 연결부 230-5 모두를 연결하는 경우와, 상기 전환부 310이 상기 디지털 회로 220과 상기 하이브리드 연결부 230-3, 상기 하이브리드 연결부 230-4, 및 상기 하이브리드 연결부 230-5 모두를 연결하는 경우를 설명하고 있다. 하지만, 상기 전환부 310은 상기 하이브리드 연결부 230-3, 상기 하이브리드 연결부 230-4, 및 상기 하이브리드 연결부 230-6 중 일부를 상기 아날로그 회로 210와 연결하고, 나머지 일부를 상기 디지털 회로 220과 연결할 수도 있다.
칩에 포함된 여러 가지 용도를 가지는 하나의 연결부(예를 들면, 다수의 DC 신호를 멀티플렉싱(multiplexing)하는)와 달리, 상기 도 2 및 도 3 등에 예시된 하이브리드 연결부는 동작 모드에 따라, 아날로그 회로와 연결되거나, 디지털 회로와 연결될 수 있다. 상기 하이브리드 연결부를 포함하는 하이브리드 칩은 동작 모드에 따라 적응적으로 연결부의 숫자를 확보할 수 있다. 따라서, 상기 하이브리드 연결부를 포함하는 상기 하이브리드 칩은 상기 하이브리드 연결부를 포함하지 않는 칩보다 보다 높은 커버리지(coverage)를 가질 수 있다.
도 4는 복수의 경로 결정부(path determining unit)들을 포함하는 전환부를 포함하는 하이브리드 칩의 기능적 구성을 예시하는 도면이다. 상기 하이브리드 칩의 기능적 구성은 상기 도 2 또는 상기 도 3에 도시된 상기 하이브리드 칩 200에 포함될 수 있다.
상기 도 4를 참조하면, 상기 하이브리드 칩 200은 아날로그 회로 210, 디지털 회로 220, 전환부 400, 복수의 하이브리드 연결부들 410(하이브리드 연결부 410-1, 하이브리드 연결부, 410-2 내지 하이브리드 연결부 410-n), 복수의 경로 결정부(path determining unit)들 420-1 내지 420-n을 포함할 수 있다.
상기 아날로그 회로 210은 상기 복수의 경로 결정부들 420-1 내지 420-n과 각각 연결될 수 있다.
상기 적어도 하나의 전자 장치에게 신호를 송신하기 위하여, 상기 아날로그 회로 210은 상기 복수의 경로 결정부들 420-1 내지 420-n 중 전부 또는 일부를 통해, 상기 복수의 하이브리드 연결부들 410의 전부 또는 일부에게 신호를 제공할 수 있다.
상기 아날로그 회로 210은 상기 복수의 경로 결정부들 420-1 내지 420-n 중 전부 또는 일부를 통해, 상기 적어도 하나의 전자 장치로부터 송신된 신호를 수신할 수 있다. 상기 적어도 하나의 전자 장치로부터 송신된 신호는 상기 복수의 하이브리드 연결부들 410의 전부 또는 일부를 통해 수신될 수 있다. 상기 복수의 하이브리드 연결부들 410의 전부 또는 일부를 통해 수신되는 신호는 상기 복수의 경로 결정부들 420-1 내지 420-n 중 전부 또는 일부를 통해 상기 아날로그 회로 210에게 제공될 수 있다.
상기 아날로그 회로 210은 상기 하이브리드 칩 200의 동작 모드에 따라 최소 0개의 하이브리드 연결부를 이용하여 신호를 송수신할 수 있고, 최대 n개의 하이브리드 연결부들을 이용하여 신호를 송수신할 수 있다.
상기 디지털 회로 220은 상기 복수의 경로 결정부들 420-1 내지 420-n과 각각 연결될 수 있다. 상기 적어도 하나의 전자 장치에게 신호를 송신하기 위하여, 상기 디지털 회로 220은 상기 복수의 경로 결정부들 420-1 내지 420-n 중 전부 또는 일부를 통해, 상기 복수의 하이브리드 연결부들 410의 전부 또는 일부에게 신호를 제공할 수 있다.
상기 디지털 회로 220은 상기 복수의 경로 결정부들 420-1 내지 420-n 중 전부 또는 일부를 통해, 상기 적어도 하나의 전자 장치로부터 송신된 신호를 수신할 수 있다. 상기 적어도 하나의 전자 장치로부터 송신된 신호는 상기 복수의 하이브리드 연결부들 410의 전부 또는 일부를 통해 수신될 수 있다. 상기 복수의 하이브리드 연결부들 410의 전부 또는 일부를 통해 수신되는 신호는 상기 복수의 경로 결정부들 420-1 내지 420-n 중 전부 또는 일부를 통해 상기 디지털 회로 220에게 제공될 수 있다.
상기 디지털 회로 220은 상기 하이브리드 칩 200의 동작 모드에 따라 최소 0개의 하이브리드 연결부를 이용하여 신호를 송수신할 수 있고, 최대 n개의 하이브리드 연결부들을 이용하여 신호를 송수신할 수 있다.
상기 전환부 400은 복수의 경로 결정부들 420-1 내지 420-n을 포함할 수 있다. 상기 전환부 400은 상기 복수의 경로 결정부들 420-1 내지 420-n을 위하여 상기 하이브리드 칩 200의 동작 모드를 나타내는 제어 신호를 수신할 수 있다.
일부 실시 예에서, 상기 제어 신호에 따라, 상기 전환부 400은 상기 복수의 경로 결정부들 420-1 내지 420-n을 어떤 회로(예: 상기 아날로그 회로 210 또는 상기 디지털 회로 220)와 연결할 것인지 여부를 결정할 수 있다. 예를 들어, 상기 제어 신호가 하이브리드 연결부 410-k와 상기 아날로그 회로 210을 연결할 것(달리 표현하면, 상기 하이브리드 연결부 410-k에 대응하는 경로 결정부 420-k와 상기 아날로그 회로 210을 연결할 것)을 나타내는 경우, 상기 전환부 400은 상기 경로 결정부 420-k와 상기 아날로그 회로 210을 연결할 것을 결정할 수 있다. 다른 예를 들어, 상기 제어 신호가 상기 하이브리드 연결부 410-k와 상기 디지털 회로 220을 연결할 것을 나타내는 경우, 상기 전환부 400은 상기 경로 결정부 420-k와 상기 디지털 회로 220을 연결할 것을 결정할 수 있다.
다른 일부 실시 예에서, 상기 전환부 400이 아닌 상기 복수의 경로 결정부들 420-1 내지 420-n 각각이 상기 하이브리드 칩 200의 동작 모드를 나타내는 제어 신호를 수신할 수도 있다. 상기 복수의 경로 결정부들 420-1 내지 420-n 각각이 상기 제어 신호를 수신하는 경우, 상기 복수의 경로 결정부들 420-1 내지 420-n 각각은 상기 복수의 경로 결정부들 420-1 내지 420-n 각각을 어떤 회로와 연결할 것인지 여부를 결정할 수 있다. 예를 들어, 상기 제어 신호가 상기 하이브리드 연결부 410-k와 상기 아날로그 회로 210을 연결할 것을 나타내는 경우, 상기 하이브리드 연결부 410-k와 대응하는 상기 경로 결정부 420-k는 상기 아날로그 회로 210과 연결될 수 있다. 다른 예를 들어, 상기 제어 신호가 상기 하이브리드 연결부 410-k와 상기 디지털 회로 220을 연결할 것을 나타내는 경우, 상기 하이브리드 연결부 410-k와 대응하는 상기 결로 결정부 420-k는 상기 디지털 회로 220과 연결될 수 있다.
상기 복수의 경로 결정부들 420-1 내지 420-n 각각은 대응하는 상기 하이브리드 연결부 410-1 내지 상기 하이브리드 연결부 410-n과 각각 연결될 수 있다.
상기 복수의 경로 결정부들 420-1 내지 420-n 각각은 상기 하이브리드 칩 200의 동작 모드에 따라 상기 아날로그 회로 210 또는 상기 디지털 회로 220과 연결될 수 있다.
상술한 바와 같이, 상기 하이브리드 칩 200은 상기 아날로그 회로 210을 위한 연결부의 수와, 상기 디지털 회로 220을 위한 연결부의 수를 적응적으로 조절할 수 있다. 예를 들어, 아날로그 회로 210의 동작만을 필요로 하는 경우, 상기 하이브리드 칩 200은 상기 아날로그 회로 210의 작업량에 대응하여 상기 아날로그 회로 210을 위한 연결부의 수를 조절할 수 있다. 다른 예를 들어, 디지털 회로 220의 동작만을 필요로 하는 경우, 상기 하이브리드 칩 200은 상기 디지털 회로 220의 작업량에 대응하여 상기 디지털 회로 220을 위한 연결부의 수를 조절할 수 있다. 또 다른 예를 들어, 상기 아날로그 회로 210의 작업량이 상기 디지털 회로 220의 작업량보다 많다고 판단되는 경우, 상기 하이브리드 칩 200은 상기 디지털 회로 220에 할당되는 연결부의 수보다 많은 수의 연결부를 상기 아날로그 회로 210에게 할당할 수 있다. 또 다른 예를 들어, 상기 디지털 회로 220의 작업량이 상기 아날로그 회로 210의 작업량보다 많다고 판단되는 경우, 상기 하이브리드 칩 200은 상기 아날로그 회로 210에 할당되는 연결부의 수보다 많은 수의 연결부를 상기 디지털 회로 220에게 할당할 수 있다.
도 5는 경로 결정부의 기능적 구성을 예시하는 도면이다. 상기 경로 결정부의 기능적 구성은 상기 도 4에 도시된 상기 복수의 경로 결정부들 420-1 내지 420-n 중 하나에 포함될 수 있다.
상기 도 5를 참조하면, 상기 복수의 경로 결정부 420-1 내지 420-n 중 하나는 하이브리드 연결부 510, 보호부(guard unit) 520, 제2 레벨 쉬프터(a second level shifter) 530, 인버터(inverter) 540, 선형 증폭기(linearity amplifier) 550, 제1 레벨 쉬프터(a first level shifter) 560을 포함할 수 있다.
상기 하이브리드 연결부 510은 상기 도 2에 도시된 상기 하이브리드 연결부 230-3 내지 230-5 중 하나 또는 상기 복수의 하이브리드 연결부들 410 중 하나와 동일한 기능을 수행할 수 있다.
상기 보호부 520은 상기 하이브리드 연결부 510과 연결될 수 있다. 상기 보호부 520은 상기 선형 증폭기 550과 연결될 수 있다. 상기 보호부 520은 상기 제1 레벨 쉬프터 560과 연결될 수 있다.
상기 보호부 520은 상기 하이브리드 칩 200 또는 경로 결정부를 보호하는 기능을 수행할 수 있다. 상기 보호부 520은 아날로그 회로(예를 들면, 상기 아날로그 회로 210)의 출력 신호에 ESD(electrostatic discharge)가 유입되지 않도록 할 수 있다. 상기 보호부 520은 디지털 회로(예를 들면, 상기 디지털 회로 220)의 출력 신호에 ESD가 유입되지 않도록 할 수 있다.
상기 보호부 520은 2개의 다이오드들이 결합된 클램프 다이오드(clamp diode)로 구성될 수 있다.
상기 제2 레벨 쉬프터 530은 상기 인버터 540과 연결될 수 있다.
상기 제2 레벨 쉬프터 530은 제어 신호(control signal)을 수신할 수 있다. 상기 제어 신호는, 상기 하이브리드 칩 200의 동작 모드를 나타낼 수 있다. 일부 실시 예에서, 상기 제어 신호는, 상기 하이브리드 칩 200을 포함하는 사용자 장치의 제어부(controller)로부터 수신되는 신호일 수 있다. 다른 일부 실시 예에서, 상기 제어 신호는, 상기 하이브리드 칩 200을 포함하는 사용자 장치의 입력부로부터 사용자의 입력에 의해 수신되는 신호일 수 있다. 또 다른 일부 실시 예에서, 상기 제어 신호는, 상기 제어부 또는 상기 입력부를 통해 수신된 신호를 상기 도 4에 도시된 상기 전환부 400이 가공하여 생성한 신호일 수 있다.
상기 제2 레벨 쉬프터 530은 상기 수신된 제어 신호를 레벨 변환(level-shift)할 수 있다. 일부 실시 예에서, 상기 제어 신호가 5V(볼트)의 전압으로 수신되는 경우, 상기 제2 레벨 쉬프터 530은 상기 제어 신호를 레벨 변환하여 1.8V의 전압을 가지는 제어 신호를 생성할 수 있다. 다른 일부 실시 예에서, 저전압을 가지는 상기 제어 신호가 수신되는 경우, 상기 제2 레벨 쉬프터 530은 상기 제어 신호를 레벨 변환하여 고전압을 가지는 제어 신호를 생성할 수 있다.
상기 제2 레벨 쉬프터 530은 상기 레벨 변환된 제어 신호를 상기 아날로그 회로와 상기 하이브리드 연결부 510 간의 경로에 제공할 수 있다. 상기 레벨 변환된 제어 신호는 상기 아날로그 회로와 상기 하이브리드 연결부 510 간의 경로를 활성화시킬지 여부를 나타낼 수 있다. 달리 표현하면, 상기 레벨 변환된 제어 신호는 상기 하이브리드 연결부 510이 아날로그 회로를 위한 연결부로 이용되는지 여부를 나타낼 수 있다. 예를 들어, 상기 레벨 변환된 제어 신호가 전압을 가지는 경우, 상기 레벨 변환된 제어 신호는 상기 아날로그 회로와 상기 하이브리드 연결부 510 간의 경로를 활성화시킬 수 있다. 다른 예를 들어, 상기 레벨 변환된 제어 신호가 전압을 가지지 않는 경우, 상기 레벨 변환된 제어 신호는 상기 아날로그 회로와 상기 하이브리드 연결부 510 간의 경로를 비활성화시킬 수 있다. 상술한 예시들은, 상기 레벨 변환된 제어 신호가 전압을 가지는 경우 상기 아날로그 회로와 상기 하이브리드 연결부 510 간의 경로를 활성화시키는 것으로 예시하고 있지만, 이는 설명을 위함이다. 일부 실시 예에서, 상기 레벨 변환된 제어 신호가 전압을 가지지 않는 경우, 상기 아날로그 회로와 상기 하이브리드 연결부 510 간의 경로가 활성화될 수도 있다.
상기 제2 레벨 쉬프터 530은, 상기 디지털 회로와 상기 하이브리드 연결부 510 간의 경로를 활성화할 것인지 여부를 지시하기 위하여, 상기 레벨 변환된 제어 신호를 상기 인버터 540에게 제공할 수 있다.
상기 인버터 540은 상기 제2 레벨 쉬프터 530과 연결될 수 있다.
상기 인버터 540은 상기 제2 레벨 쉬프터 530으로부터 수신되는 상기 레벨 변환된 제어 신호를 반전하여 반전된 제어 신호를 생성할 수 있다.
상기 인버터 540은 상기 반전된 제어 신호를 상기 디지털 회로와 상기 하이브리드 연결부 510 간의 경로에 제공할 수 있다. 상기 반전된 제어 신호는 상기 디지털 회로와 상기 하이브리드 연결부 510 간의 경로를 활성화시킬지 여부를 나타낼 수 있다. 달리 표현하면, 상기 반전된 제어 신호는 상기 하이브리드 연결부 510이 디지털 회로를 위한 연결부로 이용되는지 여부를 나타낼 수 있다.
상기 선형 증폭기 550은 상기 아날로그 회로와 연결될 수 있다. 상기 선형 증폭기 550은 상기 보호부 520과 연결될 수 있다.
상기 선형 증폭기 550은 상기 하이브리드 연결부 510을 통해 수신되는 신호를 증폭하여 증폭된 신호를 생성할 수 있다. 상기 선형 증폭기 550은 상기 아날로그 회로로부터 수신되는 신호를 증폭하여 증폭된 신호를 생성할 수 있다. 도 5의 도시와 달리, 일부 실시 예에서, 상기 선형 증폭기 550은 다른 종류의 증폭기로 대체될 수 있다.
상기 선형 증폭기 550은 상기 아날로그 회로에게 상기 증폭된 신호를 제공할 수 있다. 상기 선형 증폭기 550은 상기 하이브리드 연결부 510에게 상기 증폭된 신호를 제공할 수 있다.
상기 선형 증폭기 550은 상기 제어 신호가 아날로그 경로(상기 아날로그 회로와 상기 하이브리드 연결부 510 간의 경로)를 활성화시키는 경우에 작동할 수 있다.
상기 제1 레벨 쉬프터 560은 상기 디지털 회로와 연결될 수 있다. 상기 제1 레벨 쉬프터 560은 상기 보호부 520과 연결될 수 있다.
상기 제1 레벨 쉬프터 560은 상기 하이브리드 연결부 510을 통해 수신되는 신호를 레벨 변환하여 레벨 변환된 신호를 생성할 수 있다. 상기 제1 레벨 쉬프터 560은 상기 디지털 회로로부터 수신되는 신호를 레벨 변환하여 레벨 변환된 신호를 생성할 수 있다.
상기 제1 레벨 쉬프터 560은 상기 디지털 회로에게 상기 레벨 변환된 신호를 제공할 수 있다. 상기 제1 레벨 쉬프터 560은 상기 하이브리드 연결부 510에게 상기 레벨 변환된 신호를 제공할 수 있다.
상기 제1 레벨 쉬프터 560은 상기 제어 신호가 디지털 경로(상기 디지털 회로와 상기 하이브리드 연결부 510 간의 경로)를 활성화시키는 경우에 작동할 수 있다.
상술한 기능적 구성을 포함하는 경로 결정부는 상기 하이브리드 칩 200을 위한 연결부의 기능 또는 숫자를 적응적으로 조절할 수 있다. 상기 하이브리드 칩 200을 위한 연결부의 기능 또는 숫자의 조절을 통해, 상기 하이브리드 칩 200은 작업의 종류에 따라 아날로그 회로 또는 디지털 회로의 능력(capability)까지 수신되거나 송신되는 신호의 양을 증가시킬 수 있다.
도 6은 경로 결정부의 하드웨어(hardware) 구성을 예시하는 도면이다.
상기 도 6을 참조하면, 상기 도 6은 경로 결정부 600과 하이브리드 연결부 610를 도시한다. 상기 경로 결정부 600은 보호부 615, 아날로그 경로 스위치 620-1, 디지털 경로 스위치 620-2, 선형 증폭기(linearity amplifier) 630, HtoL 레벨 쉬프터(High to Low level shifter) 640, HtoL 레벨 쉬프터 650, 인버터(inverter) 660을 포함할 수 있다.
상기 하이브리드 연결부 610은 상기 보호부 615와 연결될 수 있다.
상기 하이브리드 연결부 610은 적어도 하나의 전자 장치로부터 신호를 수신하여, 아날로그 회로 또는 디지털 회로에 상기 수신된 신호를 제공할 수 있다. 상기 하이브리드 연결부 610은 상기 아날로그 회로 또는 상기 디지털 회로로부터 신호를 수신하여, 상기 적어도 하나의 전자 장치에게 제공할 수 있다.
상기 하이브리드 연결부 610은 상기 경로 결정부 600에 수신되는 제어 신호에 따라, 상기 아날로그 회로와 동작적으로 결합되거나, 상기 디지털 회로와 동작적으로 결합될 수 있다.
상기 보호부 615는 상기 하이브리드 연결부 610과 연결될 수 있다. 상기 보호부 615는 상기 아날로그 경로 스위치 620-1와 연결될 수 있다. 상기 보호부 615는 상기 디지털 경로 스위치 620-2와 연결될 수 있다.
상기 보호부 615는 2개의 다이오드들이 결합된 클램프 다이오드로 구성될 수 있다. 상기 2개의 다이오드들 중 하나는 ESP supply와 연결될 수 있고, 나머지 하나는 그라운드(ground)와 연결될 수 있다.
상기 보호부 615는 상기 경로 결정부 600, 상기 아날로그 회로, 상기 디지털 회로, 상기 하이브리드 연결부 610을 보호하는 기능을 수행할 수 있다.
상기 HtoL 레벨 쉬프터 650은 상기 인버터 650과 연결될 수 있다. 상기 HtoL 레벨 쉬프터 650은 상기 아날로그 경로 스위치 620-1과 연결될 수 있다.
상기 HtoL 레벨 쉬프터 650은 제어 신호(control signal)를 수신할 수 있다.
상기 HtoL 레벨 쉬프터 650은 상기 수신된 제어 신호를 레벨 변환하여, 레벨 변환된 제어 신호를 생성할 수 있다. 예를 들면, 상기 HtoL 레벨 쉬프터 650은 5V의 전압을 가지는 제어 신호를 레벨 변환하여 1.8V의 전압을 가지는 레벨 변환된 제어 신호를 생성할 수 있다.
상기 HtoL 레벨 쉬프터 650은 상기 레벨 변환된 제어 신호를 상기 아날로그 경로 스위치 620-1에게 제공할 수 있다.
예를 들어, 상기 레벨 변환된 제어 신호가 디지털적으로, "1"인 경우, 상기 레벨 변환된 제어 신호는 아날로그 경로(상기 하이브리드 연결부 610에서 아날로그 출력(analog output)까지의 경로)를 활성화하기 위한 신호일 수 있다. 상기 HtoL 레벨 쉬프터 650은 상기 레벨 변환된 제어 신호를 상기 아날로그 경로 스위치 620-1에게 제공하여 상기 아날로그 경로를 활성화할 수 있다.
다른 예를 들어, 상기 레벨 변환된 제어 신호가 디지털적으로, "0"인 경우, 상기 레벨 변환된 제어 신호는 상기 아날로그 경로를 비활성화하기 위한 신호일 수 있다. 상기 HtoL 레벨 쉬프터 650은 상기 레벨 변환된 제어 신호를 상기 아날로그 경로 스위치 620-1에게 제공하여 상기 아날로그 경로를 비활성화할 수 있다.
상기 HtoL 레벨 쉬프터 650은 상기 레벨 변환된 제어 신호를 상기 인버터 660에게 제공할 수 있다.
상기 인버터 660은 상기 HtoL 레벨 쉬프터 650과 연결될 수 있다. 상기 HtoL 레벨 쉬프터 650은 상기 디지털 경로 스위치 620-2와 연결될 수 있다.
상기 인버터 660은 상기 레벨 변환된 제어 신호를 수신할 수 있다.
상기 인버터 660은 상기 레벨 변환된 신호를 반전하여, 반전된 제어 신호를 생성할 수 있다.
상기 인버터 660은 상기 반전된 제어 신호를 상기 디지털 경로 스위치 620-2에게 제공할 수 있다.
예를 들면, 상기 인버터 660은 디지털적으로 "1"인 레벨 변환된 제어 신호를 반전하여 디지털적으로 "0"인 반전된 제어 신호를 생성할 수 있다. 상기 디지털적으로 "0"인 반전된 제어 신호는 디지털 경로(상기 하이브리드 연결부 610에서 디지털 입력(digital input)가지의 경로)를 비활성화하기 위한 신호일 수 있다. 상기 인버터 660은 상기 반전된 제어 신호를 상기 디지털 경로 스위치 620-2에게 제공하여 상기 디지털 경로를 비활성화할 수 있다.
다른 예를 들면, 상기 인버터 660은 디지털적으로 "0"인 레벨 변환된 제어 신호를 반전하여 디지털적으로 "1"인 반전된 제어 신호를 생성할 수 있다. 상기 디지털적으로 "1"인 반전된 제어 신호는 디지털 경로를 활성화하기 위한 신호일 수 있다. 상기 인버터 660은 상기 반전된 제어 신호를 상기 디지털 경로 스위치 620-2에게 제공하여 상기 디지털 경로를 활성화할 수 있다.
상기 아날로그 경로 스위치 620-1은 상기 선형 증폭기 630과 연결될 수 있다. 상기 아날로그 경로 스위치 620-1은 상기 보호부 615와 연결될 수 있다. 상기 아날로그 경로 스위치 620-1은 상기 디지털 경로 스위치 620-2와 연결될 수 있다.
상기 아날로그 경로 스위치 620-1은 상기 아날로그 경로를 활성화하거나 비활성화하기 위한 장치일 수 있다. 예를 들어, 상기 레벨 변환된 제어 신호(DFT_MODE_HV)가 디지털적으로 "1"이고, 상기 반전된 제어 신호(DFT_MODE_B_HV)가 디지털적으로 "0"인 경우, 상기 아날로그 경로 스위치 620-1은 상기 아날로그 경로를 활성화시킬 수 있다. 다른 예를 들어, 상기 레벨 변환된 제어 신호(DFT_MODE_HV)가 디지털적으로 "0"이고, 상기 반전된 제어 신호(DFT_MODE_B_HV)가 디지털적으로 "1"인 경우, 상기 아날로그 경로 스위치 620-1은 상기 아날로그 경로를 비활성화시킬 수 있다.
상기 디지털 경로 스위치 620-2는 상기 HtoL 레벨 쉬프터 640과 연결될 수 있다. 상기 디지털 경로 스위치 620-2는 상기 보호부 615와 연결될 수 있다. 상기 디지털 경로 스위치 620-2는 상기 아날로그 경로 스위치 620-1과 연결될 수 있다.
상기 디지털 경로 스위치 620-2는 상기 디지털 경로를 활성화하거나 비활성화하기 위한 장치일 수 있다. 예를 들어, 상기 반전된 제어 신호(DFT_MODE_B_HV)가 디지털적으로 "1"이고, 상기 레벨 변환된 제어 신호(DFT_MODE_HV)가 디지털적으로 "0"인 경우, 상기 디지털 경로 스위치 620-2는 상기 디지털 경로를 활성화시킬 수 있다. 다른 예를 들어, 상기 반전된 제어 신호(DFT_MODE_B_HV)가 디지털적으로 "0"이고, 상기 레벨 변환된 제어 신호(DFT_MODE_HV)가 디지털적으로 "1"인 경우, 상기 디지털 경로 스위치 620-2는 상기 디지털 경로를 비활성화시킬 수 있다.
상기 아날로그 경로 스위치 620-1과 상기 디지털 경로 스위치 620-2는 하나의 스위치로 구현될 수도 있다. 상기 아날로그 경로 스위치 620-1과 상기 디지털 경로 스위치 620-2는 통칭하여 입력부(input unit)으로 지칭될 수도 있다.
상기 선형 증폭기 630은 상기 아날로그 경로 스위치 620-1과 연결될 수 있다. 상기 도 6에서 미도시 되었지만, 상기 선형 증폭기 630은 아날로그 회로와 동작적으로 결합될 수 있다.
상기 선형 증폭기 630은 상기 아날로그 경로가 활성화되는 경우, 작동할 수 있다. 상기 선형 증폭기 630은 상기 아날로그 출력을 증폭하여 증폭된 아날로그 출력을 생성할 수 있다. 상기 선형 증폭기 630은 상기 증폭된 아날로그 출력을 상기 아날로그 경로를 통해 상기 하이브리드 연결부 610에게 제공할 수 있다.
상기 HtoL 레벨 쉬프터 640은 상기 디지털 경로 스위치 620-2와 연결될 수 있다. 상기 도 6에서 미도시 되었지만, 상기 HtoL 레벨 쉬프터 640은 디지털 회로와 동작적으로 결합될 수 있다.
상기 HtoL 레벨 쉬프터 640은 상기 디지털 경로가 활성화되는 경우, 작동할 수 있다. 상기 HtoL 레벨 쉬프터 640은 상기 디지털 입력을 레벨 변환하여 레벨 변환된 디지털 입력을 생성할 수 있다. 상기 HtoL 레벨 쉬프터 640은 상기 레벨 변환된 디지털 입력을 상기 디지털 경로를 통해 상기 하이브리드 연결부 610에게 제공할 수 있다.
상기 도 6은 아날로그 회로에서 신호가 출력되고, 디지털 회로에 신호가 입력되는 경우를 예시하고 있지만, 이는 설명을 위함이다. 본 개시의 하이브리드 칩은 아날로그 회로에 신호가 입력되고, 디지털 회로에 신호가 입력되는 경우, 아날로그 회로에서 신호가 출력되고, 디지털 회로에서 신호가 출력되는 경우, 아날로그 회로에 신호가 입력되고, 디지털 회로에서 신호가 출력되는 경우에도 적용될 수 있다.
도 7은 하이브리드 칩 내에서의 신호 흐름을 예시하는 도면이다. 상기 신호 흐름은 상기 도 2에 도시된 상기 하이브리드 칩 200에서 발생될 수 있다.
상기 도 7을 참조하면, S710 과정에서, 하이브리드 연결부 710은 적어도 하나의 전자 장치로부터 입력 신호(input signal)을 수신할 수 있다. 상기 입력 신호는 아날로그 회로를 위한 신호 및 디지털 회로를 위한 신호 중 하나일 수 있다.
S720 과정에서, 상기 하이브리드 연결부 710은 입력부(input unit) 720에게 상기 입력 신호를 제공할 수 있다. 상기 입력부 720은 상기 하이브리드 연결부 710으로부터 상기 입력 신호를 수신할 수 있다. 상기 입력부 720은 상기 도 6에 도시된 상기 아날로그 경로 스위치 620-1 및 상기 디지털 경로 스위치 620-2를 포함할 수 있다.
S730 과정에서, 상기 입력부 720은 제어 신호(control signal)을 수신할 수 있다. 일부 실시 예에서, 상기 제어 신호는, 상기 하이브리드 칩 200을 포함하는 사용자 장치의 제어부(controller)로부터 수신될 수 있다. 다른 일부 실시 예에서, 상기 제어 신호는, 상기 하이브리드 칩 200을 포함하는 사용자 장치에 대한 사용자의 입력에 기반하여 수신될 수도 있다.
실시 예에 따라, 상기 S720 과정 및 상기 S730 과정은 동시에 수행될 수도 있고, 역순으로 수행될 수도 있다.
S740 과정에서, 상기 입력부 720은 상기 수신된 제어 신호가 제1 신호인지 여부를 판정할 수 있다. 상기 제1 신호는 아날로그 회로(analog circuitry) 750과 상기 하이브리드 연결부 710 간의 경로(이하, 아날로그 경로)를 활성화하기 위한 신호일 수 있다.
상기 수신된 제어 신호가 제1 신호인 경우, S750 과정에서, 상기 입력부 720은 선형 증폭기(linearity Amplifier) 730에게 입력 신호를 송신할 수 있다. 상기 선형 증폭기 730은 상기 입력부 720으로부터 입력 신호를 수신할 수 있다.
S760 과정에서, 상기 선형 증폭기 730은 상기 입력 신호를 증폭하여 증폭된 입력 신호를 생성할 수 있다. 상기 선형 증폭기 730은 상기 증폭된 입력 신호를 아날로그 회로 750에게 제공할 수 있다. 상기 아날로그 회로 750은 상기 증폭된 입력 신호를 수신할 수 있다.
상기 수신된 제어 신호가 제1 신호가 아닌 경우, S770 과정에서, 상기 입력부 720은 레벨 쉬프터(level shifter) 740에게 입력 신호를 송신할 수 있다. 상기 레벨 쉬프터 740은 상기 입력부 720으로부터 입력 신호를 수신할 수 있다.
S780 과정에서, 상기 레벨 쉬프터 740은 상기 입력 신호를 레벨 변환하여 레벨 변환된 입력 신호를 생성할 수 있다. 상기 레벨 쉬프터 740은 상기 레벨 변환된 입력 신호를 디지털 신호 760에게 제공할 수 있다. 상기 디지털 회로 760은 상기 레벨 변환된 입력 신호를 수신할 수 있다.
상기 도 7에 도시된 신호 흐름을 통해, 하이브리드 연결부, 전환부, 경로 결정부 등을 포함하는 하이브리드 칩은, 제어 신호에 따라, 하나의 하이브리드 연결부를 통해 수신되는 신호를 상기 하이브리드 칩에 포함된 아날로그 회로에게 제공하거나 디지털 회로에게 제공할 수 있다. 상기 신호 흐름을 통해, 상기 하이브리드 칩은 상기 아날로그 회로 및/또는 상기 디지털 회로의 활용성을 극대화할 수 있다.
도 8은 하이브리드 칩 내에서의 다른 신호 흐름을 예시하는 도면이다. 상기 신호 흐름은 상기 도 2에 도시된 상기 하이브리드 칩 200에서 발생될 수 있다.
상기 도 8을 참조하면, S810 과정에서, 입력부 820은 제1 신호(a first signal)을 수신할 수 있다. 상기 제1 신호는 하이브리드 연결부 810에서 아날로그 회로 850까지의 경로(이하, 아날로그 경로)를 활성화할 수 있다.
S820 과정에서, 상기 아날로그 회로 850은 선형 증폭기 830에게 제1 출력 신호(output signal #1)를 송신할 수 있다. 상기 S810 과정을 통해 상기 아날로그 경로가 활성화되었기 때문에, 상기 선형 증폭기 830은 상기 아날로그 회로 850으로부터 상기 제1 출력 신호를 수신할 수 있다.
S830 과정에서, 상기 선형 증폭기 830은 상기 제1 출력 신호를 증폭하여 증폭된 제1 출력 신호를 생성할 수 있다. 상기 선형 증폭기 830은 상기 증폭된 제1 출력 신호를 상기 하이브리드 연결부 810에게 제공할 수 있다.
상기 도 8에 도시하지 않았지만, 상기 하이브리드 연결부 810은 상기 증폭된 제1 출력 신호를 전자 장치 등에게 제공할 수 있다.
S840 과정에서, 입력부 820은 제2 신호(a second signal)을 수신할 수 있다. 상기 제2 신호는 상기 하이브리드 연결부 810에서 디지털 회로 860까지의 경로(이하, 디지털 경론)를 활성화할 수 있다.
S850 과정에서, 상기 디지털 회로 860은 레벨 쉬프터 840에게 제2 출력 신호(output signal #2)를 송신할 수 있다. 상기 S840 과정을 통해 상기 디지털 경로가 활성화되었기 때문에, 상기 레벨 쉬프터 840은 상기 디지털 회로 860으로부터 상기 제2 출력 신호를 수신할 수 있다.
S860 과정에서, 상기 레벨 쉬프터 840은 상기 제2 출력 신호를 레벨 변환하여 레벨 변환된 제2 출력 신호를 생성할 수 있다. 상기 레벨 쉬프터 840은 상기 레벨 변환된 제2 출력 신호를 상기 하이브리드 연결부 810에게 제공할 수 있다.
상기 도 8에 도시하지 않았지만, 상기 하이브리드 연결부 810은 상기 레벨 변환된 제2 출력 신호를 전자 장치 등에게 제공할 수 있다.
상기 도 8에 도시된 신호 흐름을 통해, 하이브리드 연결부, 전환부, 경로 결정부 등을 포함하는 하이브리드 칩은, 제어 신호에 따라, 아날로그 회로 또는 디지털 회로에서 생성된 출력 신호를 하나의 하이브리드 연결부를 통해 전자 장치에게 제공할 수 있다. 상기 신호 흐름을 통해, 상기 하이브리드 칩은 상기 아날로그 회로 및/또는 상기 디지털 회로의 활용성을 극대화할 수 있다.
상술한 바와 같이, 본 개시의 칩은, 아날로그(analog) 회로(circuitry)와, 디지털(digital) 회로와, 적어도 하나의 제1 연결부와, 상기 적어도 하나의 제1 연결부와 동작적으로 결합된(operatively coupled with) 전환부를 포함할 수 있고, 상기 전환부는, 제1 신호를 수신하는 경우, 상기 아날로그 회로와 상기 적어도 하나의 제1 연결부를 동작적으로 결합하도록 구성될 수 있고, 제2 신호를 수신하는 경우, 상기 디지털 회로와 상기 적어도 하나의 제1 연결부를 동작적으로 결합하도록 구성될 수 있다. 상기 칩은, 상기 아날로그 회로와 동작적으로 결합된 적어도 하나의 제2 연결부와, 상기 디지털 회로와 동작적으로 결합된 적어도 하나의 제3 연결부를 더 포함할 수 있다. 상기 아날로그 회로는, 적어도 하나의 제1 아날로그 신호와 적어도 하나의 제2 아날로그 신호를 수신하도록 구성될 수 있고, 상기 적어도 하나의 제1 아날로그 신호는, 상기 전환부가 상기 제1 신호를 수신하는 경우, 적어도 하나의 전자 장치(electronic device)로부터 상기 적어도 하나의 제1 연결부를 통해 수신될 수 있고, 상기 적어도 하나의 제2 아날로그 신호는, 상기 적어도 하나의 전자 장치로부터 상기 적어도 하나의 제2 연결부를 통해 수신될 수 있다. 상기 디지털 회로는, 적어도 하나의 제1 디지털 신호와 적어도 하나의 제2 디지털 신호를 수신하도록 구성될 수 있고, 상기 적어도 하나의 제1 디지털 신호는, 상기 전환부가 상기 제2 신호를 수신하는 경우, 상기 적어도 하나의 전자 장치로부터 상기 적어도 하나의 제1 연결부를 통해 수신될 수 있고, 상기 적어도 하나의 제2 디지털 신호는, 상기 적어도 하나의 전자 장치로부터 상기 적어도 하나의 제3 연결부를 통해 수신될 수 있다. 상기 아날로그 회로는, 적어도 하나의 제3 아날로그 신호와 적어도 하나의 제4 아날로그 신호를 송신하도록 더 구성될 수 있고, 상기 적어도 하나의 제3 아날로그 신호는, 상기 전환부가 상기 제1 신호를 수신하는 경우, 상기 적어도 하나의 제1 연결부를 통해 상기 적어도 하나의 전자 장치에게 송신될 수 있고, 상기 적어도 하나의 제4 아날로그 신호는, 상기 적어도 하나의 제2 연결부를 통해 상기 적어도 하나의 전자 장치에게 송신될 수 있다. 상기 디지털 회로는, 적어도 하나의 제3 디지털 신호와 적어도 하나의 제4 디지털 신호를 송신하도록 더 구성될 수 있고, 상기 적어도 하나의 제3 디지털 신호는, 상기 전환부가 상기 제2 신호를 수신하는 경우, 상기 적어도 하나의 제1 연결부를 통해 상기 적어도 하나의 전자 장치에게 송신될 수 있고, 상기 적어도 하나의 제4 디지털 신호는, 상기 적어도 하나의 제3 연결부를 통해 상기 적어도 하나의 전자 장치에게 송신될 수 있다.
또한, 상기 전환부는, 복수의 경로 결정부들을 포함할 수 있고, 상기 복수의 경로 결정부들 각각은, 아날로그 경로와 연결되고, 디지털 경로와 연결될 수 있으며, 상기 제1 신호를 수신하는 경우, 상기 아날로그 경로를 통해 상기 아날로그 회로와 상기 적어도 하나의 제1 연결부 중 하나를 동작적으로 결합하도록 구성될 수 있고, 상기 제2 신호를 수신하는 경우, 상기 디지털 경로를 통해 상기 디지털 회로와 상기 적어도 하나의 제1 연결부 중 하나를 동작적으로 결합하도록 구성될 수 있다. 상기 복수의 경로 결정부들 각각은, 상기 아날로그 회로와 연결되고, 상기 아날로그 경로와 연결된 선형(linearity) 증폭기(amplifier)와, 상기 디지털 회로와 연결되고, 상기 디지털 경로와 연결된 제1 레벨 쉬프터(level shifter)를 더 포함할 수 있다. 상기 적어도 하나의 제1 연결부는, 제4 연결부를 포함할 수 있고, 상기 아날로그 회로는, 제1 아날로그 신호를 수신하도록 구성될 수 있고, 상기 제1 아날로그 신호는, 상기 복수의 경로 결정부들 중 제1 경로 결정부가 상기 제1 신호를 수신하는 경우, 상기 선형 증폭기를 통해 제1 입력 신호를 증폭하여 생성될 수 있고, 상기 제1 입력 신호는, 상기 제4 연결부를 통해 전자 장치(electronic device)로부터 상기 제1 경로 결정부에게 수신될 수 있다. 상기 적어도 하나의 제1 연결부는, 제5 연결부를 포함할 수 있고, 상기 디지털 회로는, 제1 디지털 신호를 수신하도록 구성될 수 있고, 상기 제1 디지털 신호는, 상기 복수의 경로 결정부들 중 제2 경로 결정부가 상기 제2 신호를 수신하는 경우, 상기 제1 레벨 쉬프터를 통해 제2 입력 신호를 변환하여 생성될 수 있고, 상기 제2 입력 신호는, 상기 제5 연결부를 통해 상기 전자 장치로부터 상기 제2 경로 결정부에게 수신될 수 있다. 상기 적어도 하나의 제1 연결부는, 제6 연결부를 포함할 수 있고, 상기 아날로그 회로는, 제2 아날로그 신호를 송신하도록 더 구성될 수 있고, 상기 선형 증폭기는, 상기 제2 아날로그 신호를 증폭하여 제1 출력 신호를 생성하도록 구성될 수 있고, 상기 제1 출력 신호는, 상기 복수의 경로 결정부들 중 제3 경로 결정부가 상기 제1 신호를 수신하는 경우, 상기 제6 연결부를 통해 상기 적어도 하나의 전자 장치에게 송신될 수 있다. 상기 적어도 하나의 제1 연결부는, 제7 연결부를 포함할 수 있고, 상기 디지털 회로는, 제2 디지털 신호를 송신하도록 더 구성될 수 있고, 상기 제1 레벨 쉬프터는, 상기 제2 디지털 신호를 변환하여 제2 출력 신호를 생성하도록 구성될 수 있고, 상기 제2 출력 신호는, 상기 경로 결정부 중 제4 경로 결정부가 상기 제2 신호를 수신하는 경우, 상기 적어도 하나의 제7 연결부를 통해 상기 적어도 하나의 전자 장치에게 송신될 수 있다.
또한, 상기 복수의 경로 결정부들 각각은, 제2 레벨 쉬프터와, 상기 제2 레벨 쉬프터와 동작적으로 결합되는 인버터를 포함할 수 있다. 상기 제2 레벨 쉬프터는, 상기 제1 신호를 수신하도록 구성될 수 있고, 상기 제1 신호를 수신하는 경우, 상기 제1 신호를 변환하여 변환된 제1 신호를 생성하도록 구성될 수 있고, 상기 인버터는, 상기 변환된 제1 신호의 극성을 변환하여 제3 신호를 생성하도록 구성될 수 있으며, 상기 변환된 제1 신호는, 상기 아날로그 경로를 활성화하기 위한 신호일 수 있고, 상기 제3 신호는, 상기 디지털 경로를 비활성화하기 위한 신호일 수 있다. 상기 제2 레벨 쉬프터는, 상기 제2 신호를 수신하도록 더 구성될 수 있고, 상기 제2 신호를 수신하는 경우, 상기 제2 신호를 변환하여 변환된 제2 신호를 생성하도록 더 구성될 수 있으며, 상기 인버터는, 상기 변환된 제2 신호의 극성을 변환하여 제4 신호를 생성하도록 구성될 수 있으며, 상기 변환된 제2 신호는, 상기 디지털 경로를 활성화하기 위한 신호일 수 있고, 상기 제4 신호는, 상기 아날로그 경로를 비활성화하기 위한 신호일 수 있다.
또한, 상기 복수의 경로 결정부들 각각은, 상기 적어도 하나의 제1 연결부 중 하나와 동작적으로 결합된 보호부를 더 포함할 수 있다. 상기 보호부는, 상기 아날로그 경로 또는 상기 디지털 경로로 정전기가 입력되는 것을 차단하도록 구성될 수 있다.
또한, 상기 디지털 회로는, 상기 아날로그 회로와 동작적으로 결합되고, 상기 아날로그 회로를 제어하기 위한 신호를 생성하도록 구성될 수 있다.
또한, 상기 제1 신호는, 상기 아날로그 회로를 활성화하기 위한 제어 신호일 수 있고, 상기 제2 신호는, 상기 디지털 회로를 활성화하기 위한 제어 신호일 수 있다.
또한, 상기 제1 신호는, 상기 칩을 포함하는 장치(apparatus)를 위한 신호를 생성하기 위하여 수신될 수 있고, 상기 제2 신호는, 상기 칩의 오류 여부를 검사하기 위하여 수신될 수 있다.
본 개시의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 구현될(implemented) 수 있다.
소프트웨어로 구현하는 경우, 하나 이상의 프로그램(소프트웨어 모듈)을 저장하는 컴퓨터 판독 가능 저장 매체가 제공될 수 있다. 컴퓨터 판독 가능 저장 매체에 저장되는 하나 이상의 프로그램은, 전자 장치(device) 내의 하나 이상의 프로세서에 의해 실행 가능하도록 구성된다(configured for execution). 하나 이상의 프로그램은, 전자 장치로 하여금 본 개시의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들을 실행하게 하는 명령어(instructions)를 포함한다.
이러한 프로그램(소프트웨어 모듈, 소프트웨어)은 랜덤 액세스 메모리 (random access memory), 플래시(flash) 메모리를 포함하는 불휘발성(non-volatile) 메모리, 롬(ROM: Read Only Memory), 전기적 삭제가능 프로그램가능 롬(EEPROM: Electrically Erasable Programmable Read Only Memory), 자기 디스크 저장 장치(magnetic disc storage device), 컴팩트 디스크 롬(CD-ROM: Compact Disc-ROM), 디지털 다목적 디스크(DVDs: Digital Versatile Discs) 또는 다른 형태의 광학 저장 장치, 마그네틱 카세트(magnetic cassette)에 저장될 수 있다. 또는, 이들의 일부 또는 전부의 조합으로 구성된 메모리에 저장될 수 있다. 또한, 각각의 구성 메모리는 다수 개 포함될 수도 있다.
또한, 상기 프로그램은 인터넷(Internet), 인트라넷(Intranet), LAN(Local Area Network), WLAN(Wide LAN), 또는 SAN(Storage Area Network)과 같은 통신 네트워크, 또는 이들의 조합으로 구성된 통신 네트워크를 통하여 접근(access)할 수 있는 부착 가능한(attachable) 저장 장치(storage device)에 저장될 수 있다. 이러한 저장 장치는 외부 포트를 통하여 본 개시의 실시 예를 수행하는 장치에 접속할 수 있다. 또한, 통신 네트워크상의 별도의 저장장치가 본 개시의 실시 예를 수행하는 장치에 접속할 수도 있다.
상술한 본 개시의 구체적인 실시 예들에서, 개시에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다. 그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 본 개시가 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 본 개시의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 개시의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 개시의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
Claims (20)
- 칩(chip)에 있어서,
아날로그(analog) 회로(circuitry)와,
디지털(digital) 회로와,
적어도 하나의 제1 연결부와,
상기 적어도 하나의 제1 연결부와 동작적으로 결합된(operatively coupled with) 전환부를 포함하고,
상기 전환부는,
제1 신호를 수신하는 경우, 상기 아날로그 회로와 상기 적어도 하나의 제1 연결부를 동작적으로 결합하도록 구성되고,
제2 신호를 수신하는 경우, 상기 디지털 회로와 상기 적어도 하나의 제1 연결부를 동작적으로 결합하도록 구성되는 칩.
- 청구항 1에 있어서,
상기 아날로그 회로와 동작적으로 결합된 적어도 하나의 제2 연결부와,
상기 디지털 회로와 동작적으로 결합된 적어도 하나의 제3 연결부를 더 포함하는 칩.
- 청구항 2에 있어서, 상기 아날로그 회로는,
적어도 하나의 제1 아날로그 신호와 적어도 하나의 제2 아날로그 신호를 수신하도록 구성되고,
상기 적어도 하나의 제1 아날로그 신호는,
상기 전환부가 상기 제1 신호를 수신하는 경우, 적어도 하나의 전자 장치(electronic device)로부터 상기 적어도 하나의 제1 연결부를 통해 수신되고,
상기 적어도 하나의 제2 아날로그 신호는,
상기 적어도 하나의 전자 장치로부터 상기 적어도 하나의 제2 연결부를 통해 수신되는 칩.
- 청구항 3에 있어서, 상기 디지털 회로는,
적어도 하나의 제1 디지털 신호와 적어도 하나의 제2 디지털 신호를 수신하도록 구성되고,
상기 적어도 하나의 제1 디지털 신호는,
상기 전환부가 상기 제2 신호를 수신하는 경우, 상기 적어도 하나의 전자 장치로부터 상기 적어도 하나의 제1 연결부를 통해 수신되고,
상기 적어도 하나의 제2 디지털 신호는,
상기 적어도 하나의 전자 장치로부터 상기 적어도 하나의 제3 연결부를 통해 수신되는 칩.
- 청구항 4에 있어서, 상기 아날로그 회로는,
적어도 하나의 제3 아날로그 신호와 적어도 하나의 제4 아날로그 신호를 송신하도록 더 구성되고,
상기 적어도 하나의 제3 아날로그 신호는,
상기 전환부가 상기 제1 신호를 수신하는 경우, 상기 적어도 하나의 제1 연결부를 통해 상기 적어도 하나의 전자 장치에게 송신되고,
상기 적어도 하나의 제4 아날로그 신호는,
상기 적어도 하나의 제2 연결부를 통해 상기 적어도 하나의 전자 장치에게 송신되는 칩.
- 청구항 5에 있어서, 상기 디지털 회로는,
적어도 하나의 제3 디지털 신호와 적어도 하나의 제4 디지털 신호를 송신하도록 더 구성되고,
상기 적어도 하나의 제3 디지털 신호는,
상기 전환부가 상기 제2 신호를 수신하는 경우, 상기 적어도 하나의 제1 연결부를 통해 상기 적어도 하나의 전자 장치에게 송신되고,
상기 적어도 하나의 제4 디지털 신호는,
상기 적어도 하나의 제3 연결부를 통해 상기 적어도 하나의 전자 장치에게 송신되는 칩.
- 청구항 2에 있어서, 상기 전환부는,
복수의 경로 결정부들을 포함하고,
상기 복수의 경로 결정부들 각각은,
아날로그 경로와 연결되고, 디지털 경로와 연결되며,
상기 제1 신호를 수신하는 경우, 상기 아날로그 경로를 통해 상기 아날로그 회로와 상기 적어도 하나의 제1 연결부 중 하나를 동작적으로 결합하도록 구성되고,
상기 제2 신호를 수신하는 경우, 상기 디지털 경로를 통해 상기 디지털 회로와 상기 적어도 하나의 제1 연결부 중 하나를 동작적으로 결합하도록 구성되는 칩.
- 청구항 7에 있어서, 상기 복수의 경로 결정부들 각각은,
상기 아날로그 회로와 연결되고, 상기 아날로그 경로와 연결된 선형(linearity) 증폭기(amplifier)와,
상기 디지털 회로와 연결되고, 상기 디지털 경로와 연결된 제1 레벨 쉬프터(level shifter)를 더 포함하는 칩.
- 청구항 8에 있어서, 상기 적어도 하나의 제1 연결부는,
제4 연결부를 포함하고,
상기 아날로그 회로는,
제1 아날로그 신호를 수신하도록 구성되고,
상기 제1 아날로그 신호는,
상기 복수의 경로 결정부들 중 제1 경로 결정부가 상기 제1 신호를 수신하는 경우, 상기 선형 증폭기를 통해 제1 입력 신호를 증폭하여 생성되고,
상기 제1 입력 신호는,
상기 제4 연결부를 통해 전자 장치(electronic device)로부터 상기 제1 경로 결정부에게 수신되는 칩.
- 청구항 9에 있어서, 상기 적어도 하나의 제1 연결부는,
제5 연결부를 포함하고,
상기 디지털 회로는,
제1 디지털 신호를 수신하도록 구성되고,
상기 제1 디지털 신호는,
상기 복수의 경로 결정부들 중 제2 경로 결정부가 상기 제2 신호를 수신하는 경우, 상기 제1 레벨 쉬프터를 통해 제2 입력 신호를 변환하여 생성되고,
상기 제2 입력 신호는,
상기 제5 연결부를 통해 상기 전자 장치로부터 상기 제2 경로 결정부에게 수신되는 칩.
- 청구항 10에 있어서, 상기 적어도 하나의 제1 연결부는,
제6 연결부를 포함하고,
상기 아날로그 회로는,
제2 아날로그 신호를 송신하도록 더 구성되고,
상기 선형 증폭기는,
상기 제2 아날로그 신호를 증폭하여 제1 출력 신호를 생성하도록 구성되고,
상기 제1 출력 신호는,
상기 복수의 경로 결정부들 중 제3 경로 결정부가 상기 제1 신호를 수신하는 경우, 상기 제6 연결부를 통해 상기 적어도 하나의 전자 장치에게 송신되는 칩.
- 청구항 11에 있어서, 상기 적어도 하나의 제1 연결부는,
제7 연결부를 포함하고,
상기 디지털 회로는,
제2 디지털 신호를 송신하도록 더 구성되고,
상기 제1 레벨 쉬프터는,
상기 제2 디지털 신호를 변환하여 제2 출력 신호를 생성하도록 구성되고,
상기 제2 출력 신호는,
상기 경로 결정부 중 제4 경로 결정부가 상기 제2 신호를 수신하는 경우, 상기 적어도 하나의 제7 연결부를 통해 상기 적어도 하나의 전자 장치에게 송신되는 칩.
- 청구항 8에 있어서, 상기 복수의 경로 결정부들 각각은,
제2 레벨 쉬프터와,
상기 제2 레벨 쉬프터와 동작적으로 결합되는 인버터를 포함하는 칩.
- 청구항 13에 있어서, 상기 제2 레벨 쉬프터는,
상기 제1 신호를 수신하도록 구성되고,
상기 제1 신호를 수신하는 경우, 상기 제1 신호를 변환하여 변환된 제1 신호를 생성하도록 구성되고,
상기 인버터는,
상기 변환된 제1 신호의 극성을 변환하여 제3 신호를 생성하도록 구성되며,
상기 변환된 제1 신호는,
상기 아날로그 경로를 활성화하기 위한 신호이고,
상기 제3 신호는,
상기 디지털 경로를 비활성화하기 위한 신호인 칩.
- 청구항 14에 있어서, 상기 제2 레벨 쉬프터는,
상기 제2 신호를 수신하도록 더 구성되고,
상기 제2 신호를 수신하는 경우, 상기 제2 신호를 변환하여 변환된 제2 신호를 생성하도록 더 구성되고,
상기 인버터는,
상기 변환된 제2 신호의 극성을 변환하여 제4 신호를 생성하도록 구성되며,
상기 변환된 제2 신호는,
상기 디지털 경로를 활성화하기 위한 신호이고,
상기 제4 신호는,
상기 아날로그 경로를 비활성화하기 위한 신호인 칩.
- 청구항 8에 있어서, 상기 복수의 경로 결정부들 각각은,
상기 적어도 하나의 제1 연결부 중 하나와 동작적으로 결합된 보호부를 더 포함하는 칩.
- 청구항 16에 있어서, 상기 보호부는,
상기 아날로그 경로 또는 상기 디지털 경로로 정전기가 입력되는 것을 차단하도록 구성되는 칩.
- 청구항 1에 있어서, 상기 디지털 회로는,
상기 아날로그 회로와 동작적으로 결합되고,
상기 아날로그 회로를 제어하기 위한 신호를 생성하도록 구성되는 칩.
- 청구항 1에 있어서, 상기 제1 신호는,
상기 아날로그 회로를 활성화하기 위한 제어 신호이고,
상기 제2 신호는,
상기 디지털 회로를 활성화하기 위한 제어 신호인 칩.
- 청구항 1에 있어서, 상기 제1 신호는,
상기 칩을 포함하는 장치(apparatus)를 위한 신호를 생성하기 위하여 수신되고,
상기 제2 신호는,
상기 칩의 오류 여부를 검사하기 위하여 수신되는 칩.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/211,459 US9948301B2 (en) | 2014-07-24 | 2016-07-15 | Hybrid chip comprising hybrid connector |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20150105120 | 2015-07-24 | ||
| KR1020150105120 | 2015-07-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170012011A true KR20170012011A (ko) | 2017-02-02 |
| KR102547483B1 KR102547483B1 (ko) | 2023-06-27 |
Family
ID=58151887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160069584A KR102547483B1 (ko) | 2014-07-24 | 2016-06-03 | 하이브리드 연결부를 포함하는 하이브리드 칩 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102547483B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003315413A (ja) * | 2002-04-18 | 2003-11-06 | Matsushita Electric Ind Co Ltd | スキャンパス回路および当該スキャンパス回路を備えた半導体集積回路 |
| US20100289549A1 (en) * | 2007-12-21 | 2010-11-18 | Sony Corporation | Analog scan circuit, analog flip-flop, and data processing apparatus |
| KR20120119532A (ko) * | 2011-04-21 | 2012-10-31 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 테스트 방법 |
-
2016
- 2016-06-03 KR KR1020160069584A patent/KR102547483B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003315413A (ja) * | 2002-04-18 | 2003-11-06 | Matsushita Electric Ind Co Ltd | スキャンパス回路および当該スキャンパス回路を備えた半導体集積回路 |
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| KR20120119532A (ko) * | 2011-04-21 | 2012-10-31 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 테스트 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102547483B1 (ko) | 2023-06-27 |
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