JP2001051024A - 半導体試験装置の半導体試験用プログラム実行方法 - Google Patents

Abstract

(57)【要約】 【課題】 複数の被検査用半導体デバイスに対して同時
にＡＣパラメトリック試験を行えるようにして試験時間
を大幅に短縮化する。 【解決手段】 半導体試験装置は、半導体試験用プログ
ラムを実行することにより複数の半導体装置に対して所
定のＡＣパラメトリック試験を行う。まず、複数の半導
体装置に対して同じタイミングで並列的にパターンが印
加される。このパターンの印加結果に基づいて次回のパ
ターン印加のタイミングが複数の半導体装置毎に設定さ
れる。設定されたタイミングで複数の半導体装置に対し
て並列的にパターンが印加される。このパターンの印加
結果に基づいて複数の半導体装置毎にＡＣパラメトリッ
ク試験が終了したか否かが判定される。ここで、ＡＣパ
ラメトリック試験が終了していないと判定された半導体
装置に対しては、次回のパターン印加のタイミングが設
定され、パターン印加処理が繰り返し実行される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイスに
対してＡＣパラメトリック（スイッチング特性）試験を
行う半導体試験装置の半導体試験用プログラム実行方法
に関する。

【０００２】

【従来の技術】従来から、出荷前のロジックＩＣや半導
体メモリ等の各種の半導体デバイスに対して直流試験、
機能試験等を行うものとして、半導体試験装置が知られ
ている。半導体試験装置が行う試験は大別して、機能試
験と直流試験である。機能試験は、被検査用半導体デバ
イスに所定の試験パターン信号を与え、この試験パター
ン信号に対して予定通りの動作を被検査用半導体デバイ
スが行ったか否かを検査するものである。直流試験は、
被検査用半導体デバイスの各端子の直流特性が予定した
特性を満たしているか否かを検査するものである。

【０００３】

【発明が解決しようとする課題】従来の半導体試験装置
は、複数個の被検査用半導体デバイスに対して同時に機
能試験や直流試験を行うことによって、被検査用半導体
デバイスの１個当たりに要する試験時間の大幅な短縮化
を図っている。ところが、機能試験の中のＡＣパラメト
リック（スイッチング特性）試験を複数個の被検査用半
導体デバイスに対して同時に行おうとした場合、その試
験方法（シーケンシャルサーチ又はバイナリサーチ）に
よっては、被検査用半導体デバイス毎に異なる値のタイ
ミングエッジを用いて試験を行わなければならなかった
ために、複数個の被検査用半導体デバイスに対して並列
的に同時に試験を行うことができなかった。従って、従
来の半導体試験装置は、ＡＣパラメトリック試験を行う
場合には、複数の被検査用半導体デバイスの一つ一つに
対してそれぞれ順番に試験を行っていたため、試験時間
を短縮化することができなかった。

【０００４】本発明は、このような点に鑑みて創作され
たものであり、その目的は、複数の被検査用半導体デバ
イスに対して同時にＡＣパラメトリック試験を行うこと
ができ、試験時間を大幅に短縮化することのできる半導
体試験装置の半導体試験用プログラム実行方法を提供す
ることにある。

【０００５】

【課題を解決するための手段】請求項１に記載された半
導体試験装置の半導体試験用プログラム実行方法は、半
導体試験用プログラムを実行することにより複数の半導
体装置に対して所定のＡＣパラメトリック試験を行う半
導体試験装置の半導体試験用プログラム実行方法におい
て、前記複数の半導体装置に対して予め設定されたタイ
ミングで並列的にパターンを印加する第１のステップ
と、前記第１のステップによる前記パターンの印加結果
に基づいて次回のパターン印加のタイミングを前記複数
の半導体装置毎に設定する第２のステップと、前記第２
のステップによって設定されたタイミングで前記複数の
半導体装置に対して並列的にパターンを印加する第３の
ステップと、前記第３のステップによる前記パターンの
印加結果に基づいて前記複数の半導体装置毎に前記ＡＣ
パラメトリック試験が終了したか否かを判定する第４の
ステップと、前記第４のステップで前記ＡＣパラメトリ
ック試験が終了していないと判定された半導体装置に対
して、次回のパターン印加のタイミングを設定し、前記
第３のステップにリターンする第５のステップとを含む
ものである。

【０００６】バイナリサーチによってＡＣパラメトリッ
ク試験を行う場合、第１回目は半導体試験用プログラム
によってパスとなるように予め設定された共通のタイミ
ングで全ての半導体装置に並列的にパターンを印加す
る。第２回目は半導体試験用プログラムによってフェイ
ルとなるように予め設定された共通のタイミングで全て
の半導体装置に並列的にパターンを印加する。第３回目
は、第１回目と第２回目のタイミングの中間のタイミン
グでパターンを並列的に印加する。これによって、半導
体装置の有するＡＣパラメトリック特性に応じて、パタ
ーンの印加結果はパス又はフェイルとなる。この印加結
果に応じて、次のタイミングを半導体装置毎に設定す
る。これ以降はそれぞれの印加結果に応じて異なるタイ
ミングで並列的にパターンの印加が行われ、ＡＣパラメ
トリック試験が複数の半導体装置に対して並行して同時
に実行されるようになり、従来に比べて格段に試験時間
を大幅に短縮化することができる。また、異なる分解能
のシーケンシャルサーチによってＡＣパラメトリック試
験を行う場合には、第１回目は半導体試験用プログラム
によってフェイルとなるように予め設定された共通のタ
イミングで全ての半導体装置に並列的にパターンを印加
する。第２回目は半導体試験用プログラムによって予め
設定された１段階目の分解能に対応したタイミングで全
ての半導体装置に並列的にパターンを印加する。これに
よって、半導体装置の有するＡＣパラメトリック特性に
応じて、パターンの印加結果がフェイル又はパスとなる
ので、この印加結果に応じて、次回のタイミングを半導
体装置毎に設定する。すなわち、フェイルとなった半導
体装置に対しては、１段階目の分解能に対応したタイミ
ングを設定し、パスとなった半導体装置に対しては２段
階目の細かな分解能に対応したタイミングを設定する。
これ以降はそれぞれの印加結果に応じて異なるタイミン
グで並列的にパターンの印加が行われ、ＡＣパラメトリ
ック試験が複数の半導体装置に対して並行して同時に実
行されるようになる。

【０００７】請求項２に記載された半導体試験装置の半
導体試験用プログラム実行方法は、前記パターン印加の
タイミングの設定をバイナリサーチによって行うもので
ある。これは、ＡＣパラメトリック試験を前述のバイナ
リサーチで行う場合に限定したものである。

【０００８】請求項３に記載された半導体試験装置の半
導体試験用プログラム実行方法は、前記パターン印加の
タイミングの設定を分解能の異なる２段階のシーケンシ
ャルサーチによって行うものである。これは、ＡＣパラ
メトリック試験を前述のような分解能の異なる２段階の
シーケンシャルサーチで行う場合に限定したものであ
る。

【０００９】

【発明の実施の形態】以下、本発明を適用した一実施の
形態に係る半導体試験装置の半導体試験用プログラム実
行方法について、図面を参照しながら説明する。

【００１０】図２は、実施の形態に係る半導体試験装置
の概略構成を示す図である。同図に示す半導体試験装置
は、試験対象として複数個（ここでは４個）の半導体デ
バイス８１〜８４に対して同時にＡＣパラメトリック
（スイッチング特性）試験を行うことのできるものであ
り、テスタプロセッサ１０、タイミングジェネレータ２
０、パターンジェネレータ３０、データセレクタ４０、
フォーマットコントロール部５０、ピンカード６０、デ
ジタルコンペア部７０を含んで構成されている。

【００１１】上述したテスタプロセッサ１０は、オペレ
ーティングシステム（ＯＳ）によって所定の半導体試験
用プログラムを実行して半導体デバイス８１〜８４に対
するＡＣパラメトリック試験を行うために、半導体試験
装置の全体を制御する。半導体試験用プログラムには、
ＡＣパラメトリック試験を行うために半導体デバイス８
１〜８４に入力するパターンデータを作成するメモリパ
ターンプログラムと、試験条件を規定してＡＣパラメト
リック特性試験を実施するテスト実行プログラムとが含
まれている。

【００１２】タイミングジェネレータ２０は、試験動作
の基本周期を設定するとともに、この設定した基本周期
内に含まれる各種のタイミングエッジを生成するもので
あり、いわゆるパーピン型のタイミングジェネレータで
ある。パーピン型のタイミングジェネレータ２０は、半
導体デバイス８１〜８４の各ピンのそれぞれに１対１に
対応した複数のタイミングエッジ発生回路を有してお
り、互いに独立に各種のタイミングエッジを発生するこ
とができるようになっている。しかも、それぞれのタイ
ミングエッジ等は、各ピン毎に任意の値を設定すること
ができる。

【００１３】パターンジェネレータ３０は、半導体デバ
イス８１〜８４の各ピンに入力するパターンデータを発
生するものである。データセレクタ４０は、パターンジ
ェネレータ３０から出力される各種のパターンデータ
と、これを入力する半導体デバイス８１〜８４の各ピン
とを対応させるものである。フォーマットコントロール
部５０は、パターンジェネレータ３０によって発生され
データセレクタ４０によって選択されたパターンデータ
と、タイミングジェネレータ２０によって生成されたタ
イミングエッジとに基づいて、半導体デバイス８１〜８
４に対する波形制御を行うものである。

【００１４】また、ピンカード６０は、フォーマットコ
ントロール部５０及びデジタルコンペア部７０と、半導
体デバイス８１〜８４との間の物理的なインタフェース
をとるためのものである。ピンカード６０は、半導体デ
バイス８１〜８４の対応するピンに所定のパターン波形
を印加するドライバと、ピンに現れる電圧波形と所定の
ローレベル電圧およびハイレベル電圧との比較を同時に
行うデュアルコンパレータと、任意に負荷電流の値が設
定可能なプログラマブル負荷と、ピンに接続された所定
の抵抗値（例えば５０Ω）を有する終端抵抗とを含んで
構成されている。なお、半導体デバイス８１〜８４のピ
ンの中には、アドレス端子に対応するピンのように所定
のデータを入力するだけのピンもあり、このようなピン
については上述したデュアルコンパレータやプログラマ
ブル負荷、終端抵抗は不要であって、ドライバのみが接
続されている。

【００１５】デジタルコンペア部７０は、半導体デバイ
ス８１〜８４の各ピンの出力に対して、データセレクタ
４０で選択された各ピン毎の期待値データを比較する。
この比較を行うタイミングは、タイミングジェネレータ
２０で生成されるストローブ信号のタイミングエッジＳ
ＴＲＢで指定される。

【００１６】図１は、本発明の半導体試験装置がテスト
実行プログラムを実行してＡＣパラメトリック試験を行
う場合の処理の流れを示す図である。この実施の形態に
係る半導体試験装置は、１個の半導体デバイスに対する
テスト実行プログラムに基づいて複数個（ここでは４
個）の半導体デバイス８１〜８４に対してそれぞれ同じ
ようにＡＣパラメトリック試験を行うように動作する。
従って、複数個の半導体デバイス用にテスト実行プログ
ラムを作成しなくてもよいという利点がある。

【００１７】ステップＳ１では、変数領域を半導体デバ
イスの数に応じただけ確保する。ステップＳ２では、確
保された変数に応じてそれぞれの各半導体デバイス毎
（ＤＵＴ１〜ＤＵＴ４）に演算処理を行う。この演算処
理は、試験方法（バイナリサーチ又はシーケンシャルサ
ーチ）に基づいて半導体デバイス毎にタイミングエッジ
を設定したり、テスト結果から最終的な値を算出したり
する。全ての半導体デバイス８１〜８４について最終的
な値を求めることができた場合には、試験を終了する。
ステップＳ３では、テスタハードウェアに対してステッ
プＳ２の演算結果の書き込みを行う。このとき、全ての
半導体デバイスに対して同時に演算結果を書き込んだ
り、個別に書き込んだりする。ステップＳ４では、テス
タハードウェアによって、テスト実行プログラムを実行
して所定の測定動作を開始するが、その測定動作に先立
って、パーピン型のタイミングジェネレータ２０内のタ
イミングエッジ発生回路に各ピンに対応したタイミング
エッジの設定を行う。ステップＳ５では、全ての半導体
デバイス８１〜８４に対して同時にテストパターンを印
加し、所定の測定動作を行う。ステップＳ６では、測定
動作の結果、それがＰＡＳＳであるかＦＡＩＬであるか
を判断し、ステップＳ２にリターンする。

【００１８】次に、読み出し信号（／ＲＤ）の立ち下が
りエッジからデータが出力されるまでの時間をディレイ
（ＤＥＬＡＹ）という演算式に基づいてバイナリサーチ
で測定するというＡＣパラメトリック試験を４個の半導
体デバイス８１〜８４に対して行う場合の具体例につい
て説明する。演算式ＤＥＬＡＹは、 ｔａｒｇｅｔ＝ｍａｓｔｅｒ＋ｃｕｒｒｅｎｔ＿ｖａｌ
ｕｅ のように表され、これに基づいて相対値で測定が行われ
る。

【００１９】図３は、以下に示すテスト実行プログラム
に従って実行されるＡＣパラメトリック試験の動作の概
略を示すタイミングチャート図である。

【００２０】 ＳＩＧＮＡＬ ｒｄ； ＳＩＧＮＡＬ ｄａｔａ； ＡＣ＿ＬＩＭＩＴ ａｃ＿ｌｉｍｉｔ； ＭＥＡＳＵＲＥ＿ＡＣ ｍｅａｓ＿ａｃ； ｒｄ．ｗａｖｅｋｉｎｄ（０，ＲＺＯＩＮＶ）； ｒｄ．ｔｉｍｉｎｇ（１，Ｔ１，１００ｎＳ）； ｒｄ．ｔｉｍｉｎｇ（１，Ｔ２，２００ｎＳ）； ｄａｔａ．ｋｉｎｄ（ＯＵＴ）； ｄａｔａ．ｔｉｍｉｎｇ（１，ＳＴＢＬ，１５０ｎＳ）； ｍｅａｓ＿ａｃ．ｔａｒｇｅｔ（ｄａｔａ，ＴＳ１，ＳＴＢＬ）； ｍｅａｓ＿ａｃ．ｍａｓｔｅｒ（ｒｄ ，ＴＳ１，Ｔ１ ）； ｍｅａｓ＿ａｃ．ｃａｌｃ＿ｍｏｄｅ（ＤＥＬＡＹ）； ｍｅａｓ＿ａｃ．ｐａｓｓ＿ｖａｌｕｅ（９０ｎＳ）； ｍｅａｓ＿ａｃ．ｆａｉｌ＿ｖａｌｕｅ（３０ｎＳ）； ｍｅａｓ＿ａｃ．ｒｅｓｏｌｕｔｉｏｎ（１０ｎＳ）； ａｃ＿ｌｉｍｉｔ．ｌｏｗｅｒ（ＮＯＮＥ）； ａｃ＿ｌｉｍｉｔ．ｕｐｐｅｒ（ｔＰＤ）； ｍｅａｓ＿ａｃ．Ｓｅｔ（） ｍｅａｓ＿ａｃ．Ｅｘｅｃ（） Ｓｅｃｏｎｄｓ ｖａｌｕｅ＝ｍｅａｓ＿ａｃ．Ｇｅｔ＿Ｖａｌｕｅ（１） ； 図３において、読み出し信号／ＲＤは、１００ｎＳで立
ち下がり、２００ｎＳで立ち上がる信号である。データ
ＤＡＴ１は半導体デバイス８１から、データＤＡＴ２は
半導体デバイス８２から、データＤＡＴ３は半導体デバ
イス８３から、データＤＡＴ４は半導体デバイス８４か
らそれぞれ出力される信号であり、読み出し信号／ＲＤ
が立ち下がってから６５，５５，３５，８５ｎＳでそれ
ぞれ出力する。このように各半導体デバイス８１〜８４
は、読み出し信号／ＲＤの入力に応じてそれぞれ異なる
タイミングでデータＤＡＴ１〜４を出力する。そこで、
このように異なるタイミングでデータＤＡＴ１〜４を出
力する各半導体デバイス８１〜８４に対して、どのよう
にして同時にＡＣパラメトリック試験が実行されるかに
ついて説明する。

【００２１】第１回目のテストでは、ステップＳ１で、
テスタプロセッサ１０は、オペレーティングシステムに
よって上述のテスト実行プログラムに基づいて４個の半
導体デバイスに対してそれぞれの変数領域を確保する。
ステップＳ２で、テスタプロセッサ１０は、ステートメ
ントに定義されているパスレジスタｐａｓｓ＿ｖａｌｕ
ｅの値９０ｎＳでパスになることをチェックするため
に、現在値レジスタｃｕｒｒｅｎｔ＿ｖａｌｕｅにパス
レジスタの値９０ｎＳを代入する。次に演算式ＤＥＬＡ
Ｙにおけるマスタレジスタｍａｓｔｅｒの値が必要なの
で、シグナルオブジェクトから読み出し波形／ＲＤの立
ちあがりタイミングである１００ｎＳという値をマスタ
レジスタｍａｓｔｅｒに代入する。この結果を上述の演
算式ＤＥＬＡＹに代入する。その結果、ターゲットレジ
スタｔａｒｇｅｔの値は１９０ｎＳとなる。

【００２２】ステップＳ３で、テスタプロセッサ１０は
ステップＳ２の結果をテスタハードウェアに書き込む。
ステップＳ４でテスタハードウェアはタイミングジェネ
レータ２０内のタイミングエッジ発生回路にタイミング
エッジとしてターゲットレジスタｔａｒｇｅｔに値１９
０ｎＳを設定する。ステップＳ５で、テスタハードウェ
アは全ての半導体デバイス８１〜８４に対して同時にテ
ストパターンを印加し、所定の測定動作を行う。ステッ
プＳ６で、テスタプロセッサ１０は、測定動作のテスト
結果（ＰＡＳＳ／ＦＡＩＬ）を処理する。この場合に
は、全ての半導体デバイス８１〜８４の結果はパスとな
る。この結果は、図３の右下側に各半導体デバイス８１
〜８４（ＤＵＴ１〜ＤＵＴ４）毎に示されている。この
第１回目のテスト結果は、テストの順序が１、テストの
値が９０ｎＳ及びテストの結果がＰＡＳＳと表示されて
いる。

【００２３】第２回目のテストでは、テスタプロセッサ
１０は、ステートメントに定義されているフェイルレジ
スタｆａｉｌ＿ｖａｌｕｅの値３０ｎＳでフェイルにな
ることをチェックするために、現在値レジスタｃｕｒｒ
ｅｎｔ＿ｖａｌｕｅにフェイルレジスタｆａｉｌ＿ｖａ
ｌｕｅの値３０ｎＳを代入し、演算式ＤＥＬＡＹによる
演算を行う。その結果、ターゲットレジスタｔａｒｇｅ
ｔの値は１３０ｎＳとなる。上述の場合と同様にして、
ターゲットレジスタｔａｒｇｅｔの値１３０ｎＳをタイ
ミングエッジとする測定動作が行われる。この測定動作
の結果、全ての半導体デバイス８１〜８４のテスト結果
はフェイルとなる。この結果は、図３の左下側に示され
ており、テストの順序が２、テストの値が３０ｎＳ及び
テストの結果がＦＡＩＬと表示されている。

【００２４】第３回目のテストでは、テスタプロセッサ
１０は、フェイルレジスタｆａｉｌ＿ｖａｌｕｅの値３
０ｎＳとパスレジスタｐａｓｓ＿ｖａｌｕｅの値９０ｎ
Ｓとの中間値６０ｎＳを現在値レジスタｃｕｒｒｅｎｔ
＿ｖａｌｕｅに代入し、演算式ＤＥＬＡＹによる演算を
行う。その結果、ターゲットレジスタｔａｒｇｅｔの値
は１６０ｎＳとなる。ターゲットレジスタｔａｒｇｅｔ
の値１６０ｎＳをタイミングエッジとする測定動作が行
われる。この測定動作の結果、半導体デバイス８１、８
４のテスト結果はフェイルとなり、半導体デバイス８
２、８３のテスト結果はパスとなる。この結果は、図３
の下側に示されており、テストの順序が３、テストの値
が６０ｎＳ及びテストの結果がＰＡＳＳ又はＦＡＩＬと
表示されている。テスト結果がパスの場合は、テストに
使った中間値を第４回目のテストでパスレジスタｐａｓ
ｓ＿ｖａｌｕｅに代入する。テスト結果がフェイルの場
合は、テストに使った中間値を第４回目のテストでフェ
イルレジスタｆａｉｌ＿ｖａｌｕｅに代入する。

【００２５】第４回目のテストでは、テスタプロセッサ
１０は、前回のテスト結果（ＰＡＳＳ／ＦＡＩＬ）に応
じた演算処理を行う。半導体デバイス８１（ＤＵＴ１）
及び８４（ＤＵＴ４）については、前回のテスト結果が
ＦＡＩＬなので、前回のテストに使った中間値６０ｎＳ
をフェイルレジスタｆａｉｌ＿ｖａｌｕｅに代入し、こ
れとパスレジスタｐａｓｓ＿ｖａｌｕｅの値９０ｎＳと
の中間値７０ｎＳを現在値レジスタｃｕｒｒｅｎｔ＿ｖ
ａｌｕｅに代入し、演算式ＤＥＬＡＹによる演算を行
う。なお、６０ｎＳと９０ｎＳの中間値は７５ｎＳであ
るが、分解能ｒｅｓｏｌｕｔｉｏｎが１０ｎＳなので、
ここでは７０ｎＳが中間値となる。一方、半導体デバイ
ス８２（ＤＵＴ２）及び８３（ＤＵＴ３）については、
前回のテスト結果がＰＡＳＳなので、前回のテストに使
った中間値６０ｎＳをパスレジスタｐａｓｓ＿ｖａｌｕ
ｅに代入し、これとフェイルレジスタｆａｉｌ＿ｖａｌ
ｕｅの値３０ｎＳとの中間値４０ｎＳを現在値レジスタ
ｃｕｒｒｅｎｔ＿ｖａｌｕｅに代入し、演算式ＤＥＬＡ
Ｙによる演算を行う。その結果、半導体デバイス８１
（ＤＵＴ１）及び８４（ＤＵＴ４）のターゲットレジス
タｔａｒｇｅｔの値は１７０ｎＳとなり、半導体デバイ
ス８２（ＤＵＴ２）及び８３（ＤＵＴ３）のターゲット
レジスタｔａｒｇｅｔの値１４０ｎＳとなり、それぞれ
のターゲットの値をタイミングエッジとする測定動作が
並列的に行われる。

【００２６】半導体デバイス８１のテスト結果はパスで
あり、テストの順序が４、テストの値が７０ｎＳ及びテ
ストの結果がＰＡＳＳと表示されている。半導体デバイ
ス８２のテスト結果はフェイルであり、テストの順序が
４、テストの値が４０ｎＳ及びテストの結果がＦＡＩＬ
と表示されている。半導体デバイス８３のテスト結果は
パスであり、テストの順序が４、テストの値が４０ｎＳ
及びテストの結果がＰＡＳＳと表示されている。半導体
デバイス８４のテスト結果はフェイルであり、テストの
順序が４、テストの値が７０ｎＳ及びテストの結果がＦ
ＡＩＬと表示されている。

【００２７】第５回目のテストでは、テスタプロセッサ
１０は、第４回目のテストの場合と同様に前回のテスト
結果（ＰＡＳＳ／ＦＡＩＬ）に応じた演算処理を行う。
半導体デバイス８１（ＤＵＴ１）については、前回のテ
スト結果がパスなので、前回のテストに使った中間値７
０ｎＳをパスレジスタｐａｓｓ＿ｖａｌｕｅに代入し、
これと前回のフェイルレジスタｆａｉｌ＿ｖａｌｕｅの
値６０ｎＳとの差分の絶対値を求め、その値が分解能ｒ
ｅｓｏｌｕｔｉｏｎ（１０ｎＳ）以下であるかどうかの
判定を行う。この場合は、差分の絶対値が分解能以下な
ので、半導体デバイス８１（ＤＵＴ１）については、最
終的なパスレジスタｐａｓｓ＿ｖａｌｕｅの値を７０ｎ
Ｓとしてテストを終了する。

【００２８】半導体デバイス８２（ＤＵＴ１）について
は、前回のテスト結果がフェイルなので、前回のテスト
に使った中間値４０ｎＳをフェイルレジスタｆａｉｌ＿
ｖａｌｕｅに代入し、これと前回のパスレジスタｆａｉ
ｌ＿ｖａｌｕｅの値６０ｎＳとの差分の絶対値を求め、
その値が分解能ｒｅｓｏｌｕｔｉｏｎ（１０ｎＳ）以下
であるかどうかの判定を行う。この場合は、差分の絶対
値が分解能より大きいので、フェイルレジスタｆａｉｌ
＿ｖａｌｕｅの値４０ｎＳとパスレジスタｐａｓｓ＿ｖ
ａｌｕｅの値６０ｎＳとの中間値５０ｎＳを現在値レジ
スタｃｕｒｒｅｎｔ＿ｖａｌｕｅに代入し、演算式ＤＥ
ＬＡＹによる演算を行う。

【００２９】半導体デバイス８３（ＤＵＴ３）について
は、前回のテスト結果がＰＡＳＳなので、前回のテスト
に使った中間値４０ｎＳをパスレジスタｐａｓｓ＿ｖａ
ｌｕｅに代入し、これと前回のフェイルレジスタｆａｉ
ｌ＿ｖａｌｕｅの値３０ｎＳとの差分の絶対値を求め、
その値が分解能ｒｅｓｏｌｕｔｉｏｎ（１０ｎＳ）以下
であるかどうかの判定を行う。この場合は差分の絶対値
が分解能以下なので、半導体デバイス８３（ＤＵＴ３）
については最終的なパスレジスタｐａｓｓ＿ｖａｌｕｅ
の値を４０ｎＳとしてテストを終了する。

【００３０】半導体デバイス８４（ＤＵＴ４）について
は、前回のテスト結果がフェイルなので、前回のテスト
に使った中間値７０ｎＳをフェイルレジスタｆａｉｌ＿
ｖａｌｕｅに代入し、これと前回のパスレジスタｐａｓ
ｓ＿ｖａｌｕｅの値９０ｎＳとの差分の絶対値を求め、
その値が分解能ｒｅｓｏｌｕｔｉｏｎ（１０ｎＳ）以下
であるかどうかの判定を行う。この場合は、差分の絶対
値が分解能より大きいので、フェイルレジスタｆａｉｌ
＿ｖａｌｕｅの値７０ｎＳとパスレジスタｐａｓｓ＿ｖ
ａｌｕｅの値９０ｎＳとの中間値８０ｎＳを現在値レジ
スタｃｕｒｒｅｎｔ＿ｖａｌｕｅに代入し、演算式ＤＥ
ＬＡＹによる演算を行う。この結果、半導体デバイス８
２（ＤＵＴ２）のターゲットレジスタｔａｒｇｅｔの値
は１５０ｎＳとなり、半導体デバイス８４（ＤＵＴ４）
のターゲットレジスタｔａｒｇｅｔの値は１８０ｎＳと
なり、それぞれのターゲットの値をタイミングエッジと
する測定動作が並列的に行われる。

【００３１】半導体デバイス８２（ＤＵＴ２）のテスト
結果はフェイルであり、テストの順序が５、テストの値
が５０ｎＳ及びテストの結果がＦＡＩＬと表示されてい
る。半導体デバイス８４（ＤＵＴ４）のテスト結果もフ
ェイルであり、テストの順序が５、テストの値が８０ｎ
Ｓ及びテストの結果がＦＡＩＬと表示されている。

【００３２】第６回目のテストでは、テスタプロセッサ
１０は、第５回目のテストの場合と同様に前回のテスト
結果（ＰＡＳＳ／ＦＡＩＬ）に応じた演算処理を行う。
半導体デバイス８２（ＤＵＴ２）については、前回のテ
スト結果がフェイルなので、前回のテストに使った中間
値５０ｎＳをフェイルレジスタｐａｓｓ＿ｖａｌｕｅに
代入し、これと前回のパスレジスタｐａｓｓ＿ｖａｌｕ
ｅの値６０ｎＳとの差分の絶対値を求め、その値が分解
能ｒｅｓｏｌｕｔｉｏｎ（１０ｎＳ）以下であるかどう
かの判定を行う。この場合は、差分の絶対値が分解能以
下なので、この半導体デバイス８２（ＤＵＴ２）につい
ては最終的なパスレジスタｐａｓｓ＿ｖａｌｕｅの値を
６０ｎＳとしてテストを終了する。半導体デバイス８４
（ＤＵＴ４）については、前回のテスト結果がフェイル
なので、前回のテストに使った中間値８０ｎＳをフェイ
ルレジスタｆａｉｌ＿ｖａｌｕｅに代入し、これと前回
のパスレジスタｐａｓｓ＿ｖａｌｕｅの値９０ｎＳとの
差分の絶対値を求め、その値が分解能ｒｅｓｏｌｕｔｉ
ｏｎ（１０ｎＳ）以下であるかどうかの判定を行う。こ
の場合は、差分の絶対値が分解能以下なので、この半導
体デバイス８４（ＤＵＴ４）については最終的なパスレ
ジスタｐａｓｓ＿ｖａｌｕｅの値を９０ｎＳとしてテス
トを終了する。

【００３３】以上の一連のＡＣパラメトリック試験の結
果、半導体デバイス（ＤＵＴ１）８１は７０ｎＳ、半導
体デバイス（ＤＵＴ２）８２は６０ｎＳ、半導体デバイ
ス（ＤＵＴ３）８３は４０ｎＳ、半導体デバイス（ＤＵ
Ｔ４）８４は９０ｎＳという測定結果を、全体で５回の
パターン印加測定を行うだけで得ることができる。

【００３４】以上のように、この実施の形態に係る半導
体試験装置の半導体試験用プログラム実行方法によれ
ば、複数の被検査用半導体デバイスに対して異なるタイ
ミングエッジに基づいて同時にＡＣパラメトリック試験
を行うことができるので、上述のように試験時間を大幅
に短縮化することができるという効果がある。すなわ
ち、図３に示すような半導体デバイスの場合には、従来
だと１８回のパターン印加測定を行わなければＡＣパラ
メトリック試験を終了することができなかったのに対し
て、この実施の形態では、従来の約３分の１の５回のパ
ターン印加測定を行うだけで、ＡＣパラトメリック試験
を終了することができる。

【００３５】上述のステップＳ２〜Ｓ５が第１及び第３
のステップに、ステップＳ６及びＳ２が第２及び第４の
ステップに、ステップＳ２が第５のステップに、それぞ
れ対応する。

【００３６】なお、上述の実施の形態では、バイナリサ
ーチによってＡＣパラメトリック試験を行う場合につい
て説明したが、シーケンシャルサーチの場合にも同様に
適用することができる。図４及び図５は分解能の異なる
２段階のシーケンシャルサーチを用いてＡＣパラメトリ
ック試験を行った場合の具体例を示す図である。被検査
用半導体デバイスのＡＣパラメトリック特性は図３の場
合と同じものとする。この場合、まず、第１段階のシー
ケンシャルサーチとして、分解能４０ｎＳでサーチが行
われる。半導体デバイス（ＤＵＴ１〜３）８１〜８３に
ついては、３０ｎＳ、７０ｎＳの順番でサーチが行わ
れ、７０ｎＳでテスト結果がＰＡＳＳとなるので、三回
目以降のテストでは、分解能１０ｎＳでサーチが行われ
る。そして、半導体デバイス（ＤＵＴ１）８１の場合
は、４０ｎＳ、５０ｎＳ及び６０ｎＳでＦＡＩＬと判定
されるので、７０ｎＳがＡＣパラメトリック特性として
抽出される。半導体デバイス（ＤＵＴ２）８２の場合
は、４０ｎＳ及び５０ｎＳでＦＡＩＬ、６０ｎＳでＰＡ
ＳＳと判定されるので、６０ｎＳがＡＣパラメトリック
特性として抽出される。半導体デバイス（ＤＵＴ３）８
３の場合は、４０ｎでＰＡＳＳと判定されるので、４０
ｎＳがＡＣパラメトリック特性として抽出される。一
方、半導体デバイス（ＤＵＴ４）８４の場合は、１１０
ｎＳでＰＡＳＳとなるので、分解能１０ｎＳのサーチ
は、８０ｎＳ及び９０ｎＳの順番で行われ、９０ｎＳで
ＰＡＳＳと判定されるので、９０ｎＳがＡＣパラメトリ
ック特性として抽出される。この場合も複数の被検査用
半導体デバイスに対して異なるタイミングエッジに基づ
いて同時にＡＣパラメトリック試験を行うことができる
ので、上述のように試験時間を大幅に短縮化することが
できるという効果がある。

【００３７】上述した実施の形態では、半導体デバイス
８１〜８４の機能試験を行う半導体試験装置を考えた
が、試験対象物としての半導体装置は、半導体デバイス
に限定されず、各種のプロセッサやロジック用ＩＣ等で
あってもよい。

【００３８】

【発明の効果】上述したように、本発明によれば、複数
の被検査用半導体デバイスに対して同時にＡＣパラメト
リック試験を行うことができ、試験時間を大幅に短縮化
することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の半導体試験装置がテスト実行プログラ
ムを実行してＡＣパラメトリック試験を行う場合の処理
の流れを示す図である。

【図２】この実施の形態に係る半導体試験装置の概略構
成を示す図である。

【図３】この実施の形態に係る半導体試験装置が行うＡ
Ｃパラメトリック試験の動作の概略を示すタイミングチ
ャート図である。

【図４】ＡＣパラメトリック試験を行った場合の具体例
を示す図である。

【図５】ＡＣパラメトリック試験を行った場合の具体例
を示す図である。

【符号の説明】

１０ テスタプロセッサ ２０ タイミングジェネレータ ３０ パターンジェネレータ ４０ データセレクタ ５０ フォーマットコントロール部 ６０ ピンカード ７０ デジタルコンペア部 ８１〜８４ 半導体デバイス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体試験用プログラムを実行すること
   により複数の半導体装置に対して所定のＡＣパラメトリ
   ック試験を行う半導体試験装置の半導体試験用プログラ
   ム実行方法において、 前記複数の半導体装置に対して予め設定されたタイミン
   グで並列的にパターンを印加する第１のステップと、 前記第１のステップによる前記パターンの印加結果に基
   づいて次回のパターン印加のタイミングを前記複数の半
   導体装置毎に設定する第２のステップと、 前記第２のステップによって設定されたタイミングで前
   記複数の半導体装置に対して並列的にパターンを印加す
   る第３のステップと、 前記第３のステップによる前記パターンの印加結果に基
   づいて前記複数の半導体装置毎に前記ＡＣパラメトリッ
   ク試験が終了したか否かを判定する第４のステップと、 前記第４のステップで前記ＡＣパラメトリック試験が終
   了していないと判定された半導体装置に対して、次回の
   パターン印加のタイミングを設定し、前記第３のステッ
   プにリターンする第５のステップとを含むことを特徴と
   する半導体試験装置の半導体試験用プログラム実行方
   法。
2. 【請求項２】 請求項１において、 前記パターン印加のタイミングの設定をバイナリサーチ
   によって行うことを特徴とする半導体試験装置の半導体
   試験用プログラム実行方法。
3. 【請求項３】 請求項１において、 前記パターン印加のタイミングの設定を分解能の異なる
   ２段階のシーケンシャルサーチによって行うことを特徴
   とする半導体試験装置の半導体試験用プログラム実行方
   法。