JP2998284B2 - ビット照合回路 - Google Patents
ビット照合回路Info
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- JP2998284B2 JP2998284B2 JP12156591A JP12156591A JP2998284B2 JP 2998284 B2 JP2998284 B2 JP 2998284B2 JP 12156591 A JP12156591 A JP 12156591A JP 12156591 A JP12156591 A JP 12156591A JP 2998284 B2 JP2998284 B2 JP 2998284B2
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Description
【０００１】
【産業上の利用分野】本発明はディジタル信号のビット
照合回路に関する。
照合回路に関する。
【０００２】
【従来の技術】従来のビット照合回路について図２のブ
ロック図を参照して説明する。このビット照合回路は、
２つのディジタル信号ＡおよびＢを１ビット毎に照合す
るビット照合回路１と、その結果をカウントして、ビッ
トエラーレート１×１０−ａ（ａは任意の正数）を検出
するＰ個Ｑ段エラーカウンタ５と、ディジタル信号Ｃを
１ビット単位に、最大Ｎ（ｎは任意の自然数）ビットま
で遅延し、ディジタル信号Ｂとする１ビット遅延回路２
とを備えている。ディジタル信号Ａ，Ｃは、通常同じビ
ット内容を持ち、ディジタル信号Ａはディジタル信号Ｃ
よりもＮ／２ビット以下の遅れで入力され、且つ同じタ
イミングで入力されている。
ロック図を参照して説明する。このビット照合回路は、
２つのディジタル信号ＡおよびＢを１ビット毎に照合す
るビット照合回路１と、その結果をカウントして、ビッ
トエラーレート１×１０−ａ（ａは任意の正数）を検出
するＰ個Ｑ段エラーカウンタ５と、ディジタル信号Ｃを
１ビット単位に、最大Ｎ（ｎは任意の自然数）ビットま
で遅延し、ディジタル信号Ｂとする１ビット遅延回路２
とを備えている。ディジタル信号Ａ，Ｃは、通常同じビ
ット内容を持ち、ディジタル信号Ａはディジタル信号Ｃ
よりもＮ／２ビット以下の遅れで入力され、且つ同じタ
イミングで入力されている。
【０００３】ここで、ディジタル信号ＡとＣが同一ビッ
ト内容を持っていたとしても、ディジタル信号Ｃが１ビ
ット遅延回路２を通過した後の遅延量（即ち、ディジタ
ル信号Ｂの遅延量）と、ディジタル信号Ａの遅延量とが
一致していない場合、ディジタル信号ＡとＢとはビット
照合回路１で一致しないため、ビット照合回路１はエラ
ーパルスＤを出力する。ｔ秒間にＰ個のエラーパルスＤ
がＱ回連続し、Ｐ個Ｑ段エラーカウンタ５が１×１０
−ａ以上のエラーレートを検出すると、Ｐ個Ｑ段エラー
カウンタ５は１ビット遅延信号Ｆを１ビット遅延回路２
に出力する。すると１ビット遅延回路２はディジタル信
号Ｃを１ビット遅延させる。このディジタル信号Ｃの１
ビット毎の遅延は、Ｐ個Ｑ段エラーカエンタ５による１
×１０−ａ以上のエラーレートの検出がなくなるまで繰
り返される。ディジタル信号ＡとＢの遅延量が一致した
場合、ビット照合回路１においては、ビット照合が一致
するため、エラー検出はなくなる。すると以後は１ビッ
ト遅延回路２におけるディジタル信号Ｃの１ビット遅延
の増加はされなくなり、ディジタル信号Ａ，Ｂ間のビッ
ト内容の不一致を検出する。
ト内容を持っていたとしても、ディジタル信号Ｃが１ビ
ット遅延回路２を通過した後の遅延量（即ち、ディジタ
ル信号Ｂの遅延量）と、ディジタル信号Ａの遅延量とが
一致していない場合、ディジタル信号ＡとＢとはビット
照合回路１で一致しないため、ビット照合回路１はエラ
ーパルスＤを出力する。ｔ秒間にＰ個のエラーパルスＤ
がＱ回連続し、Ｐ個Ｑ段エラーカウンタ５が１×１０
−ａ以上のエラーレートを検出すると、Ｐ個Ｑ段エラー
カウンタ５は１ビット遅延信号Ｆを１ビット遅延回路２
に出力する。すると１ビット遅延回路２はディジタル信
号Ｃを１ビット遅延させる。このディジタル信号Ｃの１
ビット毎の遅延は、Ｐ個Ｑ段エラーカエンタ５による１
×１０−ａ以上のエラーレートの検出がなくなるまで繰
り返される。ディジタル信号ＡとＢの遅延量が一致した
場合、ビット照合回路１においては、ビット照合が一致
するため、エラー検出はなくなる。すると以後は１ビッ
ト遅延回路２におけるディジタル信号Ｃの１ビット遅延
の増加はされなくなり、ディジタル信号Ａ，Ｂ間のビッ
ト内容の不一致を検出する。
【０００４】
【発明が解決しようとする課題】この従来のビット照合
回路では、１×１０−ａのエラーレートを検出している
ため、１×１０−ａのエラーレートを検出するまでの検
出時間が必要であり、ビット照合の可否を決定するため
の時間が長くなるという欠点があった。またｔ秒間にＰ
個のエラーをＱ回検出するためのエラーカウンタが必要
であり、回路規模が大きくなるという欠点があった。更
に、ビット遅延が合っていなくとも、１×１０-A以下の
エラー発生の場合には、正しい遅延量へビット遅延をし
ないという欠点があった。
回路では、１×１０−ａのエラーレートを検出している
ため、１×１０−ａのエラーレートを検出するまでの検
出時間が必要であり、ビット照合の可否を決定するため
の時間が長くなるという欠点があった。またｔ秒間にＰ
個のエラーをＱ回検出するためのエラーカウンタが必要
であり、回路規模が大きくなるという欠点があった。更
に、ビット遅延が合っていなくとも、１×１０-A以下の
エラー発生の場合には、正しい遅延量へビット遅延をし
ないという欠点があった。
【０００５】
【課題を解決するための手段】本発明のビット照合回路
は、同一内容の２つのディジタル信号を１ビット単位で
照合してエラーパルスを送出するビット照合回路であっ
て、第１の１ビット遅延信号の入力毎に前記ディジタル
信号の一方を１ビット単位で遅延する１ビット遅延回路
と、前記ディジタル信号の他方と前記１ビット遅延回路
から出力された前記ディジタル信号の一方とを１ビット
単位で照合し前記２つのディジル信号が一致しないとき
エラーパルスを出力するビット照合回路と、前記エラー
パルスが予め定められたｍ（ｍは２以上の自然数）ビッ
ト連続する毎に第２の１ビット遅延信号を出力するエラ
ーカウンタと、前記エラーパルスのない状態が予め定め
られたｎ（ｎは２以上の自然数）ビット連続すると次の
前記第２の１ビット遅延信号の入力まで前記第２の１ビ
ット遅延信号の転送信号である前記第１の１ビット遅延
信号の前記１ビット遅延回路への出力を禁止する遅延保
護回路とを有している。
は、同一内容の２つのディジタル信号を１ビット単位で
照合してエラーパルスを送出するビット照合回路であっ
て、第１の１ビット遅延信号の入力毎に前記ディジタル
信号の一方を１ビット単位で遅延する１ビット遅延回路
と、前記ディジタル信号の他方と前記１ビット遅延回路
から出力された前記ディジタル信号の一方とを１ビット
単位で照合し前記２つのディジル信号が一致しないとき
エラーパルスを出力するビット照合回路と、前記エラー
パルスが予め定められたｍ（ｍは２以上の自然数）ビッ
ト連続する毎に第２の１ビット遅延信号を出力するエラ
ーカウンタと、前記エラーパルスのない状態が予め定め
られたｎ（ｎは２以上の自然数）ビット連続すると次の
前記第２の１ビット遅延信号の入力まで前記第２の１ビ
ット遅延信号の転送信号である前記第１の１ビット遅延
信号の前記１ビット遅延回路への出力を禁止する遅延保
護回路とを有している。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例のビット照合回路
を示すブロック図である。
を示すブロック図である。
【０００８】本実施例のビット照合回路は、図２に示す
従来例と同様にディジタル信号Ａ，Ｂを照合するビット
照合回路１と、１ビット遅延信号Ｆによりディジタル信
号Ｃを１ビット単位に最大Ｎビットまで遅延する１ビッ
ト遅延回路２とを有している。但し、１ビット遅延信号
Ｆは、エラーカウンタ３により生成され、遅延保護回路
４を介して供給される。エラーカウンタ３は、ビット照
合回路１の出力するエラーパルスＤを連続ｍビット入力
する毎に、遅延保護回路４に１ビット遅延信号Ｅを出力
する。遅延保護回路４は、通常は入力された１ビット遅
延信号Ｅを１ビット遅延信号Ｆとして１ビット遅延回路
２へ転送するが、エラーパルスＤのない状態を連続ｎビ
ット検出すると、次の１ビット遅延信号Ｅの入力まで１
ビット遅延信号Ｆの出力を禁止する。
従来例と同様にディジタル信号Ａ，Ｂを照合するビット
照合回路１と、１ビット遅延信号Ｆによりディジタル信
号Ｃを１ビット単位に最大Ｎビットまで遅延する１ビッ
ト遅延回路２とを有している。但し、１ビット遅延信号
Ｆは、エラーカウンタ３により生成され、遅延保護回路
４を介して供給される。エラーカウンタ３は、ビット照
合回路１の出力するエラーパルスＤを連続ｍビット入力
する毎に、遅延保護回路４に１ビット遅延信号Ｅを出力
する。遅延保護回路４は、通常は入力された１ビット遅
延信号Ｅを１ビット遅延信号Ｆとして１ビット遅延回路
２へ転送するが、エラーパルスＤのない状態を連続ｎビ
ット検出すると、次の１ビット遅延信号Ｅの入力まで１
ビット遅延信号Ｆの出力を禁止する。
【０００９】以下、図１の実施例の動作について詳しく
説明する。
説明する。
【００１０】ディジタル信号Ａ，Ｃは、通常ビット内容
は同一であり、ディジタル信号Ａはディジタル信号Ｃよ
りもＮ／２ビット以下の遅延量で入力されている。ディ
ジタル信号Ａの遅延量と、ディジタル信号Ｃが１ビット
遅延回路２を通過した信号，即ちディジタル信号Ｂの遅
延量とが一致していない場合、ディジタル信号ＡとＢと
ではビット内容にずれが生じるため、ビット照合回路１
ではビットが一致せず、エラーパルスＤを発生する。エ
ラーカウンタ３は、連続してｍビットのエラーパルスＤ
を検出すると、そのたびに１ビット遅延信号Ｅを送出す
る。１ビット遅延信号Ｅは、遅延保護回路４に入力さ
れ、１ビット遅延信号Ｆとして１ビット遅延回路２に転
送される。１ビット遅延回路２は、１ビット遅延信号Ｆ
の入力毎にディジタル信号Ｃを１ビット遅延させる。従
って、エラーカウンタ３によるエラーパルスＤの連続し
たｍビットの検出がなくなるまで、１ビット遅延回路２
によるディジタル信号Ｃの１ビット遅延が繰り返され
る。遅延保護回路４は、エラービットＤのない状態をカ
ウントしており、ディジタル信号ＡとＢの遅延量が一致
し、エラービットＤのない状態をｎビット連続して検出
すると、１ビット遅延信号Ｆの送出を禁止する。する
と、１ビット遅延回路２はディジタル信号Ｃの１ビット
遅延をしなくなる。
は同一であり、ディジタル信号Ａはディジタル信号Ｃよ
りもＮ／２ビット以下の遅延量で入力されている。ディ
ジタル信号Ａの遅延量と、ディジタル信号Ｃが１ビット
遅延回路２を通過した信号，即ちディジタル信号Ｂの遅
延量とが一致していない場合、ディジタル信号ＡとＢと
ではビット内容にずれが生じるため、ビット照合回路１
ではビットが一致せず、エラーパルスＤを発生する。エ
ラーカウンタ３は、連続してｍビットのエラーパルスＤ
を検出すると、そのたびに１ビット遅延信号Ｅを送出す
る。１ビット遅延信号Ｅは、遅延保護回路４に入力さ
れ、１ビット遅延信号Ｆとして１ビット遅延回路２に転
送される。１ビット遅延回路２は、１ビット遅延信号Ｆ
の入力毎にディジタル信号Ｃを１ビット遅延させる。従
って、エラーカウンタ３によるエラーパルスＤの連続し
たｍビットの検出がなくなるまで、１ビット遅延回路２
によるディジタル信号Ｃの１ビット遅延が繰り返され
る。遅延保護回路４は、エラービットＤのない状態をカ
ウントしており、ディジタル信号ＡとＢの遅延量が一致
し、エラービットＤのない状態をｎビット連続して検出
すると、１ビット遅延信号Ｆの送出を禁止する。する
と、１ビット遅延回路２はディジタル信号Ｃの１ビット
遅延をしなくなる。
【００１１】ディジタル信号ＡとＢの遅延量が一致しな
いと、ｍビット連続のエラーは絶えず出現する。従っ
て、ｍビット連続のエラーパルスＤを検出する毎にディ
ジタル信号Ｃを１ビット単位に遅延させ、ディジタル信
号ＡとＢの遅延を一致させる。ディジタル信号ＡとＢの
遅延量が一旦一致すると、ディジタル信号ＡとＣの内容
が一致している限りｍビット連続のエラーはたやすく出
現しなくなる。また、エラービットＤのない状態のｎビ
ット連続は、頻繁に出現する。この状態が出現すると、
１ビット遅延信号Ｆは送出が停止され、以後再びｍビッ
ト連続のエラーが出現するまで、１ビット遅延回路２に
よる遅延の増加は停止される。
いと、ｍビット連続のエラーは絶えず出現する。従っ
て、ｍビット連続のエラーパルスＤを検出する毎にディ
ジタル信号Ｃを１ビット単位に遅延させ、ディジタル信
号ＡとＢの遅延を一致させる。ディジタル信号ＡとＢの
遅延量が一旦一致すると、ディジタル信号ＡとＣの内容
が一致している限りｍビット連続のエラーはたやすく出
現しなくなる。また、エラービットＤのない状態のｎビ
ット連続は、頻繁に出現する。この状態が出現すると、
１ビット遅延信号Ｆは送出が停止され、以後再びｍビッ
ト連続のエラーが出現するまで、１ビット遅延回路２に
よる遅延の増加は停止される。
【００１２】尚、エラーカウンタ３によるエラービット
Ｄの連続検出ビット数ｍおよび遅延保護回路４がカウン
トするエラービットＤの連続検出されない状態のビット
数ｎは、このビット照合回路が必要とする検出エラーレ
ート等を考慮して定められる。
Ｄの連続検出ビット数ｍおよび遅延保護回路４がカウン
トするエラービットＤの連続検出されない状態のビット
数ｎは、このビット照合回路が必要とする検出エラーレ
ート等を考慮して定められる。
【００１３】
【発明の効果】以上説明したように本発明は、１ビット
遅延回路への１ビット遅延信号の送出をｍビット連続の
エラーパルスの検出毎に行い、逆にｎビット連続して照
合ビットが一致した場合に１ビット遅延信号を禁止する
ことにより、１ビット遅延回路の遅延量制御をビット単
位で行うことができ、即時に照合ディジタル信号のビッ
ト遅延を制御することが可能となる効果がある。また、
エラーレートを計測するエラーカウンタが不要になるた
め回路規模を小さくできる効果がある。
遅延回路への１ビット遅延信号の送出をｍビット連続の
エラーパルスの検出毎に行い、逆にｎビット連続して照
合ビットが一致した場合に１ビット遅延信号を禁止する
ことにより、１ビット遅延回路の遅延量制御をビット単
位で行うことができ、即時に照合ディジタル信号のビッ
ト遅延を制御することが可能となる効果がある。また、
エラーレートを計測するエラーカウンタが不要になるた
め回路規模を小さくできる効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】従来のビット照合回路のブロック図である。
１ ビット照合回路 ２ １ビット遅延回路 ３ エラーカウンタ ４ 遅延保護回路 ５ Ｐ個Ｑ段エラーカウンタ Ａ，Ｂ，Ｃ ディジタル信号 Ｄ エラーパルス Ｅ，Ｆ １ビット遅延信号
Claims (1)
- 【請求項１】 同一内容の２つのディジタル信号を１ビ
ット単位で照合してエラーパルスを送出するビット照合
回路であって、第１の１ビット遅延信号の入力毎に前記
ディジタル信号の一方を１ビット単位で遅延する１ビッ
ト遅延回路と、前記ディジタル信号の他方と前記１ビッ
ト遅延回路から出力された前記ディジタル信号の一方と
を１ビット単位で照合し前記２つのディジル信号が一致
しないときエラーパルスを出力するビット照合回路と、
前記エラーパルスが予め定められたｍ（ｍは２以上の自
然数）ビット連続する毎に第２の１ビット遅延信号を出
力するエラーカウンタと、前記エラーパルスのない状態
が予め定められたｎ（ｎは２以上の自然数）ビット連続
すると次の前記第２の１ビット遅延信号の入力まで前記
第２の１ビット遅延信号の転送信号である前記第１の１
ビット遅延信号の前記１ビット遅延回路への出力を禁止
する遅延保護回路とを有することを特徴とするビット照
合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12156591A JP2998284B2 (ja) | 1991-05-28 | 1991-05-28 | ビット照合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12156591A JP2998284B2 (ja) | 1991-05-28 | 1991-05-28 | ビット照合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04349730A JPH04349730A (ja) | 1992-12-04 |
| JP2998284B2 true JP2998284B2 (ja) | 2000-01-11 |
Family
ID=14814383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12156591A Expired - Fee Related JP2998284B2 (ja) | 1991-05-28 | 1991-05-28 | ビット照合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2998284B2 (ja) |
-
1991
- 1991-05-28 JP JP12156591A patent/JP2998284B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04349730A (ja) | 1992-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991005 |
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