CN115509111A - 用于延时链型时间数字转换器的采样控制电路及控制方法 - Google Patents

用于延时链型时间数字转换器的采样控制电路及控制方法 Download PDF

Info

Publication number
CN115509111A
CN115509111A CN202211176370.1A CN202211176370A CN115509111A CN 115509111 A CN115509111 A CN 115509111A CN 202211176370 A CN202211176370 A CN 202211176370A CN 115509111 A CN115509111 A CN 115509111A
Authority
CN
China
Prior art keywords
signal
edge
grained
fine
valid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202211176370.1A
Other languages
English (en)
Other versions
CN115509111B (zh
Inventor
周二瑞
严明
刘璐
李刚
郭明安
杨少华
李斌康
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Northwest Institute of Nuclear Technology
Original Assignee
Northwest Institute of Nuclear Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Northwest Institute of Nuclear Technology filed Critical Northwest Institute of Nuclear Technology
Priority to CN202211176370.1A priority Critical patent/CN115509111B/zh
Publication of CN115509111A publication Critical patent/CN115509111A/zh
Application granted granted Critical
Publication of CN115509111B publication Critical patent/CN115509111B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/005—Time-to-digital converters [TDC]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Pulse Circuits (AREA)

Abstract

本发明的目的是解决现有延时链型时间数字转换器中，被测信号到达延时链和边沿检测电路的线延时不同，带来的延时链过长和第一个延时单元过宽的问题，而提供一种用于延时链型时间数字转换器的采样控制电路及控制方法。本发明首先将延时链第一个延时单元的输出作为边沿检测电路的输入信号，再通过细粒度信号检测电路判断有效被测信号是否在前一个粗粒度时钟上升沿已进入延时链中，最终通过边沿跳变信号和细粒度时间标志信号综合判断是否产生有效时间信息，克服了边沿检测电路建立时间导致的延时链过长和不同延时链长度不同的问题，使得不同延时链的长度保持相对一致且最短。

Description

用于延时链型时间数字转换器的采样控制电路及控制方法
技术领域
本发明涉及时间测量技术领域，具体涉及一种用于延时链型时间数字转换器的采样控制电路及控制方法。
背景技术
时间数字转换器实现时间间隔与数字量之间的高精度转换，广泛应用于高能物理实验、激光雷达探测、核医学检测等领域。使用延时链结构实现时间数字转换器是目前的主流。
延时链型时间数字转换器需要对粗粒度时钟和细粒度时间同时进行采样，从而获得准确时间数据。但被测信号到延时链和边沿检测电路的线延时无法准确控制。当延时链的线延时小时，由于边沿检测电路有建立时间的要求，被测信号在延时链中传输较短时间而无法满足边沿检测电路的建立时间要求时，边沿检测电路无法检测出被测信号的跳变，从而使被测信号需要在延时链中多传输一个粗粒度时钟周期，延时链的长度被迫增加；当边沿检测电路的线延时小时，边沿检测电路已检测出被测信号的跳变，但被测信号还未进入延时链中，额外的线延时被计入第一个延时单元中，从而使延时链第一个延时单元的延时变长。
发明内容
本发明的目的是解决现有延时链型时间数字转换器中，被测信号到达延时链和边沿检测电路的线延时不同，带来的延时链过长或第一个延时单元过宽的问题，而提供一种用于延时链型时间数字转换器的采样控制电路及控制方法。
为达到上述目的，本发明采用的技术方案为：
一种用于延时链型时间数字转换器的采样控制电路，其特殊之处在于：包括细粒度信号检测电路、边沿检测电路、有效采样判断电路，与延时链型时间数字转换器中的延时链电路和寄存器电路连接；
所述延时链电路包括依次串联的N个延时单元，所述寄存器电路包括与N个延时单元一一对应的N个寄存器；所述细粒度信号检测电路、边沿检测电路、有效采样判断电路及N个寄存器的时钟输入端均连接外部时钟CLK；第一个所述延时单元的输入端与被测信号Hit连接，每个延时单元的输出信号Hit_n与对应寄存器输入端连接，对应的寄存器用于采样其对应的延时单元的输出信号Hit_n；1≤n≤N，N>1且n和N为正整数；
其中前1/4N个延时单元中任一个输出的信号作为边沿检测信号，发送至边沿检测电路；
所述N个寄存器的输出端分别与细粒度信号检测电路的N个输入端连接；所述细粒度信号检测电路的输出端与有效采样判断电路的一个输入端连接；
寄存器在粗粒度时钟的上升沿对延时单元输出信号Hit_n进行采样，作为细粒度时间信号发送至细粒度信号检测电路；
所述细粒度信号检测电路用于接收细粒度时间信号，并产生细粒度时间标志信号Fine_valid传输至有效采样判断电路；所述粗粒度时钟为外部输入时钟CLK；所述边沿检测电路的输出端连接有效采样判断电路的另一输入端，边沿检测电路用于接收边沿检测信号，并产生边沿跳变标志信号Edge_valid传输至有效采样判断电路；
所述有效采样判断电路用于根据接收到的细粒度信号检测电路输出的细粒度时间标志信号Fine_valid和边沿检测电路输出的边沿跳变标志信号Edge_valid，在第i个粗粒度时钟周期判断采样的有效数据的准确周期，并输出采样有效控制信号Wr_en；i≥1，且i为正整数。
进一步地，所述细粒度信号检测电路检测到细粒度时间信号存在连续的1，则细粒度时间标志信号Fine_valid为高电平，否则Fine_valid为低电平。
进一步地，所述边沿检测信号为第前5个延时单元中任一个的输出信号。
进一步地，所述边沿检测电路在粗粒度时钟上升沿检测到边沿检测信号由低电平到高电平的跳变时，输出的边沿跳变标志信号Edge_valid为高电平，否则Edge_valid为低电平。
进一步地，所述边沿跳变标志信号Edge_valid为高电平且细粒度时间标志信号Fine_valid为高电平，则在第i+1个粗粒度时钟周期的有效数据为第i-1个粗粒度时钟周期采样的时间数据，采样有效控制信号Wr_en为高电平；
所述边沿跳变标志信号Edge_valid为高电平且细粒度时间标志信号Fine_valid为低电平，则在第i+1个粗粒度时钟周期的有效数据为第i个粗粒度时钟周期采样的时间数据，采样有效控制信号Wr_en为高电平；
若边沿跳变标志信号Edge_valid为低电平，则在第i+1个粗粒度时钟周期无有效数据，采样有效控制信号Wr_en为低电平。
本发明还提供了一种用于延时链型时间数字转换器的采样控制方法，其特殊之处在于，包括以下步骤：
步骤1、搭建上述的用于延时链型时间数字转换器的采样控制电路；
步骤2、选择前1/4N个延时单元中任一个输出的信号作为边沿跳变信号，并传输至边沿检测电路；
步骤3、判断边沿跳变信号是否出现低电平到高电平的跳变，若是，赋予边沿跳变标志信号Edge_valid为高电平，若否，则赋予边沿跳变标志信号Edge_valid为低电平；并且将边沿跳变标志信号Edge_valid传输至有效采样判断电路；
步骤4、N个寄存器在粗粒度时钟信号CLK的上升沿对其对应的延时单元输出的信号进行采样，作为细粒度时间信号并传输至细粒度信号检测电路；
步骤5、细粒度信号检测电路判断细粒度时间信号是否存在连续的高电平“1”，若是，赋予细粒度时间标志信号Fine_valid为高电平；若否，则赋予细粒度时间标志信号Fine_valid为低电平；将细粒度时间标志信号Fine_valid传输至有效采样判断电路；
步骤6、有效采样判断电路根据接收到的边沿跳变标志信号Edge_valid和细粒度时间标志信号Fine_valid，在第i个粗粒度时钟周期判断采样的有效数据，并输出采样有效控制信号Wr_en，实现有效数据的缓存与传输。
进一步地，步骤6中，所述第i个粗粒度时钟周期判断采样的有效数据的原则具体为：
若边沿跳变标志信号Edge_valid为高电平且细粒度时间标志信号Fine_valid为高电平，则在第i+1个粗粒度时钟周期的有效数据为第i-1个粗粒度时钟周期采样的时间数据，采样有效控制信号Wr_en为高电平；
若边沿跳变标志信号Edge_valid为高电平且细粒度时间标志信号Fine_valid为低电平，则在第i+1个粗粒度时钟周期的有效数据为第i个粗粒度时钟周期采样的时间数据，采样有效控制信号Wr_en为高电平；
若边沿跳变标志信号Edge_valid为低电平，则在第i+1个粗粒度时钟周期无有效数据，采样有效控制信号Wr_en为低电平。
与现有技术相比，本发明具有的有益技术效果如下：
本发明提供的用于延时链型时间数字转换器的采样控制电路及控制方法，首先将延时链第一个延时单元的输出作为边沿检测电路的输入信号，再通过细粒度信号检测电路判断有效被测信号是否在前一个粗粒度时钟上升沿已进入延时链中，最终通过边沿跳变信号和细粒度时间标志信号综合判断是否产生有效时间信息，克服了边沿检测电路建立时间导致的延时链过长和不同延时链长度不同的问题，使得不同延时链的长度保持相对一致且最短。
附图说明
图1为传统典型延时链型时间数字转换器结构示意图；
图2为传统典型延时链型时间数字转换器中被测信号上升沿处于粗粒度时钟上升沿附近的示意图；
图3为传统典型延时链型时间数字转换器的延时单元分布图；
图4为传统典型延时链型时间数字转换器在被测信号到达延时链线延时过长时的延时单元分布图；
图5为本发明用于延时链型时间数字转换器的采样控制电路实施例结构示意图；
图6为本发明实施例在被测信号上升沿与粗粒度时钟上升沿相距较远时的时序图；
图7为本发明采样控制电路在被测信号上升沿与粗粒度时钟上升沿接近时的时序图；
图8为采用本发明用于延时链型时间数字转换器的采样控制电路实施例后的延时单元分布图。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明提出的一种用于延时链型时间数字转换器的采样控制电路及控制方法作进一步详细说明。本领域技术人员应当理解的是，这些实施方式仅仅用来解释本发明的技术原理，目的并不是用来限制本发明的保护范围。
如图1所示，传统典型的延时链型时间数字转换器的结构，包括延时链电路、寄存器电路、计数器电路、编码器电路、缓存电路、边沿检测电路以及后续电路。延时链电路包括依次串联的多个延时单元，寄存器电路包括与延时单元数量相同一一对应的多个寄存器。
如图2所示，当被测信号上升沿与粗粒度时钟上升沿很接近时(位置①处)，边沿检测电路在该粗粒度时钟上升沿无法检测到被测信号的跳变，导致被测信号在延时链中多传输一个粗粒度时钟周期，延时链的长度被迫延长。
如图3所示，传统延时链型时间数字转换器的延时单元分布，延时链出现很多无效的延时单元，整个延时链被延长相应长度。
如图4所示，被测信号到延时链线延时过长时的延时单元分布，第一个延时单元的延时明显变宽。
为消除传统典型延时链型时间数字转换器存在的边沿检测电路建立时间导致的延时链过长和不同延时链长度不同的问题以及线延时对延时链第一个延时单元延时宽度的影响，本发明提出了用于延时链型时间数字转换器的采样控制电路。
如图5所示，在传统典型的延时链型时间数字转换器的结构基础上，本实施用于延时链型时间数字转换器的采样控制电路，由细粒度信号检测电路、边沿检测电路、有效采样判断电路组成。
将延时链长度设置为N＝200，其输入端连接被测信号Hit，N个延时单元依次串联，将第一个延时单元的输出信号Hit_1作为边沿检测信号发送至边沿检测电路，将每个延时单元的输出信号Hit_n发送至寄存器电路，1≤n≤N，N>1且n和N为正整数。
寄存器电路中的N个寄存器与N个延时单元一一对应，在粗粒度时钟的上升沿对延时单元输出信号Hit_n进行采样，作为细粒度时间信号发送至细粒度信号检测电路。
细粒度信号检测电路接收细粒度时间信号，判断细粒度时间信号中是否有连续的“1”出现，并产生细粒度时间标志信号Fine_valid，将细粒度时间标志信号Fine_valid传输至有效采样判断电路。若检测到细粒度时间信号出现连续的“1”则细粒度时间标志信号Fine_valid为高电平，否则为低电平。
边沿检测电路接收延时链电路中第一个延时单元输出的信号Hit_1作为边沿检测信号，在粗粒度时钟上升沿判断边沿检测信号Hit_1是否出现低电平到高电平的跳变，并产生边沿跳变标志信号Edge_valid，将边沿跳变标志信号Edge_valid传输至有效采样判断电路。边沿检测电路在粗粒度时钟上升沿检测到边沿检测信号Hit_1出现由低电平到高电平的跳变时，输出的边沿跳变标志信号Edge_valid为高电平，否则为低电平。
有效采样判断电路根据接收到的细粒度信号检测电路输出的细粒度时间标志信号Fine_valid和边沿检测电路输出的边沿跳变标志信号Edge_valid，在第i个粗粒度时钟周期判断采样的有效数据。判断采样的有效数据具体地为：
若边沿跳变标志信号Edge_valid为高电平且细粒度时间标志信号Fine_valid为高电平，则在第i+1个粗粒度时钟周期的有效数据为第i-1个粗粒度时钟周期采样的时间数据，采样有效控制信号Wr_en为高电平；若边沿跳变标志信号Edge_valid为高电平且细粒度时间标志信号为低电平，则在第i+1个粗粒度时钟周期的有效数据为第i个粗粒度时钟周期采样的时间数据，采样有效控制信号Wr_en为高电平；若边沿跳变标志信号Edge_valid为低电平，则在第i+1个粗粒度时钟周期无有效数据，采样有效控制信号Wr_en为低电平。
一种用于延时链型时间数字转换器的采样控制方法，包括以下步骤：
步骤1、搭建上述用于延时链型时间数字转换器的采样控制电路；
步骤2、选择前1/4N个延时单元中任一个输出的信号Hit_n作为边沿跳变信号，并传输至边沿检测电路；本实施例中选择第一个延时单元输出的信号Hit_1作为边沿跳变信号，实际中最好选择前5个延时单元输出的信号作为边沿跳变信号，即1≤n≤5；
步骤3、判断边沿跳变信号是否出现低电平到高电平的跳变，若是，赋予边沿跳变标志信号Edge_valid为高电平，若否，则赋予边沿跳变标志信号Edge_valid为低电平；并且将边沿跳变标志信号Edge_valid输至有效采样判断电路；
步骤4、N个寄存器在粗粒度时钟信号CLK的上升沿对其对应的延时单元输出的信号Hit_n进行采样，作为细粒度时间信号并传输至细粒度信号检测电路；
步骤5、判断细粒度时间信号是否为连续的高电平“1”，若是，赋予细粒度时间标志信号Fine_valid为高电平；若否，则赋予细粒度时间标志信号Fine_valid为低电平；将细粒度时间标志信号Fine_valid传输至有效采样判断电路；
步骤6、有效采样判断电路根据接收到的边沿跳变标志信号Edge_valid和细粒度时间标志信号Fine_valid，在第i个粗粒度时钟周期判断采样的有效数据，并输出采样有效控制信号Wr_en，进一步控制对粗粒度时间和细粒度时间的缓存与传输。
在第i个粗粒度时钟周期判断采样的有效数据的原则具体地为：
如图6所示，若边沿跳变标志信号Edge_valid为高电平且细粒度时间标志信号Fine_valid为低电平，则判定在第i+1个粗粒度时钟周期的有效数据为第i个粗粒度时钟周期采样的时间数据，采样有效控制信号Wr_en为高电平。
其中，Coarse为计数器中采样的粗粒度时间信息，Fine为采样的细粒度时间信息，Data_fifo_b1和Data_fifo_b2对采样的时间信息进行延时，Data_fifo为采样控制电路最终输出的有效时间信息。
如图7所示，若边沿跳变标志信号Edge_valid和细粒度时间标志信号Fine_valid均为高电平，则判定在第i+1个粗粒度时钟周期的有效数据为第i-1个粗粒度时钟周期采样的时间数据，采样有效控制信号Wr_en为高电平。可以看出未采用本发明的采样控制电路时输出的时间信息为Data_fifo1，与正确的采样错位一个粗粒度时钟周期。
若边沿跳变标志信号Edge_valid为低电平，则判定在第i+1个粗粒度时钟周期无有效数据，采样有效控制信号Wr_en为低电平。
如图8所示，采用本发明采样控制电路后，第一个延时单元的宽度被降低，同时延时链的有效延时单元从第一个延时单元开始，延时链长度被缩短。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明技术方案的范围。

Claims (7)

1.一种用于延时链型时间数字转换器的采样控制电路，其特征在于：包括细粒度信号检测电路、边沿检测电路、有效采样判断电路，与延时链型时间数字转换器中的延时链电路和寄存器电路连接；
所述延时链电路包括依次串联的N个延时单元，所述寄存器电路包括与N个延时单元一一对应的N个寄存器；所述细粒度信号检测电路、边沿检测电路、有效采样判断电路及N个寄存器的时钟输入端均连接外部时钟CLK；第一个所述延时单元的输入端与被测信号Hit连接，每个延时单元的输出信号Hit_n与对应寄存器输入端连接，对应的寄存器用于采样其对应的延时单元的输出信号Hit_n；1≤n≤N，N>1且n和N为正整数；
其中前1/4N个延时单元中任一个输出的信号作为边沿检测信号，发送至边沿检测电路；
所述N个寄存器的输出端分别与细粒度信号检测电路的N个输入端连接；所述细粒度信号检测电路的输出端与有效采样判断电路的一个输入端连接；
寄存器在粗粒度时钟的上升沿对延时单元输出信号Hit_n进行采样，作为细粒度时间信号发送至细粒度信号检测电路；
所述细粒度信号检测电路用于接收细粒度时间信号，并产生细粒度时间标志信号Fine_valid传输至有效采样判断电路；所述粗粒度时钟为外部输入时钟CLK；所述边沿检测电路的输出端连接有效采样判断电路的另一输入端，边沿检测电路用于接收边沿检测信号，并产生边沿跳变标志信号Edge_valid传输至有效采样判断电路；
所述有效采样判断电路用于根据接收到的细粒度信号检测电路输出的细粒度时间标志信号Fine_valid和边沿检测电路输出的边沿跳变标志信号Edge_valid，在第i个粗粒度时钟周期判断采样的有效数据的准确周期，并输出采样有效控制信号Wr_en；i≥1，且i为正整数。
2.根据权利要求1所述的用于延时链型时间数字转换器的采样控制电路，其特征在于：
所述细粒度信号检测电路检测到细粒度时间信号存在连续的1，则细粒度时间标志信号Fine_valid为高电平，否则Fine_valid为低电平。
3.根据权利要求2所述的用于延时链型时间数字转换器的采样控制电路，其特征在于：
所述边沿检测信号为第前5个延时单元中任一个的输出信号。
4.根据权利要求3所述的用于延时链型时间数字转换器的采样控制电路，其特征在于：
所述边沿检测电路在粗粒度时钟上升沿检测到边沿检测信号由低电平到高电平的跳变时，输出的边沿跳变标志信号Edge_valid为高电平，否则Edge_valid为低电平。
5.根据权利要求4所述的用于延时链型时间数字转换器的采样控制电路，其特征在于：
所述边沿跳变标志信号Edge_valid为高电平且细粒度时间标志信号Fine_valid为高电平，则在第i+1个粗粒度时钟周期的有效数据为第i-1个粗粒度时钟周期采样的时间数据，采样有效控制信号Wr_en为高电平；
所述边沿跳变标志信号Edge_valid为高电平且细粒度时间标志信号Fine_valid为低电平，则在第i+1个粗粒度时钟周期的有效数据为第i个粗粒度时钟周期采样的时间数据，采样有效控制信号Wr_en为高电平；
若边沿跳变标志信号Edge_valid为低电平，则在第i+1个粗粒度时钟周期无有效数据，采样有效控制信号Wr_en为低电平。
6.一种用于延时链型时间数字转换器的采样控制方法，其特征在于，包括以下步骤：
步骤1、搭建权利要求1-5任一所述的用于延时链型时间数字转换器的采样控制电路；
步骤2、选择前1/4N个延时单元中任一个输出的信号作为边沿跳变信号，并传输至边沿检测电路；
步骤3、判断边沿跳变信号是否出现低电平到高电平的跳变，若是，赋予边沿跳变标志信号Edge_valid为高电平，若否，则赋予边沿跳变标志信号Edge_valid为低电平；并且将边沿跳变标志信号Edge_valid传输至有效采样判断电路；
步骤4、N个寄存器在粗粒度时钟信号CLK的上升沿对其对应的延时单元输出的信号进行采样，作为细粒度时间信号并传输至细粒度信号检测电路；
步骤5、细粒度信号检测电路判断细粒度时间信号是否存在连续的“1”，若是，赋予细粒度时间标志信号Fine_valid为高电平；若否，则赋予细粒度时间标志信号Fine_valid为低电平；将细粒度时间标志信号Fine_valid传输至有效采样判断电路；
步骤6、有效采样判断电路根据接收到的边沿跳变标志信号Edge_valid和细粒度时间标志信号Fine_valid，在第i个粗粒度时钟周期判断采样的有效数据，并输出采样有效控制信号Wr_en，实现有效数据的缓存与传输。
7.根据权利要求6所述的用于延时链型时间数字转换器的采样控制方法，其特征在于，步骤6中，所述第i个粗粒度时钟周期判断采样的有效数据的原则具体为：
若边沿跳变标志信号Edge_valid为高电平且细粒度时间标志信号Fine_valid为高电平，则在第i+1个粗粒度时钟周期的有效数据为第i-1个粗粒度时钟周期采样的时间数据，采样有效控制信号Wr_en为高电平；
若边沿跳变标志信号Edge_valid为高电平且细粒度时间标志信号Fine_valid为低电平，则在第i+1个粗粒度时钟周期的有效数据为第i个粗粒度时钟周期采样的时间数据，采样有效控制信号Wr_en为高电平；
若边沿跳变标志信号Edge_valid为低电平，则在第i+1个粗粒度时钟周期无有效数据，采样有效控制信号Wr_en为低电平。
CN202211176370.1A 2022-09-26 2022-09-26 用于延时链型时间数字转换器的采样控制电路及控制方法 Active CN115509111B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211176370.1A CN115509111B (zh) 2022-09-26 2022-09-26 用于延时链型时间数字转换器的采样控制电路及控制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211176370.1A CN115509111B (zh) 2022-09-26 2022-09-26 用于延时链型时间数字转换器的采样控制电路及控制方法

Publications (2)

Publication Number Publication Date
CN115509111A true CN115509111A (zh) 2022-12-23
CN115509111B CN115509111B (zh) 2023-09-01

Family

ID=84505893

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211176370.1A Active CN115509111B (zh) 2022-09-26 2022-09-26 用于延时链型时间数字转换器的采样控制电路及控制方法

Country Status (1)

Country Link
CN (1) CN115509111B (zh)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090225631A1 (en) * 2008-03-07 2009-09-10 Semiconductor Technology Academic Research Center Time-to-digital converter
JP2011259208A (ja) * 2010-06-09 2011-12-22 Handotai Rikougaku Kenkyu Center:Kk 時間デジタル変換回路、及びその校正方法
CN103684437A (zh) * 2013-02-04 2014-03-26 中国科学院电子学研究所 延时链控制码自适应的快速延时锁定环路
CN106773613A (zh) * 2016-12-19 2017-05-31 武汉中派科技有限责任公司 时间数字转换器和时间测量方法
CN108401445A (zh) * 2017-06-30 2018-08-14 深圳市大疆创新科技有限公司 用于测量时间的电路、方法及相关芯片、系统和设备
CN109283832A (zh) * 2018-09-14 2019-01-29 东北大学 一种低功耗的时间数字转换器及其phv补偿方法
CN110262209A (zh) * 2019-06-03 2019-09-20 中国科学技术大学 基于fpga的时间数字变换器
CN110764394A (zh) * 2018-07-25 2020-02-07 苏州超锐微电子有限公司 一种应用于spad探测器的时间数字转换电路
CN111699442A (zh) * 2019-01-09 2020-09-22 深圳市大疆创新科技有限公司 时间测量的校正方法及装置
CN113641089A (zh) * 2021-10-15 2021-11-12 国开启科量子技术(北京)有限公司 用于测量时间的方法和装置
CN114815570A (zh) * 2022-05-05 2022-07-29 陕西科技大学 一种基于差分延时环的时间数字转换器

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090225631A1 (en) * 2008-03-07 2009-09-10 Semiconductor Technology Academic Research Center Time-to-digital converter
JP2011259208A (ja) * 2010-06-09 2011-12-22 Handotai Rikougaku Kenkyu Center:Kk 時間デジタル変換回路、及びその校正方法
CN103684437A (zh) * 2013-02-04 2014-03-26 中国科学院电子学研究所 延时链控制码自适应的快速延时锁定环路
CN106773613A (zh) * 2016-12-19 2017-05-31 武汉中派科技有限责任公司 时间数字转换器和时间测量方法
CN108401445A (zh) * 2017-06-30 2018-08-14 深圳市大疆创新科技有限公司 用于测量时间的电路、方法及相关芯片、系统和设备
CN110764394A (zh) * 2018-07-25 2020-02-07 苏州超锐微电子有限公司 一种应用于spad探测器的时间数字转换电路
CN109283832A (zh) * 2018-09-14 2019-01-29 东北大学 一种低功耗的时间数字转换器及其phv补偿方法
CN111699442A (zh) * 2019-01-09 2020-09-22 深圳市大疆创新科技有限公司 时间测量的校正方法及装置
CN110262209A (zh) * 2019-06-03 2019-09-20 中国科学技术大学 基于fpga的时间数字变换器
CN113641089A (zh) * 2021-10-15 2021-11-12 国开启科量子技术(北京)有限公司 用于测量时间的方法和装置
CN114815570A (zh) * 2022-05-05 2022-07-29 陕西科技大学 一种基于差分延时环的时间数字转换器

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
施娟，曾祺琳，熊晓惠等: "一种样式自校准数字时间转换器电路设计", 《桂林电子科技大学学报》, vol. 41, no. 4, pages 280 - 285 *
李海涛，李斌康，田耕等: "一种进位链TDC的实现及其抽头方式研究", 《电子技术应用》, vol. 48, no. 4, pages 53 - 61 *
郭围围，尹勇生，龚号: "基于时间放大技术的时间数字转换器的设计", 《电子测量与仪器学报》, vol. 36, no. 4, pages 98 - 105 *

Also Published As

Publication number Publication date
CN115509111B (zh) 2023-09-01

Similar Documents

Publication Publication Date Title
CN111693785B (zh) 一种数字脉冲信号宽度测量电路及测量方法
CN108401445B (zh) 用于测量时间的电路、方法及相关芯片、系统和设备
WO2002045213A3 (en) Tapped delay line high speed register
WO2021213443A1 (zh) 光电传感采集模组、光电传感测距方法以及测距装置
CN115656776A (zh) 数字通道的延迟偏差测量方法、装置、电子装置
CN113641089B (zh) 用于测量时间的方法和装置
US8384440B2 (en) High resolution capture
CN115509111A (zh) 用于延时链型时间数字转换器的采样控制电路及控制方法
CN109444856A (zh) 一种应用于高分辨率时间数字转换器的整数周期测量电路
US10033523B1 (en) Circuit for and method of measuring latency in an integrated circuit
US8144756B2 (en) Jitter measuring system and method
CN105187053A (zh) 一种用于tdc的亚稳态消除电路
US7406101B1 (en) System and method for providing on-chip delay measurements in serializer / deserializer systems
JP2006266772A (ja) 距離測定装置
CN109143833A (zh) 一种应用于高分辨率时间数字转换器的小数部分测量电路
CN107908097A (zh) 一种采用混合内插级联结构的时间间隔测量系统及测量方法
US11422242B2 (en) Method and evaluation unit for determining a time of a flank in a signal
Dow et al. Design and Performance of the ELEFANT Digitizer IC for the BABAR Drift Chamber
JP2571082B2 (ja) 伝送線路長測定装置
CN116974173A (zh) 一种用于提取时间数字转换器量化余量的电路及方法
SU901949A1 (ru) Устройство дл контрол длительности импульсов
JP3365160B2 (ja) エラー測定回路
US20030161426A1 (en) Bit error measuring apparatus and trigger signal generating circuit for the bit error measuring apparatus
US10649486B1 (en) Apparatus and methods for accurate latency measurements in integrated circuits
SU1023274A1 (ru) Устройство дл определени положени центра т жести импульсных видеосигналов

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant