CN111193498A - 时钟占空比校准电路及校准方法 - Google Patents
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Abstract
本发明实施例提供一种时钟占空比校准电路及校准方法，电路包括具有至少三个串联的延时链的延时链组，延时链组根据接收的时钟信号，通过各延时链生成调节时钟信号占空比的延时信号；位于首端的延时链输出的延时信号的延时精度能够使输入时钟信号的占空比粗略接近50％，位于尾端的延时链输出的延时信号的延时精度能够使输入时钟信号的占空比达到50％±1％；时钟发生器用于接收输入时钟信号和位于尾端的延时链输出的延时信号并发出输出时钟信号；占空比检测器用于检测输出时钟信号的占空比，并根据占空比调整各延时链的长度。本发明实施例通过设置多个调节不同精度的延时链，能够实现在任意时钟信号频率时，快速精准的调节时钟信号的占空比至50％±1％。
Description
技术领域
本发明涉及半导体集成电路领域，具体涉及一种时钟占空比校准电路及校准方法。
背景技术
本部分旨在为权利要求书中陈述的本发明实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。
在DRAM(Dynamic Random Access Memory，动态随机存取存储器)领域，DDR(Double Data Rate SDRAM，双倍速率同步动态随机存储器)技术由于在时钟上下边沿都会触发读取数据，因此好的占空比的时钟在DRAM领域也更为重要。由于DDR4内存芯片的工作时钟信号频率会在一个比较大的范围内改变，比如，可能在666.5MHz～1600MHz范围内，在测试模式下，甚至可能会低于666.5MHz。无论DRAM时钟信号频率的高低，DRAM内部都需要在尽量快的时间内调整其内部时钟信号的占空比从而保证整个DRAM读取数据的正确性。
然而现有的时钟占空比校准电路由于延时链设计的延时精度都是固定，针对于不同的频率时钟信号，SPEC(Specification，说明书)所要求的占空比精度50％±1％中的1％个时钟周期的大小，是会随着工作时钟信号频率在变化的。因此，频率变化范围跨度较大时，整体的占空比校准周期就会很长。
发明内容
本发明实施例提供了一种时钟占空比校准电路及校准方法，以至少缓解或解决现有技术中的一项或多项技术问题。
第一方面，本发明实施例提供了一种时钟占空比校准电路，包括：
延时链组，包括至少三个串联的延时链，延时链组根据接收的输入时钟信号，通过各延时链生成调节输入时钟信号占空比的延时信号；其中，位于首端的延时链输出的延时信号的延时精度能够使输入时钟信号的占空比粗略接近50％，位于尾端的延时链输出的延时信号的延时精度能够使输入时钟信号的占空比达到50％±1％；
时钟发生器，用于接收输入时钟信号和位于尾端的延时链输出的延时信号，并发出输出时钟信号；
占空比检测器，与时钟发生器连接，用于检测输出时钟信号的占空比，并根据输出时钟信号的占空比调整各延时链的长度。
在一些实施方式中，还包括：
译码器，用于连接到寄存器，译码器根据寄存器中的编码值，得到时钟信号当前的时钟信号频率；
控制单元，连接于译码器和延时链组之间，用于调整位于首端的延时链的初始长度至粗略接近当前的时钟信号频率一半的长度位置；还用于调整其余的延时链的初始长度至中间长度位置。
在一些实施方式中，控制单元还与占空比检测器连接，用于根据占空比检测器输出的信号，调节各延时链的长度。
在一些实施方式中，控制单元包括多个计数器，计数器的数量与延时链的数量相对应；计数器用于统计对应的延时链的当前长度，并根据占空比检测器输出的信号，调节对应的延时链的长度。
在一些实施方式中，占空比检测器输出的信号包括增加信号和减少信号；
当计数器接收到增加信号时，增加延时链的长度；当计数器接收到减少信号时，减少延时链的长度。
在一些实施方式中，时钟信号频率包括1600MHz至666.5MHz之间的频率。
在一些实施方式中，延时链组包括三个串联的延时链，位于首端的延时链用于将延时信号调节至第一精度，位于中间的延时链用于将调节至第一精度的延时信号调节至第二精度，位于尾端的延时链用于将调节至第二精度的延时信号调节至第三精度。
在一些实施方式中，位于首端的延时链的调节范围为200ps-3200ps，第一精度为187.5ps；位于中间的延时链的调节范围为0ps-200ps，第二精度为12.5ps；位于尾端的延时链的调节范围为0ps-16ps，第三精度为1ps。
第二方面，本发明实施例提供了一种时钟占空比校准电路的校准方法，包括：
将输入时钟信号输入到延时链组中，通过延时链组中各串联的延时链生成调节时钟信号占空比的延时信号；其中，位于首端的延时链输出的延时信号的延时精度能够使输入时钟信号的占空比粗略接近50％，位于尾端的延时链输出的延时信号的延时精度能够使输入时钟信号的占空比达到50％±1％；
将时钟信号和位于尾端的延时链输出的延时信号输入到时钟发生器中，并通过时钟发生器发出输出时钟信号；
将输出时钟信号输入到占空比检测器中，以使占空比校测器根据输出时钟信号的占空比调整各延时链的长度。
在一些实施方式中，还包括：
获取译码器读取的寄存器中的编码值，以得到时钟信号当前的时钟信号频率；
根据当前的时钟信号频率，控制单元调整位于首端的延时链的初始长度至粗略接近当前的时钟信号频率一半的长度位置；还用于调整其余的延时链的初始长度至中间长度位置。
在一些实施方式中，根据占空比检测器输出的信号，控制单元的各计数器调节对应的延时链的长度并记录。
第三方面，本发明实施例提供了一种半导体存储器，包括如上述第一方面的时钟占空比校准电路。
本发明实施例采用上述技术方案，具有如下优点：通过调节多个不同精度的延时链的延时长度，能够实现在任意时钟信号频率时，均能够快速精准的对输入时钟信号的占空比进行校准，保证最终输出时钟信号的占空比在50％±1％。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为本发明实施例的时钟占空比校准电路的示意图。
图2为本发明实施例的时钟占空比校准电路的校准方法的流程图。
图3为本发明另一实施例的时钟占空比校准电路的校准方法的流程图。
附图标记：
100-延时链组； 101-延时链； 200-时钟发生器；
300-占空比检测器； 400-译码器； 500-寄存器；
600-控制单元； 601-计数器。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
本发明实施例提供了一种时钟占空比校准电路，如图1所示，包括：
延时链组100，包括至少三个串联的延时链101。延时链组100通过各延时链101生成调节时钟信号占空比的延时信号。其中，位于首端的延时链101接收输入时钟信号，位于尾端的延时链101输出最终的延时时钟信号。后一延时链101用于对前一延时链输出的延时信号的精度再次调节。其中，各延时链101的调节精度不同。位于首端的延时链101输出的延时信号的延时精度能够使输入时钟信号的占空比粗略接近50％，位于尾端的延时链101输出的延时信号的延时精度能够使输入时钟信号的占空比达到50％±1％。由于存储器芯片在工作过程中，会切换时钟信号频率。例如，DDR芯片可以在1600MHz的频率下工作，也可以在666.5MHz的频率下工作。因此，如果存储器芯片切换工作时钟信号频率，需要根据当前时钟信号的工作时钟信号频率快速准确的调整各延时链101的长度，以保证电路可以正常工作。
时钟发生器200，与位于尾端的延时链101连接，时钟发生器200用于接收位于尾端的延时链101输出的延时信号和输入时钟信号，并发出输出时钟信号。
占空比检测器300，设置在控制单元600和时钟发生器200之间，占空比检测器300用于根据输出时钟信号调整各延时链101的长度。占空比检测器300调整各延时链101的长度的方式包括增加、减少或保持三种方式。增加操作时延时链101的长度增加，减少操作时延时链101的长度减少。
在一个实施例中，各延时链101的精度由首端至尾端依次提高，从而实现通过多个串联的延时链101解决在芯片的时钟信号频率作出任意变化时，仍能够快速精准的对时钟的占空比进行校准，保证最终输出的时钟信号的占空比在50％±1％。
在一个实施方式中，如图1所示，还包括：
译码器400，用于连接寄存器500，以根据寄存器500中的编码值，得到时钟信号当前的时钟信号频率。寄存器500在不同的时钟信号频率下需要设置不同的tCCD_L(低频周期数)和tCWL(高频周期数)，tCCD_L和tCWL的参数(编码值)主要反应存储器芯片的当前工作时钟信号频率，并可以囊括存储器芯片所有的工作时钟信号频率，即宽频带下的频率范围。
控制单元600，连接于译码器400和延时链组100之间。控制单元600用于调整位于首端的延时链101的初始长度至粗略接近当前的时钟信号频率一半的长度位置。还用于调整其余的延时链101的初始长度至中间长度位置(即延时链长度的一半位置)。为了实现延时链101长度的快速调节，在得到时钟信号频率(T)后，先将延时链101的初始长度调节至与时钟信号频率一半(T/2)所对应的位置处或延时链101自身长度的一半位置处，从而能够更加快速的根据占空比检测器300输出的信号，使延时链101能够在较短的时间内快速完成延时链101长度的调节。
在一个应用示例中，由于DDR芯片的时钟信号频率最高可达1600MHz，但是也可能低于666.5MHz，当时钟信号频率变低时，针对于高频电路的延时链精度需要做出适当的调整。当时钟信号频率从1600MHz变为低于666.5MHz时，一般处于测试模式时，此时的时钟信号频率可能只有200MHz。以此为例，延时单元的延时时间在6.25ps时，时钟周期则是从625ps变为大于或等于5ns，周期变长意味着一个延时链中的延时单元个数要从原先的50个增大到至少400个，这时接入电路的延时链明显比原先多出很多。因此，提前知道时钟信号频率的大致范围可以选择适当的延时链精度对于提高校准速度有很重要的作用。
优选的，寄存器500可以采用MRS(Mode Register Setting，模式寄存器设置)电路。MRS电路中tCCD_L的设置主要反映时钟低速频率(f≤1200MHz)范围，而MRS电路中CWL的设置主要反映时钟高速频率(800MHz～1600MHz)，将两者的编码电路输出信号整合后接入本发明实施例的时钟占空比校准电路，使得在芯片时钟处于任意符合SPEC要求的频率时占空比校准电路仍能够正常工作从而保证最终输出的时钟信号占空比在50％±1％。
在DRAM中，tCCD_L的数据则能直接反映芯片工作的低频范围(如表1所示)，这就使得在变频初期就可及时得到信息从而对延时链长度和占空比检测电路中的电容进行调整从而保证检测结果占空比在50％±1％。CWL(CAS Write Latency)的数据则能直接反映芯片工作的高频范围，这就使得在变频初期就可及时得到信息从而对延时链长度和占空比检测电路中的电容进行调整从而保证检测结果占空比在50％±1％。通过tCCD_L和CWL可以提前预知时钟信号频率变化的大概范围，只要针对不同的频率范围调整适当的延时链长度就可以减少时钟占空比的校准时间。
表1
例如：DDR4JEDEC SPEC中Mode Register Setting，MR6中有设置不同时钟信号频率(例如，f≤1200MHz)下tCCD_L的需要设置成符合spec要求的周期数。因此从不同的tCCD_L的设置编码中可以获取当前芯片的时钟信号频率范围，从而可从两方面加速DCC的校准质量：1、给延时链101设置一个比较接近于T/2的初始调节值，可以减少校准时间。2、确定占空比检测器300中鉴别时钟占空比所需的最小电荷量从而确定接入电路中的可变电容个数，从而提高占空比检测电路的精确度。
在一个实施例中，控制单元600还与占空比检测器300连接，用于根据占空比检测器300输出的信号，调节各延时链101的长度。
在一个实施例中，控制单元600包括多个计数器601，计数器601的数量与延时链101的数量相对应。计数器601用于统计对应的延时链101的当前长度，并根据占空比检测器300输出的信号，调节对应的延时链101的长度。
在一个具体实施方式中，占空比检测器300输出的信号包括增加信号和减少信号；
当计数器601接收增加信号时，增加对应的延时链101的长度。当计数器601接收减少信号时，减少对应的延时链101的长度。
在一个可变化的实施例中，计数器601具有两个输入端，分别与占空比检测器300的两个输出端连接，分别用于接收增加信号和减少信号，从而实现通过两个输入端对延时链101的长度进行调节。各计数器601还与译码器400连接，用于根据译码器400获取的寄存器500的编码值调节对应的延时链101的初始长度。
在一个实施例中，时钟信号频率包括1600MHz至666.5MHz之间的频率。
在一个实施例中，延时链组100包括三个串联的延时链101，位于首端的延时链101用于将延时信号调节至第一精度，位于中间的延时链101用于将调节至第一精度的延时信号调节至第二精度，位于尾端的延时链101用于将调节至第二精度的延时信号调节至第三精度。优选的，第一精度至少为187.5ps，第二精度至少为12.5ps，第三精度至少为1ps。
在一个应用示例中，占空比检测器300接收时钟发生器200的输出时钟信号，若检测输出时钟信号的占空比的精度不满足50％±1％，则控制各计数器601调整延时链组100中各延时链101的长度，进而调节延时信号，并通过延时信号再次对输入时钟信号的占空比进行调整，直至占空比检测器300检测输出时钟信号的占空比的精度满足50％±1％时，将该输出时钟信号作为最终校准后的时钟信号输出。
在一个应用实例中，第一延时链101为低频延时链，低频延时链对应的延时长度调节范围为200-3200ps，调节精度为187.5ps。第二延时链101为中频延时链，中频延时链对应的延时长度调节范围为0-200ps，调节精度为12.5ps。第三延时链101为高频延时链，高频延时链对应的延时长度调节范围为0-16ps，调节精度为1ps。其中，第一延时链101用于调节占空比至大体接近50％，第二延时链101和第三延时链101用于进一步的将占空比调节至50％±1％。根据调节精度的不同，可只通过第二延时链101将占空比调节至50％±1％，也可通过第二延时链101和第三延时链101共同将占空比调节至50％±1％。
根据存储器芯片的时钟信号频率的不同，可采用如表2所示的调节精度选择使用的延时链101的个数。
表2
例如，当译码器400从寄存器500中读取的时钟信号频率为5000ps时，时钟信号频率的50％为2500ps，对应第一延时链101的调节范围，因此通过第一延时链101将占空比调节至粗略接近50％左右。时钟信号频率的1％为50ps，对应第二延时链101的调节范围，因此通过第二延时链101进一步的将占空比调节至50％±1％，从而实现使用第一延时链101和第二延时链101将延时信号的精度调节至12.5ps。即将校准后的时钟信号的占空比调节至50％±1％，将占空比检测器的精度调节至12.5ps。
当译码器400从寄存器500中读取的时钟信号频率为625ps时，时钟信号频率的50％为312.5ps，对应第一延时链101的调节范围，因此通过第一延时链101将占空比调节至粗略接近50％。时钟信号频率的1％为6.25ps，对应第二延时链101和第三延时链101的调节范围，因此通过第二延时链101和第三延时链101进一步的将占空比调节至50％±1％，从而实现使用第一延时链101、第二延时链101以及第三延时链101共同将延时信号的精度调节至1ps。即将校准后的时钟信号的占空比调节至50％±1％，将占空比检测器的精度调节至1ps。
在一个应用示例中，寄存器500将与时钟信号频率相关的6bit数据发送给译码器400，译码器400对数据进行处理后得到分别发送给各计数器601的4bit数据，以供各计数器601调整各自对应的延时链101，延时链101根据获得的4bit数据调节自身的延时链长度。
本发明实施例提供了一种时钟占空比校准电路的校准方法，如图2所示，包括：
S100：将输入时钟信号输入到延时链组中，通过延时链组中各串联的延时链生成调节时钟信号占空比的延时信号；其中，位于首端的延时链输出的延时信号的延时精度能够使输入时钟信号的占空比粗略接近50％，位于尾端的延时链输出的延时信号的延时精度能够使输入时钟信号的占空比达到50％±1％。
S200：将时钟信号和位于尾端的延时链输出的延时信号输入到时钟发生器中，并通过时钟发生器发出输出时钟信号。
S300：将输出时钟信号输入到占空比检测器中，以使占空比校测器根据输出时钟信号的占空比调整各延时链的长度。
在一个实施方式中，如图3所示，还包括：
S400：获取译码器读取的寄存器中的编码值，以得到当前的时钟信号频率。
S500：根据当前的时钟信号频率，控制单元调整位于首端的延时链的初始长度至粗略接近当前的时钟信号频率一半的长度位置；还用于调整其余的延时链的初始长度至中间长度位置。
在一个实施方式中，如图3所示，还包括：
S600：根据占空比检测器输出的信号，控制单元的各计数器调节对应的延时链的长度并记录。
本发明实施例提供了一种半导体存储器，包括如上述第一方面的时钟占空比校准电路。
本发明实施例具有以下优点：1、随着芯片的时钟信号频率变化，实时的对时钟占空比检测电路中重要延时链进行相对应的调节，从而改善校准结果，保证最终的时钟信号质量完好符合DRAM SPEC设计要求。2、提高了时钟占空比检测电路的可靠性和准确性。3、通过设置多个调节不同精度的延时链，能够实现在任意时钟信号频率时，均能够快速精准的对时钟的占空比进行校准，保证最终输出的时钟信号的占空比在50％±1％。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
Claims (12)
1.一种时钟占空比校准电路，其特征在于，包括：
延时链组，包括至少三个串联的延时链，所述延时链组根据接收的输入时钟信号，通过各所述延时链生成调节所述输入时钟信号占空比的延时信号；其中，位于首端的所述延时链输出的所述延时信号的延时精度能够使所述输入时钟信号的占空比粗略接近50％，位于尾端的所述延时链输出的所述延时信号的延时精度能够使所述输入时钟信号的占空比达到50％±1％；
时钟发生器，用于接收所述输入时钟信号和位于尾端的所述延时链输出的所述延时信号，并发出输出时钟信号；
占空比检测器，与所述时钟发生器连接，用于检测所述输出时钟信号的占空比，并根据所述输出时钟信号的占空比调整各所述延时链的长度。
2.如权利要求1所述的时钟占空比校准电路，其特征在于，还包括：
译码器，用于连接到寄存器，所述译码器根据所述寄存器中的编码值，得到所述时钟信号当前的时钟信号频率；
控制单元，连接于所述译码器和所述延时链组之间，用于调整位于首端的所述延时链的初始长度至粗略接近所述当前的时钟信号频率一半的长度位置；还用于调整其余的所述延时链的初始长度至中间长度位置。
3.如权利要求2所述的时钟占空比校准电路，其特征在于，所述控制单元还与所述占空比检测器连接，用于根据所述占空比检测器输出的信号，调节各所述延时链的长度。
4.如权利要求3所述的时钟占空比校准电路，其特征在于，所述控制单元包括多个计数器，所述计数器的数量与所述延时链的数量相对应；所述计数器用于统计对应的延时链的当前长度，并根据所述占空比检测器输出的信号，调节对应的所述延时链的长度。
5.如权利要求4所述的时钟占空比校准电路，其特征在于，所述占空比检测器输出的信号包括增加信号和减少信号；
当所述计数器接收到所述增加信号时，增加所述延时链的长度；当所述计数器接收到所述减少信号时，减少所述延时链的长度。
6.如权利要求2所述的时钟占空比校准电路，其特征在于，所述时钟信号频率包括1600MHz至666.5MHz之间的频率。
7.如权利要求1所述的时钟占空比校准电路，其特征在于，所述延时链组包括三个串联的所述延时链，位于首端的所述延时链用于将所述延时信号调节至第一精度，位于中间的所述延时链用于将调节至所述第一精度的所述延时信号调节至第二精度，位于尾端的所述延时链用于将调节至所述第二精度的所述延时信号调节至第三精度。
8.如权利要求7所述的时钟占空比校准电路，其特征在于，位于首端的所述延时链的调节范围为200ps-3200ps，所述第一精度为187.5ps；位于中间的所述延时链的调节范围为0ps-200ps，所述第二精度为12.5ps；位于尾端的所述延时链的调节范围为0ps-16ps，所述第三精度为1ps。
9.一种时钟占空比校准电路的校准方法，其特征在于，包括：
将输入时钟信号输入到延时链组中，通过所述延时链组中各串联的延时链生成调节所述时钟信号占空比的延时信号；其中，位于首端的所述延时链输出的所述延时信号的延时精度能够使所述输入时钟信号的占空比粗略接近50％，位于尾端的所述延时链输出的所述延时信号的延时精度能够使所述输入时钟信号的占空比达到50％±1％；
将所述时钟信号和位于尾端的所述延时链输出的所述延时信号输入到时钟发生器中，并通过所述时钟发生器发出输出时钟信号；
将所述输出时钟信号输入到占空比检测器中，以使所述占空比校测器根据所述输出时钟信号的占空比调整各所述延时链的长度。
10.如权利要求9所述的时钟占空比校准电路的校准方法，其特征在于，还包括：
获取译码器读取的寄存器中的编码值，以得到所述时钟信号当前的时钟信号频率；
根据当前的所述时钟信号频率，控制单元调整位于首端的所述延时链的初始长度至粗略接近所述当前的时钟信号频率一半的长度位置；还用于调整其余的所述延时链的初始长度至中间长度位置。
11.如权利要求10所述的时钟占空比校准电路的校准方法，其特征在于，根据所述占空比检测器输出的信号，所述控制单元的各计数器调节对应的所述延时链的长度并记录。
12.一种半导体存储器，其特征在于，包括如权利要求1至8任一项权利要求所述的时钟占空比校准电路。
Priority Applications (1)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11703905B1 (en) | 2022-04-26 | 2023-07-18 | Changxin Memory Technologies, Inc. | Clock generation circuit, equidistant four-phase signal generation method, and memory |
| WO2023206656A1 (zh) * | 2022-04-26 | 2023-11-02 | 长鑫存储技术有限公司 | 时钟生成电路、等距四相位信号生成方法和存储器 |
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