KR20010100618A - 디지털 비디오 데이터 전송방법, 수신방법, 전송장치,그리고 수신장치 - Google Patents

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Abstract

그래픽 데이터, 콘트롤 데이터, 그리고 클록 데이터로 구성되는 디지털 비디오 데이터를 각 데이터에 할당된 채널들을 통하여 시리얼로 전송함에 각 채널의 dc 밸런싱 및 채널간의 스큐에 대응하는 데이터 전송 방법, 수신 방법, 전송 장치 그리고 수신 장치에 관한 것이다.
.본 발명에 따른 디지털 비디오 데이터 전송 방법은 그래픽 데이터가 전송될 때마다 그것의 dc 밸런스 정도를 나타내는 상위도를 산출하는 과정; 상기 산출된 상위도를 그래픽 데이터가 전송될 때마다 누산하는 과정; 및 상기 누산된 상위도가 소정의 임계치에 도달하지 않았으면 입력된 그래픽 데이터를 그대로 전송하고, 누산된 상위도가 소정의 임계치에 도달하였으면 입력된 그래픽 데이터를 반전시키는 스크램블링 과정을 포함하는 것을 특징으로 한다.
본 발명에 따른 디지털 비디오 데이터 전송 방법은 디지털 비디오 데이터를 채널별로 시리얼로 전송함에 있어서 채널내의 dc 밸런싱을 유지하고, 채널간 스큐에 대응할 수 있는 효과를 갖는다.

Description

디지털 비디오 데이터 전송 방법, 수신 방법, 전송 장치, 그리고 수신 장치{Transmission method, receiving method, transmitter, and receiver of digital video data}
본 발명은 디지털 비디오 데이터 전송에 관한 것으로서 특히, 그래픽 데이터, 콘트롤 데이터, 그리고 클록 데이터로 구성되는 디지털 비디오 데이터를 각 데이터에 할당된 채널들을 통하여 시리얼(serial)로 전송함에 있어서 각 채널의 dc(direct current) 밸런싱(ballancing) 및 채널간의 스큐(skew)에 대응하는 데이터 전송 방법, 전송 장치 그리고 수신 장치에 관한 것이다.
컴퓨터에서 발생된 디지털 비디오 신호는 모니터로 전송되어 디스플레이된다. 이러한 디지털 비디오 신호는 8비트의 그래픽 R/G/B 데이터들, 동기 및 그래픽 데이터의 유무효 여부를 나타내기 위한 콘트롤 데이터, 전송되는 데이터의 올바른 재생을 위한 클록 데이터로 구성된다.
모니터의 해상도가 높아짐에 따라 보다 빠른 데이터 전송이 요구되며 현행의 TTL(Transistor-Transistor Level) 신호로는 빠른 데이터 전송에 대응하기 어렵다. 이를 해소하기 위하여 광전송 매체를 이용한 디지털 비디오 신호의 전송이 연구되고 있다. 광전송 매체를 이용할 경우 R/G/B 데이터, 콘트롤 데이터, 클록 신호를 각각 3개, 1개, 1개의 채널로 할당하고, 각 채널에서는 시리얼로 전송한다.
이러한 시리얼 전송 방법에 있어서는 각 데이터의 시작과 끝을 파악하여 각 채널에서 전송되는 신호들을 정확하게 배열(align)하도록 스큐(skew)를 보상하는 것이 중요하다. 종래와 같은 패럴랠 전송 방식에 의하면 각 채널간의 배열이 어긋나더라도 한 개 혹은 몇 개의 화소 범위에서 왜곡될 뿐이지만 시리얼 전송 방식에 있어서는 화면 전체가 왜곡될 수 있기 때문이다.
또한, 디지털 신호를 전송함에 있어 신호가 한쪽으로 치우치게 되면 즉, dc밸런싱이 틀어지게 되면 수신단에서 수신된 신호를 올바로 복조하기 어렵다는 사실이 잘 알려져 있다. 따라서, 신호의 레벨이 한쪽으로 치우치지 않도록 dc 밸런싱을 유지하여야 할 필요가 있다.
본 발명은 상기의 요구에 부응하기 위하여 안출된 것으로서 그래픽 데이터, 콘트롤 데이터, 그리고 클록 데이터로 구성되는 디지털 비디오 데이터를 각 데이터에 할당된 채널들을 통하여 시리얼로 전송하는 방법에 있어서 각 채널의 dc 밸런싱 및 채널간의 스큐에 대응하는 디지털 비디오 데이터 전송 방법을 제공하는 것을 그 목적으로 한다.
상기의 다른 목적은 상기의 디지털 비디오 데이터 전송 방법에 적합한 수신 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은 전송되는 데이터의 dc 밸런싱 및 채널간의 스큐에 대응하는 디지털 비디오 데이터 전송 장치를 제공하는 것에 있다.
본 발명의 또 다른 목적은 상기의 데이터 전송 장치에 적합한 디지털 비디오 데이터 수신 장치를 제공하는 것에 있다.
도 1은 본 발명에 따른 디지털 비디오 데이터 송수신 장치의 구성을 보이는 블록도이다.
도 2는 도 1에 도시된 디지털 비디오 데이터 송신부의 상세한 구성을 보이는 블록도이다.
도 3은 도 2에 도시된 스크램블러의 동작을 보이는 흐름도이다.
도 4는 도 1에 도시된 비디오 데이터 수신부의 상세한 구성을 보이는 블록도이다.
도 5는 도 4에 도시된 콘트롤 동기부의 동작을 도식적으로 보이기 위하여 도시된 것이다.
도 6은 도 4에 도시된 콘트롤 동기부의 동작을 보이는 시된.
도 7은 도 6에 도시된 각 상태의 동작을 보이는 서브 상태 천이도이다.
상기의 목적을 달성하는 본 발명에 따른 디지털 비디오 데이터 전송 방법은 그래픽 데이터, 콘트롤 데이터, 클록 데이터로 구성되는 디지털 비디오 데이터를 각각의 채널별로 시리얼로 디지털 비디오 데이터 전송 방법에 있어서, 그래픽 데이터가 전송될 때마다 그것의 dc 밸런스 정도를 나타내는 상위도를 산출하는 과정;상기 산출된 상위도를 그래픽 데이터가 전송될 때마다 누산하는 과정; 및 상기 누산된 상위도가 소정의 임계치에 도달하지 않았으면 입력된 그래픽 데이터를 그대로 전송하고, 누산된 상위도가 소정의 임계치에 도달하였으면 입력된 그래픽 데이터를 반전시키는 스크램블링(scrambling) 과정을 포함하는 것을 특징으로 한다.
상기의 다른 목적을 달성하는 본 발명에 따른 디지털 비디오 데이터 수신 방법은 그래픽 데이터, 콘트롤 데이터, 클록 데이터로 구성되는 디지털 비디오 데이터를 각각의 채널별로 시리얼로 전송하며, 그래픽 데이터는 dc 밸런싱 및 채널간 스큐 보상을 위하여 반전 혹은 비반전되고 특정한 비트 패턴을 가지는 싱크 싱크 삽입되어 전송되고, 콘트롤 데이터는 dc밸런싱 및 채널간 스큐 보상을 위하여 일정한 부호화 룰에 의해 잉여 비트를 부가하여 부호화되어 전송되는 디지털 비디오 데이터를 수신하여 그래픽 데이터, 콘트롤 데이터, 클록 데이터를 재생하는 디지털 비디오 데이터 수신 방법에 있어서, 상기 시리얼 전송된 그래픽 데이터에서 특정한 비트 패턴을 검출하여 유효한 그래픽 데이터의 시작 부분을 판단하는 과정; 판단된 시작 부분부터 수신된 그래픽 데이터를 일정 비트씩 절단하는 과정; 및 일정 비트씩 절단된 그래픽 데이터를 반전 혹은 비반전하여 부호화되기 이전의 데이터를 복원하는 과정을 포함하는 것을 특징으로 한다.
상기의 또 다른 목적을 달성하는 본 발명에 따른 디지털 비디오 데이터 전송 장치는 그래픽 데이터, 콘트롤 데이터, 클록 데이터로 구성되는 디지털 비디오 데이터를 각각의 채널별로 시리얼로 디지털 비디오 데이터 전송 장치에 있어서, 상기 그래픽 데이터를 dc 밸런싱 및 채널간 스큐 보상을 위하여 스크램블링 처리하는 스크램블러; 상기 콘트롤 데이터를 dc 밸런싱 및 채널간 스큐 보상을 위하여 부호화하는 콘트롤 부호화부; 상기 스크램블러의 출력을 시리얼 데이터로 변환하여 그래픽 채널로 출력하는 그래픽 데이터 병/직렬 변환기; 상기 콘트롤 부호화부의 출력을 시리얼 데이터로 변환하여 콘트롤 채널로 출력하는 콘트롤 데이터 병/직렬 변환기; 및 상기 클록 데이터를 유입하고, 상기 스크램블러, 콘트롤 부호화부, 그래픽 데이터 병/직렬 변환기, 그리고 상기 콘트롤 데이터 병/직렬 변환기의 동작 클록을 제공하거나 동작 클록을 클록 채널로 출력하는 위상 동기 루프를 포함하는 것을 특징으로 한다.
상기의 또 다른 목적을 달성하는 비디오 데이터 수신 장치는 그래픽 데이터, 콘트롤 데이터, 클록 데이터로 구성되는 디지털 비디오 데이터를 각각의 채널별로 시리얼로 전송하며, 그래픽 데이터는 dc 밸런싱 및 채널간 스큐 보상을 위하여 반전 혹은 비반전되고, 콘트롤 데이터도 dc 밸런싱 및 채널간 스큐 보상을 위하여 부호화된 디지털 비디오 데이터를 수신하여 그래픽 데이터, 콘트롤 데이터, 클록 데이터를 재생하는 디지털 비디오 데이터 수신 장치에 있어서, 전송된 그래픽 데이터를 dc 밸런싱 상태에 따라 반전 혹은 비반전처리하며, 상기 클록 채널을 통하여 전송된 클록 신호에 동기하여 패널랠 신호로 출력하는 디스크램블러; 전송된 콘트롤 데이터를 복호화하며, 상기 클록 채널을 통하여 전송된 클록 신호에 동기하여 패널랠 신호로 출력하는 콘트롤 복호화부; 및 상기 클록 채널을 통하여 전송된 클록 신호를 유입하고, 상기 디스크램블러 및 상기 콘트롤 복호화부에 제공되는 클록 신호를 발생하거나, 발생된 클록 신호를 출력하는 위상 동기 루프를 포함하는 것을 특징으로 한다. 이하 첨부된 도면을 참조하여 본 발명의 구성 및 동작을 상세히 설명한다.
디지털 비디오 데이터는 R/G/B 그래픽 데이터, 콘트롤 데이터, 클록 데이터로 구성된다. 이러한 디지털 비디오 데이터를 시리얼 전송 방식에 의해 전송할 경우 R/G/B 그래픽 데이터를 위한 3채널, 콘트롤 데이터를 위한 1채널, 그리고 클록 데이터를 위한 1채널 도합 5개의 채널로 전송한다. 각 채널에 있어서 데이터는 시리얼로 전송된다.
본 발명에 따른 디지털 비디오 데이터 전송 방법에 있어서는 그래픽 데이터와 콘트롤 데이터에 대해 서로 다른 방식에 의해 dc 밸런싱 및 채널간 스큐 보상을 위한 부호화를 수행한다.
1) 그래픽 데이터의 부호화 동작
그래픽 데이터는 DE신호의 상태에 따라 dc 밸런싱을 위한 부호화 혹은 채널간 스큐 보상을 위한 부호화를 수행한다.
먼저, dc 밸런싱을 위한 부호화를 설명한다.
(1) dc 밸런싱을 위한 부호화 동작
dc 밸런싱은 전송되는 시리얼 데이터가 한쪽으로 치우치는 것을 방지하기 위하여 수행되며 콘트롤 비트 DE가 high일 때(데이터가 유효할 때)는 데이터를 반전 혹은 비반전시켜 전송하며, DE가 low일 때는 dc 밸런싱이 유지되도록 선정된 싱크 비트를 전송한다.
DE가 high일 경우 즉, 유효한 시리얼 데이터가 전송됨에 있어서 "1" 혹은"0"를 가지는 비트들의 수가 서로 균형되게 함으로써 dc 밸런싱이 잡히게 한다. 이를 위하여 그래픽 데이터의 dc 밸런싱을 측정하기 위해 상위도를 측정, 누산하며, 누산된 상위도 값이 상한 혹은 하한에 이르면 전송될 데이터를 반전시켜 누산된 상위도 값이 감소 혹은 증가되게 한다.
상위도는 데이터 워드에 포함된 "0" 비트와 "1"비트들의 개수차로 정의된다. 예를 들면, 8비트가 하나의 데이터 워드를 구성하고 이들 중에서 "0"비트와 "1"비트의 수가 각각 4라면 상위도는 0이다. 만일, "0"비트의 수가 2이고 "1"비트의 수가 6이면 상위도는 +4이고, 반대로 "0"비트의 수가 4이고 "1"비트의 수가 2이면 상위도는 -4이다.
데이터가 입력될 때마다 상기한 바와 같이 상위도를 계산하고, 계산된 상위도를 누산한다.
누산된 상위도가 소정의 한계값 예를 들면 ±16에 이르지 않으면 데이터를 그대로 출력하고, ±16에 이르면 데이터를 반전시켜 출력한다. 입력되는 데이터의 상위도가 데이터가 입력될 때마다 +, -방향으로 바뀐다면 소정의 한계값에 도달하기 어려우며 이는 전송되는 데이터가 어느 한쪽으로 치우치지 않는 것을 의미한다. 따라서, 입력된 데이터를 그대로 전송한다.
만약, 입력되는 데이터의 상위도가 데이터가 입력될 때마다 + 혹은 -의 어느 한 방향으로 증가하여 소정의 한계값에 도달한다면 이는 전송되는 데이터가 어느 한쪽으로 치우친 것을 의미한다. 따라서, 입력된 데이터를 반전시켜 전송함으로써 전송되는 데이터가 어느 한쪽으로 치우치지 않게 한다.
또한, 데이터의 반전/비반전 여부를 표시하기 위하여 전송되는 데이터에 1비트의 헤더 비트를 부가한다. 헤더 비트가 "0"일 때는 비반전된 상태임을 나타내고, 반대로 "1"일 때는 반전된 상태임을 나타낼 수 있다.
(2) 채널간 스큐 보상을 위한 부호화 동작
DE가 low일 경우 즉, 유효한 시리얼 데이터가 전송되지 않을 때는 소정의 싱크 패턴을 전송한다. 수신측에서는 싱크 패턴을 검출함에 의해 전송된 시리얼 데이터의 시작과 끝을 올바르게 판단할 수 있다.
또한, 싱크 패턴도 "1" 혹은 "0"를 가지는 비트들의 수가 서로 균형되도록 선정함으로써 dc 밸런싱이 잡히게 한다. 싱크 패턴도 전송되는 데이터와 같은 비트수를 가져야 한다. 이러한 싱크 패턴으로 8비트를 9비트로 변환하여 전송하는 경우(1비트는 헤더 비트) [ 1 1 1 0 0 0 1 0 1]의 비트 패턴을 가질 수 있다.
2) 콘트롤 데이터의 부호화 동작
콘트롤 데이터는 그 자체에 DE를 가지는 것이므로 그래픽 데이터와 같이 DE의 상태에 따라 부호화할 수 없다. 따라서, 본 발명에서는 콘트롤 데이터의 비트수에 여분의 잉여 비트를 추가하고 잉여 비트의 비트값을 소정의 부호화 룰에 의해 설정함에 의해 dc 밸런싱 및 채널간 스큐 보상이 수행되게 한다.
본원 발명의 실시예에 있어서는 4비트의 패럴랠 콘트롤 데이터를 9비트의 시리얼 콘트롤 데이터(5개의 잉여 비트)로 변환한다. 원래의 4비트 콘트롤 데이터는 변환된 콘트롤 데이터의 소정 위치에 동일한 값을 가지고 위치하며, 나머지 비트들은 기위치된 비트들의 값과 소정의 부호화룰에 의해 설정된다.
부호화 룰은 dc 밸런싱 및 스큐 보상을 위해 설정된 것이며, 수신측에서는 적용된 부호화룰에 의해 콘트롤 데이터의 처음과 시작을 정확하게 판별하게 된다.
입력되는 콘트롤 데이터에 대한 부호화 규칙은 다음과 같다.
입력 콘트롤 데이터(4비트) 출력 콘트롤 데이터(9비트)
bit 3 : V-Sync - - - - - > bit 8 : - V_Sync(잉여비트)
bit 7 : - V_Sync(잉여비트)
bit 2 : H-Sync bit 6 : V_Sync
bit 5 : H_Sync
bit 1 : DE bit 4 : - H_Sync(잉여비트)
bit 3 : DE
bit 0 : reserved bit 2 : - DE(잉여비트)
bit 1 : reserved
bit 0 : - reserved(잉여비트)
적용된 부호화 룰은 다음과 같다.
(1) 처음의 두비트(bit 8, bit 7)은 변화하지 않는다.
(2) 마지막의 두 비트(bit 1, bit 0)는 논리적으로 NOT(반대)의 관계에 있다.
(3) bit 7과 bit 6은 논리적으로 NOT(반대)의 관계에 있다.
(4) bit 5와 bit 4는 논리적으로 NOT(반대)의 관계에 있다.
제시된 예에서 알수 있는 바와 같이 입력된 콘트롤 비트들은 원래의 값을 유지하며, 잉여 비트들은 콘트롤 비트와 반대되는 값을 가지게 됨으로써 전송되는 콘트롤 데이터에 있어서 dc 밸런싱이 이루어지게 된다.
또한, 4가지의 부호화 룰이 적용되며 수신측에서는 적용된 부호화룰의 위반 여부를 검사함에 의해 콘트롤 데이터의 시작과 끝을 정확하게 판별할 수 있다.
본 발명에 따른 디지털 비디오 데이터 수신 방법에 있어서는 그래픽 데이터와 콘트롤 데이터에 대해 서로 다른 방식에 의해 채널간 스큐 보상 및 dc 밸런싱 을 위한 복호화를 수행한다.
1) 채널간 스큐 보상을 위한 복호
(1) 그래픽 데이터의 스큐 보상
그래픽 데이터는 싱크 패턴에 의해 데이터 정렬 및 절단을 수행한다.
즉, 송신측에서 DE가 low일 때 삽입된 특정한 비트 패턴을 가지는 싱크 패턴을 기준으로 그래픽 데이터의 시작 부분을 판단하고, 시작 부분부터 일정 비트씩 절단하여 패럴랠 데이터로 변환한다.
(2) 콘트롤 데이터의 스큐 보상
콘트롤 데이터는 부호화시 적용된 부호화 규칙을 적용함에 의해 데이터 정렬 및 절단을 수행한다.
즉, 송신측에서 콘트롤 데이터를 부호화함에 있어서 적용된 부호화 룰들에 의해 콘트롤 데이터의 시작 부분을 판단하고, 이를 기준으로 일정 비트씩 절단하여 패럴랠 데이터로 변환한다.
2) dc 밸런싱을 위한 복호
(1) 그패픽 데이터를 위한 복호
그패픽 데이터는 부호화시 적용된 스크램블링 규칙을 역으로 적용함에 의해 복호한다. 즉, 송신측에서 부가된 헤더 비트를 참조하여 반전된 경우에는 다시 반전시켜 원래의 데이터를 복호한다.
(2) 콘트롤 데이터를 위한 복호
콘트롤 데이터는 부호화시 삽입된 잉여비트들을 제외시킨에 의해 복호한다. 즉, 송신측에서 부가된 잉여비트들의 위치를 이미 알고 있으므로 이를 이용하여 잉여비트들을 제외시킴에 의해 원래의 콘트롤 비트들을 추출할 수 있다.
도 1은 본 발명에 따른 디지털 비디오 데이터 송수신 장치의 구성을 보이는 블록도이다. 도 1에 도시된 장치는 LCD(Liquit Crystal Display) 그래픽 콘트롤러(102)로부터 출력되는 24비트(R, G, B 각각 8비트)의 비디오 데이터, 4비트(V-Sync, H-Sync, DE(Data Enable), reserved)의 콘트롤 데이터, 그리고 클록 데이터로 구성되는 병렬 데이터를 입력받아, 5개의 채널(비디오 데이터 3채널, 콘트롤 채널, 클록 채널), 각 채널당 9비트로 구성되는 직렬 데이터로 변환하여 출력하는 송신부(104)와 송신부(104)에서 출력되는 5개의 채널, 각 채널당 9비트의 직렬 데이터들을 입력받아 24비트의 비디오 데이터(R, G, B각각 8비트), 4비트의 콘트롤 데이터, 그리고 원래의 클록 데이터로 구성되는 병렬 데이터로 복원하여 출력하는 수신부(106)를 구비한다. 수신부(106)에서 출력되는 24비트의 비디오 데이터(R, G, B 각각 8비트), 4비트의 콘트롤 데이터, 그리고 클록 데이터는 LCD 그래픽 패널 제어부(108)에 제공된다.
송신부(104)로 입력되는 데이터는 병렬 데이터이며, 1클록당 그래픽 데이터는 8비트, 콘트롤 데이터는 4비트가 전송된다. 한편, 송신부(104)에서 출력되는 데이터는 직렬 데이터이며, 1클록당 그래픽 데이터는 9비트, 콘트롤 데이터도 9비트이다.
도 2는 도 1에 도시된 송신부(104)의 상세한 구성을 보이는 블록도이다. 도 2에 있어서 In_R[7:0], In_G[7:0], In_B[7:0]는 각각 도 1에 도시된 LCD 그래픽 콘트롤러(102)로부터 출력되는 R, G, B채널의 8비트 병렬 데이터들이다.
또한, Out_R, Out_G, Out_B는 각각 송신부(104)에서 출력되는 R, G, B채널들의 9비트 직렬 데이터이고, Out_Control은 송신부(104)에서 출력되는 콘트롤 채널의 9비트 직렬 데이터이고, Out_Clock는 송신부(104)에서 출력되는 클록 채널의 9비트 직렬 데이터이다.
도 2에 도시된 장치는 입력되는 R, B, B 각각 8비트인 병렬 데이터를 래치하는 데이터 래치들(202, 204, 206), 4비트의 콘트롤 데이터를 래치하는 콘트롤 래치(208), 각각의 데이터 래치(202, 204, 206)에서 출력되는 8비트의 병렬 데이터에 대해 dc 밸런싱 및 채널간 스큐 보상을 위한 스크램플링을 수행하여 9비트의 병렬 데이터로 변환하는 데이터 스크램블러들(210, 212, 214), 콘트롤 래치(208)에서 출력되는 4비트 콘트롤 데이터에 대해 dc 밸런싱 및 채널간 스큐 보상을 위한 부호화를 수행하는 콘트롤 부호화기(216), 콘트롤 부호화기(216)에서 출력되는 9비트의 병렬 콘트롤 데이터와 데이터 스크램블러들(210, 212, 214)에서 출력되는 9비트의 병렬 데이터들과의 시간 간격을 보상하기 위하여 콘트롤 부호화기(216)에서 출력되는 9비트의 병렬 콘트롤 데이터를 지연시켜 출력하는 정합기(218), 데이터 스크램블러들(210, 212, 214)에서 출력되는 9비트의 병렬 데이터들과 정합기(218)에서 출력되는 9비트의 병렬 콘트롤 데이터를 각 내부 클록 신호에 동기시켜 9비트 직렬 데이터들로 변환시켜 출력하는 병/직렬 변환기들(220, 222, 224, 226), 그리고 입력되는 동기 신호에 동기하여 내부 클록 신호 및 외부 클록 신호를 발생하는 PLL(228)을 구비한다.
데이터 래치들(202, 204, 206)은 도 1에 도시된 LCD 그패픽 콘트롤러(102)로부터 송신부(102)로 제공되는 In_R[7:0], In_G[7:0], In_B[7:0]를 각각 래치하고, 내부 클록 신호 P_Clock0에 동기하여 각각 l_R[7:0], l_G[7:0], l_B[7:0]로서 출력한다.
한편, 콘트롤 래치(208)는 도 1에 도시된 LCD 그패픽 콘트롤러(102)로부터 송신부(102)로 제공되는 콘트롤 비트들(V_Sync, H_Sync, DE, Reserved)를 래치하고, 내부 클록 신호 P_Clock0에 동기하여 L_V_Sync, L_H_Sync, L_DE, L_Reserved)로서 출력한다.
데이터 스크램블러들(210, 212, 214)은 데이터 래치들(202, 204, 206)로부터 출력되는 l_R[7:0], l_G[7:0], l_B[7:0]를 각각 유입하고, 콘트롤 래치(208)로부터 제공되는 L_DE의 상태에 따라 dc 밸런싱 및 채널간 스큐 보상을 위한 스크램블링을 수행한다. 데이터 스크램블러들(210, 212, 214)은 스크램블링된 결과를 각각 S_R[8:0], S_G[8:0], S_B[8:0]의 9비트 병렬 데이터로서 출력된다.
데이터 스크램블러들(210, 212, 214)의 스크램블링 동작을 상세히 설명하면다음과 같다.
1) dc 밸런싱을 위한 스크램블링 동작
데이터 스크램블러들(210, 212, 214)에 의한 스크램블링 동작을 상세히 설명한다.
데이터 스크램블러들(210, 212, 214)은 콘트롤 비트들 중의 DE(Data Enable)가 High일 때 데이터 래치들(202, 204, 206)에서 입력된 R/G/B채널의 8비트 병렬 데이터들에 대해 dc 밸런싱을 위한 스크램블링 동작을 수행한다.
데이터 스크램블러들(210, 212, 214)의 동작 조건은 다음과 같다. 이하 R채널의 데이터 스크램블러(210)의 동작에 관하여 설명하며, 나머지 스크램블러들(212, 214)의 동작은 생략한다.
(1) 현재 입력된 데이터 L_R[7:0]의 상위도가 0또는 양수이고, 누산기(210a, 212a, 214c)에 기록된 누적 상위도가 16이상이면 스크램블링 동작이 인에이블된다.
(2) 현재 입력된 데이터 L_R[7:0]의 상위도가 음수이고, 누산기(210a)에 기록된 누적 상위도가 -16이하이면 스크램블러가 인에이블된다.
상기 조건들 중의 하나만 만족하면 데이터 스크램블러(210)이 동작하며, 이때 데이터 스크램블러들(210, 212, 214)은 입력된 비디오 데이터 L_R[7:0]의 모든 비트들을 반전시킨다. 그리고 반전된 8비트 데이터의 맨 앞에 "1"의 값을 가지는 헤더 비트(header bit)를 추가한다.
이를 수식으로 표현하면 다음과 같다.
S_R[8:0] = {1, -L_R[7:0]}
여기서, "-"는 반전을 의미한다.
만일 두 조건이 모두 만족되지 않을 경우에는 원래 입력된 비디오 데이터를 그대로 취하고 8비트 데이터의 맨 앞에 "0"의 값을 가지는 헤더 비트를 추가한다.
이를 수식으로 표현하면 다음과 같다.
S_R[8:0] = {1, L_R[7:0]}
이와 동시에 누산기는 이미 기록되어 있는 누적 상위도에 스크램블링된 데이터 S_R[8:0]의 상위도를 누적 시킨다.
이러한 동작을 통하여 ±16비트 내에서의 dc 밸런싱을 위한 스크램블링이 수행된다.
도 3은 데이터 스크램블러들에 의한 dc 밸런싱을 위한 스크램블링 동작을 보이는 흐름도이다. 이하 R채널의 데이터 스크램블러(210)의 동작에 관하여 설명하며, 나머지 스크램블러들(212, 214)의 동작은 생략한다.
S302과정과 S304과정에서는 입력된 비디오 데이터를 L_R[7:0]각각 1클록 주기만큼 지연시킨다.
S306과정에서는 입력된 비디오 데이터 L_R[7:0]에서 "1"의 값을 가지는 비트들의 수를 계수한다.
S308과정에서는 S306과정에서 계수된 결과에 근거하여 입력된 비디오 데이터 L_R[7:0]의 상위도를 계산한다.
S310과정에서는 입력된 비디오 데이터 L_R[7:0]의 상위도 및 누산기(210a)에 의해 누산된 상위도에 근거하여 스크램블링 여부를 결정한다.
S312과정에서는 S310과정에서 결정된 결과에 따라 지연된 비디오 데이터 L_R[7:0]를 스크램블링한다.
S314과정에서는 S312과정에서의 스크램블링된 데이터 S_R[8:0]를 입력하여 상위도를 계산한다.
S316과정에서는 S314과정에서 계산된 상위도를 누산한다.
2) 채널간 스큐 보상을 위한 스크램블링 동작
콘트롤 비트 DE가 low일 때 채널간 스큐 보상을 위한 스크램블링 동작이 수행된다. 이 때는 누산기(210a)의 누적치를 0으로 리세트하고, 9비트의 Sync_Video_Code를 출력한다. Sync_Video_Code는 dc 밸런싱된 형태이며 이를 수식으로 보이면 다음과 같다.
Sync_Video_Code[8:0] = [ 1 1 1 0 0 0 1 0 1]
콘트롤 부호화기(216)는 입력되는 4비트의 콘트롤 데이터를 dc 밸런싱을 위한 부호화 및 채널간 스큐 보상을 위한 부호화를 행한다.
1) dc 밸런싱을 위한 부호화 동작
입력되는 콘트롤 데이터에 대한 부호화 규칙은 다음과 같다.
bit 3 : V-Sync - - - - - > bit 8 : - V_Sync
bit 7 : - V_Sync
bit 2 : H-Sync bit 6 : V_Sync
bit 5 : H_Sync
bit 1 : DE bit 4 : - H_Sync
bit 3 : DE
bit 0 : reserved bit 2 : - DE
bit 1 : reserved
bit 0 : - reserved
콘트롤 데이터의 dc 밸런싱은 총 ±1비트 내에서 이루어지며, 이는 후에 설명될 스큐 보상에도 적용된다.
2) 채널간 스큐 보상을 위한 부호화 동작
입력되는 4비트의 콘트롤 데이터를 9비트로 부호화한다. 부호화된 9비트 콘트롤 데이터는 다음과 같은 조건이 적용된다.
(1) 처음의 두비트(bit 8, bit 7)은 변화하지 않는다.
(2) 마지막의 두 비트(bit 1, bit 0)는 논리적으로 NOT(반대)의 관계에 있다.
(3) bit 7과 bit 6은 논리적으로 NOT(반대)의 관계에 있다.
(4) bit 5와 bit 4는 논리적으로 NOT(반대)의 관계에 있다.
스큐 보상을 위한 콘트롤 데이터의 부호화 규칙을 잘 살펴보면 dc 밸런싱을 위한 부호화 규칙에도 동일하게 적용되고 있음을 알 수 있다. 즉, 콘트롤 부호화기(216)은 (1) 내지 (4)의 부호화 규칙에 의해 입력되는 콘트롤 비트들을 부호화하며, 이에 의해 dc 밸런싱 및 채널간 스큐 보상에 대응할 수 있다.
병/직렬 변환기들(220, 222, 224, 226)은 데이터 스크램블러들(210, 212, 214)에서 출력되는 9비트의 병렬 데이터들과 정합기(218)에서 출력되는 9비트의 병렬 콘트롤 데이터를 각 내부 클록 신호에 동기시켜 9비트 직렬 데이터(Out_F, Out_G, Out_B, Out_Control)들로 변환시켜 각각의 채널로 출력한다.
PLL(208)는 도 1에 도시된 LCD 그래픽 콘트롤러(102)에서 제공되는 클록 신호 Clock를 유입하여 이에 동기된 내부 클록 신호 P_Clock0 및 클록 채널을 통하여 전송되는 클록 신호 Out_Clock를 발생한다.
내부 클록 신호 P_Clock0는 래치들(202, 204, 206, 208), 스크램블러들(210, 212, 214), 콘트롤 부호화기(216), 병/직렬 변환기(220, 222, 224, 226)에 각각 제공된다.
파워온 리세트부(230)는 파워온시 도 2에 도시된 장치의 동작을 리세트시킨다.
도 4는 도 1에 도시된 수신부의 상세한 구성을 보이는 블록도이다. 도 4에 도시된 장치는 R/G/B/Control채널의 9비트 직렬 데이터를 래치하고 9비트의 병렬 데이터로 변환하여 출력하는 직/병렬 변환기들(402, 404, 406, 408), 직/병렬 변환기들(402, 404, 406, 408)에서 출력되는 9비트의 병렬 데이터를 래치하는 래치들(410, 412, 414, 416), 정합기들(418, 420, 422), 동기 제어부(424), 동기부들(426, 428, 430), 콘트롤 복호화부(432), 디스크램들러들(434, 436, 438), 그리고 콘트롤 정합부(440), 그리고 PLL(442)를 포함한다.
수신부(106)로 입력되는 데이터는 직렬 데이터이며, 1클록당 그래픽 데이터는 9비트, 콘트롤 데이터도 9비트가 전송된다. 한편, 수신부(106)에서 출력되는 데이터는 병렬 데이터이며, 1클록당 그래픽 데이터는 8비트, 콘트롤 데이터는 4비트이다.
직/병렬 변환기들(402, 404, 406, 408)은 도 1에 도시된 송신부(104)에서 제공되는 9비트의 시리얼 데이터들(In_R, In_G, In_B, In_Control)을 래치하고, 이들을 9비트의 병렬 데이터들로 변환하여 출력한다. 여기서, In_R, In_G, In_B, 그리고 In_Control은 각각 도 2에 도시된 장치에서 출력되는 Out_R, Out_G, Out_B, 그리고 Out_Control에 대응한다.
직/병렬 변환기들(402, 404, 406)에서 출력되는 9비트의 병렬 데이터들은 각각 래치들(410, 412, 414), 정합기들(418, 420, 422)을 통하여 동기부들(426, 428, 430)에 제공된다.
직/병렬 변환기(408)에서 출력되는 9비트의 병렬 콘트롤 데이터는 래치(416)를 통하여 콘트롤 동기부(424)에 제공된다.
도 5는 콘트롤 동기부(424)의 동작을 도식적으로 보이기 위하여 도시된 것이다. 직/병렬 변환기(408)는 내부 클록 신호에 동기하여 콘트롤 채널을 통하여 시리얼로 전송된 콘트롤 데이터를 9비트씩 묶어서 병렬 데이터로 변환한다. 여기서, 내부 클록 신호가 클록 채널을 통하여 전송된 클록 데이터 In_Clock에 동기되어 발생되지만 직/병렬 변환기(408)가 부호화된 콘트롤 데이터의 처음과 끝에 정확하게 맞추어서 9비트씩 절단하였는 지는 명확하지 않다. 콘트롤 동기부(424)는 콘트롤 데이터의 처음과 끝을 정확하게 판별하기 위하여 도 2의 콘트롤 부호화부(216)에서 사용된 콘트롤 데이터의 엔코딩 조건을 이용한다.
도 5에 있어서, "controll word boundaries"는 콘트롤 데이터의 정확한 범위를 나타내고, 1 bit early, 2 bit early, 그리고 3 bit early는 처음 시작하는 위치가 각각 1 비트, 2 비트, 그리고 3비트 만큼 앞선 경우를 나타낸다. 한편, 1 bit late, 2bit late, 그리고 3bit late는 처음 시작하는 위치가 각각 1비트, 2비트 그리고 3비트만큼 뒤진 경우를 나타낸다.
콘트롤 동기부(416)는 도 2에 도시된 콘트롤 부호화부(216)에서 적용된 부호화 규칙 4가지를 이용하여 다음과 같이 도 5에 도시된 6가지의 어긋나는 경우들을 판별한다.
1 bit early의 경우 : 조건 3을 위반
2 bit early의 경우 : 조건 1을 위반
3 bit early의 경우 : 조건 4를 위반
1 bit late 경우 : 조건 1을 위반
2 bit late 경우 : 조건 2를 위반
3 bit late 경우 : 조건 1을 위반
위와 같은 판정 방법에 의해 최재 ±3비트 이내에서 정확하게 콘트롤 데이터를 정렬할 수 있다. 콘트롤 동기부(416)는 도 5에 도시된 "controll word boundaries"로 판정되는 경우에 해당되는 9비트 데이터를 출력한다.
도 6과 도 7은 도 4에 도시된 콘트롤 동기부(424)의 동작을 보이는 상태천이도이다.
콘트롤 동기부(224)는 엔코딩 조건에 부합하는 지의 여부에 의해 true, false를 판단하며, 결과가 true인 경우는 Sync_In, false인 경우는 Sync_Out으로정의한다.
이를 수식으로 표현하면 다음과 같다.
Sync_In or Sync_Out = (bit[8] XOR bit[7]) AND (bit[7] XNOR -bit[6]) AND (bit[5] XNOR -bit[4] AND (bit[1] XNOR -bit[0]}
여기서, "-"는 반전을 의미한다.
도 6에 도시된 상태 천이도에는 Due, Late, Early, SYNC_IN, SYNC_OUT, SYNC의 5가지 State들이 있다. Due State, Late State, 그리고 Early State들에서는 bit 8에서 bit 0의 순서대로 정확하게 정렬된 콘트롤 데이터가 3회 이상 입력되면, SYNC_IN 상태를 거쳐 Sync State에 들어가며, 만약 3회 미만으로 입력되면 SYNC_OUT 상태를 거쳐 다음의 State로 이동하여 올바른 정렬을 위한 State를 찾는다. 또한 SYNC State에서는 이미 올바르게 정렬된 콘트롤 데이터에서 15회 이상 에러가 발생하면 다시 SYNC_OUT 상태를 거쳐 처음의 DUE State부터 일련의 과정을 반복하여 수행한다.
도 7은 도 6에 도시된 DUE State, LATE State, EARLY State의 상세한 동작을 보이는 상태 천이도이다. 도 7에 도시된 바에 의하면 SYNC_OUT 상태를 통하여 STAGE_1으로 들어오며, 정확한 콘트롤 데이터가 입력될 때마다 STAGE_2, STAGE_3를 통하여 SYNC_IN상태로 들어간다. 즉, 각 상태롤 들어온 후 3회 연속하여 올바른 콘트롤 데이터가 입력되면 SYNC_IN상태로 들어가게 된다.
각 스테이트(STAGE_1, STAGE_2, STAGE_3)에서 올바른 콘트롤 데이터가 입력되지 않으면 SYNC_OUT상태로 들어가게 된다.
이상의 과정을 통하여 콘트롤 동기부(424)는 정확하게 9비트씩 정렬된 콘트롤 데이터를 콘트롤 복호화부(432)로 전송할 수 있다.
콘트롤 복호화부(432)는 콘트롤 동기부(424)에서 제공되는 9비트의 콘트롤 데이터로부터 4비트의 콘트롤 비트들을 복호한다. 복호화 방법은 도 2에 도시된 콘트롤 부호화기(216)에서 적용된 부호화 방법의 역으로 수행된다.
동기부들(426, 428, 430)은 콘트롤 복호화부(432)로부터 복원된 DE가 low일 때 Sync_Video_Code를 이용하여 콘트롤 동기부(424)와 같은 동작을 통하여 R/G/B 각 채널의 9비트 데이터를 정확하게 정렬한다.
콘트롤 데이터는 각 비트 사이의 부호화 룰을 정하고 이를 이용하여 정렬하지만 비디오 데이터는 Sync_Video_Code 를 이용하여 정렬한다는 점에서 차이가 있다.
즉, 동기부들(426, 428, 430)은 Due State, Late State, 그리고 Early State들에서는 3회이상 올바를 Sync_Video_Code가 입력되면 SYNC_IN 상태를 거쳐서 SYNC State에 들어가며, 만약 3회 미만으로 입력되면 다음의 State로 이동하여 올바른 정렬을 위한 State를 찾는다. 또한, SYNC State에서는 이미 올바르게 정렬된 데이터에서 15회 이상 에러가 발생하면 다시 SYNC_OUT 상태를 거쳐 처음의 DUE State부터 일련의 과정을 반복 수행한다.
데이터 디스크램블러들(434, 436, 438)은 콘트롤 복호화부(432)로부터 복원된 DE를 이용하여 디스크램블링을 수행한다. 콘트롤 복호화부(432)로부터 복원된 DE가 low일 때는 데이터 동기부들(426, 428, 430)에서 입력된 Sync_Video_Code를무시하고 All Zero를 출력한다.
콘트롤 복호화부(432)로부터 복원된 DE가 high일 때는 데이터 동기부들(426, 428, 430)에서 입력된 9비트 데이터들을 디스크램블링하여 출력한다.
DE가 high일 때의 디스크램블러들(434, 436, 438)의 동작 조건은 다음과 같다.
(1) 헤더 비트 =1 이면, 헤더 비트를 제외한 8비트를 반전시켜 출력한다.
(2) 헤더 비트 = 0 이면, 헤더 비트를 제외한 8비트를 그대로 출력한다.
디스크램블러들(434, 436, 438)을 통하여 디스크램블링된 데이터는 출력 클록 신호 Out_Clock에 동기하여 각각 Out_R[7:0], Out_G[7:0], Out_B[7:0]로서 출력된다.
동기 정합부(440)는 디스크램블러들(434, 436, 438)을 통하여 출력되는 8비트의 패럴랠 그래픽 데이터와 콘트롤 복호화부(432)에서 출력되는 4비트의 패럴랠 콘트롤 데이터의 시간 간격을 맞추기 위하여 콘트롤 복호화부(432)에서 출력되는 4비트의 패럴랠 콘트롤를 지연한다.
파워온 리세트부(444)는 파워온시 도 4에 도시된 장치의 동작을 리세트시킨다.
상술한 바와 같이 본 발명에 따른 디지털 비디오 데이터 전송 방법은 디지털 비디오 데이터를 채널별로 시리얼로 전송함에 있어서 채널내의 dc 밸런싱을 유지하고, 채널간 스큐에 대응할 수 있는 효과를 갖는다.

Claims (39)

  1. 그래픽 데이터, 콘트롤 데이터, 클록 데이터로 구성되는 디지털 비디오 데이터를 각각의 채널별로 시리얼로 디지털 비디오 데이터 전송 방법에 있어서,
    상기 그래픽 데이터가 전송될 때마다 그것의 dc 밸런스 정도를 나타내는 상위도(相違度, disparity)를 산출하는 과정;
    상기 산출된 상위도를 그래픽 데이터가 전송될 때마다 누산하는 과정; 및
    상기 누산된 상위도가 소정의 임계치에 도달하였는 지를 검사하는 과정;
    상기 누산된 상위도가 소정의 임계치에 도달하지 않았으면 입력된 그래픽 데이터를 그대로 전송하고, 누산된 상위도가 소정의 임계치에 도달하였으면 입력된 그래픽 데이터를 반전시키는 스크램블링 과정을 포함하는 디지털 비디오 데이터 전송 방법.
  2. 제1항에 있어서,
    상기 상위도는 "0" 비트의 개수와 "1" 비트의 개수와의 차로서 산출되는 것을 특징으로 하는 디지털 비디오 데이터 전송 방법.
  3. 제2항에 있어서,
    상기 임계치는 상한과 하한의 두가지 값을 가지며,
    상기 스크램블링 과정은 현재 입력된 그래픽 데이터의 상위도가 음수이고,누산된 상위도가 하한값 이하이면 입력된 그래픽 데이터를 반전시켜 출력하는 것을 특징으로 하는 비디오 데이터 전송 방법.
  4. 제3항에 있어서,
    상기 스크램블링 과정은 현재 입력된 그래픽 데이터의 상위도가 양수이고, 누산된 상위도가 상한값 이상이면 입력된 데이터를 반전시켜 출력하는 것을 특징으로 하는 디지털 비디오 데이터 전송 방법.
  5. 제1항에 있어서, 상기 그래픽 데이터가 반전되었음을 표시하기 위하여 헤더 비트를 부가하는 과정을 더 구비하는 것을 특징으로 하는 비디오 데이터 전송 방법.
  6. 제1항에 있어서, 상기 콘트롤 데이터에는 상기 그래픽 데이터가 유효함을 나타내는 데이터 인데이블(Data Enable ; DE) 비트를 포함하며,
    상기 과정들은 상기 DE비트가 상기 그래픽 데이터가 유효함을 나타내는 상태에서 수행되는 것임을 특징으로 하는 디지털 비디오 데이터 전송 방법.
  7. 제6항에 있어서,
    상기 DE비트가 상기 그래픽 데이터가 유효하지 않음을 나타내는 상태에서 소정의 싱크 패턴을 전송하는 과정을 더 구비하는 것을 특징으로 하는 디지털 비디오데이터 전송 방법.
  8. 제7항에 있어서, 상기 싱크 패턴은 싱크 패턴을 구성하는 "0"비트들의 개수와 "1"비트들의 개수와의 차가 소정값 이하가 되는 것을 특징으로 하는 디지털 비디오 데이터 전송 방법.
  9. 제8항에 있어서, 상기 소정값은 ±1인 것을 특징으로 하는 디지털 비디오 데이터 전송 방법.
  10. 제7항에 있어서, 상기 콘트롤 데이터에 잉여비트들은 원래의 콘트롤 데이터값에 의해 결정되는 비트값을 가지는 잉여비트들을 부가하는 과정을 더 구비하는 것을 특징으로 하는 디지털 비디오 데이터 전송 방법.
  11. 제10항에 있어서, 상기 잉여비트들의 개수는
    (입력된 그래픽 데이터의 비트수 + 1(헤더비트) - 입력된 콘트롤 데이터의 비트수)로서 결정되는 것을 특징으로 하는 디지털 비디오 데이터 전송 방법.
  12. 제11항에 있어서, 상기 잉여비트들 각각의 비트값은 입력된 콘트롤 데이터의 각 비트값과 부정논리합의 관계를 가지는 것을 특징으로 하는 디지털 비디오 데이터 전송 방법.
  13. 제12항에 있어서, 입력된 콘트롤 데이터의 각 비트들과 상기 잉여 비트들은 서로 번갈아 배치되는 것을 특징으로 하는 디지털 비디오 데이터 전송 방법.
  14. 그래픽 데이터, 콘트롤 데이터, 클록 데이터로 구성되는 디지털 비디오 데이터를 각각의 채널별로 시리얼로 전송하며, 그래픽 데이터는 dc 밸런싱 및 채널간 스큐 보상을 위하여 반전 혹은 비반전되고 특정한 비트 패턴을 가지는 싱크 패턴이을 삽입되어 전송되고, 콘트롤 데이터는 dc 밸런싱 및 채널간 스큐 보상을 위하여 일정한 부호화 룰에 의해 잉여 비트를 부가하여 부호화되어 전송되는 디지털 비디오 데이터를 수신하여 그래픽 데이터, 콘트롤 데이터, 클록 데이터를 재생하는 디지털 비디오 데이터 수신 방법에 있어서,
    상기 시리얼 전송된 그래픽 데이터에서 특정한 비트 패턴을 검출하여 유효한 그래픽 데이터의 시작 부분을 판단하는 과정;
    판단된 시작 부분부터 수신된 그래픽 데이터를 일정 비트씩 절단하는 과정;
    일정 비트씩 절단된 그래픽 데이터를 반전 혹은 비반전하여 부호화되기 이전의 데이터를 복원하는 과정을 포함하는 것을 특징으로 하는 디지털 비디오 데이터 수신 방법.
  15. 제14항에 있어서, 전송되는 그래픽 데이터에는 반전 혹은 비반전 여부를 나타내는 헤더 비트를 포함하며,
    상기 복원 과정은 헤더 비트를 참조하여 상기 절단된 그래픽 데이터를 반전 혹은 비반전하여 부호화되기 이전의 데이터를 복원하는 것을 특징으로 하는 디지털 비디오 데이터 수신 방법.
  16. 제15항에 있어서,
    시리얼 전송된 콘트롤 데이터에 대하여 부호화시 적용된 부호화 규칙을 적용함에 의해 콘트롤 데이터의 시작 부분을 판단하는 과정;
    판단된 시작 부분부터 콘트롤 데이터를 일정 비트씩 절단하는 과정;
    일정 비트씩 절단된 콘트롤 데이터로부터 잉여 비트를 제외하여 부호화되기 이전의 콘트롤 데이터를 복원하는 과정을 포함하는 것을 특징으로 하는 디지털 비디오 데이터 수신 방법.
  17. 그래픽 데이터, 콘트롤 데이터, 클록 데이터로 구성되는 디지털 비디오 데이터를 각각의 채널별로 시리얼로 디지털 비디오 데이터 전송 장치에 있어서,
    상기 그래픽 데이터를 dc 밸런싱 및 채널간 스큐 보상을 위하여 스크램블링 처리하는 스크램블러;
    상기 콘트롤 데이터를 dc 밸런싱 및 채널간 스큐 보상을 위하여 부호화하는 콘트롤 부호화부;
    상기 스크램블러의 출력을 시리얼 데이터로 변환하여 그래픽 채널로 출력하는 그래픽 데이터 병/직렬 변환기;
    상기 콘트롤 부호화부의 출력을 시리얼 데이터로 변환하여 콘트롤 채널로 출력하는 콘트롤 데이터 병/직렬 변환기; 및
    상기 클록 데이터를 유입하고, 상기 스크램블러, 콘트롤 부호화부, 그래픽 데이터 병/직렬 변환기, 그리고 상기 콘트롤 데이터 병/직렬 변환기의 동작 클록을 제공하거나 동작 클록을 클록 채널로 출력하는 위상 동기 루프를 포함하는 디지털 비디오 데이터 전송 장치.
  18. 제17항에 있어서, 상기 스크램블러는 전송할 그래픽 데이터가 입력될 때마다 그것의 dc 밸런스 정도를 나타내는 상위도를 산출하고, 상기 산출된 상위도를 그래픽 데이터가 입력될 때마다 누산하며, 상기 누산된 상위도가 소정의 임계치에 도달하였는 지를 검사하고, 상기 누산된 상위도가 소정의 임계치에 도달하지 않았으면 입력된 그래픽 데이터를 그대로 출력하고, 누산된 상위도가 소정의 임계치에 도달하였으면 입력된 그래픽 데이터를 반전시켜 출력하는 것을 특징으로 하는 디지털 비디오 데이터 전송 장치.
  19. 제18항에 있어서, 상기 상위도는 입력된 그래픽 데이터에서 "0" 비트의 개수와 "1" 비트의 개수와의 차로서 산출되는 것을 특징으로 하는 디지털 비디오 데이터 전송 장치.
  20. 제19항에 있어서, 상기 임계치는 상한과 하한의 두가지 값을 가지며,
    상기 스크램블러는 현재 입력된 그래픽 데이터의 상위도가 음수이고, 누산된 상위도가 하한값 이하이면 입력된 그래픽 데이터를 반전시켜 출력하는 것을 특징으로 하는 디지털 비디오 데이터 전송 장치.
  21. 제20항에 있어서, 상기 스크램블러는 현재 입력된 비디오 데이터의 상위도가 양수이고, 누산된 상위도가 상한값 이상이면 입력된 데이터를 반전시켜 출력하는 것을 특징으로 하는 디지털 비디오 데이터 전송 장치.
  22. 제18항에 있어서, 상기 스크램블러는 그래픽 데이터가 반전/비반전되었음을 표시하기 위한 헤더 비트를 부가하여 출력하는 것을 특징으로 하는 디지털 비디오 데이터 전송 장치.
  23. 제18항에 있어서, 상기 콘트롤 데이터에는 상기 그래픽 데이터가 유효함을 나타내는 데이터 인데이블(DE) 비트를 포함하며,
    상기 스크램브러는 상기 DE비트가 상기 그래픽 데이터가 유효함을 나타내는 상태에서 데이터의 반전/비반전 동작을 수행하는 것임을 특징으로 하는 디지털 비디오 데이터 전송 장치.
  24. 제23항에 있어서, 상기 스크램블러는 상기 DE비트가 상기 그래픽 데이터가 유효하지 않음을 나타내는 상태에서 소정의 싱크 패턴을 출력하는 것을 특징으로하는 디지털 비디오 데이터 전송 장치.
  25. 제24항에 있어서, 상기 싱크 패턴은 싱크 패턴을 구성하는 "0"비트들의 개수와 "1"비트들의 개수와의 차가 소정값이하가 되는 것을 특징으로 하는 디지털 비디오 데이터 전송 장치.
  26. 제25항에 있어서, 상기 소정값은 ±1인 것을 특징으로 하는 디지털 비디오 데이터 전송 장치.
  27. 제18항에 있어서, 상기 콘트롤 부호화부는
    상기 콘트롤 데이터에 원래의 콘트롤 데이터값에 의해 결정되는 비트값을 가지는 잉여비트들을 부가하는 츌력하는 것을 특징으로 하는 디지털 비디오 데이터 전송 장치.
  28. 제27항에 있어서, 상기 잉여비트들의 개수는
    입력된 그래픽 데이터의 비트수 +1(헤더비트) -입력된 콘트롤 데이터의 비트수로서 결정되는 것을 특징으로 하는 디지털 비디오 데이터 전송 장치.
  29. 제28항에 있어서, 상기 잉여비트들 각각의 비트값은 입력된 콘트롤 데이터의 각 비트값과 부정논리합의 관계를 가지는 것을 특징으로 하는 디지털 비디오 데이터 전송 장치.
  30. 제29항에 있어서, 입력된 콘트롤 데이터의 각 비트들과 상기 잉여 비트들은 서로 번갈아 배치되는 것을 특징으로 하는 디지털 비디오 데이터 전송 장치.
  31. 그래픽 데이터, 콘트롤 데이터, 클록 데이터로 구성되는 디지털 비디오 데이터를 각각의 채널별로 시리얼로 전송하며, 그래픽 데이터는 dc 밸런싱 및 채널간 스큐 보상을 위하여 반전 혹은 비반전되고, 콘트롤 데이터도 dc 밸런싱 및 채널간 스큐 보상을 위하여 부호화된 디지털 비디오 데이터를 수신하여 그래픽 데이터, 콘트롤 데이터, 클록 데이터를 재생하는 디지털 비디오 데이터 수신 장치에 있어서,
    전송된 그래픽 데이터를 dc 밸런싱 상태에 따라 반전 혹은 비반전처리하며, 상기 클록 채널을 통하여 전송된 클록 신호에 동기하여 패널랠 신호로 출력하는 디스크램블러;
    전송된 콘트롤 데이터를 복호화하며, 상기 클록 채널을 통하여 전송된 클록 신호에 동기하여 패널랠 신호로 출력하는 콘트롤 복호화부; 및
    상기 클록 채널을 통하여 전송된 클록 신호를 유입하고, 상기 디스크램블러 및 상기 콘트롤 복호화부에 제공되는 클록 신호를 발생하거나, 발생된 클록 신호를 출력하는 위상 동기 루프를 포함하는 디지털 비디오 데이터 수신 장치.
  32. 제31항에 있어서, 상기 전송된 그래픽 데이터는 데이터가 반전 혹은 비반전되었음을 표시하는 헤더비트를 가지며,
    상기 디스크램블러는 상기 헤더비트의 값에 따라 전송된 데이터를 반전 혹은 비반전시켜 출력하는 것을 특징으로 하는 디지털 비디오 데이터 수신 장치.
  33. 제32항에 있어서, 상기 그래픽 데이터는 데이터가 무효한 기간 중에 전송되는 싱크 패턴을 가지며,
    상기 싱크 패턴을 검출함에 의해 전송된 그래픽 데이터를 절단하여 상기 디스크램블러에 제공하는 동기부를 더 구비하는 것을 특징으로 하는 디지털 비디오 데이터 수신 장치.
  34. 제33항에 있어서, 상기 동기부는 상기 싱크 패턴이 소정 회수 이상 올바로 입력되면 전송된 그래픽 데이터를 절단하여 상기 디스크램블러에 제공하는 것을 특징으로 하는 디지털 비디오 데이터 수신 장치.
  35. 제34항에 있어서, 상기 동기부는 상기 그래픽 데이터에서 소정 횟수이상 에러가 발생하면 리세트되는 것을 특징으로 하는 디지털 비디오 데이터 수신 장치.
  36. 제33항에 있어서, 상기 콘트롤 데이터는 소정의 부호화룰에 의해 부호화된 것이며,
    상기 부호화룰을 검사함에 의해 전송된 콘트롤 데이터를 절단하여 상기 콘트롤 복호화부에 제공하는 콘트롤 동기부를 더 구비하는 것을 특징으로 하는 디지털 비디오 데이터 수신 장치.
  37. 제36항에 있어서, 상기 콘트롤 동기부는 상기 콘트롤 데이터가 소정 회수 이상 올바로 입력되면 전송된 콘트롤 데이터를 절단하여 상기 콘트롤 복호화부에 제공하는 것을 특징으로 하는 디지털 비디오 데이터 수신 장치.
  38. 제37항에 있어서, 상기 콘틀롤 동기부는 상기 콘트롤 데이터에서 소정 횟수이상 에러가 발생하면 리세트되는 것을 특징으로 하는 디지털 비디오 데이터 수신 장치.
  39. 제31항에 있어서, 상기 콘트롤 복호화부에서 출력되는 콘트롤 데이터와 상기 디스크램블러에서 출력되는 그래픽 데이터의 시간 간격을 조정하기 위하여 상기 콘트롤 복호화부에서 출력되는 콘트롤 데이터를 지연하는 콘트롤 정합부를 더 구비하는 것을 특징으로 하는 디지털 비디오 데이터 수신 장치.
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