JPS62104248A

JPS62104248A - ノイズ除去回路

Info

Publication number: JPS62104248A
Application number: JP61253934A
Authority: JP
Inventors: Yoshihito Higashitsutsumi; 良仁東堤; Kenji Toyonaga; 豊永　賢二; Akihiro Yanai; 明弘柳井; Toru Akiyama; 徹秋山
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1986-10-24
Filing date: 1986-10-24
Publication date: 1987-05-14
Anticipated expiration: 2009-02-09
Also published as: JPH0611147B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】イ〉　産業上の利用分野本発明はパルス信号内に含まれるノイ又を除去するノイ
ズ除去回路に関する。

口）従来の技術最近、ローカルネットワー々ンステｌ、など近距離で高
速のデータを信頼性よく伝送するのにプロトコル・コン
Ｉ・ローラ（単にデータの制御だけでなく送受信機間の
約束ごとまで制御するように構成きれた制御機）の開発
が盛んである。

このようなコントローラを用いた伝送システムでは伝送
手段として専用の同軸ケーブル、撚り線対、光ファイバ
などを用いると共にデータ保護の観点からノイズ機能な
どのハードウェアを持つため高価になるという欠点があ
った。

このため例えば特願昭５８−２３６５８０に示すように
〉フトレシスタと多数決デフード回路より成る多数決回
路を用いてノイズ除去をする方法が考えられている。と
ころがこうｌまた多数決回路を用いた場合、シフトレジ
スタに送られてくる信号に０．１のデータが夫々平均し
て半分づつの割合で送られてくるときは、出力信号がふ
らつく。即ち、第２図のような５ｂｉ　ｔのシフトレジ
スタ（１）と多数決デコード回路（２）を用いた多数決
回路ではシフトレジスタ（１）内に含まれる１の数が３
以上のとき、デコード回路（２）から１が出力され、シ
フトレジスタ（１）内に含まれる１の数が２以下のとき
デコード回路（２）からＯが出力される。従って、シフ
トレジスタ（１）がパルス信号を受信してその内に含ま
れる１の数が３と２の間を変動したとき、デコード回路
（２）出力は“１゛と“０”を変動して安定した出力パ
ルスを得ることが出来ないと云う問題があった。

このため第３図に示す如く、伝送きれてくるパルス信号
が“１”のとき６進アツプ・ダウン・カウンタ（２１）
の内容をアップ・カウントし、パルス信号がａＯ”のと
きアップ・ダウン・カウンタ（２１）の内容をダウン・
カウントして、このカウント出力Ｑ４、Ｑｌを夫々フリ
ップ・フロップ回路（２２）のセット、リセット端子に
俟えてこのフリップ・フロップ回路（２２）出力をあた
らなペルス信号とする構成が考えられている。

然し乍ら、こうしたノイズ除去回路では、例えばパルス
の立ち上がるに際し、カラ／り（２１）に４ｂｉｔの“
１″（０号を与えられた後、３ｂｉｔのノイズとなる“
０゛′信号が与えられ、さらに安定した“１″信号が供
給される場合フリップ・フロップ回路（２２）は一旦セ
ントきれた後、再びリセットきれるので、第４図の如く
、フリップ・フロップ回路（２２）からの出力もノイズ
を含む波形になり、常に安定した出力パルスを得ること
は困難であった。

ハ）　発明の目的本考案はこのような点に鑑みて為されたものであって、
ノイズ除去回路の出力の安定化を図ることを目的とする
。

二）　発明の構成本発明は順次送られてくるパルスは号の所定のｂｉｔ長
期間内の１の数の増減に応じてアップ・ダウン・カウン
タの内容を増減させ、このカウンタ内容により０；１の
パルス信号を出力す色出力手段を制御する構成を採る。

ホ）実施例第１図は本発明ノイズ除去回路の一実施例を示すブロッ
ク図であって、同図において（３）はクロック信号に同
期して０．１のパルス信号が入力される６ｂｉｔのシフ
トレジスタ、（４）はこのシフトレジスタ（３）の入力
段の内容と出力段の内容の排他的論理和を採るゲート回
路、（５）はこのゲート回路（４）とクロック信号の論
理積を採るアンド回路を示し、これ等シフトレジスタ（
３）〜アンド回路（５）で上記パルス信号６ｂｉｔ長期
間に含まれる０、１の数の変化を検出する検出手段（６
）を構成している。（７）は上記シフトレジスタ（３）
の入力段からの信号をＵ／Ｄ端子に受け、アンド回路（
５）からのクロック信号をクロック端子Ｃ１ｏｃｋに受
ける６進アツプ・ダウン・カウンタであっ゛て、Ｕ／Ｄ
端子に“１°゛が与えられているときアンド回路（５）
を介して与えられるクロック信号の立ち上がりに同期し
てカウントアツプを行い、Ｕ／Ｄ＃４子にＯが与えられ
ているとき、アンド回路（５）を介して与えられるクロ
ック信号の立ち下がりに同期してカウントダウンを行う
、また、このアップ・ダウン・カウンタ（７）はそのカ
ウント内容Ｏ１１，２、・・・、５に対応してＱＯ，Ｑ
ｌ、Ｑ２、・・・、Ｑ５から“１゛′が出力される。（
８）は上記６進アツプ・ダウン・カウンタ（７）のＱ１
出力を受けてリセットきれ、Ｑ４出力をセットされるフ
リップ・フロップ回路を示し、その出力奄新たなパルス
信号として出力する出力回路を為している。

このようなノイズ除去回路において、シフトレジスタ（
３）の内容が全て“０”になっていで、アップ・ダウン
・カウンタ（７）の内容が“Ｏｏ“フリップ・クロップ
回路（８）がリセットされているものとする。こうした
状態で送られてくるパルス信号の立ち上刃日）に際しシ
フトレジスタ（３）に４ｂｉｔ長の１”信号、３ｂｉｔ
長のノイズとなる“Ｏ”信号が順次供給された毎、安定
した、、　Ｉ　Ｉ＋倍信号送られてきた場合を考えてみ
る。まず最初“１“信号の供給によりシフトレジスタ（
３〉の入口段には“１゛′が記憶きね、ゲート回路（４
）及びアップ・ダウン・カウンタ（７）のＵ／Ｄ端子に
“１゛′が供給される。これと同時にシフトレジスタ（
３〉の出力段から“０“信号が出力されゲート回路（４
）から“１′信号が出力されるためアンド回路（５）が
開いて、このアンド回路（５）を介してクロック信号が
北記アップ・ダウン・カウンタ（７）に供給される。こ
のためこのカウンタ（７）はクロック信号の立ち上がり
に同期してカラ〉・ト・アップを行う。これに統いて３
ｂｉｔの′１゛１信号がシフトレジスタ（３）に送られ
てくると、前述と同様にシフトレジスタ（３）の出力段
から順次“０”信号が出力される。これにより前述と同
様の動作でアップ・ダウン・カウンタ（７）に“１°′
信号及びクロック信号が与えられ、このカウンタ（７）
はカラントイ直が４になるまでカウントアツプを行う。

このカウントアツプによりカウンタ（７）はＱ４から“
１′信号を発し、フリップ・フロップ回路（８）をセッ
トする。こうしてフリップ・フロップ回路（８）はセッ
トきれ、“１′信号を出力する。その後、シフトレジス
タ（７）に３ｂｉｔ長の“０°′信号が与えられると、
このノフトレンスタ（３）の人力段から順次“０”が入
力される。最初の２ｂｉｔの“０“信号入力時はシフト
レジスタ（３）の出力段からも、“０°′が出力される
のでゲート回路（４）は開かずＡＮＤ回路（５）も閉ご
たままである。従ってアップ・ダウン・カウンタ（７）
はカウント内容４を保持したままである。３ｂｉｔ目の
“０”信号がシフｌ−レジスタ（３）に入力され、この
レジスタ（３）の内容がシフトされるとその出力段は１
”になるためゲート回路（４）からＡＮＤ回路（５）へ
信号が与えられ、このＡＮＤ回路（５）を介してクロッ
ク信号がアップ・ダウン・カウンタ（７）へ伝えられる
。このときこのアップ・ダウン・カウンタ（７）のＵ／
Ｄ端子には“０”信号が与えられているのでクロック信
号の立ち上がりに同期して、このカウンタ（７）はカウ
ントダウンし、その内容を３とする。続いて安定した″
１゛信号が送られてくると、シフトレジスタ（３）はク
ロック信号に同期して順次“１″を入力する。このとき
最初の３ｂｉｔ長の間はレジスタ（３）の出力段は“１
”であるためゲート・回路（４）は閉じたままでＡＮＤ
回路（５）が開かず、カウンタ（７）にはクロック信号
は供給されない。従って、このアップ・ダウン・カウン
タ（７）の内容は３のまま保持される。その後、さらに
このシフトレジスタ（３）に信号“１′が順次入力され
ると、シフトレジスタ（３）の出力段から３ｂｉｔ長期
間は“０”信号が出力され、ゲー）・回路（４）からＡ
ＮＤ回路（５）へ信号が与えられる。

これによりＡＮＤ回路（５）を介してクロック信号がア
ップ・ダウン・カウンタ（７）へ伝えられるようになる
。このときアップ・ダウン・カウンタ（７）のＵ／Ｄ端
子には“１″が入力されているため、クロック信号の立
ら上がりに同期してカウントアツプを行い、その内容を
４．５と変化させる。然し乍ら、このカウンタ（７）は
その内容を５以上はカウントアツプされず、この内容５
が保持きれる。

従ってフリップ・フロップ回路（８）は一旦セットされ
てからはリセットされず、ノイズが含まれない状態の信
号“１°′を出力する。

こうした動作を表わすための動作波形図を第５図に示す
。

第６図は本発明の異なる実施例を示すブロック図であっ
て第１図と同一部分には同一図番がｆτｊしである。同
図においては上記計数回路（６）からの信号を３ｂｉｔ
のアップ・ダウン・カウンタ（９）で受け、その出力に
応して、デコード回路（１０）でデコードしてＤフリッ
プ・フロップ回路＜１１）のＤ端子へ与えることにより
、このＤフリップ・フロップ回路（１１）の出力を新た
なパルス信号として利用している。また、上記デコード
回路（１０）はデコードすべきカウンタ回路（９）出力
のしきい値を制御信号により変化させる構成を採ってい
る。即ちこのデコード回路（ｌＯ）は制御信号によりカ
ウンタ（９）出力が３ｂｉｔ出力で１００以上のとき、
１１０以上のときのいずれの場合にフリップ・フロップ
回路（１１）へ信号出力をするかが切り換えられる。

従って伝送されてくる信号のノイズ状態に合わせて、デ
コード回路（１０）のしきい値を変化させることが出来
る。

・＼）発明の効果以上述べた如く本発明ノイズ除去回路は順次送られてく
る２値データより成るパルス信号の所定のｂｉｔ長期間
内に含まれる２値データの内一方の状態であるｂｉｔ数
の増減に応じてアップ・ダウン・カウンタの内容を増減
させ、このカウンタ内容により第１状態及び第２状態の
２値のパルス信号を出力する出力手段を制御しているの
で第１状態の出力を開始するとさのカウント値と、第２
状態の出力を開始するときのカウント値を異ならしめる
ことにより、ノイズ除去回路の出力を安定化することが
出来る。

【図面の簡単な説明】

第１図は本発明ノイズ除去回路のブロック図、第２図、
第３図は従来のノイズ除去回路ブロック図、第４因は第
３図の従来のノイズ除去回路の動作を説明する波形図、
第５図は本発明ノイズ除去回路の動作を説明するための
波形図、第６図は本発明ノイズ除去回路の他の実施例を
示すブロック図である。（６）・・・計数回路、（７）（９）・・・アップ・ダ
ウン・カウンタ、（８）（１１）・・・フリップ・フＩ
コツプ回路。

Claims

【特許請求の範囲】

１）パルス信号を受けて、このパルス信号に含まれるノ
イズを除去するノイズ除去回路において、順次送られて
くる２値データより成るパルス信号を受け、このパルス
信号の所定のｂｉｔ長期間内に含まれる２値データの内
で一方の状態であるｂｉｔ数が増加したか、減少したか
を検出する検出手段と、この検出手段により上記所定の
ｂｉｔ長期間内の上記一方の状態であるｂｉｔ数の増加
が検出されたとき、アップカウントを行い、この検出手
段で上記所定のｂｉｔ長期間内の上記一方の状態である
ｂｉｔ数の減少が検出されたときダウン・カウントを行
うアップ・ダウン・カウンタと、このアップ・ダウン・
カウンタのカウント内容に応じてその出力を変化させる
出力回路と、から成り、この出力回路からの出力を新た
なパルス信号として出力することを特徴としたノイズ除
去回路。